JPS5975488A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS5975488A JPS5975488A JP57185817A JP18581782A JPS5975488A JP S5975488 A JPS5975488 A JP S5975488A JP 57185817 A JP57185817 A JP 57185817A JP 18581782 A JP18581782 A JP 18581782A JP S5975488 A JPS5975488 A JP S5975488A
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はアクセスタイムの向上および消費電力の低減
が可能な半導体メモリ装置に関するものである。
が可能な半導体メモリ装置に関するものである。
第１図は従来の半導体メモリ装置を示すブロック図であ
る。同図において、（１）はマトリックス状に配列し、
その詳細な゛回路を第２図に示すメモリセル、（２ａ）
および（２ｂ）は相補的な関係にある一対のビット・線
、（３）は選択時に同一行上にあるメモリセル（１）を
活性比するワード線、（４）は行アドレス情報を解読す
る行デコーダ、（５）は行アドレス信号線、（６ａ）お
よび（６ｂ）は前記ビット線（２ａ）および（２ｂ）に
それぞれ接続するビット線負荷、（７）は電源端子であ
る。
る。同図において、（１）はマトリックス状に配列し、
その詳細な゛回路を第２図に示すメモリセル、（２ａ）
および（２ｂ）は相補的な関係にある一対のビット・線
、（３）は選択時に同一行上にあるメモリセル（１）を
活性比するワード線、（４）は行アドレス情報を解読す
る行デコーダ、（５）は行アドレス信号線、（６ａ）お
よび（６ｂ）は前記ビット線（２ａ）および（２ｂ）に
それぞれ接続するビット線負荷、（７）は電源端子であ
る。
なお、第２図に示すメモリセル（１）において、（８ａ
）および（８ｂ）はＭＯＳ ）ランジスタ、抵抗などで
構成する負荷素子、（９ａ）および（９ｂ）はインバー
タトランジスタ、（１０ａ）および（１０ｂ）はアクセ
ストランジスタ、（１，１ａ）および（１ｌｂ）はメモ
リセル（１）のストアノードである。
）および（８ｂ）はＭＯＳ ）ランジスタ、抵抗などで
構成する負荷素子、（９ａ）および（９ｂ）はインバー
タトランジスタ、（１０ａ）および（１０ｂ）はアクセ
ストランジスタ、（１，１ａ）および（１ｌｂ）はメモ
リセル（１）のストアノードである。
次に、上記構成による半導体メモリ装置の動作について
、−例として、ストアノード（Ｉｌａ）およヒ（１，１
ｂ）がそれぞれ′Ｈ″レベルおよび″Ｖビレベル書き込
まれている場合について説明する。まず、読み出しの場
合には読み出そうとするセルのアドレス情報をアドレス
信号線（５）に入力する。そして、このワード線（３）
が活性化されるとごビレベルをストアしているアクセス
トランジスタ（１０ｂ）が導通する。このため、電源端
子（７）からビット線負荷（６ｂ）。
、−例として、ストアノード（Ｉｌａ）およヒ（１，１
ｂ）がそれぞれ′Ｈ″レベルおよび″Ｖビレベル書き込
まれている場合について説明する。まず、読み出しの場
合には読み出そうとするセルのアドレス情報をアドレス
信号線（５）に入力する。そして、このワード線（３）
が活性化されるとごビレベルをストアしているアクセス
トランジスタ（１０ｂ）が導通する。このため、電源端
子（７）からビット線負荷（６ｂ）。
ビットｉ （２ｂ） 、アクセストランジスタ（１０ｂ
） 、インバータトランジスタ（９ｂ）の経路を電流が
流れ、読み出すことができる。
） 、インバータトランジスタ（９ｂ）の経路を電流が
流れ、読み出すことができる。
この構成による半導体メモリ装置は同一行上のスヘての
メモリセルが活性化されるので、全列ニ電源からメモリ
セルに電流が流れ込み、コラム数の多い大容量スタティ
ックＲＡＭを構成する場合、消費電流が大きくなる。そ
こで、消費電流を少なくするため、従来は第８図に示す
半導体メモリ装置が提案されている。この場合、行デコ
ーダ（４）をメモリセルプレーンの中央に配し、ワード
線を左側ワード線（８ａ）および右側ワード線（８ｂ）
に分割し、左右のメモリセル群の選択された方のメモリ
セル群のワード線のみ活性化することにより、全列の内
、半数の列だけ電流バスを生じさせるものである。なお
、（１２ａ）および（１２ｂ）はそれぞれ左側ワード線
（８ａ）あるいは右側ワード線（８ｂ）を選択するアン
ドゲート、（１８ａ）および（１８ｂ）はそれぞれこの
アントゲ、 −） （１２ａ）および（ｔ ２ｂ ）を
開状態にするゲート信月線である◇ 次に、第４図は第８図の思想に基づいて構成した従来の
半導体メモリ装置を示す配置図である。
メモリセルが活性化されるので、全列ニ電源からメモリ
セルに電流が流れ込み、コラム数の多い大容量スタティ
ックＲＡＭを構成する場合、消費電流が大きくなる。そ
こで、消費電流を少なくするため、従来は第８図に示す
半導体メモリ装置が提案されている。この場合、行デコ
ーダ（４）をメモリセルプレーンの中央に配し、ワード
線を左側ワード線（８ａ）および右側ワード線（８ｂ）
に分割し、左右のメモリセル群の選択された方のメモリ
セル群のワード線のみ活性化することにより、全列の内
、半数の列だけ電流バスを生じさせるものである。なお
、（１２ａ）および（１２ｂ）はそれぞれ左側ワード線
（８ａ）あるいは右側ワード線（８ｂ）を選択するアン
ドゲート、（１８ａ）および（１８ｂ）はそれぞれこの
アントゲ、 −） （１２ａ）および（ｔ ２ｂ ）を
開状態にするゲート信月線である◇ 次に、第４図は第８図の思想に基づいて構成した従来の
半導体メモリ装置を示す配置図である。
この場合、行デコーダ（４ａ）および（４ｂ）を複数列
配置し、ワード線（８ａ）〜（８ｄ）をその倍数だけ分
割し、直流電流路のできる数を減少させるものである。
配置し、ワード線（８ａ）〜（８ｄ）をその倍数だけ分
割し、直流電流路のできる数を減少させるものである。
しかしながら、従来の半導体メモリ装置は数多くの行デ
コーダを設ける必要がある。このため、チップ面積の増
大を招き、速度性能や歩留シを損うなどの欠点があった
。
コーダを設ける必要がある。このため、チップ面積の増
大を招き、速度性能や歩留シを損うなどの欠点があった
。
したがって、この発明の目的は高速で、しかも低消費電
力で大容量の半導体メモリ装置を提供するものである。
力で大容量の半導体メモリ装置を提供するものである。
このような目的を達成するため、この発明はメモリセル
をマトリックス状に配置したメモリセルアレイを列方向
に分割して配置したＮ個のメモリセル群と、このＮ個の
メモリセル群の１つを選択するメモリセル群選択線と、
アクセスすべきメモリセル群の行アドレス情報を解読す
る行デコーダと、この行デコーダの出力端子に接続する
前置ワード線と、前記メモリセル群選択線の選択信号と
前記前置ワード線の出力信号との論理積をとるアンドゲ
ートと、このアンドゲートの出力端子に接続するワード
線とからなり、前記前置ワード線と前記ワード線を行方
内向並行して配列すると共に、前記ワード線をポリシリ
コン層で形成し、前記前置ワード線を前記ワード線とは
別のポリシリコン層あるいは金属配線層で形成するもの
であり、以下実施例を用いて説明する。
をマトリックス状に配置したメモリセルアレイを列方向
に分割して配置したＮ個のメモリセル群と、このＮ個の
メモリセル群の１つを選択するメモリセル群選択線と、
アクセスすべきメモリセル群の行アドレス情報を解読す
る行デコーダと、この行デコーダの出力端子に接続する
前置ワード線と、前記メモリセル群選択線の選択信号と
前記前置ワード線の出力信号との論理積をとるアンドゲ
ートと、このアンドゲートの出力端子に接続するワード
線とからなり、前記前置ワード線と前記ワード線を行方
内向並行して配列すると共に、前記ワード線をポリシリ
コン層で形成し、前記前置ワード線を前記ワード線とは
別のポリシリコン層あるいは金属配線層で形成するもの
であり、以下実施例を用いて説明する。
第５図はこの発明に係る半導体メモリ装置の一実施例を
示すブロック図であシ、−例として、列方向に８個に分
割したメモリセル群（ｌａ）、（ｌｂ） オよび（ＩＣ
）を配置した場合を示す。同図において、（１４ａ ）
Ｔ （１４ｂ ）および（１４ｃ）はこの７ｌ−Ｅ−
リセル群（１ａ）〜（１ｃ）を選択するメモリセル群選
択線、０６ノはワード線（８ａ）〜（８ｃ）と同一方向
に並行して配置した前置ワード線、（１６ａ）、（１６
ｂ）および（１６Ｃ）は入力端子がそれぞれ前置ワード
線０６）とメモリセル選択線（１４ａ）〜（１４ｃ）に
接続し、出力端子がそれぞれワード線（８ａ）〜（８Ｃ
）に接続するアンドゲートである。
示すブロック図であシ、−例として、列方向に８個に分
割したメモリセル群（ｌａ）、（ｌｂ） オよび（ＩＣ
）を配置した場合を示す。同図において、（１４ａ ）
Ｔ （１４ｂ ）および（１４ｃ）はこの７ｌ−Ｅ−
リセル群（１ａ）〜（１ｃ）を選択するメモリセル群選
択線、０６ノはワード線（８ａ）〜（８ｃ）と同一方向
に並行して配置した前置ワード線、（１６ａ）、（１６
ｂ）および（１６Ｃ）は入力端子がそれぞれ前置ワード
線０６）とメモリセル選択線（１４ａ）〜（１４ｃ）に
接続し、出力端子がそれぞれワード線（８ａ）〜（８Ｃ
）に接続するアンドゲートである。
アンドゲート（１６ａ ） ＋ （１６ｂ ） ｙ （
１６Ｃ）の構成の一実施例を第６図に示す。同図におい
て、ＭＯＳ）ランジスタ嬶）のドレイン電極、ゲート電
極及びソース電極は、おのおの前置ワード線、メモリセ
ル群選択線及びワード線に接続される。ＭＯＳトランジ
スタ□□□のドレイン電極はワード線に連結され、ソー
ス電極は接地される。インバータ手段（社）はＭＯＳ
）ランジスタ（２ｔ＋のゲート電極とＭＯＳトランジス
タレｚのゲート電極の間に配置される。
１６Ｃ）の構成の一実施例を第６図に示す。同図におい
て、ＭＯＳ）ランジスタ嬶）のドレイン電極、ゲート電
極及びソース電極は、おのおの前置ワード線、メモリセ
ル群選択線及びワード線に接続される。ＭＯＳトランジ
スタ□□□のドレイン電極はワード線に連結され、ソー
ス電極は接地される。インバータ手段（社）はＭＯＳ
）ランジスタ（２ｔ＋のゲート電極とＭＯＳトランジス
タレｚのゲート電極の間に配置される。
なお、メモリセル面積を低減させるために、ワード線（
８ａ） 〜（８ｃ）はＭＯＳ トランジスタ（１０ａ）
オよび（ｉｏｂ）のゲートと同一層のポリシリコン層
で形成する一方、前置ワード線Ｑ５ｎよこのワード線（
８ａ）〜（８Ｃ）であるこのポリシリコン層とは別のポ
リシリコン層あるいはアルミ、モリブデン、モリブデン
シリサイドなどの金属配線層で形成する。
８ａ） 〜（８ｃ）はＭＯＳ トランジスタ（１０ａ）
オよび（ｉｏｂ）のゲートと同一層のポリシリコン層
で形成する一方、前置ワード線Ｑ５ｎよこのワード線（
８ａ）〜（８Ｃ）であるこのポリシリコン層とは別のポ
リシリコン層あるいはアルミ、モリブデン、モリブデン
シリサイドなどの金属配線層で形成する。
次に、上記構成による半導体メモリ装置の動作について
説明する。まず、例えばメモリセル群（ｌａ）内のメモ
リセルを選択する場合、アクセスすべきメモリセル群（
１ａ）の行アドレス情報を行デコーダ（４）で解読し、
前置ワード線０５Ｊの一本を活性化するそして、メモリ
セル群選択線（１４，ａ）に選択信号を加えると、ＭＯ
Ｓトランジスタシυが導通しアントゲ−） （１６ａ）
が開きワード線（８ａ）が活性化される。
説明する。まず、例えばメモリセル群（ｌａ）内のメモ
リセルを選択する場合、アクセスすべきメモリセル群（
１ａ）の行アドレス情報を行デコーダ（４）で解読し、
前置ワード線０５Ｊの一本を活性化するそして、メモリ
セル群選択線（１４，ａ）に選択信号を加えると、ＭＯ
Ｓトランジスタシυが導通しアントゲ−） （１６ａ）
が開きワード線（８ａ）が活性化される。
したがって図示せぬ電源から図示せぬビット線を経て、
メモリセル群（１ａ）へ流れ込むコラム電流が流れるの
は選択されたメモリセル群（１ａ）内にあるコラムのみ
である。
メモリセル群（１ａ）へ流れ込むコラム電流が流れるの
は選択されたメモリセル群（１ａ）内にあるコラムのみ
である。
ナオ、以上はメモリセル群（ｌａ） 内のメモリセル（
１）の選択について説明したが、他のメモリセル群（１
ｂ）および（１ｃ）についても同様にできることはもち
ろんである。さらに、メモリセル群を８個に分割した場
合について説明したが、Ｎ個（Ｎ２２）に分割しても同
様にできることはもちろんである。
１）の選択について説明したが、他のメモリセル群（１
ｂ）および（１ｃ）についても同様にできることはもち
ろんである。さらに、メモリセル群を８個に分割した場
合について説明したが、Ｎ個（Ｎ２２）に分割しても同
様にできることはもちろんである。
また前置ワード線（１５＋のみを低抵抗材料で構成して
おけばスート線の抵抗は多少大きくても長さが短いため
、容量が小さく高速にメモリ５セルをアクセスすること
ができる。さらにアンドゲートの構成は簡単であるため
にチップ面積の増大は無視することができる。
おけばスート線の抵抗は多少大きくても長さが短いため
、容量が小さく高速にメモリ５セルをアクセスすること
ができる。さらにアンドゲートの構成は簡単であるため
にチップ面積の増大は無視することができる。
また、インバータ（２０）は第７図に示されるように、
メモリセルアレイの外に配置して、ＭＯＳトランジスタ
器のゲー・トに、メモリセル群選択信号の否定論理を与
えてもよい。この場合は、さらにアンドケートの構成が
簡単になる。
メモリセルアレイの外に配置して、ＭＯＳトランジスタ
器のゲー・トに、メモリセル群選択信号の否定論理を与
えてもよい。この場合は、さらにアンドケートの構成が
簡単になる。
第８図においてアンドゲート（１６ａ、 Ｌ６ｂ 、
１６ｃ）の構成の芒らに他の実施例を示す。同図におい
て、ＭＯＳトランジスタＯＤのドレイン電極、ゲー）・
電極、及びソース電極は、各々、メモリセル群選択線１
４ａ（１４ｂ 、 １４ｃ） 、 ｍｌ置ワード線０５
＋及びワードＩｇ８ａ（８ｂ 、 ８ｃ ）に連結され
、Ｍｏ８＋−ランジスタリ謁のドレイン電極はワード線
に連結されソース電極は接地される。インバータ手段側
はＭｏ８）ランジスタＯＩ）のゲート電極とＭｏ、９
）ランジスタ助のゲート電極の間に配置される。アンド
ゲートを上記のように構成する場合でも、前記実施例と
同様に、メモリセル群へ流れこむコラム電流が流れるの
は選択されたメモリセル群内にあるコラムのみであり、
消費電力を大巾に低減できる。また、アンドゲートを第
８図のように構成する場合、前置ワード線はワード線か
ら絶縁されるので前置ワード線にはメモリセルのゲート
容量が寄生しないで前置ワード線は行デコーダにより高
速に活性化されさらに、ワード線はＭｏ８ ）ランジス
タ０υを介して、メモリセル群選択線によシ活性化され
るために前置ワード線ノ抵抗が多少高くても高速にメモ
リセルをアクセスすることができる。１だメモリセル群
選択線の負荷容量は前置ワード線の負荷容量に比し大き
いので金属などの抵抗値の低い配線材料を前置ワード線
よシはむしろメモリセル群選択線に用いればさらに高速
にメモリセルをアクセスすることができる。また、この
アンドゲートの構成も簡単であるために、チップ面積の
増大は無視するととができる。
１６ｃ）の構成の芒らに他の実施例を示す。同図におい
て、ＭＯＳトランジスタＯＤのドレイン電極、ゲー）・
電極、及びソース電極は、各々、メモリセル群選択線１
４ａ（１４ｂ 、 １４ｃ） 、 ｍｌ置ワード線０５
＋及びワードＩｇ８ａ（８ｂ 、 ８ｃ ）に連結され
、Ｍｏ８＋−ランジスタリ謁のドレイン電極はワード線
に連結されソース電極は接地される。インバータ手段側
はＭｏ８）ランジスタＯＩ）のゲート電極とＭｏ、９
）ランジスタ助のゲート電極の間に配置される。アンド
ゲートを上記のように構成する場合でも、前記実施例と
同様に、メモリセル群へ流れこむコラム電流が流れるの
は選択されたメモリセル群内にあるコラムのみであり、
消費電力を大巾に低減できる。また、アンドゲートを第
８図のように構成する場合、前置ワード線はワード線か
ら絶縁されるので前置ワード線にはメモリセルのゲート
容量が寄生しないで前置ワード線は行デコーダにより高
速に活性化されさらに、ワード線はＭｏ８ ）ランジス
タ０υを介して、メモリセル群選択線によシ活性化され
るために前置ワード線ノ抵抗が多少高くても高速にメモ
リセルをアクセスすることができる。１だメモリセル群
選択線の負荷容量は前置ワード線の負荷容量に比し大き
いので金属などの抵抗値の低い配線材料を前置ワード線
よシはむしろメモリセル群選択線に用いればさらに高速
にメモリセルをアクセスすることができる。また、この
アンドゲートの構成も簡単であるために、チップ面積の
増大は無視するととができる。
なお上記実施例では行デコーダをチップの端に配置した
が、チップの中央に配置してもよい。さらに行デコーダ
群を２列以上配置する構成においても、本発明の構成を
適用でき同様の効果を奏することかできる。
が、チップの中央に配置してもよい。さらに行デコーダ
群を２列以上配置する構成においても、本発明の構成を
適用でき同様の効果を奏することかできる。
以上詳細に説明したように、この発明に係る半導体メモ
リ装置によればメモリセルの選択を前置ワード線とワー
ド線の２段階に分けて行なうように、行選択を階層的に
行なうため、列の直流電流路のめる列数を減少すること
ができるので、高速で、しかも低消費電力の大容量の半
導体メモリ装置を構成することができる効果がある。
リ装置によればメモリセルの選択を前置ワード線とワー
ド線の２段階に分けて行なうように、行選択を階層的に
行なうため、列の直流電流路のめる列数を減少すること
ができるので、高速で、しかも低消費電力の大容量の半
導体メモリ装置を構成することができる効果がある。
第１図は従来の半導体メモリ装置を示すブロック図、第
２図は第１図のメモリセルの詳細な回路図・第８図は従
来の他の半導体メモリ装置を示すブロック図、第４図は
従来の他の半導体メモリ装置を示す配置図、第６図はこ
の発明に係る半導体メモリ装置の一実施例を示すブロッ
ク図である。 第６図はこの発明にかかる構成に含まれるアンドゲート
の構成の一実施例を示す回路図である。第７図および第
８図は前記アンドゲートの構成例を示す回路図である。 （１１・・・メモリセル、（１ａ）および（１ｂ）・・
・メモリセル群、（２ａ）および（２ｂ）・・・ビット
数、（３）・・ワード線、（４”ｌ−°゛行デコーダ、
（５） 行アドレス信号線、（６ａ）および（６ｂ）
・・・ビット線負荷、（７）・・・電源端子、（８）・
負荷素子、（９）・・・インバータトランジスタ、（Ｌ
ｄ・・アクセストランジスタ、αυ・°°ラストノード
、（１２ａ）および（１２ｂ）−・・アンドゲート、（
１８ａ）および０ｓｂ）・・・ケート信号線、（１４ａ
）〜（１４ｃ） 山メモリセル選択線、０５度・＠置ワ
ード線、（１６ａ）〜（１６Ｃ）・・アンドゲート、（
イ）１１２３） （３０）・・・インバータ手段、（２
］）Ｑ力０υＧ吐・・ＭＯＳ）ランジスタ。 代理人 葛野信− 第６図 第７１・１ 第８図
２図は第１図のメモリセルの詳細な回路図・第８図は従
来の他の半導体メモリ装置を示すブロック図、第４図は
従来の他の半導体メモリ装置を示す配置図、第６図はこ
の発明に係る半導体メモリ装置の一実施例を示すブロッ
ク図である。 第６図はこの発明にかかる構成に含まれるアンドゲート
の構成の一実施例を示す回路図である。第７図および第
８図は前記アンドゲートの構成例を示す回路図である。 （１１・・・メモリセル、（１ａ）および（１ｂ）・・
・メモリセル群、（２ａ）および（２ｂ）・・・ビット
数、（３）・・ワード線、（４”ｌ−°゛行デコーダ、
（５） 行アドレス信号線、（６ａ）および（６ｂ）
・・・ビット線負荷、（７）・・・電源端子、（８）・
負荷素子、（９）・・・インバータトランジスタ、（Ｌ
ｄ・・アクセストランジスタ、αυ・°°ラストノード
、（１２ａ）および（１２ｂ）−・・アンドゲート、（
１８ａ）および０ｓｂ）・・・ケート信号線、（１４ａ
）〜（１４ｃ） 山メモリセル選択線、０５度・＠置ワ
ード線、（１６ａ）〜（１６Ｃ）・・アンドゲート、（
イ）１１２３） （３０）・・・インバータ手段、（２
］）Ｑ力０υＧ吐・・ＭＯＳ）ランジスタ。 代理人 葛野信− 第６図 第７１・１ 第８図
Claims (7)
- （１）メモリセルをマトリクス状に配置したメモリセル
アレイを列方向に分割して配置したＮ個のメモリセル群
と、このＮ個のメモリセル群の１つを選択するメモリセ
ル群選択線と、アクセスすべきメモリセル群の行アドレ
ス情報を解読する行デコーダと、この行デコーダの出力
端子に接続される前置ワード線と、前記メモリセル群選
択線の選択信号と前記前置ワード線の出力信号との論理
積をとるアンドゲートと、このアンドゲートの出力端子
に接続されるワード線からなし、前記前置ワード線と前
記１フード線を行方向に並行して配列すると共に前記ワ
ード線をポリシリコン層で形成し、前記前置ワード線を
前記ワード線とは別のポリシリコン層あ、るいは金属配
線層で形成し、前記アンドゲートを第１のトランジスタ
と第２のトランジスタと第１のインバータ手段によシ構
成し第１及び第２のトランジスタは縦列接続され、第１
のトランジスタのドレイン（又はソース）は前記前置ワ
ード線に連結され、第２のトランジスタのドレイン（又
はソース）は前記ワードラインにソース（又はドレイン
）は接地端子に連結され、第１のトランジスタのゲート
は前記メモリセル群選択線ニ連結し、第２のトランジス
タのゲートは、前記メモリセル群選択線の否定論理を発
生する第１のインバータ手段の出力に連結されるよう構
成したことを特徴とする半導体メモリ装置。 - （２）前記第１のインバータ手段をメモリセルアレイの
外に配置したことを特徴とする特許請求の範囲第１項記
載の半導体メモリ装置。 - （３）メモリセルをマトリクス状に配置したメモリセル
アレイを列方向に分割して配置したＮ個のメモリセル群
と、このＮ個のメモリセル群の１つを選択するメモリセ
ル群選択線と、アクセスすべきメモリセル群の行アドレ
ス情報を解読する行デコーダと、この行デコーダの出力
端子に接続される前置ワード線と、前記メモリセル群選
択線の選択信号と前記前置ワード線の出力信号との論理
積をとるアンドゲートと、このアンドゲートの出力端子
に接続されるワード線からなり、前記前置ワード線と前
記ワード線を行方向に並行して配列すると共に前記ワー
ド線をポリシリコン層で形成し、前記前置ワード線を前
記ワード線とは別のポリシリコン層あるいは金属配線層
で形成し、前記アンドゲートを前記前置ワード線が、前
記ワード線と絶縁され、かつ前記ワード線が、前記前置
ワード線以外の電荷供給ラインにより充電されるよう構
成したことを特徴とする半導体メモリ装置。 - （４）前記電荷供給ラインの構成材料の抵抗値を、前記
前置ワード線の構成材料の抵抗値以下に設定することを
特徴とする特許請求の範囲第８項記載の半導体メモリ装
置。 - （５）メモリセルをマトリクス状に配置したメモリセル
アレイを列方向に分割して配置したＮ個のメモリセル群
と、このＮ個のメモリセル群の１つを選択するメモリセ
ル群選択線と、アクセスすべきメモリセル群の行アドレ
ス情報を解読する行デコーダと、この行デコーダの出力
端子に接続される前置ワード線と、前記メモリセル群選
択線の選択信号と前記前置ワード線の出力信号との論理
積をとるアンドゲートと、このアンドゲートの出力端子
に接続されるワード線からなυ、前記前置ワード線と前
記ワード線を行方向に並行して配列すると共に前記ワー
ド線をポリシリコン層で形成し、前記前置ワード線を前
記ワード線とは別のポリシリコン層あるいは金属配線層
で形成し、前記アンドゲートを第８のトランジスタと第
４のトランジスタと第２のインバータ手段により構成し
、第８及び第４のトランジスタは縦列接続され、第８の
トランジスタのドレイン（又はソース）ハ前記メモリセ
ル群選択線に連結され、第４のトランジスタノドレイン
（又はソース）は前記ワードラインに、ソース（又はド
レイン）は接地端子に連結され、第８のトランジスタの
ゲートは前記前置ワード線に連結し、第４のトランジス
タのゲートは前記前置ワード線の否定論理を発生する第
２のインバータ手段の出力に連結されるよう構成したこ
とを特徴とする半導体メモリ装置。 - （６）前記メモリセル群選択線を構成する材料の抵抗値
を、前記前置ワードラインを構成する材料の抵抗値以下
に設定したことを特徴とする特許請求の範囲第５項記載
の半導体メモリ装置。 - （７）前記メモリセル群選択線を金属配線材料で構成し
たことを特徴とする特許８青求の範囲第５項記載の半導
体メモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57185817A JPS5975488A (ja) | 1982-10-20 | 1982-10-20 | 半導体メモリ装置 |
| DE19833337850 DE3337850A1 (de) | 1982-10-18 | 1983-10-18 | Halbleiterspeichereinrichtung |
| DE3348201A DE3348201C2 (en) | 1982-10-18 | 1983-10-18 | Semiconductor memory device |
| US07/123,106 USRE33280E (en) | 1982-10-18 | 1987-11-19 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57185817A JPS5975488A (ja) | 1982-10-20 | 1982-10-20 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5975488A true JPS5975488A (ja) | 1984-04-28 |
| JPH0429157B2 JPH0429157B2 (ja) | 1992-05-18 |
Family
ID=16177396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57185817A Granted JPS5975488A (ja) | 1982-10-18 | 1982-10-20 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5975488A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59217290A (ja) * | 1983-05-25 | 1984-12-07 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | 半導体メモリ |
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| JPH04278289A (ja) * | 1991-02-05 | 1992-10-02 | Samsung Electron Co Ltd | 半導体メモリ装置のワードラインドライバの配置方法 |
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| JP2010049728A (ja) * | 2008-08-20 | 2010-03-04 | Nec Electronics Corp | 半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1982
- 1982-10-20 JP JP57185817A patent/JPS5975488A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2010049728A (ja) * | 2008-08-20 | 2010-03-04 | Nec Electronics Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0429157B2 (ja) | 1992-05-18 |
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