DE69027085T2

DE69027085T2 - Halbleiterspeicheranordnung

Info

Publication number: DE69027085T2
Application number: DE69027085T
Authority: DE
Inventors: Syuso Fujii; Mitsuru Shimizu
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1989-10-05
Filing date: 1990-10-05
Publication date: 1996-10-31
Anticipated expiration: 2010-10-06
Also published as: KR910008726A; KR0140213Y1; DE69027085D1; KR0112040Y1; USRE36236E; EP0421447A3; JP2542706B2; EP0421447A2; EP0421447B1; US5142492A; JPH03123071A

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeicher- Vorrichtung, und insbesondere eine Verbesserung im Zusammenhang mit einem Chiplayout eines Speicherzellenfelds.
Eine gebräuchliches Halbleiterspeicher-Vorrichtung, beispielsweise ein dynamischer RAM-Speicher (anschließend ans DRAM-Speicher bezeichnet) und ein statischer RAM-Speicher (anschließend als SRAM-Speicher bezeichnet) weist ein in Fig. 1 gezeigtes Chiplayout auf.
Ein Speicherzellenfeldbereich 12 wird im Zentralbereich des Halbleiterchips 11 gebildet. Ein sich von dem Schaltungsrandbereich, dem Bond-Anschlußbereich und einer Eingangsschutzschaltung unterscheidender Bereich 13 wird an einen äußeren Randabschnitt des Speicherzellenfelds 12 gebildet. Ein Zeilendekoder 14 wird relativ zu einer Zeilenrichtung des Speicherzellenfeldbereichs 12 gebildet, und ein Spaltendekoder 15 wird relativ zu der Spaltenrichtung des Speicherzellenfeldbereichs 12 gebildet.
Das Chiplayout des DRAM- oder SRAM-Speichers ist im groben unterteilt in den Speicherzellenfeldbereich 12 und den Rest, also den Bereich 13, des Chiplayouts. Der Speicherzellenfeldbereich 12 enthält relativ zu einer Wortleitung (WL) oder einer Bitleitung (BL) regulär angeordnete Speicherzellenfelder, sowie Dekoder für die Auswahl der Speicherzellenfelder, Leseverstärker zum Verstärken der von dem Speicherzellenfeld zugeführten Daten, usw.. Der Bereich 13 enthält eine irreguläre Randschaltung, die nicht für jede WL- und BL-Leitung gebildet ist, usw..
Eine Zunahme der Größe des Speicherzellenfeldbereichs 12 ergibt sich aufgrund einer Zunahme der Speicherkapazität. bei einem DRAM- oder SRAM-Speicher mit dem zuvor erläuterten Chiplayout ergibt sich ene große Zunahme im Hinblick auf den Widerstand und die Kapazität an der Stelle der WL- und BL- Leitungen. Dies bedeutet, daß eine große Zunahme des Widerstands und der Kapazität zu einer Signalverzögerung entlang der WL- und BL-Leitung führt, und ferner zu einer Zunahme des Lade-Entladestroms IBL bei BL.
Im Zusammenhang mit einer Signalverzögerung entlang der WL- und BL-Leitungen sei angenommen, daß sich beispielsweise die Verbindungslänge l der WL- und BL-Leitungen verdoppelt, aufgrund einer Zunahme der Größe beispielsweise eines Speicherzellenbereichs. In diesem Fall verdoppelt sich der Widerstand R ( l) der WL- und BL-Leitungen, und deren Kapazität C ( l) verdoppelt sich. Da die Signalverzögerungszeit td proportional zu dem Widersand R und der Kapazität C ist, erhöht sich die Signalverzögerung entlang der WL- und BL-Leitung um einen Faktor 4. Anders ausgedrückt verzögert sich dann, wenn die Verbindungslänge l einen Faktor von n erhöht wird, eine Signalübertragung um einen Faktor von n².
Im Zusammenhang mit einer Zunahme des Lade/Entladestroms IBL bei der BL-Leitung sei angenommen, daß sich beispielsweise eine Kapazität CB bei der BL-Leitung verdoppelt. In diesem Fall verdoppelt sich der Lade/Entladestrom IBL bei der BL- Leitung, da diese proportional zu der Kapazität CB ist. Dies bedeutet, daß gilt: Anzahl
= I = IBL + Iperi
wobei TRC eine Taktzykluszeit kennzeichnet, und Q eine Ladungsmenge, V eine Spannung, SA-Anzahl die Anzahl der Leseverstärker, I einen Betriebsstrom und Iperi einen Dissipationsstrom im Schaltungsrandbereich.
Wie sich aus dem Vorangegangenen ergibt, führt eine Zunahme der Kapazität CB bei der BL-Leitung um den Faktor n zu einer Zunahme des Lade/Entladestroms IBL um den Faktor n. Es ist zu erkennen, daß eine Zunahme des Lade/Entladestroms IBL sich zusätzlich auf einen Betriebsstrom I auswirkt.
Demnach verhindert eine Signalverzögerung entlang der WL- und BL-Leitung die Realisierung eines Hochgeschwindigkeits- Halbleiterspeicher-Vorrichtung und führt zu einem Betriebsfehler bei einer nachfolgenden Schaltung. Dieses Problem besteht insgesamt bei allen Verbindungsleitungen, unabhängig, ob es sich um WL- oder BL-Leitungen handelt.
Ferner ergibt sich aufgrund einer Zunahme des Lade/Entladestroms IBL ein größerer Einfluß auf die Charakteristik des Vorrichtungs, das 60% bis 70% des Betriebsstroms I durch den Lade/Entladestrom IBL festgelegt sind.
Es ist bekannt, daß dann, wenn der Speicherzellenfeldbereich 12 in dem Zentralbereich des Halbleiterchips angeordnet ist, wobei der Rest des Chips, d.h. der Bereich 13, in einem Randbereich angeordnet ist, die Anzahl der Schaltungsrandblöcke zahlenmäßig zunimmt. Die Zunahme der Anzahl der Schaltungsrandblöcke führt zu einer Zunahme des Dissipationsstroms Iperi und demnach nimmt ein Betriebsstrom I entsprechend zu, was sich ungünstig auf die Eigenschaften der Vorrichtung auswirkt.
Aus IEEE International Solid State Circuits Conference, Vol. 89, No. 16,6, 17.02.1989, New York US, Seiten 248-249, ist eine Halbleiterspeichervorrichtung bekannt, deren Layout in Fig. 2 gezeigt ist. Diese bekannte Halbleiterspeichervorrichtung wird anschließend detaillierter erläutert, damit eine umfassende Würdigung der Merkmale der vorliegenden Erfindung möglich ist.
Die Aufgabe der vorliegenden Erfindung besteht in der Schaffung einer Halbleiterspeichervorrichtung, die einen Hochgeschwindigkeitsbetrieb mit weniger Verlustleistung und verbesserte Anschlußeigenschaften trotz einer Zunahme der Speicherkapazität ermöglicht.
Diese Aufgabe wird durch eine Halbleiterspeicher-Vorrichtung gelöst, enthaltend: ein Speicherzellenfeld, das in erste und zweite Speicherzellenfeldsegmente unterteilt ist; wobei das erste Speicherzellenfeldsegment l erste Blöcke aufweist, und l eine natürliche Zahl ist, die dadurch erhalten werden, daß das erste Speicherzellenfeldsegment in Zeilenrichtung gemäß l unterteilt wird, wobei die ersten Blöcke jeweils in Spaltenrichtung unter Bildung mehrerer Abschnitte unterteilt sind; das zweite Speicherzellenfeldsegment l zweite Blöcke aufweist, die durch Unterteilen des zweiten Speicherzellenfeldsegments in l Abschnitte entlang der Zeilenrichtung erhalten werden, wobei die zweiten Blöcke jeweils in Spaltenrichtung unter Bildung mehrerer Abschnitte unterteilt sind; Leseverstärker, die zwischen benachbarten Abschnitten der ersten Blöcke und der zweiten Blöcke vorgesehen sind; eine erste Randschaltung, die zwischen den ersten und zweiten Speicherzellenfeldsegmenten vorgesehen ist; mehrere zweite Randschaltungen, die zwischen benachbarten Blöcken vorgesehen sind, die jeweils ein Blockpaar innerhalb der ersten und zweiten Segmente bilden, mit einem ersten Dekoder; mehrere dritte Randschaltungen, die entlang der Spaltenrichtung zwischen der ersten Randschaltung und zugeordneten Blöcken der ersten und zweiten Segmente vorgesehen sind und einen zweiten Dekoder enthalten; und eine vierte Randschaltung, die an einem äußeren Randabschnitt eines Speicherzellenfelds vorgesehen ist, und sie ist dadurch gekennzeichnet, daß die vierte Randschaltung mit Bond- Anschlußflächen und einer Eingangsschutzschaltung an einem Randabschnitt des Speicherzellenfelds versehen ist, der einen Bereich zwischen benachbarten Blockpaaren einschließt, der in jedem von dem ersten und zweiten Segment gebildet ist.
Ein besseres Verständnis der Erfindung ergibt sich aus der nachfolgenden detaillierten Beschreibung im Zusammenhang mit der beiliegenden Zeichnung; es zeigt:
Fig. 1 eine Draufsicht zum Darstellen eines Chiplayoutmusters bei einer bekannten Halbleitervorrichtung;
Fig. 2 eine Draufsicht zum Darstellen eines Chiplayoutmusters einer weiteren bekannten Halbleiterspeichervorrichtung;
Fig. 3 eine vergrößerte Ansicht zum Darstellen eines irregulären Schaltungsrandbereichs 23 bei der in Fig. 2 gezeigten Halbleitervorrichtung;
Fig. 4 eine vergrößerte Ansicht zum Darstellen einer RDC- Vorrichtung; und
Fig. 5 eine Halbleiterspeicher-Vorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung.
Eine Ausführungsform der vorliegenden Erfindung wird unter Bezug auf die beiliegende Zeichnung erläutert. Gleiche Bezugszeichen werden zum Darstellen gleicher Teile oder Elemente über alle Figuren hinweg benützt, und eine wiederholte Erklärung wird aus Gründen der Kürze nicht durchgeführt.
Die Fig. 2 zeigt das Chiplayout einer Halbleiterspeichervorrichtung, die aus IEEE International Solid State Circuits Conf., Vol 89, No. 16-6, Seiten 248- 249, 354, zu ersehen ist. Es wird ein Zeilen/Spalten- Speicherzellenfeld als ein reguläres Feld im Mittenbereich eines Halbleiterchips 21 gebildet. Das reguläre Speicherzellenfeld weist vier Blöcke auf, die dadurch erhalten werden, daß das Speicherzellenfeld entlang der Zeilen und Spaltenrichtungen aufgeteilt werden, wobei die beiden einander entsprechenden als obere und untere Blöcke ausgebildet sind, d.h. als Blöcke 22a und 22b und Blöcke 22c und 22d, relativ zu einer irregulären Randschaltung (erste Randschaltung) 23. Wie beispielsweise in Fig. 3 gezeigt ist, enthält die Randschaltung 23 eine Busleitung 23a, die aus einer Gruppe von Signalleitungen besteht, und ein Schaltungsrandblock 23b ist an jeder Seite der Busleitung 23a vorgesehen, wobei die Signalleitungen mit einem Zeilendekoder (RDC) verbunden sind. Randschaltungen (zweite Randschaltungen) 24a und 24c mit einem RDC (ersten Dekoder) werden, einerseits zwischen den Blöcken 22a, 22b des Speicherzellenfelds und andererseits zwischen den Blöcken 22a, 22c des Speicherzellenfelds in Zeilenrichtung des Speicherzellenfelds gebildet. Die Randschaltung 24a wird von benachbarten Blöcken 22a und 22b in dem Speicherzellenfeld geteilt, und die Randschaltung 24c wird von benachbarten Blöcken 24c und 22d geteilt. Eine Randschaltung (dritte Randschaltung) 25 mit einem Spaltendekoder (CDC) wird zwischen der Randschaltung 23 und jeden der zugeordneten Blöcke 22a, ..., 22d in dem Speichzellenfeld gebildet.
Die jeweiligen Blöcke 22a, ..., 22d werden jeweils in 2n (n: eine natürliche Zahl) entlang der Spaltenrichtung aufgeteilt, und im Fall der in Fig. 2 gezeigten Ausführungsform, in acht Abschnitte (Minimalspeichereinheiten) aufgeteilt, wie anhand der punktierten Linien in Fig. 2 gezeigt ist. Die WL-Leitung 26 und die BL-Leitung 27 werden relativ zu den Spalten- und Zeilenrichtungen der Abschnitte der zugeordneten Blöcke angeordnet. Eine Spaltenauswahlleitung (CSL) 28 ist relativ zu der BL-Leitung 27 derart angeordnet, daß sie sich durch den Speicherzellenfeldbereich erstreckt. Ferner ist eine Randschaltung (vierte Randschaltung) 29 mit Bond-Anschlüssen und einer Eingangsschutzleitung bei dem Randabschnitt eines Halbleiterchips gebildet, d.h. bei dem Randabschnitt des Speicherzellenfelds. Die Randschaltung 29 kann, falls erforderlich, eine irreguläre Randschaltung enthalten.
Die Fig. 4 zeigt einen vergrößerten Bereich, der in Fig. 2 anhand von A gekennzeichnet ist, zum Darstellen des Schaltungsrandbereichs 24a.
Eine Schaltung (Zeilendekoder) 31 zum Auswählen einer Adresse wird einerseits zwischen den Abschnitten 30a, 30a in dem Block 22a und andererseits zwischen den Blöcken 30b, 30b in dem Block 22b vorgesehen und von den benachbarten Abschnitten 30a und 30b geteilt. Eine Schaltung 32 zum Treiben der WL- Leitung wird für jeden Abschnitt (30a, 30b) gebildet, zwischen der Schaltung 31 und den Abschnitten 30a, 30b. Ein Leseverstärker, eine Verknüpfungsschaltung usw. werden zwischen den benachbarten Abschnitten 30a, 30b und zwischen den benachbarten Abschnitten 30b, 30b gebildet. Eine Adressenauswahlschaltung, eine redundante Schaltung, eine Sicherung usw. können an einer Stelle vorgesehen sein, die von den Abschnitten 30a und 30b umgeben ist.
Bei dem zuvor erläuterten Speicherzellenfeld sind vier Blöcke 20a bis 23d mit der Schaltung 23 vorgesehen, zusammen mit den Randschaltungen 24a, 24c mit dem RDC-Dekoder, der zwischen den entsprechenden Blöcken 22a, ..., 24c vorgesehen ist. Es ist demnach möglich, die Anzahl von Speicherzellen, die mit der WL-Leitung zu verbinden sind, herabzusetzen, und die Verbindungslängen der WL- und BL-Leitungen kurz zu halten. Die Randschaltung 24a wird von den Blöcken 22a und 22b in Zeilenrichtung geteilt, und die Randschaltung 24c wird von den Blöcken 22c und 22d in Zeilenrichtung geteilt. Demnach ist es möglich, die Signalanschlußleitungen für den RDC- Dekoder gemeinsam zu benützen und die Größe des Halbleiterchips herabzusetzen.
Die Fig. 5 zeigt ein Chiplayout einer Halbleitervorrichtung gemäß der Erfindung. Bei dieser Ausführungsform sind vier unterteilte Blöcke zusätzlich in Zeilenrichtung eines Speicherzellenfelds unter Bildung von acht Blöcken unterteilt, wie in der Figur gezeigt ist.
Auf andere Weise ausgedrückt, ist das Speicherzellenfeld entlang der Nittelspaltenlinie in zwei Segmente unterteilt, wobei die jeweilien Segmente aus vier Blöcken (22a, 22a', 22b, 22b' und 22c, 22c', 22d, 22d') bestehen. Eine irreguläre Randschaltung (erste Randschaltung) 23 ist einerseits zwischen den Blöcken 22a, 22a', 22b, 22b' und andererseits zwischen den Blöcken 22c, 22c', 22d, 22d' des Speicherzellenfelds vorgesehen.
Eine Randschaltung 24a mit einem RDC-Dekoder (erster Dekoder) ist zwischen den Blöcken 22a und 22a' vorgesehen; eine Randschaltung 24b mit einem RDC-Dekoder ist zwischen den Blöcken 22b und 22b' vorgesehen; eine Randschaltung 24c mit einem RDC-Dekoder ist zwischen den Blöcken 22c und 22c' vorgesehen; und eine Randschaltung 24d mit einem RDC-Dekoder ist zwischen den Blöcken 22d und 22d' vorgesehen. Die Randschaltungen 24a bis 24d werden jeweils von den benachbarten Blöcken geteilt. Eine Randschaltung (dritte Randschaltung (25) mit einem CDC-Dekoder (zweiten Dekoder) ist zwischen der Randschaltung 23 und jedem der Blöcke 22a bis 22d und 22a' bis 22d vorgesehen.
Die jeweiligen Blöcke 22a bis 22d und 22a' bis 22d' in dem Speicherzellenfeld sind jeweils in 2n (n: eine natürliche Zahl) Abschnitte entlang der Spaltenrichtung des Speicherzellenfelds aufgeteilt (bei der vorliegenden Erfindung ist jedes in acht Abschnitte unterteilt, die anhand der gestrichelten Linie in Fig. 5 gezeigt ist). Eine Randschaltung (vierte Randschaltung) 29 mit einem Bond- Anschlußbereich und einer Eingangsschutzschaltung ist an dem Randabschnitt des Halbleiterchips 21 vorgesehen, d.h. an dem Randabschnitt des Speicherzellenfelds, das einen Bereich zwischen den benachbarten Paaren der Blöcke 22a, 22a'; 22b, 22b'; 22c, 22c'; und 22d, 22d' aufweist.
Bei dieser Ausführungsform enthält das Speicherzellenfeld die acht Blöcke 22a, ..., 22d und 22a' bis 22d', und eine irreguläre Randschaltung 23 und Ranschaltungen 24a bis 24d mit einem RDC-Dekoder sind zwischen jeweils benachbarten Blöcken angeordnet, wie in Fig. 5 gezeigt ist. Demnach ist es möglich, denselben Vorteil zu erhalten, wie er im Zusammenhang mit der in Fig. 2 gezeigten Vorrichtung herausgestellt wurde.

Claims

1. Halbleiterspeichervorrichtung, enthaltend:

ein Speicherzellenfeld, das in erste und zweite Speicherzellenfeldsegmente unterteilt ist; wobei

das erste Speicherzellenfeldsegment l erste Blöcke (22a, 22a', 22b, 22b') aufweist, und l eine natürliche Zahl ist, die dadurch erhalten werden, daß das erste Speicherzellenfeldsegment in Zeilenrichtung gemäß l unterteilt wird, wobei die ersten Blöcke (22a, 22a', 22b, 22b') jeweils in Spaltenrichtung unter Bildung mehrerer Abschnitte (30a, 30b) unterteilt sind;

das zweite Speicherzellenfeldsegment l zweite Blöcke (22c, 22c', 22d, 223') aufweist, die durch Unterteilen des zweiten Speicherzellenfeldsegments in l Abschnitte entlang der Zeilenrichtung erhalten werden, wobei die zweiten Blöcke (22c, 22c', 22d, 22d') jeweils in Spaltenrichtung unter Bildung mehrerer Abschnitte (30a, 30b) unterteilt sind;

Leseverstärker, die zwischen benachbarten Abschnitten der ersten Blöcke (22a, 22a', 22c, 22c') und der zweiten Blöcke (22b, 22b', 22d, 22d') vorgesehen sind; eine erste Randschaltung (23), die zwischen den ersten und zweiten Speicherzellenfeldsegmenten (22a, 22a', 22b, 22b'; 22c, 22c', 22d, 22d') vorgesehen ist;

mehrere zweite Randschaltungen (24a&sub1; 24b, 24c, 24d), die zwischen benachbarten Blöcken vorgesehen sind, die jeweils ein Blockpaar (22a, 22a'; 22b, 22b'; 22c, 22c'; 22d, 22d') innerhalb der ersten und zweiten Segmente bilden, mit einem ersten Dekoder (RDC; 31);

mehrere dritte Randschaltungen (25), die entlang der Spaltenrichtung zwischen der ersten Randschaltung (23) und zugeordneten Blöcken der ersten und zweiten Segmente (22a, 22a', 22b, ...) vorgesehen sind und einen zweiten Dekoder (CDC) enthalten; und

eine vierte Randschaltung (29), die an einem äußeren Randabschnitt eines Speicherzellenfelds vorgesehen ist,

dadurch gekennzeichnet, daß

die vierte Randschaltung (29) mit Bond-Anschlußflächen und einer Eingangsschutzschaltung an einem Randabschnitt des Speicherzellenfelds vorgesehen ist, die einen Bereich zwischen benachbarten Blockpaaren (22a, 22b, ...) einschließt, der in jedem von dem ersten und zweiten Segment gebildet ist.

Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Halbleiterspeichervorrichtung ein dynamischer RAM-Speicher ist.

Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jeder der mehreren Abschnitte (30a, 30b) eine Wortleitung enthält, die sich in Zeilenrichtung erstreckt, und eine Bitleitung, die sich in Spaltenrichtung erstreckt.

Halbleiterspeichervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Wortleitung mit dem ersten Dekoder (RDC; 31) verbunden ist.

Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das erste Speicherzellenfeldsegment Spaltenauswahlleitungen (CSL; 28) enthält, die sich in Spaltenrichtung erstrecken.

Halbleiterspeichervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Spaltenauswahlleitungen (CSL; 28) mit dem zweiten Dekoder (CDC) verbunden sind.

Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das zweite Speicherzellenfeldsegment Spaltenauswahlleitungen (CSL; 28) enthält, die sich in Spaltenrichtung erstrecken.

Halbleiterspeichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Spaltenauswahlleitungen (CSL; 28) mit dem zweiten Dekoder (CDC) verbunden sind.

Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Randschaltung (23) eine Busleitung (23a) enthält, die aus einer Gruppe von Signalleitungen besteht.

10. Halbleiterspeichervorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die Signalleitungen mit dem ersten Dekoder (RDC; 31) verbunden sind.