DE3923629A1 - Halbleiterspeichergeraet - Google Patents

Description

Die vorliegende Erfindung betrifft einen dynamischen Speicher mit wahlfreiem Zugang (DRAM), und insbesondere eine Schaltkreisanordnung von Bitleitungen in einem derartigen Speicher.

Im allgemeinen weist ein DRAM mehrere Bitleitungen derselben Länge auf, die parallel zueinander angeordnet sind, und mehrere Flipflop-Abtastverstärker, die mit jedem der Bitleitungspaare verbunden sind. Die Speicherzelle umfaßt einen Transistor und einen Kondensator. Zwischen jede Bitleitung und jede Wortleitung ist eine Speicherzelle geschaltet, so daß sämtliche verbundenen Speicherzellen in einer Matrix von Zeilen und Spalten angeordnet sind. Die Schaltkreisanordnung der Bitleitungspaare und der Abtastverstärker taucht üblicherweise in zwei Formen auf. Die eine Form wird als offene Bitleitungsanordnung bezeichnet, bei welcher jeder der Abtastverstärker im Zentrum jedes Bitleitungspaares angeordnet ist, während die andere eine gefaltete Bitleitungsanordnung genannt wird, in der jeder der Abtastverstärker sich an einem Ende jedes Bitleitungspaares befindet. Unter Berücksichtigung des Gleichgewichts der Bitleitungen und der hochverdichteten Schaltkreisanordnung der Speicherzellen wird allerdings hauptsächlich das Verfahren der gefalteten Bitleitungen verwendet. Da heutzutage die Speicherzellen in dem DRAM hochintegriert sind, wird der Raum zwischen den Bitleitungen geringer, und der Speicherkondensator der Speicherzellen wird ebenfalls kleiner. Wenn daher ein Zugriff auf eine Speicherzelle erfolgt und ein Abtastverstärker entsprechend der Bitleitung arbeitet, die mit der angesprochenen Speicherzelle verbunden ist, kann die gegenseitige Koppelkapazität zwischen der Bitleitung und deren oberen und unteren benachbarten Bitleitungen deren normalen Betrieb beeinträchtigen.

Fig. 1 erläutert beispielhaft eine konventionelle gefaltete Bitleitungs-Schaltkreisanordnung. Die Speicherzellen MC 10-MC 12 und MC 20-MC 22 sind mit den Schnittpunkten der Bitleitungen B 0-B 2 und - verbunden sowie mit den Wortleitungen W 1 und W 2, und jedes der Bitleitungspaare B 0-, B 1- und B 2- ist an jedem Ende mit dem zugehörigen Abtastverstärker SA 0-SA 2 verbunden. Jede der Speicherzellen MC 10-MC 12 und MC 20-MC 22 weist einen MOS-Transistor M und einen Speicherkondensator C auf, in Reihe geschaltet mit dem Drain-Source-Pfad des Transistors. Jeder der Drains der MOS-Transistoren ist an eine der Bitleitungen B 0, , . . ., B 2 und angeschlossen, während jedes Gate der Speicherzellen MC 10-MC 12 und MC 20-MC 22 mit einer der Wortleitungen W 1 und W 2 verbunden ist. Das andere Ende des Speicherkondensators ist an eine Konstantspannung Vp angeschlossen. Es wird angenommen, daß die parasitäre Kapazität jeder Bitleitung CB beträgt, die gegenseitige Koppelkapazität zwischen den benachbarten Bitleitungen CC, und die Kapazität des Speicherkondensators C CS beträgt.

Wenn die Speicherzellen MC 10-MC 12 durch das an die Wortleitungen W 1 angelegte Wortleitungssignal ausgewählt werden, werden elektrische Ladungen, die in den Speicherkondensatoren der Speicherzellen gespeichert sind, jeweils durch die zugehörigen MOS-Transistoren an die Bitleitungen B 0-B 2 übertragen, so daß die Spannung jeder der Bitleitungen B 0-B 2 höher oder niedriger wird um einen Betrag

Δ VS = ((VS-VBL)CS)/(CB +2CC + CS)

als die Spannung jeder der anderen Bitleitungen -, wobei VS die Spannung des Speicherkondensators ist, und VBL die Bitleitungsspannung vor der Auswahl der Speicherzelle. Wenn die Speicherzellen MC 10-MC 12 die Bitleitungen B 0-B 2 dazu veranlassen, daß die Spannung um Δ VS höher wird als die Spannung der Bitleitungen , so werden die Abtastverstärker SA 0-SA 2 aktiviert, so daß die Spannung der Bitleitungen , und , die eine niedrige Spannung von VS aufweisen, verringert wird. Daher wird die Spannung der Bitleitung B 1 infolge des Einflusses der Koppelkapazität CC verringert, als Ergebnis der Erniedrigung der Spannungen der benachbarten Bitleitungen und . Dieser nachteilige Einfluß nimmt mit Verringerung des Raumes zwischen den Bitleitungen zu, die von der Erhöhung der Speicherdichte herrührt. Wenn die Kapazität der Speicherzelle verringert wird, neigt darüber hinaus der Abtastverstärker zu Fehlfunktionen infolge der Koppelkapazität.

Ziel der vorliegenden Erfindung ist die Bereitstellung einer Schaltkreisanordnung, durch welche unerwünschte Wirkungen infolge der Koppelkapazität zwischen Bitleitungen selbst bei einer hohen Dichte der Speicherkapazität verringert werden können.

Gemäß einer Zielrichtung der vorliegenden Erfindung umfaßt ein Halbleiter-DRAM:
mehrere parallel zueinander angeordnete Bitleitungen;
mehrere Wortleitungen, welche die mehreren Bitleitungen schneiden;
mehrere obere Abtastverstärker, die jeweils mit den obersten Enden jedes der ungeradzahligen Bitleitungspaare verbunden sind;
mehrere untere Abtastverstärker, die jeweils mit den untersten Enden jedes der geradzahligen Bitleitungspaare verbunden sind;
einen Speicherzellenarray, der mit mehreren Speicherzellen versehen ist, die sequentiell in einer Diagonallinie innerhalb ausgewählter Orte mehrerer Zwischenräume vorgesehen sind, die durch Schneiden der Bitleitungen und Wortleitungen gebildet werden, wobei die Speicherzelle in jedem vierten Zwischenraum in einer Zeile und einer Spalte angeordnet ist;
erste Latcheinrichtungen zur Aktivierung der oberen Abtastverstärker, wobei die Latcheinrichtungen mit den oberen Abtastverstärkern verbunden sind; und
zweite, mit den unteren Abtastverstärkern gekoppelte Latcheinrichtungen, wobei die ersten Latcheinrichtungen und die zweiten Latcheinrichtungen alternierend zueinander aktiviert werden.

Gemäß einer anderen Zielrichtung der vorliegenden Erfindung umfaßt der Halbleiter-DRAM:
mehrere in Zeilen und Spalten angeordnete Abtastverstärker;
mehrere Bitleitungspaare, die jeweils ein Paar von Bitleitungen aufweisen, die an jeden der Abtastverstärker in einer Spalte gekoppelt sind und sich in unterschiedlichen Zeilenrichtungen zueinander erstrecken, und die ein anderes Paar von Bitleitungen aufweisen, welche an jeden der Abtastverstärker in einer benachbarten Spalte gekoppelt sind und sich in Richtung auf gegenüberliegende Zeilenrichtungen zueinander erstrecken, wobei die beiden Paare von Bitleitungen jeweils parallel zueinander angeordnet sind;
mehrere senkrecht zu den Bitleitungen angeordnete Wortleitungen;
mehrere Speicherzellen, die jeweils sequentiell in jeder Zeile und Spalte innerhalb ausgewählter Orte mehrerer Zwischenräume angeordnet sind, die durch Schneiden der Bitleitungen und Wortleitungen gebildet werden;
mehrere Latcheinrichtungen, die jeweils mit den in der derselben Spalte angeordneten Abtastverstärkern verbunden sind; und
mehrere Scheinbitleitungen, die parallel zu jeder der linken und rechten äußeren Bitleitungen angeordnet sind.

Die Erfindung wird nachstehend anhand zeichnerisch dargestellter Ausführungsbeispiele näher erläutert, aus welchen weitere Vorteile und Merkmale hervorgehen.

Es zeigen:

Fig. 1 die Schaltung eines konventionellen DRAM;

Fig. 2 die Schaltung eines DRAM mit gefalteten Bitleitungen gemäß der vorliegenden Erfindung; und

Fig. 3 die Schaltung des DRAM mit offenen Bitleitungen gemäß der vorliegenden Erfindung.

In Fig. 2 ist dargestellt, wie am oberen Ende der Schaltung mehrere obere Abtastverstärker 10 U in einer Zeile angeordnet sind, während an dem unteren Ende mehrere untere Abtastverstärker 10 D in einer Zeile angeordnet sind. Jeder der Abtastverstärker weist MOS-Transistoren 12-15 auf. Drains der MOS-Transistoren 12 und 14 sind mit ihren Gates über Abtastknoten 16, 18 kreuzverbunden, während Sources der Transistoren 12, 14 mit einem gemeinsamen Sourceknoten 11 verbunden sind. Zwischen die Drains der MOS-Transistoren 12, 14 und die Eingangs/Ausgangs-Leitungen I/OU, und I/OD, sind die Source-Drain-Pfade von Last-MOS-Transistoren 13, 15 geschaltet, während an die Gates der MOS-Transistoren 13, 15 das Lastsignal Φ S angelegt wird.

Die gemeinsamen Sourceknoten 11 der Abtastverstärker 10 U sind mit der oberen gemeinsamen Leitung 24 verbunden, die an den Drain des MOS-Transistors 20 angeschlossen ist, um die oberen Abtastverstärker 10 U zu treiben. Die Source des MOS-Transistors 20 ist geerdet, und das Gate des Transistors 20 empfängt das Signal Φ L, um den oberen Abtastverstärker zu aktivieren. Die Abtastknoten 16 und 18 der oberen Abtastverstärker 10 U sind jeweils an die oberen Bitleitungspaare (oder Zeilenleitungspaare) UBL 1 und , UBL 2 und , . . ., UBLK und angeschlossen, die sich in Richtung nach unten erstrecken. Das Ende der Bitleitungspaare gegenüberliegend den Abtastverstärkern 10 U ist mit der Einrichtung 30 U zum Vorladen der Bitleitungen verbunden. Die Vorladungseinrichtung 30 U umfaßt MOS-Transistoren 32 und 34, deren Sources jeweils mit den Bitleitungspaaren verbunden sind, und deren Drains mit einer konstanten Vorladungsspannung V 1 verbunden ist, und deren Gates an das Vorladungssignal P angeschlossen sind.

Der gemeinsame Sourceknoten 10 D der unteren Abtastverstärker 10 D, der denselben Aufbau aufweist wie die oberen Abtastverstärker 10 U, ist an den Drain des MOS-Transistors 22 angeschlossen, um die unteren Abtastverstärker 10 D durch die untere gemeinsame Leitung 26 zu treiben. Die Source und das Gate des MOS-Transistors 22 sind an Masse beziehungsweise das Signal Φ L angeschlossen, welches die entgegengesetzte Charakteristik aufweist wie das Signal Φ L. Wenn daher die oberen Abtastverstärker 10 U durch das Signal Φ L betätigt werden, werden die unteren Abtastverstärker 10 D nicht betätigt, und umgekehrt.

Die Abtastknoten 16 D und 18 D der unteren Abtastverstärker 10 D sind jeweils mit den unteren Bitleitungen DBL 1 und , . . ., DBLK und verbunden, welche sich in Richtung nach oben erstrecken und mit gleichem Abstand voneinander zwischen den oberen Bitleitungen UBL 1 und , . . ., UBLK und angeordnet sind. Das Ende der unteren Bitleitungspaare DBL 1 und , . . ., DBLK und gegenüberliegend den unteren Abtastverstärkern 10 D ist mit einer Vorladeeinrichtung 30 D verbunden, welche denselben Aufbau aufweist wie die Vorladungseinrichtung 30 U. Zwischen den Vorladungseinrichtungen 30 U und 30 D sind parallele Wortleitungen (oder Zeilenleitungen) WL 1- WL 4 N angeordnet, welche die Bitleitungen UBL 1 und , . . ., UBLK und senkrecht schneiden. In jeden vierten Schnittzwischenraum in der Richtung von Zeilen und Spalten der Wortleitungen und Bitleitungen sind jeweils sequentiell die Speicherzellen M 11- M 4 NK geschaltet.

Bevor die Daten von einer vorgegebenen Speicherzelle gelesen werden, werden sämtliche Bitleitungen UBL 1-DBLK mit der Vorladungsspannung V 1 durch die Vorladungseinrichtungen 30 U und 30 D vorgeladen. Nach Beendigung des Vorladungsbetriebs wird die Wortleitung ausgewählt, um die Daten aus einer gegebenen Speicherzelle auszulesen. Beispielsweise wird die Wortleitung WL 1 ausgewählt, um die Daten von der Speicherzelle M 12 auszulesen. Wenn die Wortleitungen WL 1 ausgewählt wird, werden die Speicherzellen M 11- M 1 K, die mit der Wortleitung WL 1 verbunden sind, ausgewählt, und die Ladungen, die in den Speicherkondensatoren der Speicherzellen M 11- M 1 K gespeichert sind, werden jeweils an die Bitleitungen UBL 1, UBL 2, . . ., UBLK übertragen. Daher weisen die Bitleitungen UBL 1, UBL 2, . . ., UBLK eine Spannung auf, die infolge des Zustands der empfangenen Ladungen etwas höher oder geringer ist als die Vorladungsspannung V 1. Wenn das Signal Φ L an das Gate des MOS-Transistors 20 angelegt wird, werden daraufhin die oberen Abtastverstärker 10 U aktiviert. Wenn das Signal Φ S an die Gates der MOS-Transistoren 13, 15 angelegt wird, so wird die Bitleitungsspannung eines Paares der Bitleitungen UBL 1, UBL 2, . . ., UBLK und , , . . ., an die Eingangs/Ausgangs-Leitungen I/O und übertragen. Allerdings werden die unteren Abtastverstärker 10 D nicht aktiviert infolge des ausgeschalteten Zustands des MOS-Transistors 22, dessen Gate das Signal empfängt, welches die dem Signal Φ L entgegengesetzte Charakteristik aufweist. Daher halten die unteren Bitleitungen DBL 1 und , . . ., DBLK und , die mit den unteren Abtastverstärkern 10 D verbunden sind, den konstanten Wert der Vorladungsspannung V 1 aufrecht. Selbst wenn der Abtastbetrieb der oberen Abtastverstärker 10 U die unteren Bitleitungen UBL 1 und , . . ., UBLK und veranlaßt, ihre Spannung zu ändern, kann daher die Gefahr eines fehlerhaften Lesens der Daten infolge der Koppelkapazität zwischen jeder der oberen Bitleitungen und ihren benachbarten unteren Bitleitungen beträchtlich verringert werden. Zwar wurde voranstehend ein Fall beschrieben, in welchem die oberen Abtastverstärker durch Auswahl einer ungeradzahligen Wortleitung betrieben werden, jedoch wird das entsprechende Ergebnis bei Auswahl einer geradzahligen Wortleitung erhalten.

Fig. 3 zeigt nunmehr eine Schaltung mit einer offenen Bitleitungsanordnung eines DRAM, wobei die Abtastverstärker 40 U, 40 M, 40 D sämtlich denselben Aufbau aufweisen wie die Abtastverstärker 10 U gemäß Fig. 2. Die Abtastverstärker 40 U, 40 M, 40 D sind gleichmäßig voneinander beabstandet in ihren jeweiligen Spalten angeordnet. Die Abtastverstärker 40 U, 40 M, 40 D sind jeweils über Leitungen 62, 64, 66, die an die gemeinsamen Sourceknoten 11 angeschlossen sind, mit Drains der MOS-Transistoren 52, 54, 56 verbunden, deren Sources geerdet sind. Das Gate des MOS-Transistors 54 ist an das Signal Φ L angeschlossen um die Abtastverstärker 40 M zu aktivieren, während die Gates der MOS-Transistoren 52, 56 mit dem Signal Φ L verbunden sind, welches die dem Signal Φ L entgegengesetzte Charakteristik aufweist. Wenn daher die Abtastverstärker 40 M aktiviert werden, werden die benachbarten Abtastverstärker 40 U, 40 D nicht aktiviert, und umgekehrt. Die Abtastknoten der Abtastverstärker 40 M sind jeweils mit den Bitleitungspaaren BLM 1 und , . . ., BLMK und derselben Länge verbunden, die sich zueinander entgegengesetzt erstrecken. Auf ähnliche Weise sind die Abtastknoten der Abtastverstärker 40 U, 40 D jeweils mit den Bitleitungspaaren BLU 1 und , . . ., BLUK und und BLD 1 und , . . ., BLDK und verbunden, welche dieselbe Länge aufweisen wie die Bitleitungen BLM 1 und , . . ., BLMK und , die sich einander entgegengesetzt erstrecken. Jede Bitleitungsgruppe [BLUK, ] und [BLM 1, , . . ., BLUK, ] sind gleichmäßig voneinander beabstandet und parallel zueinander angeordnet. Weiterhin sind die Scheinbitleitungen DBL gleichmäßig beabstandet und parallel zu den Bitleitungsgruppen [BLU 1-BLUK] und [-] angeordnet und werden mit einer konstanten Vorladungsspannung versorgt, um die Kapazitätskopplung mit ihren benachbarten Bitleitungen zu verringern. Das Ende jeder Bitleitung gegenüberliegend dem Abtastverstärker ist an die Vorladungseinrichtung (nicht dargestellt) angeschlossen, um die Bitleitung mit einer vorgegebenen Spannung vorzuladen. Wie in Fig. 3 gezeigt ist, sind Speicherzellen jeweils zwischen die Schnittpunkte der Wortleitungen [. . . W 1 N, W 21-W 2 N, W 31-W 3 N, W 41 . . .] und die Bitleitungen geschaltet. Die Speicherzellen sind daher so angeordnet, daß sämtliche an einen der Abtastverstärker 40 U, 40 M, 40 D angeschlossenen Bitleitungen auf die Daten in den Speicherzellen zugreifen können, wenn eine Wortleitung ausgewählt wird.

Beispielhaft wird angenommen, daß die Wortleitung W 32 ausgewählt wird, nachdem sämtliche Bitleitungen vorgeladen wurden. Dann werden die in den Speicherzellen M 321- M 32 K gespeicherten Ladungen auf die Bitleitungen - übertragen. Dann führt das Signal Φ L zum Einschalten des MOS-Transistors 54, und dazu, daß die Abtastverstärker 40 M den Abtastbetrieb durchführen. Zu diesem Zeitpunkt werden die den Abtastverstärkern 40 M benachbarten Abtastverstärker 40 U, 40 D nicht durch das Signal aktiviert, welches die dem Signal Φ L entgegengesetzte Charakteristik aufweist. Daher befinden sich die Bitleitungen BLD 1-BLDK benachbart zu den Bitleitungen - in einem Bereitschaftszustand, nämlich jeweils konstant auf der Vorladungsspannung, wodurch der unerwünschte Effekt verringert wird, daß die Daten infolge der Koppelkapazität während des Abtastbetriebs fehlerhaft gelesen werden.

Wie voranstehend beschrieben wurde, befindet sich gemäß der vorliegenden Erfindung die benachbarte Bitleitung in einem Bereitschaftszustand, wenn irgendeine Bitleitung des Bitleitungspaares, welches mit jedem Abtastverstärker verbunden ist, infolge des Abtastbetriebs des Abtastverstärkers einen niedrigeren oder höheren Pegel annimmt, so daß der Koppeleffekt mit den benachbarten Bitleitungen verringert wird, um einen stabilen Abtastbetrieb zur Verfügung zu stellen.

Zwar wurde die Erfindung insbesondere unter Bezug auf eine bevorzugte Ausführungsform gezeigt und beschrieben, jedoch wird Fachleuten auf diesem Gebiet deutlich, daß Detailänderungen vorgenommen werden können, ohne vom Geist und Umfang der Erfindung abzuweichen.

Claims (8)

1. Dynamischer Halbleiterspeicher mit wahlfreiem Zugriff (DRAM), gekennzeichnet durch:
mehrere parallel zueinander angeordnete Bitleitungen;
mehrere die mehreren Bitleitungen schneidende Wortleitungen;
mehrere obere Abtastverstärker, die jeweils mit den obersten Enden jedes von ungeradzahligen Bitleitungspaaren verbunden sind;
mehrere untere Abtastverstärker, die jeweils mit den untersten Enden jedes von geradzahligen Bitleitungspaaren verbunden sind;
einen Speicherzellenarray, der mit mehreren Speicherzellen versehen ist, die sequentiell in einer Diagonallinie innerhalb ausgewählter Orte mehrerer Zwischenräume vorgesehen sind, die durch Schnitt der Bitleitungen und Wortleitungen gebildet werden, wobei die Speicherzelle in jedem vierten Zwischenraum in einer Zelle und einer Spalte angeordnet ist;
eine erste Latcheinrichtung zur Aktivierung der oberen Abtastverstärker, wobei die Latcheinrichtung mit den oberen Abtastverstärkern verbunden ist; und
eine zweite Latcheinrichtung, welche mit den unteren Abtastverstärkern gekoppelt ist, wobei die erste Latcheinrichtung und die zweite Latcheinrichtung alternierend zueinander aktivierbar sind.

2. Halbleiter-DRAM nach Anspruch 1, dadurch gekennzeichnet, daß zumindest ein Vorladungsschaltkreis vorgesehen ist, um jede Bitleitung in jedem der ungeradzahligen Bitleitungspaare und geradzahligen Bitleitungspaare vorzuladen.

3. Halbleiter-DRAM nach Anspruch 2, dadurch gekennzeichnet, daß jede der Speicherzellen einen Transistor und einen Kondensator aufweist.

4. Halbleiter-DRAM, gekennzeichnet durch:
mehrere in Zeilen und Spalten angeordnete Abtastverstärker;
mehrere Bitleitungspaare, die jeweils ein Paar von Bitleitungen aufweisen, die an jeden der Abtastverstärker in einer Spalte gekoppelt sind und sich in entgegengesetzten Zeilenrichtungen zueinander erstrecken, und ein anderes Paar von Bitleitungen aufweisen, die an jeden der Abtastverstärker in einer benachbarten Spalte gekoppelt sind und sich in entgegengesetzten Zeilenrichtungen zueinander erstrecken, wobei die beiden Paare von Bitleitungen parallel zueinander angeordnet sind;
mehrere senkrecht zu den Bitleitungen angeordnete Wortleitungen;
mehrere Speicherzellen, die jeweils sequentiell in einer Zeile und Spalte innerhalb ausgewählter Orte mehrerer Zwischenräume angeordnet sind, die durch Schneiden der Bitleitungen und Wortleitungen gebildet werden;
mehrere Latcheinrichtungen, die jeweils mit den in derselben Spalte angeordneten Abtastverstärkern verbunden sind; und
mehrere Scheinbitleitungen, die parallel zu jeder der linken beziehungsweise rechten äußeren Bitleitungen angeordnet sind.

5. Halbleiter-DRAM nach Anspruch 4, dadurch gekennzeichnet, daß die Speicherzelle einen Transistor und einen Kondensator aufweist.

6. Halbleiter-DRAM nach Anspruch 4, dadurch gekennzeichnet, daß die Scheinbitleitungen mit einer Konstantspannung versorgt werden.

7. Halbleiter-DRAM, gekennzeichnet durch:
mehrere parallel zueinander angeordnete Bitleitungen;
mehrere die Bitleitungen schneidende Wortleitungen;
mehrere Speicherzellen, die jeweils an ausgewählten Orten zwischen Schnittpunkten jeder der Bitleitungen und Wortleitungen angeordnet und an entweder die Bitleitung oder die Wortleitung, die durch den Schnittpunkt geht, gekoppelt sind;
mehrere mit ungeradzahligen Bitleitungspaaren verbundene Abtastverstärker; und
mehrere mit geradzahligen Bitleitungspaaren verbundene Abtastverstärker;
wobei die ungeradzahligen Bitleitungspaare und die geradzahligen Bitleitungspaare alternierend zueinander betätigbar sind.

8. Halbleiter-DRAM nach Anspruch 7, dadurch gekennzeichnet, daß nur durch Verbindung einer Wortleitung ausgewählte Speicherzellen aktiviert werden, so daß hierdurch an die Speicherzellen gekoppelte Abtastverstärker aktiviert werden.