DE3628488C2 - Verfahren zur Herstellung von Isolationsstrukturen in MOS-Bauelementen - Google Patents

Verfahren zur Herstellung von Isolationsstrukturen in MOS-Bauelementen

Info

Publication number
DE3628488C2
DE3628488C2 DE3628488A DE3628488A DE3628488C2 DE 3628488 C2 DE3628488 C2 DE 3628488C2 DE 3628488 A DE3628488 A DE 3628488A DE 3628488 A DE3628488 A DE 3628488A DE 3628488 C2 DE3628488 C2 DE 3628488C2
Authority
DE
Germany
Prior art keywords
silicon
oxide
layer
oxide layer
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE3628488A
Other languages
English (en)
Other versions
DE3628488A1 (de
Inventor
Andrea Ravaglia
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SRL
Original Assignee
SGS Microelettronica SpA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SGS Microelettronica SpA filed Critical SGS Microelettronica SpA
Publication of DE3628488A1 publication Critical patent/DE3628488A1/de
Application granted granted Critical
Publication of DE3628488C2 publication Critical patent/DE3628488C2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76221Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO with a plurality of successive local oxidation steps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/975Substrate or mask aligning feature

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Description

Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer Isolationsstruktur in MOS-Bauelementen.
Allgemeiner gesagt betrifft die Erfindung die Herstellung von bipolaren Bauelementen und unipolaren MOS-Bauelementen, ob sie linear integrierte Schaltkreise oder digital integrierte Schaltkreise von kleinem (SSI), mittlerem (MSI), großem (LSI) oder sehr großem (VLSI) Integrationsgrad sind. Um die Beschreibung einfacher zu gestalten, ist beabsichtigt, obwohl sie sich im allgemeinen auf Verfahren zur Herstellung von MOS-Bauelementen des N-Kanal-Typs (NMOS) bezieht, die verschiedenen bekannten MOS-Technologien, d. h. P-Kanal (PMOS), komplementär (CMOS) und Variationen davon, natürlich miteinzubeziehen.
Moderne Herstellungsverfahren für Halbleiterbauelemente der MOS-Art, die oft kurz "MOS-Verfahren" genannt werden, ver­ wenden spezielle Herstellungstechniken, die zur Verbesse­ rung der Geometrie des beanspruchten Profils der Oberfläche der Bauelemente und zum Erlauben eines immer größeren Inte­ grationsgrades entwickelt worden sind. Ein Hauptzweck sol­ cher Techniken ist die Vermeidung (oder die Glättung) von scharfen Kanten in der Siliciumoxidschicht, die zum Be­ stimmen der Bereiche verwendet wird, worin die aktiven und passiven Komponenten des Bauelementes gebildet werden und welche Ecken Punkte von großer Brüchigkeit der darüber­ liegenden Metallisierungsschicht usw. mit sich bringen.
Beispiele solcher Techniken, die eine weit gestreute Anwen­ dung gefunden haben, sind gut bekannte Verfahren wie LOCOS, entwickelt von Philips, und Planox, entwickelt von SGS, die, obwohl sie einige Punkte gemeinsam haben, insbesondere in ihrem Abweichen von herkömmlichen Planarverfahren, sicherlich unterschiedlich voneinander sind.
Während in dem LOCOS-Verfahren die dicke Oxidschicht, die zum Isolieren benachbarter aktiver und passiver Komponenten verwendet wird, in dem Substrat durch einen vorhergehenden isotopischen Angriff von Silicium "begraben" wird, zum Bilden der Gräben, die daraufhin mit Siliciumoxid gefüllt werden, wird in dem Planox-Verfahren die Isolationsstruk­ tur, d. h. das dicke (Feld-)Oxid von dem Substrat innerhalb vorbestimmter Bereiche in solch einer Art gezüchtet, daß es für mindestens die Hälfte seiner Dicke in das Substrat wächst.
Solche Verfahren sind in der Literatur breit beschrieben und eine Beschreibung davon findet sich in dem Buch von H. Lilen "Principles et applications des CI/MOS" Editions Radio Paris, 1972, von Seite 61 bis Seite 65.
Insbesondere das Planoxverfahren ist in den Publikationen von F. Morandi-IEDM Techn. Dig. Session 18, Oktober 1969 und von T.C. Wu-W.T. Stacy und K.N. Ritz-Journal of Elec­ trochemical Society, 130, 1563 (1983) offenbart.
Eine entscheidende Stufe des Planox-Verfahrens ist die Bildung des Feldoxids, d. h. der dielektrischen Struktur, die die verschiedenen aktiven und passiven Elemente, die das MOS-Bauelement bilden, isoliert.
Solch eine Struktur wird gebildet durch Züchten einer Schicht von Oxid einer geeigneter Dicke, im allgemeinen ungefähr 5000 bis 15000 Å auf Bereichen des Einkristall­ siliciumsubstrats, die durch Entfernen der Maskierungs­ schicht aus Siliciumnitrid von den gewünschten Bereichen mit photolithographischen Techniken bestimmt sind. Die verbleibende Nitridschicht schützt die Bereiche wirksam vor Oxidation, wo später die aktiven und passiven Elemente der integrierten Schaltung gebildet werden.
Die Stufen, die beim Züchten des Oxids der Isolationsstruk­ tur gebildet werden, sind niedriger, weil das Züchten der dicken Oxidschicht auf den unbedeckten Bereichen für unge­ fähr die Hälfte ihrer Dicke unterhalb der ursprünglichen Oberfläche des Siliciums fortschreitet, was dazu führt, daß ungefähr die Hälfte ihrer Dicke "begraben" ist.
Natürlich sind wegen der Art, auf die das Feldoxid gebildet wird, seine seitlichen Kanten nicht vertikal, sondern ent­ scheidend zusammengesackt. D. h., während das Oxidationsver­ fahren von Silicium in den unmaskierten Bereichen hauptsäch­ lich ein Diffusionsprozeß ist, neigt die Oxidation dazu, zwar bei einer schnell weiter abnehmenden Geschwindigkeit, ebenfalls unmittelbar unterhalb der Maskierungsnitrid­ schicht fortzuschreiten, obwohl letztere undurchdringlich für Dampf und Sauerstoff ist, d. h. hinter die geometrischen Begrenzungen der Kanten der Schicht selbst.
Deswegen zeigt das dicke (Feld)-Oxid, das mit dem Planox­ verfahren erhalten wird, im Querschnitt ein charakte­ ristisches Spitzzulaufen der Kanten, welches im Hinblick auf seine Form oft mit den Namen Planox "Nase" ("Beak") bezeichnet wird.
Das teilweise "Begraben" der Isolationsstruktur, d. h. des dicken (Feld)-Oxids und das Zusammensacken seiner Kanten erzeugt eine Morphologie, die gekennzeichnet ist durch kleine und wenig steile Stufen, die die Herstellung von Schichten von polykristallinem Silicium und von nachfolgender Metallisierung und/oder Isolationsschichten sehr erleichtern.
Nichtsdestoweniger muß der Betrag des Zusammensackens oder die Länge der Planox-Nase sorgfältig begrenzt werden, weil sie, obwohl die Kapazität und die Übergangsdurchbruch­ spannung oder BVxj Kennwerte verbessert werden, bemer­ kenswerte geometrische Probleme verursacht, insoweit sie die benachbarten aktiven Bereiche vermindert und von da an eine Begrenzung der Verminderung der Leitungsbreite mitgibt, Probleme die stark gefühlt werden beim Verfolgen des immer weiter anwachsenden Integrationsgrades und deswegen der Verkleinerung. Es gibt weiterhin eine ganze Reihe von Kollektor-Effekten, die dem Fachmann gut bekannt sind, im Hinblick auf die die Struktur und Gestaltung der Feldoxid­ schicht in MOS-Bauelementen so sein sollte, daß die folgen­ den Erfordernisse erfüllt sind.
  • a) Bestimmen einer Schwellwertspannung des parasitären Feldeffekttransistors, der in Verbindung mit solch einem Oxid gebildet wird durch Verbinden von Streifen von polykristallinem Silicium oder von Metall von aus­ reichend hoher Ordnung, damit solch ein parasitärer Transistor nicht leitet, wenn auf dem "Gate" die Ar­ beitsspannung des Bauelementes angelegt wird.
  • b) Bestimmen einer Lawinendurchbruchsspannung des Über­ gangs, der sicherlich höher ist als die maximale Be­ triebsspannung des Bauelementes,
  • c) Verhindern des "Durchgriffs" ("Reach-through") oder der VPT Erscheinung, d. h. Verhindern, daß der Verarmungsbe­ reich eines umgekehrt vorgespannten Überganges sich so weit erstreckt, daß er den Verarmungsbereich eines ande­ ren nicht verknüpften Überganges erreicht, der auf Masse gehalten wird.
  • d) Bestimmen einer niedrigeren Übergangskapazität entlang der Kante des Bereichs.
  • e) Bestimmen von Stufen so klein und so wenig steil wie möglich und
  • f) Erfordern des Bereichs so klein wie möglich.
Das herkömmliche Planoxverfahren erlaubt nicht die Dicke der Feldoxidschicht unter einen gewissen Minimalgrenzwert (ungefähr 5000 Å) zu vermindern, obwohl es bestimmte Vor­ teile im Hinblick auf andere Techniken anbietet. In der Tat bringt eine übermäßige Verminderung der Dicke der Feldoxid­ schicht eine nicht annehmbare niedrigere Schwellwert­ spannung des parasitären Transistors mit sich, bis man die Dotierung von Silicium in dem Bereich direkt unterhalb der dicken Oxidschicht erhöht, um eine hohe Schwellwertspannung selbst mit einer verminderten Dicke der Oxidschicht zu er­ halten. Die Verstärkung der Siliciumdotierung in solch einem Bereich würde ebenfalls die Verbesserung der Immuni­ tätskennwerte zu "Durchgreif"-Effekten entlang den Ver­ armungsbereichen von nicht verbundenen Übergängen begünsti­ gen, aber eine solche vergrößerte Dotierung verschlechtert entscheidend die Kennwerte der Lawinendurchbruchsspannung des Überganges und der Kapazität des Überganges entlang der Kante des Bereiches, der bereits negativ durch die Notwen­ digkeit des Enthaltens der Länge der Planox-Nase beeinflußt wird. Wie beobachtet werden kann, ist die Optimierung der Struktur und der Anordnung der Feldoxidschicht in den be­ kannten MOS-Verfahren extrem kritisch und wird schwer be­ hindert durch eine Reihe von gegensätzlichen Erforder­ nissen, die auf die beste Art zur gleichen Zeit nicht erfüllbar sind.
Aus dem U.S.-Patent 4,390,393 und dem U.S.-Patent 4,593,459 sind bereits MOS-Bauelemente und Verfahren zu ihrer Herstellung bekannt, wobei die Bauelemente Isolationsstrukturen mit vertikal verlaufenden Anhängen aufweisen.
Aus der EP 0 104 765 A2 ist bereits ein Verfahren zur Herstellung einer Isolationsstruktur von aktiven Bereichen bekannt, bei dem das Maskieren der aktiven Bereiche, durch die der Ätzangriff über Bereiche, die durch Fotolithographie von Siliciumoxid und von einer Maskierungs­ siliciumnitridschicht ausgeführt sind, bis das Silicium des Substrates bloßliegt, wobei ein Fenster mit einer Breite im Bereich zwischen 50 und 1500 Å bestimmt wird entlang der Kante einer Isolationsschicht aus Siliciumoxid unmittelbar benachbart dazu. Das Siliciumsubstrat wird anisotrop geätzt entsprechend den Fenstern für eine Tiefe im Bereich zwischen 0,5 und 2,5 µm und der auf diese Weise erzeugte Graben wird mit einem im wesentlichen dielektrischen Material gefüllt.
Ausgehend von diesem Stand der Technik ist die Aufgabe der vorliegenden Erfindung, ein verbessertes Ver­ fahren zur Herstellung einer Isolationsstruktur in MOS-Bauelementen anzugeben.
Diese Aufgabe wird durch ein Verfahren mit den Merkmalen des Patentanspruchs 1 gelöst.
Erfindungsgemäß wird eine Struktur zum Isolieren der verschiedenen aktiven und passiven Elemente des Bauelementes gebildet, durch die Züchtung von Siliciumoxid in Bereichen, die durch Maskie­ rung mit Siliciumnitrid auf der Oberfläche des Einkristall­ siliciumsubstrats erhalten werden. Das nach dem erfindungsgemäßen Verfahren hergestellte MOS-Bauelement ist dadurch gekennzeichnet, daß die Isolations­ struktur Anhänge in Form von Siliciumoxidkeilen aufweist, die sich in einer im wesentlichen kontinuierlichen Art entlang und von den Kanten des Oberflächenteiles der Schicht (dickes oder Feldoxid) der Isolationsstruktur von Siliciumoxid innerhalb des Substrates erstrecken für eine Tiefe, die ausreicht, um Kontakt und Bildung eines Übergan­ ges zwischen einem Bereich von Silicium direkt unterhalb des Oberteils oder Oberflächenteils der Isolationsstruktur, der ein Dotierungsniveau höher als das Dotierungsniveau der Masse des Substrates hat, und der Siliciumbereiche zu ver­ hindern, die hoch mit einer Polarität entgegengesetzt zu der des Substrates der Diffusionen dotiert sind, die ver­ wendet werden, um die aktiven und passive Elemente des Bauelementes zu bilden.
Solche Anhänge oder Keile, die im wesentlichen senkrecht zu der Ebene des Substrates sind, haben vorzugsweise eine Dicke im Bereich zwischen 100 und 3000 Å, obwohl größere Dicken gleichermaßen zufriedendstellend sein können, und eine Tiefe oder Breite vorzugsweise im Bereich zwischen 0,5 und 2,5 µm. Sie erlauben, dielektrisch und vollständig die verschieden dotierten Bereiche des Einkristallsiliciums des Substrates zu trennen.
Insbesondere trennen in N-Kanal-Bauelementen (NMOS) solche Keile effektiv dielektrisch die Bereiche des N⁺-Artsilicium der Übergänge, das hoch mit Donatoratomen (As, P, Sb) dotiert ist, von dem Bereich des Siliciums der P⁺-Art, das anreichernd mit Akzeptoratomen (B, In) dotiert ist, das unmittelbar unterhalb der Oberflächenschicht des Oxids der Isolationsstruktur (dickes oder Feldoxid) vorhanden ist.
Die Trennung, die mittels solcher Keile erhalten wird, erlaubt das Züchten einer viel dünneren Oberflächenschicht der Isolationsstruktur (Feldoxidschicht) insoweit man frei ist, die nachfolgenden Effekte der Erniedrigung der Schwellwertspannung des parasitären Transistors durch ge­ eignetes Vergrößern der Verunreinigungskonzentration, d. h. Vergrößern des Dotierungsniveaus des Silicium P⁺-Bereichs, der direkt unter der Isolationsoxidschicht liegt, zu kompensieren und somit eine hohe Schwellwertspannung zu bewahren oder selbst zu vergrößern.
Auf der anderen Seite ist es möglich, die Konzentration des P⁺-Bereiches unter der horizontalen Oxidschicht der Isola­ tionsstruktur zu vergrößern und somit einen hohen Schwell­ wert zu sichern, ohne die Kennwerte der Lawinendurchbruch­ spannung (BVxj) und der Kapazität der Übergänge zu unter­ drücken, weil letztere von dem Bereich von P⁺-Silicium durch einen isolierenden Keil von Oxid getrennt sind.
Insbesondere die BVxj der Übergänge ist hoch, weil die jeweiligen Verarmungsbereiche sich in das Volumen des Sub­ strates für eine lange Entfernung erstrecken müssen, bevor sie über die hohe Konzentration von Akzeptoratomen kommen, die unter der Oberflächenoxidschicht der Isolationsstruktur vorhanden sind. Ferner ergibt sich, daß die Übergänge prak­ tisch frei von dem Effekt der Verstärkung des elektrischen Feldes wegen des zylindrischen Biegens sind, das in allen Übergängen erzeugt wird, die durch die herkömmlichen Pla­ nar- und Planoxverfahren erhalten werden.
Selbst der Widerstand gegen die "Durchgreif"-Erscheinung unter den Verarmungsbereichen der Übergänge wird extrem vergrößert durch die Isolationsstruktur der Erfindung, in der Tat müssen sich die Verarmungsbereiche selbst tief er­ strecken, um sich zu treffen. Es ist deswegen nicht länger notwendig, die Verbindungen weit weg voneinander in der horizontalen Richtung zu halten und die Minimalentfernung zwischen Übergängen wird lediglich durch die lithographi­ schen Bestimmungen des Streifens begrenzt, entlang dessen das Maskierungsnitrid angegriffen wird.
Weiterhin erlaubt die Möglichkeit des drastischen Vermin­ derns der Dicke der Oberflächenoxidschicht der Isola­ tionsstruktur und die Kürzung der sogenannten Planox-Nase die Verbesserung der vertikalen und horizontalen geometri­ schen Kennwerte durch Minimierung der Höhe der Stufen und durch besseres Steuern der Gestaltung der Kante der Isola­ tionsstrukturen.
In der Praxis wird die minimale Dicke der Oberflächen­ schicht der Isolationsstruktur von Siliciumoxid (dickes oder Feldoxid) ausschließlich durch die Notwendigkeit be­ stimmt, die Kapazität gegen Masse der polykristallinem Siliciumschicht zu begrenzen, weil alle anderen Er­ fordernisse der Isolation unter den verschieden dotierten Bereichen des Einkristallsiliciums des Substrates durch die besondere Isolationsstruktur der Erfindung erfüllt werden, die die beiden vertikalen Keile aufweist, die sich selbst entlang der Kanten der Oberflächenoxidschicht in Richtung auf das Innere des Substrates erstrecken. Auf diese Weise kann die Dicke der Oberflächenschicht der Isolationsstruk­ tur des Siliciumoxids auf nur 1000 bis 5000 Å vermindert werden. Die Bildung der Isolationsstruktur der Erfindung wird perfekt und leicht erzielt in dem Zyklus der Behand­ lungen von MOS-Verfahren und ebenfalls ändert sich die Art des Entwerfens der Bauelemente nicht. Jedes bereits existierende Layout kann mit der Technik der vorliegenden Erfindung behandelt werden, ohne daß das Layout selbst modifiziert werden muß.
Das Verfahren der Erfindung zur Herstellung der Isola­ tionsstruktur umfaßt das Maskieren der aktiven Bereiche mit dem Angriff des Oxids, des Nitrids und der möglichen dünnen Oxidschicht, die unter dem Nitrid liegt, bis das Silicium des Substrates entblößt ist und das nachfolgende Züchten der Siliciumoxidschicht der Isolation auf den entblößten Oberflächen des Substrates für eine Dicke vorzugsweise im Bereich zwischen 1000 und 5000 Å und ist dadurch gekenn­ zeichnet, daß ein Fenster einer Breite im Bereich zwischen 50 und 1000 Å definiert wird entlang der Kante der Sili­ ciumoxidschicht der Isolation, die auf der Oberfläche des Siliciums gezüchtet wird. Das Siliciumsubstrat wird aniso­ tropisch angegriffen entsprechend diesem Fenster für eine Tiefe im Bereich zwischen 0,5 und 2,5 µm und der erzeugte Graben wird mit einem im wesentlichen dielektrischen Mate­ rial, vorzugsweise Siliciumoxid, gefüllt.
Die Art die notwendigen Fenster entlang der Kante der Oberflächenoxidschicht der Isolation (Feldoxidschicht), die auf der Oberfläche des Siliciumsubstrates gezüchtet ist, zu machen, kann unterschiedlich sein. Gemäß einem ersten Ver­ fahren wird ein anisotropischer Angriff z. B. mittels einer heißen orthophosphorischen Säure, der entblößten seitlichen Kante der Siliciumnitridschicht bewirkt, die durch eine Schicht von Siliciumoxid bedeckt ist, die als eine Maske für die aktiven Bereiche der Oberfläche des Einkristalls während des Betriebs des Züchtens der Oberflächenschicht der Isolationsstruktur des Siliciumoxids (Feldoxidschicht) gedient hat.
Durch Steuerung der Dauer des Angriffs ist es möglich, zu veranlassen, daß die Kante der Siliciumnitridschicht für die gewünschte Entfernung zurückgeschoben wird. Wenn dann das Siliciumoxid unter isotropischen Bedingung angegriffen wird, wird die mögliche dünne Oxidschicht auf der Ober­ fläche des Siliciums in Übereinstimmung mit dem Fenster entfernt, wie auch die Oxidschicht, die die Oberfläche der Nitridschicht bedeckt. Gemäß einem alternativen Verfahren wird nach dem Maskieren der aktiven Bereiche durch Angrei­ fen des Oxids des Nitrids und der möglichen dünnen Oxid­ schicht, die unter dem Nitrid liegt, bis das Silicium des Substrates bloß gelegt wird, und vor dem Weiterschreiten, um die Oxidschicht der Isolation auf den bloßgelegten Be­ reichen des Substrates zu züchten, eine zweite Nitrid­ schicht einer Dicke ähnlich zu der Breite des gewünschten Fensters niedergeschlagen wird, und die neue Nitridschicht daraufhin unter Bedingungen des anisotropischen Angriffs angegriffen und dies erlaubt eine hohe Geschwindigkeit des Angriffs des Nitrids und eine niedrige Geschwindigkeit des Angriffs des Siliciums, um den gesamten Niederschlag mit Ausnahme des vertikalen Streifens, der die vertikalen Kante der Maskierungsschicht der aktiven Bereiche ummantelt, zu entfernen. Die Oberflächenschicht der Struktur des Isola­ tionsoxids wird dann auf den entblößten Bereichen ge­ züchtet, die benachbart zu den vertikalen Streifen des Nitrids sind, die nachfolgend in einer isotropischen Art angegriffen werden, um die gewünschten Fenster für eine anisotropische Ätzung des Siliciums zu definieren, die später oxidiert werden, um die vertikalen Keile der Isola­ tionsstruktur der Erfindung zu bilden.
Weitere Vorteile und Anwendungsmöglichkeiten der vorliegenden Erfindung ergeben sich aus den der nachfolgenden Beschreibung eines Ausführungs­ beispieles in Verbindung mit der Zeichnung. Darin zeigen:
Fig. 1 eine schematische perspektivische Darstellung eines Mikroschnitts der Feldoxidschichtstruktur, wie sie gemäß einem bekannten Verfahren erhalten wird,
Fig. 2 eine schematische perspektivische Darstellung eines Mikroschnittes der Isolationsstruktur, die gemäß der vorliegenden Erfindung gemacht ist,
Fig. 3a, b, c, d und e schematisch einen teilweisen Mikroschnitt bei 90° des Kantenteils der Oberflächenschicht (Feldoxid) der Isolationsstruktur der Erfindung bei ver­ schiedenen Stufen ihrer Herstellung gemäß dem Verfahren der Erfindung, und
Fig. 4a, b, c, d, und e schematisch den Teilmikroschnitt bei 90° des Kan­ tenteils der Oberflächenschicht des Oxids der Iso­ lationsstruktur der Erfindung bei verschiedenen Stufen ihrer Herstellung ebenfalls gemäß dem Verfahren der Erfindung.
Lediglich zum Zweck der Erläuterung ist in allen Figuren ein Halbleiterbauelement mit Oberflächenfeldeffekt, N-Kanal, MOS-Art, das auf einem P-Siliciumchip gebildet ist, d. h. von Silicium, das gleichförmig mit Akzeptoratomen dotiert ist, beispielsweise Boratomen, bis zu einer Konzen­ tration von ungefähr 10¹⁵ Atomen/cm³, gezeigt.
Wie in Fig. 1 gezeigt, zeigt ein typischer Mikroschnitt der Struktur des Feldoxids in MOS-Bauelementen, wie sie im allgemeinen gemäß bekannten Techniken gebildet ist, die dicke Oxidschicht 1, die angeordnet ist, um zwei N⁺-Bereiche in Bezug auf zwei nicht verknüpfte Übergänge 2 und 3 zu trennen, d. h. von zwei Bereichen des Siliciumsubstrats, die hoch mit Donatoratomen dotiert sind, z. B. As, P oder Sb, bis zu einer Konzentration von ungefähr 10²⁰ Atomen/cm³.
Das dicke (Feld-)Oxid wird erhalten durch thermisches Oxi­ dieren des Siliciums in den Bereichen, die durch Eingravie­ ren mittels lithographischer Techniken definiert sind, und das Maskieren von Schichten von Nitrid und von Oxid, die auf dem Einkristallsiliciumsubstrat vorher geformt sind, bis das Silicium selbst bloß gelegt ist. Das Züchten des Oxids in solchen Bereichen wird fortgesetzt, bis eine Dicke erhalten wird, die gemäß allgemeinen Techniken, in einem Bereich zwischen 5000 und 15000 Å ist. Im allgemeinen wird, bevor man fortschreitet, um das dicke Oxid zu züchten, das Dotierungsniveau von Region 6 des P-Siliciumsubstrats direkt unter der zu bildenden Feldoxidschicht erhöht durch Ionenimplantation, bis es die Konzentration von ungefähr 10¹⁶ Atomen/cm³ von Akzeptoratomen, beispielsweise Bor­ atomen, erreicht, um die Schwellwertspannung des parasi­ tären Transistors zu vergrößern, der gebildet wird, wenn die Schicht von polykristallinem Silicium 7, die als Steuer (Gate-)Elektrode des Feldeffekts-Bauelementes arbeitet, den zwei nicht miteinander in Verbindung stehend Übergängen 3 und 2, die durch die dicke Oxidschicht 1 getrennt werden, überlagert wird.
In Fig. 2 wird die Isolationsstruktur der vorliegenden Erfindung gezeigt, die gebildet wird durch eine Ober­ flächenoxidschicht (Feldoxidschicht) 1, die erhalten wird durch Oxidieren des Siliciums in der gleichen Art, wie in der bekannten Technik, wobei aber die Dicke nur 1000 bis 5000 Å sein kann, und durch zwei Anhänge oder Keile 1a und 1b, die sich selbst entlang und von den Kanten der Ober­ flächenschicht 1 (Feldoxid) in das Siliciumsubstrat er­ strecken.
Wie leicht zu sehen ist, trennen die beiden Anhänge oder Keile 1a und 1b dielektrisch die N⁺-Bereiche der Übergänge 2 und 3 von dem P⁺-Bereich 6, der unter der dicken Oxidschicht 1 liegt, d. h. die Oberflächenoxidschicht der Isolationsstruktur der Erfindung. Im allgemeinen ist es, um die dielektrische Trennung unter verschieden dotier­ ten Siliciumbereichen sicherzustellen, ausreichend, daß die beiden Keile 1a und 1b sich selbst in das Substrat für eine Tiefe von mindestens 0,5 µm und vorzugsweise für eine Tiefe zwischen 1 und 2,5 µm erstrecken.
Wie bereits oben gezeigt, ist klar, daß mit der neuen Isolationsstruktur der Erfindung die Oberflächenoxid­ schicht, d. h. die Feldoxidschicht, so dünn wie gewünscht gezüchtet werden kann mit der folgenden Verbesserung der vertikalen und horizontalen Geometrien des Bauelementes. Die Verdünnung der Feldoxidschicht wird möglich gemacht, weil es möglich ist, ohne Probleme die P⁺-Konzentration des Bereiches 6, der unter dem Feldoxid liegt, zu erhöhen und somit eine hohe Schwellwertspannung zu bewahren, ohne die BVxj und Kapazitätskennwerte der Übergänge 2 und 3 hinunter zu drücken, weil diese von dem P⁺ durch ein Keil des Isola­ tionsoxids getrennt sind.
Insbesondere ist die BVxj-Spannung der Übergänge hoch, weil die jeweiligen Verarmungsbereiche sich in dem Substrat über eine lange Entfernung erstrecken, bevor sie auf die hohe Borkonzentration treffen, die unter dem dicken Oxid im Bereich 6 vorhanden ist, ferner sind die Übergänge im wesentlichen frei von dem Intensivierungseffekt des elek­ trischen Feldes wegen der zylindrischen Biegung, was kenn­ zeichnend für alle Übergänge ist, die durch die herkömm­ lichen Planar- und Planoxverfahren gebildet werden.
Ebenfalls wird die Freiheit von "Durchgriffs"-Erscheinungen unter Verarmungsbereichen von nicht miteinander in Verbin­ dung stehenden Übergängen sehr stark vergrößert, weil sich die Verarmungsbereiche in Bezug auf benachbarte nicht mit­ einander in Verbindung stehende Übergänge in die Tiefe erstrecken müssen, um sich durch Laufen unter der Unter­ kante der Isolationsteile 1a oder 1b der Isolationsstruktur der Erfindung treffen zu können.
Solch eine Befreiung des "Durchgriffs" kann wünschenswer­ terweise weiter vergrößert werden durch Vergrößern des Dotierungsniveaus P⁺ des Siliciums in den Regionen 8a und 8b benachbart zu den Unterkanten der Keile 1a und 1b.
In der Reihe der Fig. 3a . . . 3e und 4a . . . 4e, die einige wesentliche Stufen der beiden bevorzugten Ausführungsformen der Verfahren der Erfindung zum Herstellen der Isolations­ struktur zeigen, werden neben den Bezugszeichen der ver­ schiedenen Teile oder Bereiche, die bereits in Fig. 1 und 2 verwendet werden, ebenfalls die Bezeichnungen OX, NITR und RISIST zum Bezeichnen der folgenden Ausdrücke verwendet: Siliciumoxid, Siliciumnitrid und "PHOTORESIST", d. h. ultraviolettlichtempfindliches Harz, das in den photolitho­ graphischen Verfahren verwendet wird, die bei der Her­ stellung von integrierten Schaltungen und Halbleiterbauele­ menten verwendet werden.
Das Verfahren gemäß der Erfindung zum Herstellen der Isolationsstruktur umfaßt folgen­ den Tätigkeiten:
  • 1. Dünne Oxidation (ungefähr 100 Å) der Oberfläche des Einkristallsiliciums des Substrats, das thermische bei einer Temperatur im Bereich zwischen 700 und 900°C in einer Dampfumgebung ausgeführt wird, die erhalten wird durch Verbrennen von H₂ in einer O₂-Atmosphäre,
  • 2. Niederschlag der Maskierungsnitridschicht, ungefähr (2000 Å) vorzugsweise durch Dampfphasen chemischen Niederschlag (CVD) in einem Niederdruckofen bei einer Temperatur von ungefähr 800°C von Dämpfen von Dichlor­ silan (SiH₂Cl₂) und in Stickstoff gelöstem Ammoniak (NH₃),
  • 3. Oberflächenoxidation des Nitrids in einer Dampfumgebung bei der Temperatur von ungefähr 1000°C für eine Zeit, die ausreichend ist, um eine Dicke des Oxids von unge­ fähr 200 Å zu züchten oder Niederschlag eines äquivalen­ ten Oxids (ungefähr 500 Å), das durch chemischen Dampfphasenniederschlag bewirkt wird.
  • 4. Maskieren der aktiven Bereiche durch allgemeine photo­ lithographische Techniken mit nachfolgendem Angriff der Schicht des Oxids und des Nitrids, vorzugsweise bewirkt durch trockenen Angriff in Plasma oder durch RIE (Reak­ tives Ionenätzen, d. h. durch rückwirkende Ionen bombar­ dieren) und nachfolgende Implantation eines Dotanten des gleichen Typs wie der des Substrats (Bor für N-Kanalver­ fahren). An diesem Punkt erscheint der Querschnitt, wie teilweise in Fig. 3a gezeigt, worin es möglich ist, zu sehen, daß die P⁺-Dotierung des Bereichs 6 des Substrats 5 von P-Silicium Platz gegriffen hat und über welcher das dicke Oxid gezüchtet werden wird, d. h. die Oberflächenoxidschicht der Isolationsstruktur der Erfin­ dung.
  • 5. Schwere Feldoxidation bei einer Temperatur im Bereich zwischen 700 und 1000°C in einer Dampfumgebung, die erzeugt wird, durch Verbrennen von H₂ in einer O₂-Atmosphäre, bis eine Dicke des Oxids in einen Bereich zwischen 1000 und 5000 Å, vorzugsweise ungefähr 3000 Å erhalten wird.
  • Der Querschnitt erscheint, wie in Fig. 3b gezeigt, wo es möglich ist, die Züchtung des dicken (Feld-)Oxids 1 zu beobachten, das Platz gegriffen hat mit einer beginnen­ den Keilbildung der Züchtung unter der Maskierungs­ nitridschicht (Planox-Nase), die sehr stark erhalten wird wegen der verminderten Züchtung, die bewirkt wird.
  • 6. Isotropischer Angriff der entblößten Kante der Mas­ kierungsnitridschicht, ausgeführt vorzugsweise mittels einer orthophosphorischen Säure (H₃PO₄) bei einer Tempe­ ratur von ungefähr 160°C für eine Zeitperiode im Bereich zwischen 10 Minuten und 2 Stunden.
  • Der Querschnitt wird, wie der in Fig. 3c gezeigte, worin das Zurückschieben in 9 der entblößten Kante der Nitrid­ schicht sichtbar ist, das durch den vorangehenden An­ griff erzeugt wird.
  • 7. Angriff von Siliciumoxid bis zur vollständigen Entfer­ nung der Oxidschicht, die über der Maskierungsnitrid­ schicht gebildet ist, und der dünnen Oxidschicht von ungefähr 100 Å, die unter dem Nitrid vorhanden ist, das während des vorhergehenden Angriffs entfernt wurde.
  • 8. Isotropischer Angriff von Silicium durch das Fenster, das durch die vorhergehenden Schritte erzeugt wurde, durch reaktive Ionenbombardierung (RIE) für eine Tiefe von ungefähr 1 µm.
  • Der Querschnitt ist nun in Fig. 3d gezeigt, worin der Graben 10 sichtbar ist, der durch den anisotropischen Angriff des Einkristallsiciliums des Substrats erzeugt wurde.
  • 9. Thermische Oxidation bei einer Temperatur im Bereich zwischen 700 und 1000°C in einer Dampfumgebung bis zum vollständigen Füllen des Grabens 10 mit Siliciumoxid.
  • Nach Entfernen der verbleibenden Maskierungsschicht von Siliciumnitrid wird die Isolationsstruktur der Erfindung vervollständigt, so wie in Fig. 3e gezeigt und das Verfahren zur Herstellung des MOS-Bauelementes erfolgt weiter gemäß bekannten Techniken.
Gemäß dem erfinderischen Ver­ fahren kann die Abgrenzung des Bereiches, wo tiefes Eingravieren des Siliciumsubstrates bewirkt werden muß für die Bildung der Isolationskanten entlang der Kante der Oberflächenoxidschicht 1, d. h. die Bildung der notwen­ digen Fenster zum anisotropischen Angreifen des Substrates, ausgeführt werden alternativ durch Verwerten der Kennwerte der anisotropischen Angriffe, die eine größere Steuerung der Dimension des Bereiches erhalten, die dem Angriff aus­ gesetzt sind, d. h. des Fensters, gemäß einem Verfahren, das schematisch in der Reihe der Fig. 4a . . . 4e dargestellt ist.
Das Verfahren umfaßt die Züchtung einer dünnen Oxidschicht der Dicke von ungefähr 100 bis 200 Å gefolgt von der Bildung, vorzugsweise durch dampfphasenchemischen Nieder­ schlag, einer Siliciumnitridschicht einer Dicke im Bereich zwischen 1000 und 2000 Å, gefolgt von der Bildung einer Siliciumoxidschicht von ungefähr 200 Å Dicke auf der Ober­ fläche der Siliciumnitridschicht, oder durch Niederschlag eines äquivalenten Oxides durch dampfphasenchemischen Niederschlag. Nach diesen Züchtungen und Bildungen der Schichten wird das lithographische Verfahren ausgeführt mit dem Angriff des Oxids und des Nitrids und des darunter liegenden Oxids bis das Silicium bloßgelegt ist (Fig. 4a). Der Niederschlag von Siliciumnitrid für eine Dicke gleich der Dimension der tiefen Ätzung, die wünschenswerterweise erhalten werden muß, wird ausgeführt (Fig. 4b) und das Nitrid wird anisotropisch angegriffen unter Bedingungen, die eine hohe Angriffsgeschwindigkeit des Nitrids und eine niedrigere Angriffsgeschwindigkeit des Siliciums begünsti­ gen. Das Ergebnis ist schematisch in Fig. 4c dargestellt.
An diesem Punkt kann eine Oberflächenschicht von Silicium­ oxid einer Dicke von ungefähr 1000 Å gezüchtet werden (Fig. 4d), in der gleichen Art, wie in Schritt 5 des vorher beschriebenen Verfahrens.
Der nachfolgende Angriff des Nitrids in einer isotropischen Art läßt dann eine bestimmte Oberfläche des Siliciums bloß­ gelegt (Fig. 5) auf der der anisotropische Angriff ausge­ führt werden kann zum Bilden des Grabens 10, woraufhin man mit dem vorher beschriebenen Verfahren fortschreiten kann.
Der Graben 10, der entlang der Kante der Oberflächenoxid­ schicht 1 (Feldoxid) der Isolationsstruktur der Erfindung gebildet wird, kann auch nicht vollständig mit Siliciumoxid gefüllt werden.
Erfindungsgemäß ist es, nachdem der Gra­ ben 10 durch anisotropischen Angriff des Siliciums durch das geeignete Fenster gebildet wird, das vorzugsweise gemäß einer der oben beschriebenen Ausführungsformen der Erfin­ dung erhalten wird, möglich, mit einer Oxidation der Wände des Grabens fortzufahren bis eine dünne und kontinuierliche Schicht von Siliciumoxid einer Dicke im Bereich von z. B. zwischen 100 und 200 Å erhalten wird. An diesem Punkt kann das Füllen des inneren Kerns der Isolationskeile bewirkt werden mit einem im wesentlichen dielektrischen Material, das verschieden von Siliciumoxid ist. Beispielsweise ist es möglich, ein Siliciumnitrid oder ein Oxid eines anderen Materials niederzuschlagen bis die Höhlung der Isolations­ keile vollständig gefüllt ist.

Claims (1)

  1. Verfahren zur Herstellung einer Isolationsstruktur in MOS-Bauele­ menten, bei dem das Maskieren von aktiven Bereichen durch Struk­ turieren einer Siliciumoxidschicht und einer Siliciumnitridschicht erfolgt und der Ätzangriff außerhalb der aktiven Bereiche durch­ geführt wird, bis das Silicium des Substrates bloßliegt, und anschlie­ ßend eine Siliciumoxidschicht auf der Oberfläche des Substrates aufgewachsen wird, wobei ein Fenster einer Breite im Bereich zwi­ schen 5 nm und 150 nm entlang der Kante der aufgewachsenen Siliciumoxidschicht (1) und unmittelbar dazu benachbart bestimmt wird, das Siliciumsubstrat entsprechend dem Fenster für eine Tiefe im Bereich zwischen 0,5 und 2,5 µm anisotrop geätzt wird und der erzeugte Graben (10) mit einem im wesentlichen dielektrischen Material gefüllt wird,
    wobei das Fenster durch Ätzen der bloßgelegten Kante der Maskie­ rungsschichten unter isotropen Ätzbedingungen gebildet wird für eine Zeitdauer; die ausreichend ist, um die Kante der Siliciumnitridschicht (NITR) um einen Abstand zurückzuschieben, der der gewünschten Breite des Fensters entspricht und durch nachfolgendes Entfernen der freigelegten Siliciumoxidschicht (OX).
DE3628488A 1985-08-28 1986-08-22 Verfahren zur Herstellung von Isolationsstrukturen in MOS-Bauelementen Expired - Fee Related DE3628488C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
IT21994/85A IT1200725B (it) 1985-08-28 1985-08-28 Struttura di isolamento in dispositivi mos e procedimento di preparazione della stessa

Publications (2)

Publication Number Publication Date
DE3628488A1 DE3628488A1 (de) 1987-03-05
DE3628488C2 true DE3628488C2 (de) 1995-07-06

Family

ID=11189929

Family Applications (1)

Application Number Title Priority Date Filing Date
DE3628488A Expired - Fee Related DE3628488C2 (de) 1985-08-28 1986-08-22 Verfahren zur Herstellung von Isolationsstrukturen in MOS-Bauelementen

Country Status (7)

Country Link
US (1) US4868136A (de)
JP (1) JPH0821613B2 (de)
DE (1) DE3628488C2 (de)
FR (1) FR2586860B1 (de)
GB (1) GB2179788B (de)
IT (1) IT1200725B (de)
NL (1) NL8602047A (de)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4968640A (en) * 1987-02-10 1990-11-06 Industrial Technology Research Institute Isolation structures for integrated circuits
US4981813A (en) * 1987-02-24 1991-01-01 Sgs-Thomson Microelectronics, Inc. Pad oxide protect sealed interface isolation process
JPS6430248A (en) * 1987-07-27 1989-02-01 Hitachi Ltd Formation of on-the-trench insulation film
US4906585A (en) * 1987-08-04 1990-03-06 Siemens Aktiengesellschaft Method for manufacturing wells for CMOS transistor circuits separated by insulating trenches
JPH02151050A (ja) * 1988-12-01 1990-06-11 Nec Corp 半導体装置
US5256592A (en) * 1989-10-20 1993-10-26 Oki Electric Industry Co., Ltd. Method for fabricating a semiconductor integrated circuit device
US5120675A (en) * 1990-06-01 1992-06-09 Texas Instruments Incorporated Method for forming a trench within a semiconductor layer of material
JP3134344B2 (ja) * 1991-05-17 2001-02-13 日本電気株式会社 半導体装置
US5236853A (en) * 1992-02-21 1993-08-17 United Microelectronics Corporation Self-aligned double density polysilicon lines for ROM and EPROM
US5439842A (en) * 1992-09-21 1995-08-08 Siliconix Incorporated Low temperature oxide layer over field implant mask
US5358892A (en) * 1993-02-11 1994-10-25 Micron Semiconductor, Inc. Etch stop useful in avoiding substrate pitting with poly buffered locos
EP0641022B1 (de) * 1993-08-31 2006-05-17 STMicroelectronics, Inc. Isolationsstruktur und Verfahren zur Herstellung
US5308786A (en) * 1993-09-27 1994-05-03 United Microelectronics Corporation Trench isolation for both large and small areas by means of silicon nodules after metal etching
US5372968A (en) * 1993-09-27 1994-12-13 United Microelectronics Corporation Planarized local oxidation by trench-around technology
US5366925A (en) * 1993-09-27 1994-11-22 United Microelectronics Corporation Local oxidation of silicon by using aluminum spiking technology
US5294562A (en) * 1993-09-27 1994-03-15 United Microelectronics Corporation Trench isolation with global planarization using flood exposure
US5330924A (en) * 1993-11-19 1994-07-19 United Microelectronics Corporation Method of making 0.6 micrometer word line pitch ROM cell by 0.6 micrometer technology
US5543343A (en) * 1993-12-22 1996-08-06 Sgs-Thomson Microelectronics, Inc. Method fabricating an integrated circuit
KR960014455B1 (ko) * 1994-01-12 1996-10-15 금성일렉트론 주식회사 반도체장치의 및 그 제조방법
US5438016A (en) * 1994-03-02 1995-08-01 Micron Semiconductor, Inc. Method of semiconductor device isolation employing polysilicon layer for field oxide formation
US5472904A (en) * 1994-03-02 1995-12-05 Micron Technology, Inc. Thermal trench isolation
KR0156115B1 (ko) * 1994-06-16 1998-12-01 문정환 반도체 소자의 격리막 구조 및 형성방법
KR0148602B1 (ko) * 1994-11-23 1998-12-01 양승택 반도체 장치의 소자 격리방법
US5733794A (en) * 1995-02-06 1998-03-31 Motorola, Inc. Process for forming a semiconductor device with ESD protection
JP2715972B2 (ja) * 1995-03-04 1998-02-18 日本電気株式会社 半導体装置の製造方法
KR0151049B1 (ko) * 1995-05-29 1998-12-01 김광호 반도체장치의 소자분리방법
US5861339A (en) * 1995-10-27 1999-01-19 Integrated Device Technology, Inc. Recessed isolation with double oxidation
KR100190010B1 (ko) * 1995-12-30 1999-06-01 윤종용 반도체 소자의 소자분리막 형성방법
US5904539A (en) * 1996-03-21 1999-05-18 Advanced Micro Devices, Inc. Semiconductor trench isolation process resulting in a silicon mesa having enhanced mechanical and electrical properties
JP2000508474A (ja) * 1996-04-10 2000-07-04 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 改善された平坦化方法を伴う半導体トレンチアイソレーション
US5926713A (en) * 1996-04-17 1999-07-20 Advanced Micro Devices, Inc. Method for achieving global planarization by forming minimum mesas in large field areas
US5899727A (en) * 1996-05-02 1999-05-04 Advanced Micro Devices, Inc. Method of making a semiconductor isolation region bounded by a trench and covered with an oxide to improve planarization
US5753962A (en) * 1996-09-16 1998-05-19 Micron Technology, Inc. Texturized polycrystalline silicon to aid field oxide formation
US5977638A (en) * 1996-11-21 1999-11-02 Cypress Semiconductor Corp. Edge metal for interconnect layers
US5897354A (en) * 1996-12-17 1999-04-27 Cypress Semiconductor Corporation Method of forming a non-volatile memory device with ramped tunnel dielectric layer
US6083809A (en) * 1997-10-01 2000-07-04 Texas Instruments Incorporated Oxide profile modification by reactant shunting
US5981358A (en) * 1997-11-06 1999-11-09 Advanced Micro Devices Encroachless LOCOS isolation
US5952707A (en) * 1997-12-05 1999-09-14 Stmicroelectronics, Inc. Shallow trench isolation with thin nitride as gate dielectric
US6022788A (en) * 1997-12-23 2000-02-08 Stmicroelectronics, Inc. Method of forming an integrated circuit having spacer after shallow trench fill and integrated circuit formed thereby
US6124171A (en) * 1998-09-24 2000-09-26 Intel Corporation Method of forming gate oxide having dual thickness by oxidation process
US6127215A (en) * 1998-10-29 2000-10-03 International Business Machines Corp. Deep pivot mask for enhanced buried-channel PFET performance and reliability
DE10131917A1 (de) * 2001-07-02 2003-01-23 Infineon Technologies Ag Verfahren zur Erzeugung einer stufenförmigen Struktur auf einem Substrat
DE10238590B4 (de) * 2002-08-22 2007-02-15 Infineon Technologies Ag Verfahren zur Erzeugung einer Struktur auf einem Substrat

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5146083A (en) * 1974-10-18 1976-04-20 Hitachi Ltd Handotaisochino seizohoho
US4131910A (en) * 1977-11-09 1978-12-26 Bell Telephone Laboratories, Incorporated High voltage semiconductor devices
JPS55154748A (en) * 1979-05-23 1980-12-02 Toshiba Corp Complementary mos semiconductor device
JPS5658259A (en) * 1979-10-18 1981-05-21 Toshiba Corp Semiconductor device and production thereof
US4271583A (en) * 1980-03-10 1981-06-09 Bell Telephone Laboratories, Incorporated Fabrication of semiconductor devices having planar recessed oxide isolation region
US4334348A (en) * 1980-07-21 1982-06-15 Data General Corporation Retro-etch process for forming gate electrodes of MOS integrated circuits
US4390393A (en) * 1981-11-12 1983-06-28 General Electric Company Method of forming an isolation trench in a semiconductor substrate
KR880000975B1 (ko) * 1982-08-24 1988-06-07 니혼덴싱뎅와 가부시끼가이샤 반도체 장치의 기판구조 및 그 제조방법
JPS6045037A (ja) * 1983-08-23 1985-03-11 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の基板構造およびその製造方法
NL187373C (nl) * 1982-10-08 1991-09-02 Philips Nv Werkwijze voor vervaardiging van een halfgeleiderinrichting.
JPS59119848A (ja) * 1982-12-27 1984-07-11 Fujitsu Ltd 半導体装置の製造方法
JPS60171761A (ja) * 1984-02-17 1985-09-05 Hitachi Ltd 半導体集積回路装置及びその製造方法
GB2156149A (en) * 1984-03-14 1985-10-02 Philips Electronic Associated Dielectrically-isolated integrated circuit manufacture
JPS60241231A (ja) * 1984-05-15 1985-11-30 Nippon Telegr & Teleph Corp <Ntt> 半導体集積回路装置の製法
US4561172A (en) * 1984-06-15 1985-12-31 Texas Instruments Incorporated Integrated circuit fabrication method utilizing selective etching and oxidation to form isolation regions
JPS6185838A (ja) * 1984-10-04 1986-05-01 Nec Corp 半導体装置の製造方法
US4593459A (en) * 1984-12-28 1986-06-10 Gte Laboratories Incorporated Monolithic integrated circuit structure and method of fabrication

Also Published As

Publication number Publication date
JPS6254936A (ja) 1987-03-10
IT1200725B (it) 1989-01-27
DE3628488A1 (de) 1987-03-05
NL8602047A (nl) 1987-03-16
FR2586860B1 (fr) 1991-07-05
US4868136A (en) 1989-09-19
IT8521994A0 (it) 1985-08-28
GB2179788B (en) 1989-08-09
GB2179788A (en) 1987-03-11
GB8612409D0 (en) 1986-06-25
JPH0821613B2 (ja) 1996-03-04
FR2586860A1 (fr) 1987-03-06

Similar Documents

Publication Publication Date Title
DE3628488C2 (de) Verfahren zur Herstellung von Isolationsstrukturen in MOS-Bauelementen
DE10345346B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements mit aktiven Bereichen, die durch Isolationsstrukturen voneinander getrennt sind
EP0010624B1 (de) Verfahren zur Ausbildung sehr kleiner Maskenöffnungen für die Herstellung von Halbleiterschaltungsanordnungen
DE4433086C2 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE2641752C3 (de) Verfahren zur Herstellung eines Feldeffekttransistors
DE4109184C2 (de) Verfahren zum Bilden einer Feldoxidschicht eines Halbleiterbauteils
DE3222805A1 (de) Verfahren zur herstellung einer mos-schaltung in integrierter schaltungstechnik auf einem siliziumsubstrat
DE3129558C2 (de)
DE2615754C2 (de)
EP0030640A2 (de) Verfahren zum Anbringen einer selbstausrichtenden Gateelektrode in einem V-Metalloxid-Feldeffekttransistor
DE3603470A1 (de) Verfahren zur herstellung von feldeffektbauelementen auf einem siliziumsubstrat
DE10351008B4 (de) Verfahren zur Herstellung von Transistoren mit erhöhten Drain- und Sourcegebieten mit unterschiedlicher Höhe sowie ein Halbleiterbauelement
DE19951993A1 (de) Halbleiter-Isolator-Struktur mit reduzierter Störkapazität und ein Verfahren zu deren Herstellung
DE2539073B2 (de) Feldeffekt-Transistor mit isolierter Gate-Elektrode und Verfahren zu dessen Herstellung
DE3540422C2 (de) Verfahren zum Herstellen integrierter Strukturen mit nicht-flüchtigen Speicherzellen, die selbst-ausgerichtete Siliciumschichten und dazugehörige Transistoren aufweisen
DE2115455B2 (de) Verfahren zum Herstellen individueller Halbleiterbauelemente unterschiedlicher elektrischer Leitfähigkeitscharakteristiken auf einem isolierenden Substrat
DE3125064A1 (de) &#34;verfahren zum herstellen eines integrierten schaltkreises&#34;
DE69738558T2 (de) Verfahren zur Herstellung eines Transistors mit selbstausrichtenden Kontakten
DE2758283C2 (de) Verfahren zur Herstellung voneinander isolierter Halbleiterschaltungen
DE2932928A1 (de) Verfahren zur herstellung von vlsi-schaltungen
DE3842749A1 (de) Verfahren zum herstellen einer integrierten schaltung
DE2450230A1 (de) Verfahren zur herstellung von feldeffekttransistoren
WO2003015163A2 (de) Verfahren zum parallelen herstellen eines mos-transistors und eines bipolartransistors
DE2703618C2 (de) Verfahren zur Herstellung eines integrierten Halbleiterschaltkreises
DE19859090B4 (de) Verfahren zum Herstellen von Gateoxiden mit verschiedenen Dicken

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8125 Change of the main classification

Ipc: H01L 21/76

D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee