NL8602047A - Isolatiestructuur in een mos-inrichting en een werkwijze om dit te bereiden. - Google Patents

Isolatiestructuur in een mos-inrichting en een werkwijze om dit te bereiden. Download PDF

Info

Publication number
NL8602047A
NL8602047A NL8602047A NL8602047A NL8602047A NL 8602047 A NL8602047 A NL 8602047A NL 8602047 A NL8602047 A NL 8602047A NL 8602047 A NL8602047 A NL 8602047A NL 8602047 A NL8602047 A NL 8602047A
Authority
NL
Netherlands
Prior art keywords
silicon
layer
substrate
oxide
silicon oxide
Prior art date
Application number
NL8602047A
Other languages
English (en)
Original Assignee
Sgs Microelettronica Spa
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sgs Microelettronica Spa filed Critical Sgs Microelettronica Spa
Publication of NL8602047A publication Critical patent/NL8602047A/nl

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76221—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO with a plurality of successive local oxidation steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/975—Substrate or mask aligning feature

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Description

P & c N 3099-41 Ned.H/EvF . * * /
Korte aanduiding? Isolatiestructuur in een MOS-inrichting en een werkwijze om dit te bereiden-
De uitvinding heeft betrekking op een nieuwe en verbeterde isolatiestructuur voor MOS-inrichtingen, alsmede op de werkwijze om dit te bereiden.
Meer in het algemeen heeft de uitvinding betrekking op de 5 fahrikage van bipolaire en unipolaire halfgeleiderinrichtingen van het MOS-type (Metaal-Oxide-Semiconductor) zij het dat zij lineair geïntegreerde circuits zijn danwel digitaal geïntegreerde circuits van laag (SSX) medium MSI), groot (LSI) of zeer grote (VLSI) integratieschaal. Ter wille van een grotere beschrijvende eenvoud in de onderhavige beschrijving/ ofschoon in 10 het algemeen verwijzende naar MOS-inrichtingen of -processen van het M-kanaaltype (NMOS), is het duidelijk de bedoeling de diverse bekende MOS technologieën te omvatten/ d.w.z.: P kanaal (PMOS), complementaire (CMOS) en variaties daarvan.
Moderne fabrikageprocessen voor halfgeleiderinrichtingen van 15 het MOS-type, dikwijls kortweg genoemd "MOS processen"/ gebruiken speciale fabrikagetechnieken ontwikkeld ter verbetering van het gefolterde profiel van het oppervlak van de inrichtingen en voor het toestaan van een steeds grotere mate van integratie. Een hoofdoogmerk van dergelijke technieken is de eliminatie (af het gladmaken) van scherpe randen in de 20 laag siliciumoxide gebruikt voor het definiëren van de zones, waarin de actieve en passieve componenten van de inrichting worden gevormd en welke randen punten van grote breekbaarheid van de er over heen liggende metalliseringslaag etc. teweegbrengen.
Voorbeelden van dergelijke technieken die een wijd verbreide 25 toepassing hebben gevonden, zijn de algemeen bekende processen: LOCOS, ontwikkeld door Philips, en Planox, ontwikkeld door SGS, die ofschoon zij sommige aspecten gemeenschappelijk hebben, in het bijzonder in hun differentiëring vanuit het traditionele planaire proces, definitief van elkaar verschillend zijn.
30 Ofschoon in het LOCOS: proces de dikke oxidelaag gebruikt voor het isoleren van aangrenzende actieve en passieve componenten wordt "begraven" in het substraat door eerdere isotrope aantasting van het silicium voor het vormen van de "loopgraven", die vervolgens zullen worden gevuld met siliciumoxide, laat men in. het Planoxproces de isolatie-35 structuur, d.w.z. het dikke (veld), oxide, groeien vanaf het substraat binnen vooraf bepaalde zones op zodanige wijze dat het groeit voor tenminste de helft van zijn dikte in het substraat.
8602047 * - 2 -
Dergelijke processen worden ruimschoots beschreven in de literatuur, en een beschrijving ervan komt voor in het boek van H. Lilen "Principles et applications des CI/MOS" Editions Radio, Parijs 1972, van blz. 61 tot blz. 65.
5 In het bijzonder wordt het Planoxproces geopenbaard in de publikaties van F. Morandi-IEDM Techn. Dig. Session 18, October 1969 en door T.C. Wu-W.T. Stacy en K.N. Ritz-Journal of Electrochemical Society, 130, 1563 (1983).
Een cruciale stap in het Planoxproces is de vorming van het 10 veldoxide, d.w.z. van de diëlektrische structuur, die de diverse actieve en passieve elementen, die de MOS inrichting vormen, isoleert.
Een dergelijke structuur wordt gevormd door het laten groeien van een laag oxide van geschikte dikte, gewoonlijk ongeveer 5000-15000 A.E. op zones van het substraat van silicium één kristal gedefinieerd door het 15 verwijderen met fotolithografische technieken van de maskeerlaag van siliciumnitride uit de gewenste zones. De overblijvende nitridelaag beschermt op effectieve wijze tegen oxidatie de zones, waar later zullen worden gevormd de actieve en passieve elementen van de geïntegreerde schakeling.
20 De stappen welke gevormd worden bij het doen groeien van de oxide van de isolatiestructuur, zijn lager omdat de groei van de dikke oxidelaag op:, de onbedekte zones, vooruit gaat voor ongeveer de helft van zijn dikte beneden het oorspronkelijke siliciumoppervlak, hetgeen resulteert in "begraven" voor ongeveer de helft van zijn dikte.
25 Inderdaad, wegens de manier waarop het veldoxide is gevormd, zijn zijn zijranden niet vertikaal, maar beslist zadelvormig. Dat wil zeggen aangezien het oxidatieproces van silicium in de niet-gemaskeerde zones in wezen een diffusieproces is, heeft de oxidatie de neiging voort te gaan, ofschoon met een steeds sneller afnemende snelheid, ook onmiddel-30 lijk onder de maskerende nitridelaag, zelfs indien deze laatste ondoorlatend is voor damp en zuurstof, d.w.z. buiten de geometrische grenzen van de randen van de laag zelf.
Daarom toont het met de Elanox methode verkregen dikke (veld) oxide in doorsnede een karakteristiek taps toelopen van de randen, hetgeen 35 met het oog op de vorm ervan dikwijls- wordt aangeduid met de naam Planox's "snavel".
De gedeeltelijk "begraving" van de isolerende structuur, d.w.z. van het dikke (veld) oxide en de zadelvorm van de randen ervan produceren een morfologie gekenmerkt door kleine en minder steile stapjes, die in 3602047 i*. 4 - 3 - grote mate de vervaardiging van de laag polykristallijn silicium en de daarop volgende metallisatie- en/of isolatielagen vergemakkelijkt.
Niettemin moet de hoeveelheid zadelvorming, of de lengte van de Planox snavel, zorgvuldig worden begrensd, omdat, ofschoon de capaciteit 5 en doorslagspanning van de keer laag of BV . eigenschappen verbeteren, het merkwaardige geometrische problemenveroorzaakt in zoverre het de aangrenzende actieve zones vermindert en vandaar een limiet oplegt aan de reductie van de lijnbreedte, zijnde problemen die sterk gevoed worden bij het nastreven van een steeds seadergaande mate. van integratie en vandaar minia-10 turisatie. Voorts is er een gehele serie van zij-effecten, algemeen bekend aan een deskundige op dit vakgebied, met betrekking waartoe de structuur en configuratie van de veldoxidelaag in WDS-inrichtingen zodanig dient te zijn dat voldaan wordt aan de volgende eisen: a) het bepalen van een drempelspanning van de parasitaire veld-15 effecttransistor gevormd in samenhang met een zodanig oxide door de onderling verbindende strippen^pslykristallijn silicium of van metaal, :die xokbende boog is zodat een dergelijke parasitaire transistor niet geleidt, wanneer aan de "poort" de werkspanningen van de inrichting worden aangelegd; b) het bepalen van een lawinedoorslagspanning van de keerlaag, 20 zeker hoger dan de maximale bedrijfsspanning van de inrichting; cl het voorkomen van het "Reach-through" of V verschijnsel,
Js X
d.w.z. het voorkomen, dat het uitputtingsgebied van een in de sperrichting ingestelde keerlaag zich zover uitstrekt, dat zij het uitputtingsgebied bereikt van een andere ongecorreleerde keerlaag, die op aardpotentiaal 25 gehouden wordt; dl het bepalen van lage keerlaagcapaciteiten langs de rand van de zone; el het bepalen van zo klein mogelijke en zo min mogelijk steile stapjes; en 30 £1 het vereisen van het kleinst mogelijke oppervlak.
Het traditionele Planox proces, ofschoon het bepaalde voordelen biedt ten opzichte van andere technieken, maakt het niet mogelijk de dikte van de veldoxidelaag te reduceren beneden een zekere minimum grens (ca.
5000 A.E.X In feite brengt een buitensporige reductie van de dikte van de 35 veldoxidelaag een onaanvaardbare lage drempelspanning met zich mee van de parasitaire transistor tenzij men de dotering van het silicium in het gebied rechtstreeks beneden de dikke oxidelaag verhoogt om een hoge drempelspanning te verkrijgen zelfs bij een gereduceerde dikte van de 8602047 £ * ^ '>Vm - 4 - oxidelaag. Het zwaarder maken van de dotering van silicium in zo'n gebied zou eveneens de immuniteitseigenschappen tegen "Reach-through" verschijnselen onder de uitputtingsgebieden van ongecorreleerde keerlagen begunstigen, maar een dergelijke vergrote dotering verslechtert op be-5 sliste wijze de eigenschappen van de lawinedoorslagspanning van de keer laag en de capaciteit van de keerlaag langs de rand van de zone, die reeds negatief beïnvloed is door de noodzaak de lengte van de Planox snavel te bevatten. Zoals kan worden waargenomen is de optimalisering van de structuur- en configuratie van de veldoxidelaag bij de bekende MOS-10 processen uiterst kritisch, en wordt in ernstige mate gehinderd door een reeks tegenstrijdige vereisten, die niet vervulbaar zijn op de beste wijze op hetzelfde moment.
De onderhavige uitvinding beoogt dan ook het verschaffen van een nieuwe en verbeterde isolatiestructuur, die het mogelijk maakt op 15 een gemakkelijker wijze aan bovengenoemde onderscheidene vereisten te voldoen.. Het is een verder oogmerk van de uitvinding een verbeterd proces te verschaffen voor de vervaardiging van MOS-inrichtingen.
Deze en andere oogmerken en inherente voordelen worden verkregen door de halfgeleiderinrichting van het MOS-type volgens de uitvinding, 20 welke een structuur bevat voor het isoleren van diverse actieve en passieve elementen van de inrichting, verkregen door de groei van silicium-oxide in zones gedefinieerd door het maskeren met siliciumnitride op het oppervlak; van het silicium één kristal substraat. De MOS-inrichting volgens de uitvinding wordt gekenmerkt doordat de isolatiestructuur aan-25 hangsels bevat in de vorm van wiggen van siliciumoxide, die zich uitstrekken op nagenoeg continue wijze langs- en vanaf de randen van het oppervlakte-gedeelte of laag (dik of veldoxideï van de isolatiestructuur van het siliciumoxide binnen het substraat om over een diepte die voldoende is om contact en formatie te voorkomen van een keerlaag tussen een siliciumgebied recht-30 streeks onder het top- of oppervlakgedeelte van de isolatiestructuur met een doteringsniveau hoger dan het doteringsniveau van de massa van het substraat, terwijl de siliciumgebieden zwaar gedoteerd zijn met een polariteit tegengesteld aan die van het substraat van de diffusies gebruikt om de actieve en passieve elementen van de inrichting te vormen.
35 Zulke aanhangsels of wiggen, die in hoofdzaak loodrecht staan op het vlak. van het substraat, hebben bij voorkeur een dikte tussen 100 en 3000 A.E., zelfs- indien een grotere dikte op gelijke wijze bevredigend kan zijn, en een diepte of breedte ^fij voorkeur gelegen is tussen 0,5 en 8602047 * «ί - 5 - 2,5^um. Zij maken het mogelijk de verschillende gedoteerde gebieden van het silicium één kristal van het substraat diëlektrisch en volledig te scheiden.
In het bijzonder in N-kanaalinrichtingen (NMOS) scheiden zulke 5 wiggen op effectieve wijze en diëlektrisch de gebieden van het N type silicium, dat zwaar gedoteerd is met donoratomen (As, P, Sb) van de overgangen uit het gebied van het P type silicium, dat verrijkend gedoteerd is met acceptoratomen (B, m), die aanwezig zijn onmiddellijk onder de oppervlaktelaag van oxide van de isolatiestructuur (dik of veld-10 oxide).
De scheiding verkregen door middel van dergelijke wiggen staat groei toe van de oppervlaktelaag van de isolatiestructuur (veldoxide-laag), die veel dunner is in zover men vrij is om het consequente effect van het verlagen van de drempelspanning van de parasitaire transis-15 tor te compenseren door geschikte toename van de onzuiverheidsconcentratie, d.w.z. het vergroten van het doteringsniveau van het silicium P gebied rechtstreeks gelegen onder de oxide isolatielaag, waardoor men een hoge drempelspanning kan bewaren of zelfs deze kan vergroten.
Anderzijds is het mogelijk de concentratie van het P+ gebied onder 20 de horizontale oxidelaag van de isolatiestructuur te vergroten en dus een hoge drempel te verzekeren zonder de eigenschappen van de lawine- doorslagspanning (BV .) en van de capaciteit van de overgangen omlaag te X1 + -drukken omdat de laatstgenoemde gescheiden zijn van het P siliciumgebied door een isolerende oxidewig.
25 In het bijzonder is de BV . van de overgangen hoog, omdat de x3 betreffende uitputtingsgebieden zich moeten uitstrekken in de massa van het substraat over een lange afstand alvorens zij stoten op de hoge concentratie van acceptoratomen die aanwezig zijn onder de oppervlakteoxide-laag van de isolatiestructuur. Bovendien resulteren de overgangen praktisch 30 vrij van het effect van intensivering van het elektrisch veld als gevolg van de cilindrische buiging, die wordt opgewekt in alle overgangen verkregen door de traditionele planaire en Planox processen.
Zelfs de weerstand tegen de "Reach-through" verschijnselen onder uitputtingsgebieden van de keerlagen of overgangen is bijzonder toegenomen 35 door de isolatiestructuur volgens de uitvinding? in feite moeten de uitputtingsgebieden zich diep uitstrekken om elkaar de ontmoeten; daardoor is het niet langer noodzakelijk de overgangen ver uit elkaar te houden in de horizontale richting en wordt de minimum afstand tussen overgangen slechts 8602047 £ *fc - 6 - begrensd door de lithografische definitie van de strip,, waarlangs de maskerende nitride wordt aangetast.
Voorts, de mogelijkheid om de dikte van de oppervlakoxidelaag van de isolatiestructuur drastisch te reduceren en om de zogenaamde Planox 5 snavel te verkorten, permitteren een verbetering van de vertikale en horizontale geometrische eigenschappen door vermindering van de hoogte van de stapjes- en door een betere beheersing van de configuratie van de rand van de isolatiestructuren.
In praktijk wordt de minimumdikte van de oppervlaktelaag van de 10 isolatiestructuur van siliciumoxide (dik of veldoxide) uitsluitend gedicteerd door de noodzaak tot begrenzing van de capaciteit naar aarde van de laag polykristallijnsilicium, omdat alle andere isolatievereisten onder de diverse gedoteerde gebieden van het silicium één kristal van het substraat bevredigd zijn door de speciale isolatiestructuur volgens de uitvinding, 15 die de twee vertikale wiggen bevat, die zich uitstrekken langs de randen van de oxidelaag aan het oppervlak naar het inwendige van het substraat.
Op deze wijze kan de dikte van de oppervlaktelaag van de siliciumoxide-isolatiestructuur worden gereduceerd tot slechts 1000 a 5000 A.E.
De vorming van de isolatiestructuur volgens de uitvinding wordt 20 perfect en gemakkelijk tot stand gebracht in de cyclus van handelingen van de MOS-processen en ook de wijze waarop de inrichtingen worden ontworpen, verandert niet. Elke lay-out, die reeds bestaat, kan worden behandeld met de techniek volgens de uitvinding zonder dat het nodig is de lay-out zelf te wijzigen.
25 Het proces volgens de uitvinding voor de bereiding van de isolatiestructuur omvat het maskeren van de actieve zones met de aantasting van het oxide, van het nitride en van de uiteindelijke dunne laag van oxide gelegen onder het nitride tot aan het blootstellen van het silicium van het substraat en de daaropvolgende groei van de isolatielaag van 30 siliciumoxide op de blootgestelde oppervlakken van het substraat voor een · dikte bij voorkeur gelegen tussen 1000 en 5000 A.E. en wordt gekenmerkt doordat een venster met een breedte gelegen tussen 50 en 1000 A.E. wordt gedefinieerd langs de rand van de isolatielaag van siliciumoxide, die gegroeid is· op het oppervlak van het silicium; het silicium substraat 35 wordt anisotroop aangetast volgens het venster over een diepte gelegen tussen 0,5 en 2,5^um; en de gevormde loopgraaf wordt gevuld met in hoofdzaal diëlektrisch. materiaal, bij voorkeur siliciumoxide.
De wijze, waarop men de noodzakelijke vensters langs de rand van de isolatieoxideoppervlaklaag (veldoxidelaag) maakt, die gegroeid is 8602047
*F «V
- 7 - op het oppervlak van het siliciumsubstraat, kan verschillend zijn. Volgens een eerste proces, wordt anisotrope aantasting uitgevoerd, bijvoorbeeld door middel van heet orthofosforzuur, van de blootgestelde zijrand van de siliciumnitridelaag, bedekt door een laag siliciumoxide, dat gefungeerd 5 heeft als masker voor de actieve zones van het oppervlak van het één- kristal tijdens de handeling, waarbij men de oppervlaklaag van de isolatie-structuur van het siliciumoxide (veldoxidelaag) laat groeien.
Door de duur van de aantasting te regelen is het mogelijk te zorgen dat de rand van de siliciumnitridelaag 'terug gaat' (back in) over 10 de gewenste afstand. Door vervolgens het siliciumoxide onder isotrope condities aan te tasten, wordt de uiteindelijke dunne laag oxide op het oppervlak van het silicium overeenkomstig het venster geëlimineerd alsmede de laag oxide, die het oppervlak van de nitridelaag bedekt. Volgens een alternatief proces wordt na het maskeren van de actieve zones door aan-15 tasting van het oxide, het nitride en de uiteindelijke dunne laag oxide gelegen onder het nitride totdat het silicium van het substraat bloot komt en alvorens over te gaan tot het doen groeien van de oxideisolatielaag op de blootgekomen zones van het substraat, een tweede nitridelaag met een dikte soortgelijk aan de breedte van het gewenste venster gedeponeerd, 20 wordt vervolgens de nieuwe nitridelaag aangetast onder condities van anisotrope aantasting en dit maakt een hoge aantastsnelheid van het nitride mogelijk en een lage aantastsnelheid van het silicium teneinde de gehele neerslag te elimineren met uitzondering van de vertikale strippen, die ck vertikale rand van de maskerende laag van de actieve zones 25 bedekken. De oppervlaklaag van de structuur van de oxideisolatie laat men dan groeien op de blootgekomen zones grenzend aan de vertikale strippen nitride, die vervolgens aangetast worden op isotrope wijze ter bepaling van de gewenste vensters voor het anisotroop etsen van silicium, dat later zal worden geoxideerd ter vorming van de vertikale wiggen van de isolatie-30 structuur volgens de uitvinding.
Met het doel de uitvinding beter te illustreren zal een praktisch voorbeeld ervan worden beschreven in overeenstemming met de voorkeursuitvoeringsvormen en onder verwijzing naar de bijgaande tekeningen: fig. 1 is een schematische illustratie in perspectief van een 35 microsectie van de veldoxidelaagstructuur zoals verkregen met behulp van het bekende proces; fig. is een schematische illustratie in perspectief van een microsectie van de isolatiestructuur gemaakt in overeenstemming met de 360 2 04 7 f 'C· - 8 - onderhavige uitvinding; de reeks figuren 3A, B, C, D, E tonen schematisch de gedeeltelijke microsectie onder 90° van het randgedeelte van de oppervlaklaag (veldoxide) van de isolatiestructuur volgens de uitvinding in verschillende stadia van 5 de bereiding volgens de eerste voorkeurswerkwijze van de uitvinding; de reeks figuren 4A, B, C, D, E tonen schematisch de gedeeltelijke microsectie onder 90° van het randgedeelte van de oppervlakoxidelaag van de isolatiestructuur volgens de uitvinding in diverse stadia van de bereiding volgens een andere voorkeurswerkwijze van de uitvinding.
10 Enkel voor illustratiedoeleinden wordt in alle figuren een half- geleiderinrichting weergegeven van het oppervlakveldeffeet,N kanaal, MOS-type gevormd op een P-silicium chip, d.w.z. van silicium, dat uniform gedoteerd is met acceptor atomen, bijvoorbeeld boriumatomen, tot aan een 15 3 concentratie van ca. 10 atomen/cm .
15 Zoals weergegeven in fig. 1, laat een typische microsectie van de veldoxidestructuur in MOS-inrichtingen, zoals deze gewoonlijk gevormd wordt volgens bekende technieken, de dikke oxidelaag 1 zien, die opgesteld is om twee N+ gebieden te scheiden ten opzichte van twee ongecorreleerde overgangen 2 en 3, d.w.z. van twee gebieden van het silicium- 20 substraat zwaar gedoteerd met donoratomen, bijvoorbeeld As, P of Sb, tot 20 3 aan een concentratie van ca. 10 atomen/cm .
Het dikke (veld) oxide wordt verkregen door silicium thermisch te oxideren in de gedefinieerde zones door met behulp van lithografische technieken de maskerende lagen van nitrium en oxide eerder gevormd op 25 het substraat van het silicium één kristal te graveren totdat het silicium zelf bloot komt. De groei van het oxide in dergelijke zones gaat door totdat een dikte verkregen wordt die, overeenkomstig gebruikelijke techniek, ligt tussen 5000 en 15000 A.E. Gewoonlijk alvorens over te gaan op het doen groeien van het dikke oxide, wordt het doteringsniveau van gebied 6 30 van het P—siliciumsubstraat rechtstreeks onder de te vormen veldoxidelaag, verhoogd door ionenimplantatie totdat het de concentratie bereikt van 26 3 ca. 10 atomen/cm aan acceptoratomen, bijvoorbeeld boriumatomen, teneinde de drempelspanning te verhogen van de parasitaire transistor, die gevormd wordt wanneer de laag polykristallijnsilicium 7, die werkt als 35 de stuur (poort), elektrode van de veldeffectinrichtingen, wordt gesuper-poneerd op twee ongecorreleerde overgangen 3 en 2 gescheiden door de dikke oxidelaag 1.
In fig. 2 is. de isolatiestructuur volgens de uitvinding weer- 8 ö 0 2 0 4 7 - 9 - gegeven, die gevormd wordt door een oppervlaklaag van oxide {veldoxide-laag) 1, verkregen door silicium te oxideren op dezelfde wijze als gedaan wordt volgens de bekende techniek, maar waarvan de dikte slechts 1000 a 5000 A.E. mag zijn, en door twee aanhangsels of wiggen IA en 1B, die 5 zich uitstrekken Icings en vanaf de randen van de oppervlaklaag 1 (veld-oxide) binnen het siliciumsubstraat 5 .
Zoals men gemakkelijk kan waarnemen, scheiden de twee aanhangsels of wiggen IA en 1B de N+ gebieden van de overgangen 2 en 3 diëlektrisch van het P gebied 6 gelegen onder de dikke oxidelaag 1, d.w.z. de oppervlak-10 oxidelaag van de isolatiestructuur volgens de uitvinding. In het algemeen om de diëlektrische scheiding onder verschillend gedoteerde gebieden van silicium te verzekeren, is het voldoende dat de twee wiggen IA en 1B zich in het substraat uitstrekken over een diepte van tenminste 0,5yum en bij voorkeur over een diepte gelegen tussen 1 en 2,5^um.
15 Zoals eerder vermeld, is het duidelijk, dat met de nieuwe isolatie structuur volgens de uitvinding, men de oppervlakoxidelaag, d.w.z. de veldoxidelaag net zo dun kan laten groeien als gewenst is met dienten-r gevolge een verbetering van de vertikale en horizontale geometrieën van de inrichting. Het dunner maken van de veldoxidelaag wordt mogelijk 20 gemaakt, omdat het mogelijk is zonder problemen de P concentratie van het gebied 6 gelegen onder het veldoxide te vergroten, waardoor een hoge drempelspanning bewaard wordt, zonder de BV . en capaciteiteigenschap van +'
de overgangen 2 en 3 te verlagen, omdat deze gescheiden zijn van het P
gebied door een wig van isolerend oxide.
25 In het bijzonder is de BV . spanning van de overgangen hoog omdat xj de betreffende uitputtingsgebieden zich uitstrekken in het substraat over een lange afstand alvorens zij de hoge boriumconcentratie die aanwezig is onder het dikke oxide in het gebied 6 kunnen ontmoeten; bovendien zijn de overgangen in hoofdzaak vrij van het intensiveringseffect van het 30 elektrische veld als gevolg van de cilindrische kromming, hetgeen karakteristiek is voor alle overgangen gevormd door het traditionele plenaire proces en het Planox proces.
Ook de immuniteit tegen “Reach-through" verschijnselen onder uitputtingsgebieden van ongecorreleerde overgangen blijkt exceptioneel 35 toegenomen omdat de uitputtingsgebieden ten opzichte van aangrenzende ongecorreleerde overgangen zich moeten uitstrekken in de diepte teneinde in staat te zijn elkaar te ontmoeten door onder de bodemrand van de isolerende wiggen IA of 1B van de isolatiestructuur volgens de uitvinding 86 0 2 D4 7 , .linipp - 10 - ? -c door te lopen.
Desgewenst kan een dergelijke immuniteit voor het Reach-through" verschijnsel verder vergroot worden door het verhogen van het doterings-niveau P van silicium in de gebieden 8a en 8b nabij de bodemranden van 5 de wiggen IA en lB.
In de reeks figuren 3A, ....3e en 4Af ....4E, die enige essentiële stadia vertonen van twee voorkeursuitvoeringsvormen van de werkwijze volgens de uitvinding voor het maken van de isolatiestructuur, worden naast de reeds in fig. 1 en 2 gebruikte verwijzingscijfers* van de diverse onderdelen 10 of gebieden, ook gebruik gemaakt van de notaties OX, NITR en RESIST voor het aangaven van resp.: siliciumoxide, siliciumnitride en "PHOTORESIST", hetgeen een voor ultraviolet licht gevoelige lak is, die gebruikt wordt in de fotolithografische processen toegepast bij de fabrikage van geïntegreerde schakelingen en halfgeleider-inrichtingen.
15 Volgens een eerste uitvoeringsvorm bevat de werkwijze volgens de uitvinding voor het maken van de isolatiestructuur de volgende handelingen: 1) dunne oxidatie (ca. 100 A.E.)van het oppervlak van het silicium één kristal van het substraat thermisch uitgevoerd bij een tem- 20 peratuur gelegen tussen 700 en 900°C in een stoomomgeving verkregen door verbranding van in een 0^ atmosfeer; 2) het deponeren van de maskerende nitridelaag (ca. 2000 A.E,)., bij voorkeur in de dampfase door chemisch neerslaan (CVD) in een lagedruk-oven bij een temperatuur van ca. 800°C uit dampen van dichlorosilaan 25 (SiH2Cl2) en ammonia (NH^) in stikstof verdund; 3) oppervlakoxidatie van het nitride in een stoomomgeving bij de temperatuur van ca. 1000°C gedurende een tijd voldoende voor de groei tot een oxidedikte van ca. 200 A.E.; of neerslag van een equivalent oxide (ca. 500 A.El, uitgevoerd door chemische neerslag in de dampfase; 30 4) het maskeren van de aktieve zones door gewone fotolitho- grafische technieken met daarop volgend aantasten van de oxide- en nitridelaag bijvoorkeur uitgevoerd door droge aantasting in plasma of door RIE (reactief ion etsen, d.w.z. door een reactief ionenbombardement) en successieve implantatie van doteringsmateriaal van hetzelfde type als 35 dat van het substraat (borium voor N kanaalprocessen) . Op dit tijdstip verschijnt de sectie als gedeeltelijk weergegeven in fig. 3A, waarbij het + * mogelijk is te observeren dat de P dotering van het gebied 6 van het substraat 5 van P silicium heeft plaatsgevonden en waaroverheen men het dikke oxide zal laten groeien, d.w.z. de oppervlakoxidelaag van de 8602047 *· -¾ - u - isolatiestructuur volgens de uitvinding.
5) Zware veldoxidatie bij een temperatuur gelegen tussen 700 en 1000°C in een stoomomgeving opgewekt door verbranding van in een Oj atmosfeer totdat men een oxidedikte verkregen heeft gelegen tussen 5 1000 en 5000 A.E., met een grotere voorkeur voor ca. 3000 A.E.; de doorsnede blijkt, zoals weergegeven in fig. 3B, waar het mogelijk is de groei te observeren van het dikke (veld)oxide 1, die heeft plaatsgevonden met een beginnende wigvorming van de groei onder de maskerende nitridelaag (Planox snavel), zeer veel te bevatten wegens de 10 gereduceerde groei, die tot stand gebracht is.
6) Isotrope aantasting van de blootgestelde rand van de maskerende nitridelaag bij voorkeur uitgevoerd door middel van orthofosforzuur (H-jPO^) bij een temperatuur van ca. 160°C gedurende een tijdsperiode gelegen tussen 10 minuten en 2 uur? 15 de doorsnede is die, welke is weergegeven in fig. 3c, waar het ’teruggaan* 9 van de blootgestelde rand van een nitridelaag geproduceerd door de voorafgaande aantasting zichtbaar is.
7) Aantasting van het siliciumoxide tot complete verwijdering van de oxidelaag gevormd over de maskerende nitridelaag en Van de dunne 20 oxidelaag van ca. 100 A.E. aanwezig onder de nitride, verwijderd tijdens de voorafgaande aantasting.
8) Isotrope aantasting van silicium via het venster, geproduceerd via de voorafgaande stappen door reactief ionenbombardement (RIE) over een diepte van ca. l^um; 25 de doorsnede is nu uitgezet in fig. 3D, waar de loopgraaf 10 zichtbaar is, geproduceerd door de anisotrope aantasting van het silicium één-kristal van het substraat.
9) Thermische oxidatie bij een temperatuur gelegen tussen 700 en 1000 °C in een stoomomgeving tot aan complete vulling van de loopgraaf 30 10 met siliciumoxide.
Na verwijdering van de overblijvende maskeringslaag van silicium-nitride, wordt de isolatiestructuur volgens de uitvinding voltooid zoals uitgezet in fig. 3E en het proces voor de fabrikage van de MOS-inrichting gaat door volgens de bekende techniek.
35 Volgens een andere voorkeursuitvoeringsvorm van de werkwijze volgens de uitvinding, kan de definitie van de zone, waar diepe gravering van het siliciumsubstraat moet worden uitgevoerd ter vorming van de isolerende wiggen langs de rand van de oppervlakoxïdelaag 1, d.w.z. de vorming 860 2 04 7 ·> ¢.- - 12 - van de noodzakeiijke vensters voor het anisotroop aan tasten van het substraat, afwisselend worden uitgevoerd door het exploiteren van de eigenschappen van anisotrope aantastingen, daarmee verkrijgende een grotere controle van de afmeting van de zone, blootgesteld aan de aantas-5 ting, d.w.z. van het venster, overeenkomstig een werkwijze schematisch uitgezet in de reeks figuren 4A ....4E.
De procedure bevat de groei van een dunne laag oxide met een dikte van ca. 100-200 A.E. gevolgd door de vorming, bij voorkeur door chemische neerslag in de dampfase, van een laag siliciumnitride met 10 een dikte gelegen tussen 1000 en 2000 A.E. gevolgd door de vorming van een siliciumoxidelaag van ca. 200 A.E. in dikte op het oppervlak van de siliciumnitridelaag, of door het neerslaan van een equivalent oxide door chemische neerslag in de dampfase. Na deze groeiprocessen en formaties van lagen, wordt:, het lithografische proces uitgevoerd met het 15 aantasten van de oxide en van het nitride en van het onderliggende oxide totdat het silicium bloot komt (fig. 4A). Het neerslaan van het siliciumnitride met een dikte gelijk aan de afmeting van de diepe etsing, die op gewenste wijze moet worden verkregen, wordt uitgevoerd (fig. 4B) en het nitride wordt anisotroop; aangetast onder omstandigheden, die 20 een hoge aantastsnelheid van het nitride en een lage aantastsnelheid van het silicium begunstigen. Het resultaat is schematisch weergegeven in fig. 4C.
Op dit punt gekomen kan men een oppervlaklaag van silicium-oxide met een dikte van ca. 1000 A.E. laten groeien (fig. 4D) op dezelfde 25 wijze als uitgevoerd is in stap 5) van de eerder beschreven procedure.
De volgende aantasting van het nitride op isotrope wijze laat vervolgens een zeker oppervlak Van het silicium (fig. 5) blootgesteld achter, waarop de anisotrope aantasting kan worden uitgevoerd voor het vormen van de loopgraaf 10, waarbij men tewerk gaat overeenkomstig de 30 eerder beschreven procedure.
De loopgraaf 10 gevormd langs de rand van de oppervlakoxidelaag 1 (veldoxide) van de isolatiestructuren volgens de uitvinding kan zelfs niet geheel met siliciumoxide gevuld zijn.
In overeenstemming met een alternatief voor de werkwijze ter 35 bereiding van de isolatiestructuur Volgens de uitvinding, is het mogelijk na de loopgraaf 10 te hebben gevormd door anisotrope aantasting van silicium via het geschikte venster, dat bij voorkeur verkregen is volgens één der eerder beschreven uitvoeringsvormen van de werkwijze volgens de uitvinding, om voort te gaan met een oxidatie van de wanden van de loop- 8662047 - 13 - graaf totdat men een dunne en continue laag siliciumoxide verkrijgt met een dikte, bijvoorbeeld gelegen tussen 100 en 200 A.E. pp dit punt gekomen kan het vullen van de binnenkem van de isolerende wiggen worden tot stand gebracht met een in hoofdzaak diêlektrisch materiaal dat verschilt 5 van het siliciumoxide. Zo is het mogelijk om siliciumnitride of een oxide van een ander materiaal te deponeren totdat de holte van de isolerende wiggen volledig gevuld is.
Ofschoon de uitvinding beschreven is onder verwijzing naar bijzondere voorkeursconfiguraties en procedures, wordt gemeend dat 10 Variaties door een deskundige kunnen worden bedacht, die binnen de bescher-mingsomvang van de uitvinding geacht worden te vallen.
8602047

Claims (8)

1. Halfgeleiderinrichting van het MOS-type, met het kenmerk, dat de isolatiestructuur van de diverse actieve en passieve elementen van de inrichting een oppervlaklaag bevat van siliciumoxide, gegroeid op 5 zones van het oppervlak van het silicium één-kris tal van het substraat gedefinieerd door het fotolithografisch maskeren door middel van silicium-nitride en aanhangsels in de vorm van wiggen van siliciumoxide, die zich uitstrekken op een nagenoeg continue wijze langs en vanaf de randen van de oppervlaklaag van siliciumoxide binnen het substraat over een diepte 3,0 voldoende om de vorming te voorkomen van keerlaagovergangen tussen een gebied van het silicium, aanwezig onder de oppervlaklaag van het oxide van de isolatiestructuur met een doteringsniveau hoger dan het doterings-niveau van de massa van het substraat, en aangrenzende siliciumgebieden met een dotering van tegengesteld teken ten opzichte van die van het 3,5 substraat, welke de actieve en passieve componenten van de inrichting vormen.
2. Inrichting volgens conclusie 1, met het kenmerk, dat de wiggen een dikte hebben gelegen tussen 100 en 3000 A.E.
3. Inrichting volgens conclusie 1, met het kenmerk, dat de wiggen 20 zich uitstrekken in een richting nagenoeg loodrecht op het vlak van het substraat en met een diepte gelegen tussen 0,5 en 2,5yum,
4. Inrichting volgens conclusie 1, met het kenmerk, dat de wiggen gevormd zijn door een dunne en continue laag siliciumoxide en waarin de kern van de wiggen gevormd is door een vulling van diëlektrisch materiaal 25 verschillend van siliciumoxide.
5. Inrichting volgens conclusie 1, met het kenmerk, dat het doteringsniveau van het silicium is vergroot in het gebied dat onmiddellijk grenst aan het laagste uiteinde van de wiggen.
6. Werkwijze voor de bereiding van de isolatiestructuur van de 30 actieve zones in MOS-processen, waarbij men de actieve zones maskeert via de aantasting geleid over oppervlakken gedefinieerd door de fotolithografie van siliciumoxide en van een maskerende siliciumnitridelaag tot aan het blootkomen van het silicium van het substraat en de daarop volgende groei van de isolatielaag van siliciumoxide op het oppervlak van het substraat, 35 met het kenmerk, dat een venster, waarvan de breedte gelegen is tussen 50 en 1500 A.E. wordt gedefinieerd langs de rand van de gegroeide isolatielaag van siliciumoxide onmiddellijk daar aan grenzendr het silicium substraat wordt anisotropisch aangetast in overeenstemming met het venster 8602047 - 15 - over een. diepte gelegen tussen 0,5 en 2,5 yum; en de geproduceerde loopgraaf wordt gevuld met een in hoofdzaak diëlektrisch materiaal.
7. Werkwijze volgens conclusie 6, met het kenmerk, dat het venster gevormd wordt door het aantasten van de hlootgekomen rand van de maskerings- 5 laag van siliciumnitride onder isotrope aantastomstandigheden gedurende een tijdsperiode voldoende om de rand van de siliciumnitridelaag terug te laten gaan over een afstand overeenkomend met de gewenste breedte van het venster en. door successievelijk de laag of lagen van siliciumoxide te verwijderen in overeenstemming met de afstand en het blootstellen van 10 het silicium.
8. Werkwijze volgens conclusie 6, met het kenmerk, dat het venster wordt gevormd door het neerslaan van een laag siliciumnitride met een dikte gelijk aan de gewenste breedte van het venster over gesuperponeerde lagen van siliciumoxide, siliciumnitride en siliciumoxide van de gemaskerde 15 zones, over oppervlakken van het siliciumsubstraat dat reeds blootgesteld is door het fotalithografische proces en over de vertikale rand van de maskeringslagen; door een anisotrope aantasting van siliciumnitride uit te voeren totdat de laag siliciumnitride over de oppervlakken evenwijdig aan het vlak van het substraat volledig verwijderd is; door het doen groeien 20 van de oppervlaklaag van siliciumoxide van de isolatiestructuur over de blootgestelde zones van het substraat; door het siliciumnitride isotroop aan te tasten tot de eliminatie van de laag siliciumnitride gedeponeerd op de vertikale rand van de maskerende lagen teneinde het onderliggende silicium bloot te stellen. 25 j i
NL8602047A 1985-08-28 1986-08-11 Isolatiestructuur in een mos-inrichting en een werkwijze om dit te bereiden. NL8602047A (nl)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
IT2199485 1985-08-28
IT21994/85A IT1200725B (it) 1985-08-28 1985-08-28 Struttura di isolamento in dispositivi mos e procedimento di preparazione della stessa

Publications (1)

Publication Number Publication Date
NL8602047A true NL8602047A (nl) 1987-03-16

Family

ID=11189929

Family Applications (1)

Application Number Title Priority Date Filing Date
NL8602047A NL8602047A (nl) 1985-08-28 1986-08-11 Isolatiestructuur in een mos-inrichting en een werkwijze om dit te bereiden.

Country Status (7)

Country Link
US (1) US4868136A (nl)
JP (1) JPH0821613B2 (nl)
DE (1) DE3628488C2 (nl)
FR (1) FR2586860B1 (nl)
GB (1) GB2179788B (nl)
IT (1) IT1200725B (nl)
NL (1) NL8602047A (nl)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4968640A (en) * 1987-02-10 1990-11-06 Industrial Technology Research Institute Isolation structures for integrated circuits
US4981813A (en) * 1987-02-24 1991-01-01 Sgs-Thomson Microelectronics, Inc. Pad oxide protect sealed interface isolation process
JPS6430248A (en) * 1987-07-27 1989-02-01 Hitachi Ltd Formation of on-the-trench insulation film
US4906585A (en) * 1987-08-04 1990-03-06 Siemens Aktiengesellschaft Method for manufacturing wells for CMOS transistor circuits separated by insulating trenches
JPH02151050A (ja) * 1988-12-01 1990-06-11 Nec Corp 半導体装置
US5256592A (en) * 1989-10-20 1993-10-26 Oki Electric Industry Co., Ltd. Method for fabricating a semiconductor integrated circuit device
US5120675A (en) * 1990-06-01 1992-06-09 Texas Instruments Incorporated Method for forming a trench within a semiconductor layer of material
JP3134344B2 (ja) * 1991-05-17 2001-02-13 日本電気株式会社 半導体装置
US5236853A (en) * 1992-02-21 1993-08-17 United Microelectronics Corporation Self-aligned double density polysilicon lines for ROM and EPROM
US5439842A (en) * 1992-09-21 1995-08-08 Siliconix Incorporated Low temperature oxide layer over field implant mask
US5358892A (en) * 1993-02-11 1994-10-25 Micron Semiconductor, Inc. Etch stop useful in avoiding substrate pitting with poly buffered locos
EP0641022B1 (en) * 1993-08-31 2006-05-17 STMicroelectronics, Inc. Isolation structure and method for making same
US5308786A (en) * 1993-09-27 1994-05-03 United Microelectronics Corporation Trench isolation for both large and small areas by means of silicon nodules after metal etching
US5372968A (en) * 1993-09-27 1994-12-13 United Microelectronics Corporation Planarized local oxidation by trench-around technology
US5366925A (en) * 1993-09-27 1994-11-22 United Microelectronics Corporation Local oxidation of silicon by using aluminum spiking technology
US5294562A (en) * 1993-09-27 1994-03-15 United Microelectronics Corporation Trench isolation with global planarization using flood exposure
US5330924A (en) * 1993-11-19 1994-07-19 United Microelectronics Corporation Method of making 0.6 micrometer word line pitch ROM cell by 0.6 micrometer technology
US5543343A (en) * 1993-12-22 1996-08-06 Sgs-Thomson Microelectronics, Inc. Method fabricating an integrated circuit
KR960014455B1 (ko) * 1994-01-12 1996-10-15 금성일렉트론 주식회사 반도체장치의 및 그 제조방법
US5438016A (en) * 1994-03-02 1995-08-01 Micron Semiconductor, Inc. Method of semiconductor device isolation employing polysilicon layer for field oxide formation
US5472904A (en) * 1994-03-02 1995-12-05 Micron Technology, Inc. Thermal trench isolation
KR0156115B1 (ko) * 1994-06-16 1998-12-01 문정환 반도체 소자의 격리막 구조 및 형성방법
KR0148602B1 (ko) * 1994-11-23 1998-12-01 양승택 반도체 장치의 소자 격리방법
US5733794A (en) * 1995-02-06 1998-03-31 Motorola, Inc. Process for forming a semiconductor device with ESD protection
JP2715972B2 (ja) * 1995-03-04 1998-02-18 日本電気株式会社 半導体装置の製造方法
KR0151049B1 (ko) * 1995-05-29 1998-12-01 김광호 반도체장치의 소자분리방법
US5861339A (en) * 1995-10-27 1999-01-19 Integrated Device Technology, Inc. Recessed isolation with double oxidation
KR100190010B1 (ko) * 1995-12-30 1999-06-01 윤종용 반도체 소자의 소자분리막 형성방법
US5904539A (en) * 1996-03-21 1999-05-18 Advanced Micro Devices, Inc. Semiconductor trench isolation process resulting in a silicon mesa having enhanced mechanical and electrical properties
JP2000508474A (ja) * 1996-04-10 2000-07-04 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 改善された平坦化方法を伴う半導体トレンチアイソレーション
US5926713A (en) * 1996-04-17 1999-07-20 Advanced Micro Devices, Inc. Method for achieving global planarization by forming minimum mesas in large field areas
US5899727A (en) * 1996-05-02 1999-05-04 Advanced Micro Devices, Inc. Method of making a semiconductor isolation region bounded by a trench and covered with an oxide to improve planarization
US5753962A (en) * 1996-09-16 1998-05-19 Micron Technology, Inc. Texturized polycrystalline silicon to aid field oxide formation
US5977638A (en) * 1996-11-21 1999-11-02 Cypress Semiconductor Corp. Edge metal for interconnect layers
US5897354A (en) * 1996-12-17 1999-04-27 Cypress Semiconductor Corporation Method of forming a non-volatile memory device with ramped tunnel dielectric layer
US6083809A (en) * 1997-10-01 2000-07-04 Texas Instruments Incorporated Oxide profile modification by reactant shunting
US5981358A (en) * 1997-11-06 1999-11-09 Advanced Micro Devices Encroachless LOCOS isolation
US5952707A (en) * 1997-12-05 1999-09-14 Stmicroelectronics, Inc. Shallow trench isolation with thin nitride as gate dielectric
US6022788A (en) * 1997-12-23 2000-02-08 Stmicroelectronics, Inc. Method of forming an integrated circuit having spacer after shallow trench fill and integrated circuit formed thereby
US6124171A (en) * 1998-09-24 2000-09-26 Intel Corporation Method of forming gate oxide having dual thickness by oxidation process
US6127215A (en) * 1998-10-29 2000-10-03 International Business Machines Corp. Deep pivot mask for enhanced buried-channel PFET performance and reliability
DE10131917A1 (de) * 2001-07-02 2003-01-23 Infineon Technologies Ag Verfahren zur Erzeugung einer stufenförmigen Struktur auf einem Substrat
DE10238590B4 (de) * 2002-08-22 2007-02-15 Infineon Technologies Ag Verfahren zur Erzeugung einer Struktur auf einem Substrat

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5146083A (en) * 1974-10-18 1976-04-20 Hitachi Ltd Handotaisochino seizohoho
US4131910A (en) * 1977-11-09 1978-12-26 Bell Telephone Laboratories, Incorporated High voltage semiconductor devices
JPS55154748A (en) * 1979-05-23 1980-12-02 Toshiba Corp Complementary mos semiconductor device
JPS5658259A (en) * 1979-10-18 1981-05-21 Toshiba Corp Semiconductor device and production thereof
US4271583A (en) * 1980-03-10 1981-06-09 Bell Telephone Laboratories, Incorporated Fabrication of semiconductor devices having planar recessed oxide isolation region
US4334348A (en) * 1980-07-21 1982-06-15 Data General Corporation Retro-etch process for forming gate electrodes of MOS integrated circuits
US4390393A (en) * 1981-11-12 1983-06-28 General Electric Company Method of forming an isolation trench in a semiconductor substrate
KR880000975B1 (ko) * 1982-08-24 1988-06-07 니혼덴싱뎅와 가부시끼가이샤 반도체 장치의 기판구조 및 그 제조방법
JPS6045037A (ja) * 1983-08-23 1985-03-11 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の基板構造およびその製造方法
NL187373C (nl) * 1982-10-08 1991-09-02 Philips Nv Werkwijze voor vervaardiging van een halfgeleiderinrichting.
JPS59119848A (ja) * 1982-12-27 1984-07-11 Fujitsu Ltd 半導体装置の製造方法
JPS60171761A (ja) * 1984-02-17 1985-09-05 Hitachi Ltd 半導体集積回路装置及びその製造方法
GB2156149A (en) * 1984-03-14 1985-10-02 Philips Electronic Associated Dielectrically-isolated integrated circuit manufacture
JPS60241231A (ja) * 1984-05-15 1985-11-30 Nippon Telegr & Teleph Corp <Ntt> 半導体集積回路装置の製法
US4561172A (en) * 1984-06-15 1985-12-31 Texas Instruments Incorporated Integrated circuit fabrication method utilizing selective etching and oxidation to form isolation regions
JPS6185838A (ja) * 1984-10-04 1986-05-01 Nec Corp 半導体装置の製造方法
US4593459A (en) * 1984-12-28 1986-06-10 Gte Laboratories Incorporated Monolithic integrated circuit structure and method of fabrication

Also Published As

Publication number Publication date
JPS6254936A (ja) 1987-03-10
IT1200725B (it) 1989-01-27
DE3628488A1 (de) 1987-03-05
FR2586860B1 (fr) 1991-07-05
US4868136A (en) 1989-09-19
IT8521994A0 (it) 1985-08-28
GB2179788B (en) 1989-08-09
GB2179788A (en) 1987-03-11
DE3628488C2 (de) 1995-07-06
GB8612409D0 (en) 1986-06-25
JPH0821613B2 (ja) 1996-03-04
FR2586860A1 (fr) 1987-03-06

Similar Documents

Publication Publication Date Title
NL8602047A (nl) Isolatiestructuur in een mos-inrichting en een werkwijze om dit te bereiden.
US4374455A (en) Method for manufacturing a vertical, grooved MOSFET
EP0081998B1 (en) Method of fabricating a mos device on a substrate
EP0059848A2 (en) FET and method for manufacturing such
US4486943A (en) Zero drain overlap and self aligned contact method for MOS devices
US3950188A (en) Method of patterning polysilicon
JPH04346229A (ja) 半導体装置の素子分離方法
US5374584A (en) Method for isolating elements in a semiconductor chip
US6362070B1 (en) Process for manufacturing a SOI wafer with buried oxide regions without cusps
CA1119733A (en) Narrow channel mos devices and method of manufacturing
US4553314A (en) Method for making a semiconductor device
JPH07106412A (ja) 半導体装置およびその製造方法
CN101097961B (zh) 半导体装置及其制造方法
JP2003513470A (ja) 分離トレンチコーナトランジスタ素子を除去するスペーサプロセス
JPS60176265A (ja) 半導体記憶装置
US4170500A (en) Process for forming field dielectric regions in semiconductor structures without encroaching on device regions
EP0081999A2 (en) A method of fabricating a MOS transistor on a substrate
JPS62136066A (ja) 半導体装置の製造方法
KR100408000B1 (ko) 반도체 소자 형성 방법
KR20000053417A (ko) 반도체장치상의 트렌치형성방법
KR900005871B1 (ko) 반도체 메모리소자의 제조방법
JPS63314870A (ja) 絶縁ゲ−ト電界効果トランジスタおよびその製造方法
JPH05121537A (ja) 半導体装置の製造方法
JPS60224261A (ja) 半導体記憶装置
JPS59161021A (ja) イオン注入法

Legal Events

Date Code Title Description
BA A request for search or an international-type search has been filed
BB A search report has been drawn up
BC A request for examination has been filed
BV The patent application has lapsed