DE10238590B4 - Verfahren zur Erzeugung einer Struktur auf einem Substrat - Google Patents
Verfahren zur Erzeugung einer Struktur auf einem Substrat Download PDFInfo
- Publication number
- DE10238590B4 DE10238590B4 DE10238590A DE10238590A DE10238590B4 DE 10238590 B4 DE10238590 B4 DE 10238590B4 DE 10238590 A DE10238590 A DE 10238590A DE 10238590 A DE10238590 A DE 10238590A DE 10238590 B4 DE10238590 B4 DE 10238590B4
- Authority
- DE
- Germany
- Prior art keywords
- layer
- oxide
- nitride
- oxide layer
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 150000004767 nitrides Chemical class 0.000 claims abstract description 37
- 238000005530 etching Methods 0.000 claims abstract description 13
- 238000000151 deposition Methods 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 8
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 4
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 2
- 238000003631 wet chemical etching Methods 0.000 claims description 2
- 229920002120 photoresistant polymer Polymers 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000001459 lithography Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
- H01L21/2815—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects part or whole of the electrode is a sidewall spacer or made by a similar technique, e.g. transformation under mask, plating
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Weting (AREA)
- Element Separation (AREA)
Abstract
Verfahren
zur Erzeugung einer Struktur (132) auf einem Substrat (100), mit
folgenden Schritten:
(a) Aufbringen einer Schichtfolge (106) aus einer ersten Oxidschicht (108), einer ersten Nitridschicht (110) und einer zweiten Oxidschicht (112) auf das Substrat (100);
(b) Entfernen eines Abschnitts der zweiten Oxidschicht (112) und eines Abschnitts der ersten Nitridschicht (110), um einen Abschnitt (114) der ersten Oxidschicht (108) freizulegen;
(c) Entfernen eines Teils der ersten Nitridschicht (110) oberhalb der ersten Oxidschicht (108) und unter der zweiten Oxidschicht (112), um den Bereich (X) für die durch nachfolgende Schritte auszubildende Struktur (132) festzulegen;
(d) konformes Abscheiden einer elektrisch leitenden Schicht. (122) auf dem Substrat (100); und
(e) anisotropes und zu den Oxidschichten (112, 108) selektives Ätzen der elektrisch leitenden Schicht (122), so dass die elektrisch leitende Schicht (122) nach dem Ätzen nur den Bereich (X) ausfüllt.
(a) Aufbringen einer Schichtfolge (106) aus einer ersten Oxidschicht (108), einer ersten Nitridschicht (110) und einer zweiten Oxidschicht (112) auf das Substrat (100);
(b) Entfernen eines Abschnitts der zweiten Oxidschicht (112) und eines Abschnitts der ersten Nitridschicht (110), um einen Abschnitt (114) der ersten Oxidschicht (108) freizulegen;
(c) Entfernen eines Teils der ersten Nitridschicht (110) oberhalb der ersten Oxidschicht (108) und unter der zweiten Oxidschicht (112), um den Bereich (X) für die durch nachfolgende Schritte auszubildende Struktur (132) festzulegen;
(d) konformes Abscheiden einer elektrisch leitenden Schicht. (122) auf dem Substrat (100); und
(e) anisotropes und zu den Oxidschichten (112, 108) selektives Ätzen der elektrisch leitenden Schicht (122), so dass die elektrisch leitende Schicht (122) nach dem Ätzen nur den Bereich (X) ausfüllt.
Description
- Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Erzeugung einer Struktur auf einem Substrat und insbesondere auf ein selbstjustierendes Verfahren zur Erzeugung einer Struktur, wie beispielsweise eines verkürzten Gateoxids für einen MOS-Transistor.
- Bei einigen Anwendungen zur Herstellung von Halbleiterbauelementen kann es wünschenswert sein, Strukturen mit kleineren (kürzeren) Abmessungen auszubilden, z.B. bei MOS-Transistoren (MOS = Metall Oxid Semiconductor = Metall-Oxid-Halbleiter), z.B. LDMOS-Transistor (LDMOS = Laterally Diffused Metall Oxid Semiconductor), die Gateelektrode bzw. das Gateoxid.
- Im Stand der Technik sind Lithographie-Verfahren bekannt, mittels denen (Poly-)Gateelektroden hergestellt werden. Diese bekannten Verfahren sind nicht selbstjustierend, so dass sich Einschränkungen aufgrund der begrenzten Justiermöglichkeiten der verwendeten Belichtungsinstrumente ergeben. Der Nachteil der so hergestellten Gatestrukturen besteht darin, dass eine bestimmte Gatelänge nicht unterschritten und gewisse Toleranzen nicht erreicht werden können.
- Ein weiterer Nachteil der herkömmlichen Verfahren besteht darin, dass eine unterschiedliche Dotierung von Source-Gebieten und Drain-Gebieten, wie es beispielsweise bei einem LDMOS-Transistor oder DMOS-Transistor erforderlich ist, bei kurzen Gatestrukturen nur sehr schwierig oder auch gar nicht möglich ist.
- Die US-A-5,821,603 beschreibt ein Verfahren zum Abscheiden einer doppelten Nitridschicht bei der Halbleiterverarbeitung. Hier wird eine Struktur bestehend aus einem Substrat beschrieben, auf dem eine Nitridschicht angeordnet ist und in der Metallleitungen gebildet sind. Ferner ist eine Oxidschicht vorgesehen, auf die eine weitere Nitridschicht aufgebracht ist, auf der eine wiederum weitere Oxidschicht aufgebracht ist. Ein Ätzvorgang wird durchgeführt, um einen Teil der oberen Oxidschicht, der darunter liegenden Nitridschicht und der wiederum darunter liegenden Oxidschicht freizulegen, wobei sich an diesen anisotropen Ätzschritt ein isotroper Ätzschritt zum Entfernen der Nitridschicht anschließt, um eine Struktur mit Ausnehmungen zwischen der unteren und oberen Oxidschicht zu erhalten.
- Die US 2001/0013618 A1 beschreibt ein Halbleiterbauelement und ein Verfahren zu dessen Herstellung. Das Halbleiterbauelement umfasst ein Substrat, auf dem eine Schichtfolge bestehend aus einem Oxid, einem Nitrid und einem weiteren Oxid gebildet ist. Ein Abschnitt des oberen Oxids und des Nitrids wird entfernt, um so einen Bereich des unteren Oxids freizulegen, wobei durch einen isotropen Nassätzschritt ein Teil des Nitrids unterhalb der oberen Oxidschicht
10 entfernt wird. Anschließend wird ein Polysilizium abgeschieden, um die freigelegten Abschnitte zu verfüllen. - Ausgehend von diesem Stand der Technik liegt der vorliegenden Erfindung die Aufgabe zugrunde, ein verbessertes Verfahren zur Erzeugung einer Struktur mit kürzeren Abmessungen auf einem Substrat zu schaffen.
- Diese Aufgabe wird erfindungsgemäß durch ein Verfahren gemäß Anspruch 1 gelöst.
- Gemäß der vorliegenden Erfindung wird die Struktur selbstjustiert hergestellt.
- Die vorliegende Erfindung hat gegenüber herkömmlichen Prozessen den Vorteil, dass durch das selbstjustierende Verfahren kleinere Gatelängen und/oder geringere Toleranzen möglich sind als diese mit herkömmlichen Verfahren und der entsprechend vorhandenen Lithographieverfahren erreichbar sind.
- Ein weiterer Vorteil der vorliegenden Erfindung besteht darin, dass diese eine unterschiedliche Dotierung der Source-Gebiete und der Drain-Gebiete, wie es z.B. bei einem LDMOS-Transistor erforderlich ist, auch bei sehr kurzen Gate-Strukturen, ermöglicht.
- Bevorzugte Weiterbildungen der vorliegenden Erfindung sind in den Unteransprüchen definiert.
- Nachfolgend werden anhand der beiliegenden Zeichnungen bevorzugte Ausführungsbeispiele der vorliegenden Erfindung näher erläutert. Es zeigen:
-
1A bis1K ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens. - Anhand der
1 wird nun erstes, bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung näher erläutert, wobei anhand der1A bis1K die verschiedenen Prozessschritte gemäß diesem bevorzugten Ausführungsbeispiel näher erläutert werden. - In
1A ist eine Halbleiterstruktur dargestellt, welche ein Substrat100 umfasst, das eine erste Hauptoberfläche102 sowie eine zweite Hauptoberfläche104 aufweist. Auf der ersten Hauptoberfläche102 des Substrats100 , welches bei dem dargestellten Ausführungsbeispiel ein Siliziumsubstrat ist, wird eine Schichtfolge106 erzeugt, die eine erste Oxidschicht108 , die auf dem Substrat100 angeordnet ist, eine auf der ersten Oxidschicht108 angeordnete Nitridschicht110 und eine auf der Nitridschicht110 angeordnete zweite Oxidschicht112 umfasst. Bei dem dargestellten Ausführungsbeispiel sind die Oxidschichten108 und112 Siliziumdioxidschichten und die Nitridschicht110 ist eine Siliziumnitridschicht. In1A ist das auf dem Ausgangsmaterial (Substrat) aufgebrachte Siliziumoxid/Siliziumnitrid/Siliziumoxid-Sandwich106 dargestellt. - In einem nachfolgenden Prozessschritt wird die zweite bzw. obere Oxidschicht
112 und die erste Nitridschicht110 unter Verwendung eines Lithographieschritts und einer anschließenden Ätzung strukturiert, wodurch sich die in1B dargestellte Struktur ergibt, bei der ein Abschnitt114 der ersten Oxidschicht freigelegt ist, so dass in diesem Bereich die dem Substrat100 abgewandte Oberfläche der ersten Oxidschicht108 freiliegt. - Anschließend wird die erste Nitridschicht
110 selektiv nasschemisch zurückgeätzt, um einen Teil der Nitridschicht unter der zweiten Oxidschicht112 und über der ersten Oxidschicht108 zu entfernen. Hierdurch wird die Länge des zu erzeugenden Gateoxids eingestellt. Das nasschemische selektive Ätzen erfolgt z.B. mittels heißer Phosphorsäure (∼ 80% H3PO4, T ∼ 155°C) für eine Zeitdauer von z.B. 25 Minuten. - In
1C ist die sich ergebende Struktur nach dem Ätzen der Nitridschicht110 gezeigt. Wie zu erkennen ist, wurde unter der zweiten Oxidschicht112 ein Bereich116 freigelegt, in dem die Nitridschicht110 zurückgeätzt wurde. Mit X ist die Länge der zu erzeugenden Struktur bezeichnet. - Anschließend erfolgt eine konforme Abscheidung einer Polysiliziumschicht
122 auf die gesamte Oberfläche der Struktur, so dass sich die in1D gezeigte Struktur ergibt. Die Polysiliziumschicht122 wird anschließend anisotrop und selektiv zu den Siliziumoxidschichten zurückgeätzt, so dass sich die in1E gezeigte Struktur ergibt, bei der das Polysilizium lediglich im Bereich116 verblieben ist. An dieser Stelle des Herstellungsprozesses besteht nun die Möglichkeit einer Implantation, wodurch das in1E rechts von der zukünftigen Gatestruktur liegende Gebiet (unterhalb der freiliegenden ersten Oxidschicht108 ) dotiert wird, das in der1E links von der zukünftigen Gatestruktur, also unter der verbliebenen Nitridschicht110 liegende Gebiet, im Substrat jedoch nicht. - In einem weiteren Verfahrensschritt wird eine weitere Siliziumnitridschicht
124 sowie eine weitere Oxidschicht126 ganzflächig auf der Struktur konform abgeschieden, so dass sich die in1F gezeigte Struktur ergibt. - Dann wird die weitere Siliziumoxidschicht
126 anisotrop und selektiv zu dem Siliziumnitrid zurückgeätzt, so dass an der Topologiestufe ein Oxidrest128 zurückbleibt, wie dies in1G gezeigt ist. Die Topologiestufe hat sich durch das anfängliche Freilegen des Abschnitts114 und die nachfolgende Verfüllung des Bereichs116 mit dem Polysilizium ergeben. - Hieran anschließend wird auch die Siliziumnitridschicht
124 selektiv zu dem Siliziumoxid geätzt, und zusätzlich zu dem Oxidrest128 verbleibt an der Topologiestufe ein Nitridrest130 , wie dies in1H gezeigt ist. - Das Siliziumoxid, also die Schicht
112 , sowie der Rest128 werden dann ganzflächig und selektiv zu dem Siliziumnitrid und nach Möglichkeit selektiv zu dem Silizium geätzt, so dass sich die in1I dargestellte Struktur ergibt. - Nachfolgend wird die Nitridschicht
110 und der Nitridrest130 selektiv geätzt, so dass sich die in1J gezeigte Struktur ergibt, bei der anschließend, soweit erforderlich, die Oxidschicht108 anisotrop und selektiv zu dem Silizium des Substrats geätzt wird, so dass sich die abschließende Struktur132 ergibt, wie sie in1K dargestellt ist. - Bei der obigen Beschreibung des bevorzugten Ausführungsbeispiels wurde ein Siliziumsubstrat
100 verwendet und die Oxidschichten sind SiO2-Schichten. Die Nitridschichten sind Si3N4-Schichten. Die vorliegende Erfindung ist nicht auf diese Materialien beschränkt, sondern es können auch andere geeignete Materialien zur Herstellung der Struktur eingesetzt werden, wie z.B. organische Materialien. Ferner kann das Polysilizium-Gate durch Wolfram ersetzt werden. Anstelle eines Siliziumsubstrats kann auch ein Siliziumkarbidsubstrat verwendet werden. - Der Vorteil der vorliegenden Erfindung besteht darin, dass diese ein selbstjustierendes Verfahren zur Herstellung der Struktur
132 (siehe1K ) schafft, wobei sich durch das erfindungsgemäße Verfahren sehr kurze Gatestrukturen errei chen lassen. Hinsichtlich der Größenordung der Gatestruktur existieren keine theoretischen Begrenzungen. Gemäß einem Ausführungsbeispiel liegt die Gatelänge zwischen 0,1 μm und 0,5 μm. - Obwohl das obige Verfahren anhand der Herstellung einer Gateoxidschicht für einen MOS-Transistor beschrieben wurde, ist die vorliegende Erfindung nicht hierauf beschränkt, sondern findet vielmehr ihre Anwendung bei allen Halbleiterstrukturen, bei denen solche kleinen Strukturen erforderlich sind.
- Wie oben beschrieben wurde, wird die Siliziumnitridschicht
110 nasschemisch selektiv geätzt, wobei hier vorzugsweise heiße Phosphorsäure (∼ 80% H3PO4, T ∼ 155°C) als Ätzmittel mit einer Ätzrate von 4 nm/min zum Einsatz kommt. Bei dem dargestellten Ausführungsbeispiele wurde für die Struktur eine Länge von etwa 0,1 μm gewählt, was durch eine Ätzdauer von etwa 25 Minuten erreicht wird. Allgemein kann das nasschemische Ätzen unter Verwendung von heißer Phosphorsäure (∼ 80% H3PO4, T ∼ 155°C) mit einer Ätzrate von 1 nm/min bis 20 nm/min für eine Zeitdauer von 1 Minute bis 400 Minuten durchgeführt werden. Anstelle der Polysiliziumschicht kann eine andere elektrisch leitende Schicht verwendet werden. - Die vorliegende Erfindung ist nicht auf die oben beschriebenen Herstellungsschritte beschränkt. Abhängig von den zu erzeugenden Strukturen können einzelne Schritte modifiziert oder weggelassen werden, oder andere Schritte eingefügt werden.
-
- 100
- Substrat
- 102
- erste Hauptoberfläche
- 104
- zweite Hauptoberfläche
- 106
- Schichtfolge
- 108
- erste Oxidschicht
- 110
- Nitridschicht
- 112
- zweite Oxidschicht
- 114
- Abschnitt der ersten Oxidschicht
- 116
- freigelegter Bereich
- 122
- Polysiliziumschicht
- 124
- Siliziumnitridschicht
- 126
- Oxidschicht
- 128
- Oxidrest
- 130
- Nitridrest
- 132
- stufenförmige Struktur
- X
- Bereich der Struktur
Claims (6)
- Verfahren zur Erzeugung einer Struktur (
132 ) auf einem Substrat (100 ), mit folgenden Schritten: (a) Aufbringen einer Schichtfolge (106 ) aus einer ersten Oxidschicht (108 ), einer ersten Nitridschicht (110 ) und einer zweiten Oxidschicht (112 ) auf das Substrat (100 ); (b) Entfernen eines Abschnitts der zweiten Oxidschicht (112 ) und eines Abschnitts der ersten Nitridschicht (110 ), um einen Abschnitt (114 ) der ersten Oxidschicht (108 ) freizulegen; (c) Entfernen eines Teils der ersten Nitridschicht (110 ) oberhalb der ersten Oxidschicht (108 ) und unter der zweiten Oxidschicht (112 ), um den Bereich (X) für die durch nachfolgende Schritte auszubildende Struktur (132 ) festzulegen; (d) konformes Abscheiden einer elektrisch leitenden Schicht. (122) auf dem Substrat (100 ); und (e) anisotropes und zu den Oxidschichten (112 ,108 ) selektives Ätzen der elektrisch leitenden Schicht (122 ), so dass die elektrisch leitende Schicht (122 ) nach dem Ätzen nur den Bereich (X) ausfüllt. - Verfahren gemäß Anspruch 1, bei dem der Schritt (c) ein selektives nasschemisches Ätzen der ersten Nitridschicht (
110 ) umfassen. - Verfahren gemäß Anspruch 2, bei dem das nasschemische Ätzen unter Verwendung von heißer Phosphorsäure (∼ 80% H3PO4, T ∼ 155°C) mit einer Ätzrate von 1 nm/min bis 20 nm/min für eine Zeitdauer von 1 Minute bis 400 Minuten erfolgt.
- Verfahren gemäß einem der Ansprüche 1 bis 3, bei dem der Schritt (b) folgende Schritte umfasst: (b.1) Aufbringen und Strukturieren eines Photoresists auf der Schichtfolge (
106 ), um freizulegende Bereiche festzulegen; und (b.2) Ätzen der zweiten Oxidschicht (112 ) und der ersten Nitridschicht (110 ) bis zu der ersten Oxidschicht (108 ). - Verfahren gemäß einem der Ansprüche 1 bis 4, bei dem der Schritt (d) folgende Schritte umfasst: (d.1) Abscheiden einer zweiten Nitridschicht (
124 ); (d.2) Abscheiden einer dritten Oxidschicht (126 ); (d.3) Entfernen der dritten Oxidschicht (126 ) selektiv zu der zweiten Nitridschicht (124 ), so dass an einer Stufe, die durch das Freilegen der ersten Oxidschicht im Schritt (b) gebildet wurde, ein Oxidrest (128 ) verbleibt; (d.4) Entfernen der zweiten Nitridschicht (124 ) selektiv zu der zweiten Oxidschicht (112 ), so dass an der Stufe ein Nitridrest (130 ) verbleibt; (d.5) Entfernen der Oxidschichten (112 ,108 ,128 ) selektiv zu den Nitridschichten und selektiv zu dem Substrat; (d.6) Entfernen der Nitridschichten (110 ,130 ); und (d.7) Entfernen der ersten Oxidschicht (108 ) außerhalb des zweiten Bereichs (X). - Verfahren gemäß einem der Ansprüche 1 bis 5, bei dem die Oxidschichten (
108 ,126 ,128 ) SiO2-Schichten sind, bei dem die Nitridschichten (110 ,124 ,130 ) Si3N4-Schichten sind, bei dem das Substrat (100 ) ein Si-Substrat ist, und bei dem die elektrisch leitende Schicht (122 ) eine Polysiliziumschicht ist.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10238590A DE10238590B4 (de) | 2002-08-22 | 2002-08-22 | Verfahren zur Erzeugung einer Struktur auf einem Substrat |
| PCT/EP2003/009351 WO2004019413A1 (de) | 2002-08-22 | 2003-08-22 | Verfahren zur erzeugung einer struktur auf einem substrat |
| CNB038198568A CN100477124C (zh) | 2002-08-22 | 2003-08-22 | 于基板上产生结构的方法 |
| US11/062,883 US7262118B2 (en) | 2002-08-22 | 2005-02-22 | Method for generating a structure on a substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10238590A DE10238590B4 (de) | 2002-08-22 | 2002-08-22 | Verfahren zur Erzeugung einer Struktur auf einem Substrat |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE10238590A1 DE10238590A1 (de) | 2004-03-11 |
| DE10238590B4 true DE10238590B4 (de) | 2007-02-15 |
Family
ID=31501861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE10238590A Expired - Fee Related DE10238590B4 (de) | 2002-08-22 | 2002-08-22 | Verfahren zur Erzeugung einer Struktur auf einem Substrat |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7262118B2 (de) |
| CN (1) | CN100477124C (de) |
| DE (1) | DE10238590B4 (de) |
| WO (1) | WO2004019413A1 (de) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110223770A1 (en) * | 2010-03-15 | 2011-09-15 | Lam Research Corporation | Nitride plasma etch with highly tunable selectivity to oxide |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3628488A1 (de) * | 1985-08-28 | 1987-03-05 | Sgs Microelettronica Spa | Isolationsstruktur in mos-bauelementen und verfahren zu ihrer herstellung |
| US4957874A (en) * | 1987-11-27 | 1990-09-18 | Nec Corporation | Self-aligned Bi-CMOS device having high operation speed and high integration density |
| DE19528991A1 (de) * | 1995-08-07 | 1997-06-19 | Siemens Ag | Herstellungsverfahren für eine Polysilizium-Struktur |
| US5821603A (en) * | 1996-05-29 | 1998-10-13 | Microunity Systems Engineering, Inc. | Method for depositing double nitride layer in semiconductor processing |
| US5937319A (en) * | 1997-10-31 | 1999-08-10 | Advanced Micro Devices, Inc. | Method of making a metal oxide semiconductor (MOS) transistor polysilicon gate with a size beyond photolithography limitation by using polysilicidation and selective etching |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4657874A (en) * | 1984-01-18 | 1987-04-14 | Mobil Oil Corporation | Redispersion of agglomerated noble metals on zeolite catalysts |
| DE3685495D1 (de) * | 1986-07-11 | 1992-07-02 | Ibm | Verfahren zur herstellung einer unteraetzten maskenkontur. |
| US5391503A (en) * | 1991-05-13 | 1995-02-21 | Sony Corporation | Method of forming a stacked semiconductor device wherein semiconductor layers and insulating films are sequentially stacked and forming openings through such films and etchings using one of the insulating films as a mask |
| US5981367A (en) * | 1996-10-17 | 1999-11-09 | Micron Technology, Inc. | Method for making an access transistor |
| JPH1174476A (ja) * | 1997-08-29 | 1999-03-16 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US6611020B2 (en) * | 1998-08-17 | 2003-08-26 | Micron Technology, Inc. | Memory cell structure |
| KR100270965B1 (ko) * | 1998-11-07 | 2000-12-01 | 윤종용 | 고속 바이폴라 트랜지스터 및 그 제조방법 |
| JP2001248734A (ja) * | 2000-03-07 | 2001-09-14 | Kurimoto Ltd | 弁軸等の軸のシール装置 |
-
2002
- 2002-08-22 DE DE10238590A patent/DE10238590B4/de not_active Expired - Fee Related
-
2003
- 2003-08-22 WO PCT/EP2003/009351 patent/WO2004019413A1/de active Application Filing
- 2003-08-22 CN CNB038198568A patent/CN100477124C/zh not_active Expired - Fee Related
-
2005
- 2005-02-22 US US11/062,883 patent/US7262118B2/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3628488A1 (de) * | 1985-08-28 | 1987-03-05 | Sgs Microelettronica Spa | Isolationsstruktur in mos-bauelementen und verfahren zu ihrer herstellung |
| US4957874A (en) * | 1987-11-27 | 1990-09-18 | Nec Corporation | Self-aligned Bi-CMOS device having high operation speed and high integration density |
| DE19528991A1 (de) * | 1995-08-07 | 1997-06-19 | Siemens Ag | Herstellungsverfahren für eine Polysilizium-Struktur |
| US5821603A (en) * | 1996-05-29 | 1998-10-13 | Microunity Systems Engineering, Inc. | Method for depositing double nitride layer in semiconductor processing |
| US5937319A (en) * | 1997-10-31 | 1999-08-10 | Advanced Micro Devices, Inc. | Method of making a metal oxide semiconductor (MOS) transistor polysilicon gate with a size beyond photolithography limitation by using polysilicidation and selective etching |
Also Published As
| Publication number | Publication date |
|---|---|
| DE10238590A1 (de) | 2004-03-11 |
| CN100477124C (zh) | 2009-04-08 |
| WO2004019413A1 (de) | 2004-03-04 |
| US7262118B2 (en) | 2007-08-28 |
| CN1675773A (zh) | 2005-09-28 |
| US20050196968A1 (en) | 2005-09-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE10201864B4 (de) | CMOS-Halbleitervorrichtung und Verfahren zur Herstellung derselben | |
| DE19516339B4 (de) | Verfahren zur Herstellung eines Halbleiterbauelementes mit niederohmiger Gateelektrode | |
| DE102005029313B4 (de) | Verfahren zur Herstellung eines Halbleiterbauelementes und Halbleiterbauelement | |
| DE102010030768B4 (de) | Herstellverfahren für ein Halbleiterbauelement als Transistor mit eingebettetem Si/Ge-Material mit geringerem Abstand und besserer Gleichmäßigkeit und Transistor | |
| DE2923995A1 (de) | Verfahren zum herstellen von integrierten mos-schaltungen mit und ohne mnos-speichertransistoren in silizium-gate-technologie | |
| DE19527131A1 (de) | Halbleitervorrichtung und Verfahren zu deren Herstellung | |
| DE4212829A1 (de) | Verfahren zur herstellung von metall-oxid-halbleiter-feldeffekttransistoren | |
| DE19541496B4 (de) | Verfahren zur Herstellung der Gateelektrode einer CMOS-Einrichtung | |
| DE102006029229A1 (de) | Herstellungsverfahren für eine integrierte Halbleiterstruktur und entsprechende integrierte Halbleiterstruktur | |
| EP0764982B1 (de) | Verfahren zur Herstellung einer integrierten CMOS-Schaltung | |
| DE10208904B4 (de) | Verfahren zur Herstellung unterschiedlicher Silicidbereiche auf verschiedenen Silicium enthaltenden Gebieten in einem Halbleiterelement | |
| EP0800215A2 (de) | Schaltungsstruktur mit mindestens einem MOS-Transistor und Verfahren zu deren Betrieb | |
| DE10208728A1 (de) | Ein Halbleiterelement mit unterschiedlichen Metallsilizidbereichen und ein Verfahren zur Herstellung des Halbleiterelements | |
| EP1869711A2 (de) | Herstellung von vdmos-transistoren mit optimierter gatekontaktierung | |
| EP1393378B1 (de) | Verfahren zur erzeugung einer stufenförmigen struktur auf einem substrat | |
| DE10238590B4 (de) | Verfahren zur Erzeugung einer Struktur auf einem Substrat | |
| DE102007007096B4 (de) | Halbleitervorrichtung und Verfahren zur Herstellung derselben | |
| DE10209059B4 (de) | Ein Halbleiterelement mit unterschiedlichen Metall-Halbleiterbereichen, die auf einem Halbleitergebiet gebildet sind, und Verfahren zur Herstellung des Halbleiterelements | |
| DE10241397A1 (de) | Halbleiterelement mit T-förmiger Gate-Struktur mit Seitenwandabstandselementen, die in-situ hergestellt sind, und ein Verfahren zur Herstellung des Halbleiterelements | |
| DE10226914B4 (de) | Verfahren zur Herstellung einer Spacerstruktur | |
| DE19836032A1 (de) | Verfahren zum Herstellen von Bipolar-Transistoren | |
| DE102010004690A1 (de) | Halbleiterbauelement mit Fensteröffnung als Schnittstelle zur Umgebung-Ankopplung | |
| DE10324448B3 (de) | Verfahren zur Herstellung einer Halbleiter-Gate-Struktur | |
| DE10333776B4 (de) | Verfahren zur Herstellung einer Gate-Struktur eines FETs | |
| DE10213082A1 (de) | MOS-Transistor und Verfahren zu seiner Herstellung |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OP8 | Request for examination as to paragraph 44 patent law | ||
| 8364 | No opposition during term of opposition | ||
| R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |