KR0156115B1 - 반도체 소자의 격리막 구조 및 형성방법 - Google Patents

반도체 소자의 격리막 구조 및 형성방법 Download PDF

Info

Publication number
KR0156115B1
KR0156115B1 KR1019940013625A KR19940013625A KR0156115B1 KR 0156115 B1 KR0156115 B1 KR 0156115B1 KR 1019940013625 A KR1019940013625 A KR 1019940013625A KR 19940013625 A KR19940013625 A KR 19940013625A KR 0156115 B1 KR0156115 B1 KR 0156115B1
Authority
KR
South Korea
Prior art keywords
forming
active regions
film
trench
oxide film
Prior art date
Application number
KR1019940013625A
Other languages
English (en)
Other versions
KR960002737A (ko
Inventor
이창재
Original Assignee
문정환
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체주식회사 filed Critical 문정환
Priority to KR1019940013625A priority Critical patent/KR0156115B1/ko
Priority to JP7163099A priority patent/JP3000337B2/ja
Publication of KR960002737A publication Critical patent/KR960002737A/ko
Priority to US08/633,002 priority patent/US5646052A/en
Application granted granted Critical
Publication of KR0156115B1 publication Critical patent/KR0156115B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/763—Polycrystalline semiconductor regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Element Separation (AREA)
  • Local Oxidation Of Silicon (AREA)

Abstract

본 발명은 액티브 영역간의 간격에 무관한 재현성을 갖으며, 공정이 단순화된 트렌치형 BOX 분리기술과 로코스 분리기술을 병용한 반도체 소자의 격리막 구조와 형성방법에 관한 것이다.
반도체 소자의 격리막 형성방법은 실리콘기판상에 열산화막과 질화막을 순차 형성하는 공정과, 사진 식각공정을 수행하여 기판을 서로 다른 간격을 두고 떨어져 있는 다수개의 액티브영역과 이웃하는 액트브영역사이에 필드 영역을 한정하는 공정과, 액티브 영역 사이의 질화막을 제거하는 공정과, 1차로 필드산화를 하여 액티브영역사이에 액티브 영역간의 간격에 따라 서로 다른 두께를 갖는 다수개의 필드산화막을 형성하는 공정과, 필드산화막 중 상대적으로 간격이 좁은 액티브 영역간의 필드산화막은 제거하여 실리콘기판을 노출시키고, 상대적으로 간격이 넓은 액티브영역간의 기판상에는 필드산화막을 잔존시켜 잔존하는 필드산화막의 기판을 일부 노출시키는 공정과, 노출된 기판을 식각하여 간격이 좁은 액티브 영역사이에는 다수개의 트렌치를 형성하고 간격이 넓은 액티브영역사이의 필드영역 양측에 다수개의 홈을 형성하는 공정과, 각 트렌치와 홈에 물질층을 채워주는 공정과, 2차로 필드산화하여 각 트렌치의 상면에 제1필드산화막을 형성하고, 각 홈의 상면과 홈사이의 기판상면에 걸쳐 필드산화막을 형성하는 공정과, 액티브 영역상에 남아 있는 질화막을 제거하는 공정을 포함한다.

Description

반도체 소자의 격리막 구조 및 형성방법
제1도는 일반적인 로코스 공정에 의한 격리막의 구조도.
제2도는 일반적인 스트레스 버퍼층으로서 폴리실리콘막을 사용한 로코스 공정에 의한 격리막 구조.
제3도는 액티브영역에 대한 채널스톱용 도판트의 측면확산량과의 관계를 나타낸 도면.
제4도 (a)-(g)는 종래의 로코스와 BOX 분리기술을 병용한 격리막 형성 공정도.
제5도는 본 발명의 제1실시예에 따른 로코스와 BOX 분리기술을 병용한 격리막 구조도.
제6도 (a)∼(k)는 제5도에 도시된 격리막을 형성하기 위한 일공정도.
제7도 (a)∼(k)는 제5도에 도시된 격리막을 형성하기 위한 또 다른 공정도.
제8도는 본 발명의 제2실시예에 따른 로코스와 BOX 분리기술을 병용한 격리막 구조도.
제9도 (a)∼(j)는 제8도에 도시된 격리막을 형성하기 위한 공정도.
제10도는 본 발명의 제3실시예에 따른 로코스와 BOX 분리기술을 병용한 격리막 구조도.
제11도 (a)∼(j)는 제8도에 도시된 격리막을 형성하기 위한 공정도.
제12도 (a)∼(d)는 액티브영역간의 간격에 따른 필드산화막의 두께를 주사 전자 현미경으로 측정한 사진.
제13도는 액티브영역간의 간격에 따라 필드산화막의 두께와의 관계를 나타낸 그래프.
* 도면의 주요부분에 대한 부호의 설명
41, 61, 81 : 기판 42, 62, 82 : 열산화막
43, 63, 83 : 질화막 44, 50, 64, 69, 84, 89 : 필드산화막
45, 65, 85 : 트렌치 46, 66, 86 : 홈
47, 67, 87 : 열산화막 48, 51, 68 : 도우핑되지 않은 폴리실리콘막
49 : 고온산화막
본 발명은 고집적에 유리한 반도체 소자에 관한 것으로서, 특히 액티브영역간의 간격에 무관한 재현성을 갖으며, 공정이 단순화된 트랜치형 BOX분리(Buried Oxide Isolation)기술과 로코스 분리기술을 병용한 반도체 소자의 격리막 구조와 그 형성방법에 관한 것이다.
일반적인 반도체 MOS(Metal Oxide Semiconductor)소자에 있어서, 고집적화를 가능케하는 여러기술중에서도 단위소자와 단위소자를 분리하는 비활성영역(field 영역)을 최소화하기 위한 격리(Isolation)기술이 집적도를 향상시키는데 가장 중요한 기술이다.
바이폴라 디바이스에서 사용되고 있는 p-n정션(junction) 격리기술로부터 1970년에 E. Kooi J.A. Appels이 소개한 LOCOS(Local Oxidation of S-ilicon) 격리기술의 도입으로 MOS 소자 및 바이폴라 소자분야에서 집적도를 크게 향상시킬 수 있었다.
한편 DRAM의 발전추이, 즉, 고집적화 추세는 매우 적극적으로 집적도 향상이 필요한 기술개발을 요구하게 되었으며, 특히 칩의 비활성 영역의 면적을 줄일 수 있는 격리 기술개발의 성패가 집적도 향상에 관건이 되고 있다.
로코스 격리기술은 모스(MOS) 소자의 LSI와 VLSI 집적시 액티브영역과 액티브영역을 격리시켜 주기 위한 방법으로 지금까지 사용되어 왔다.
제1도는 일반적인 LOCOS 격리기술에 의한 소자의 격리막 형성방법을 도시한 것이다.
로코스 격리기술은 제1도(a)에 도시된 바와 같이 산화마스크인 질화막(12)과 실리콘기판(10)간의 열적특성이 다르기 때문에 발생되는 스트레스를 해소하기 위하여 질화막(12)과 실리콘기판(10)간에 박막의 패드 산화막(14)을 삽입하였다.
그러나, 제1도 (b)에 도시된 바와 같이 로코스(LOCOS) 기술에 의한 소자 격리막 형성시 필드산화막(18)이 수직으로 성장될뿐만아니라 스트레스 완화(stress-relief)용 패드산화막을 통하여 질화막의 에지밑으로도 횡적으로 길게 성장되며, 또한 필드산화막(18) 하부에 주입된 필드이온이 액티브영역으로 확산되어 실제 액티브 영역의 면적을 축소시키는 문제가 있다.
이와 같이 필드산화막(18)이 액티브영역으로 잠식(encroachment)하는 현상을 버드 빅(Bird's beak)(16)이라 하며, 버드빅(16)의 길이는 필드산화막(18) 두께의 1/2이나 된다.
액티브 영역을 손상시키는 버드빅의 길이를 줄이려면 필드산화막(18)의 두께를 줄여야 한다.
그러나, 필드산화막의 두께를 줄이면 칩상의 상호 연결선(interconnection line)과 기판간의 전기용량(Capacitance)가 증가하여 IC의 특성이 저하된다. 즉, 신호 전달시 속도가 저하된다.
또한 기생 필드 트랜지스터(parasitic field transistor)의 임계전압(threshold voltage) VT가 감소하게 된다.
따라서, 필드산화막 아래에서 누설전류(leakage current)가 증가하여 이웃하는 액티브 영역간 절연특성이 저하되는 문제가 있다.
따라서, 필드산화막의 두께를 줄여서 버드빅의 길이를 감소사켜 주는 방법은 실제 절연방법으로 부적절하다.
그러므로 로코스 격리기술은 필드산화막의 두께를 줄이지 않고서도 버드빅의 성장을 억제시켜 버드 빅의 길이를 감소시켜 줄 수 있는 방향으로 연구가 전개되었다.
필드산화막의 두께를 줄이지 않고 버드빅의 성장을 억제시켜 주기 위한 한가지 방법으로 산화마스크인 질화막을 패드산화막 상부에 형성할 뿐만아니라 패드산화막의 측면에도 측벽형태로 형성하여 줌으로써 질화막으로 패드산화막을 실링하여 필드산화를 하는 방법도 제안되었다.
또 다른 방법으로 제2도에 도시된 바와 같이, 질화막(21)의 인터레이어인 패드산화막(24)을 통한 측면산화에 기인한 버드빅 성장을 억제하기 위하여 산화 마스크인 질화막(21)과 SiO2막(24)사이에 폴리실리콘 버퍼층(23)을 한층 더 사용한 폴리실리콘버퍼드(Poly-Si buffered) LOCOS 방법(1988,IEDM, P100)이 제안된 바 있다.
폴리실리콘 버퍼드 LOCOS의 경우에 있어서는, 필드산화막(28)의 버드 빅(26)은 제1도에 비하여 어느 정도 감소시킬 수 있지만, 필드산화막(28)의 상부가 실리콘기판(20) 표면으로부터 심하게 돌출되어 기판(20)과 필드산화막(28)간에 단차가 매우 크게 형성된다.
그러므로, LOCOS 공정 이후, 게이트라인 형성, 배선층형성 등의 공정을 진행할 때 포토레지스트상에 일정한 해상도를 갖는 패턴형성이 어렵다.
또한, 기판(20) 표면으로부터 필드산화막(28)이 안쪽으로 깊게 형성되지 못하기 때문에, 기생 필드 트랜지스터(parasitic field transistor)의 채널길이가 짧아져서 펀치드로우 특성이 저하되어 격리도가 나쁘게 되는 문제점을 갖고 있다.
이외에도 SILO(Sealed Interface Local Oxidation)방법(1988, IEEE Transaction Electron Devicesm P96) 및 SWAMI(Side Wall Masked Isolation) 등의 기술이 제안되고 있다.
그러나, 이러한 개량되고 있는 LOCOS 계열의 격리방법에도 각각의 격리 방법마다 해결해야 할 과제들이 있다.
SWAMI 격리방법은 필드산화막이 액티브영역을 잠식하는 버드 빅 문제는 발생하지 않으나, 공정자체의 실행에 어려움이 많다.
즉, 실리콘 기판을 경사지게 식각하는데 문제점-습식 식각 또는 건식식각 양자 모두 어려움이 있다.
즉, 습식식각방식일 경우는 KOH, NaOH 등의 알카리 수용액에서 식각을 하는데 이때 기판의 결정성에 따라 일정한 각도로만 가능하기 때문에 슬로프 콘트롤어빌리티(slope controllerability)가 없다.
예컨대, 100 웨이퍼의 경우 110 방향으로 45도 각도로 식각되고, 또한 K+, Na+이온이 실리콘 기판을 오염시키는 문제가 있다.
건식 식각방식일 경우에는 슬로프의 유니폼한 콘트롤과 재현성에 문제가 있다.
이외에도 종래의 LOCOS 방식에서 큰 문제점은 고집적 소자에 적합하도록 액티브 영역의 폭과 길이의 크기를 줄였으나 필드산화막의 두께는 줄어들지 않아 기존과 동일한 히트 싸이클을 갖으며, 쇼트 채널 격리영역에서의 관통(펀치 드로우)전압의 안정적 유지를 위한 고농도의 채널스톱 이온주입을 실시하여야 한다는 점이다.
그러므로, 필드영역에 주입된 고농도 채널 스톱용 도판트(불순물)가 기존과 동일한 길이로 액티브영역으로 측면확산되므로 실질적인 액티브 영역의 폭은 기존과 마찬가지로 감소하게 된다.
따라서, 집적도 증가에 따라 디자인상의 액티브폭도 디자인 롤에 의거하여 크게 줄어들게 되었고(예를들면 64M DRAM급 소자의 액티브영역의 폭은 0.4㎛이다), 액티브영역의 폭에 대한 액티브영역으로의 채널스톱 도펀트의 측면확산량 ΔW는 기존에 비하여 상당한 액티브영역폭의 손실을 초래하게 되었다.
예를들면 제3도에서 보인 바와 같이, 0.4㎛로 디자인된 액티브영역폭 W과 길이 L을 가진 경우에, ΔW 양이 0.1㎛이라 하더라도 채널스톱 도펀트가 액티브영역의 양쪽에서 확산되어 액티브영역이 잠식되기 때문에 실제 액티브영역의 폭은 0.4-2ΔW=0.2㎛가 된다.
실제로 기존의 LOCOS의 경우 5000Å 두께의 필드산화막을 형성하면 △W의 값이 0.15 내지 0.2㎛로 평가되고 있다.
따라서, 액티브영역의 폭이 줄어들게 되면 트랜지스터의 소오스와 드레인 간을 흐르는 전류의 량이 제한을 받게 되어 전류구동능력의 저하 및 트랜지스터의 문턱전압의 상승 효과로 인하여 트랜지스터의 전체적인 성능 저하를 가져오게 된다.
그러므로, LOCOS 기술은 최선 선폭 1.0㎛(1M DRAM 수준)의 반도체 제조기술로는 별어려움없이 사용되었으나, 0.8㎛의 최소 선폭(4M DRAM 수준)의 소자개발을 시작하면서 LOCOS 방법의 한계론이 대두되었으며, 이를 극복하기 위한 노력들이 1985년 이후 현재까지 활발히 진행되고 있다.
그 예로는 LOCOS를 개량하는 방향의 기술개발과 실리콘기판을 에치하여 트랜치를 만들고 절연체막을 채우는 트랜치 격리기술의 개발이다.
트랜치 격리기술은 기술적 어려움 때문에 현재까지 실제적인 양산에의 적용은 미미하며, LOCOS 격리기술을 개량한 기술이 64M DRAM급(0.4㎛ 최소선폭)까지 개발의 주류를 이루고 있으며 양산까지 연결될 가능성이 높다. 액티브영역의 잠식없이 평평한 표면을 얻을 수 있고 한번의 포토리소그라피 공정으로 평평한 표면을 얻을 수 있는 분리기술로서, 액티브영역간의 스페이스가 넓은 경우(폭이 넓은 트렌치)에는 LOCOS 분리기술을 사용하여 액티브 영역간을 분리시켜 주고 액티브영역간의 스페이스가 좁은 경우(폭이 좁은 트렌치)에는 BOX 분리기술을 사용하여 액티브 영역만을 분리시켜주는 분리기술을 병용한 분리기술이 제안되었다.
LOCOS 분리기술과 BOX 분리기술을 병용한 분리기술은 미국 특허번호 4,892,614에 잘 나타나있다.
제1도 (a)-(h)는 종래의 LOCOS 분리방법과 BOX 분리방법을 병용하여 반도체 소자의 액티브 영역간을 분리시켜 주기 위한 분리영역의 형성 공정도이다.
제1도를 참조하여 종래의 반도체 소자의 분리영역 형성방법을 상세히 설명하면 다음과 같다.
제1도 (a)를 참조하면, 실리콘기판(10)상에 열산화막(12)을 성장시키고, 열산화막(12)위에 LPCVD법으로 질화막(14)을 증착한다.
질화막(14)위에 포토레지스트막(16)을 도포하고 패터닝하여 액티브영역(16)을 한정한다.
포토레지스트막(16)을 마스크로 질화막(14)과 산화막(12)을 식각하고, 이어서 실리콘기판(10)을 에칭하여 트렌치(20)을 형성한다.
트렌치(20)는 실리콘기판(10)상에 다수개 형성되는데, 트렌치(20a)(20b)는 상대적으로 좁다. 즉, 액티브영역(18)간의 분리간격이 좁다. 또한, 트렌치(20c)(20d)는 상대적으로 넓다. 즉, 액티브영역(18)간의 분리간격이 넓다. 참조번호 21은 각 트렌치의 코너를 나타낸다.
제1도 (b)를 참조하면, 액티브영역(18)상에 남아있는 포토레지스트막(16)을 모두 제거한다.
트렌치(20)의 형성에 따라 노출된 실리콘기판(10)상에 열산화막(22)을 다시 성장시킨다.
이때, 제2열산화막(22)은 제1도(a)에 대비하여 볼 때 트렌치(20)의 각 코너(21)에서 스트레스를 완화시켜 주도록 각 코너(21)를 약간 둥글게 하여주는 역할을 한다.
제1도 (c)를 참조하면, 기판 전면에 제3질화막(24)을 다시 증착하고, 그 위에 CVD법으로 산화막(26)을 두껍게 증착한다.
산화막(26)은 좁은 트렌치(20a)(20b)내에는 충분히 채워지고 넓은 트렌치(20a)(20b)내에는 완전히 채워지지 않도록 두껍게 증착된다.
따라서, 좁은 트렌치(20a)(20b)에서는 산화막(26)의 표면에 작은 함몰부분(small depression)(27a)이 형성되게 되고, 넓은 트렌치(20c)(20d)에서는 산화막(26)의 표면에 깊은 함몰(deep depression)(27b)이 형성되게 된다. 제1도 (d)를 참조하면, 트렌치(20)내에 측벽을 형성하기 위한 이방성 에칭 공정을 수행한다.
넓은 트렌치(20c)(20d)에서는 깊은 함몰부분(27b)의 CVD 산화막(26), 질화막(24) 및 열산화막(22)이 모두 에칭되어 트렌치(20c)(20d)내의 실리콘기판(10)이 노출되고, 측면에 측벽산화막(28)이 형성된다.
한편, 좁은 트렌치(20a)(20b)에서는 측벽산화막(28)이 트렌치내에 완전히 채워진 형태로 존재하고, 이로써 질화막(24)은 식각되지 않는다.
제1도 (e)를 참조하면, 필드산화공정을 수행하여 필드산화막을 형성하는 공정이다. 즉 트렌치(20)의 측벽산화막(28)을 모두 제거하고, LOCOS 공정을 수행하여 필드산화막(30)을 형성한다.
좁은 트렌치(20a)(20b)에서는 질화막(24)에 의해 기판(10)이 모두 덮여 있으므로 필드산화막(30)이 형성되지 않는다.
넓은 트렌치(20c)(20d)에서는 노출된 실리콘기판(10)에서 필드산화막(30)이 성장된다.
넓은 트렌치(20c)(20d)에서의 필드산화막(30)은 질화막(24)의 에지부분으로도 성장되어 버드 빅(31)이 생긴다.
그러나, 버드 빅(31)이 액티브영역(18)의 상부에까지는 성장되지 않으므로 액티브영역(18)은 감소되지 않는다.
제1도 (f)를 참조하면 질화막(14)(24)을 뜨거운 인산용액(Hot Phosphoricacid)에 디핑(dipping)하여 모두 제거한다. 그리고 산화막(32)을 그의 표면에 충분히 평탄화되도록 두껍게 도포하여 모든 트렌치(20)를 채워준다.
제1도 (g)와 같이 CVD 산화막(32)을 에치백하여 표면을 평탄화시켜주고, 제1도 (h)와 같이 기판 전면에 게이트 산화막으로서 제3열산화막(34)을 형성하여 액티브영역간의 분리를 위한 분리영역을 형성한다.
분리영역은 좁은 트렌치(20a)(20b)에서는 그 내부에 CVD산화막(32)만이 채워져 BOX 구조를 이루고, 넓은 트렌치(20c)(20d)에서는 그 내부에 필드산화막(30)이 형성되고, 필드산화막(30)의 에지부분이 CVD 산화막(32)에 의해 채워지므로 LOCOS 구조를 이루게 된다.
즉, 좁은 트렌치(20a)(20b)에서는 BOX 분리방법에 의해 액티브영역(18)간을 분리시켜주고, 넓은 트렌치(20c)(20d)에서는 BOX 분리방법과 LOCOS 분리방법을 병용하여 액티브영역(18)간을 분리시켜 주게된다.
그러므로 LOCOS 분리방법과 BOX 분리방법을 병용하여 반도체 소자의 분리영역을 형성하는 방법은 반도체 소자의 고집적화에 요구되는 제반사항, 즉 평평한 표면(pla-nar surface), 버드빅 0등을 만족시켜 줄뿐만아니라 트렌치 형성을 위한 한번의 포토리소그라피 공정만이 수행되므로 평탄화 공정이 훨씬 간단한 분리기술이다.
그러나, 상기 분리영역형성방법은 실리콘기판(10)에 트렌치(20)를 형성한 후 CVD 산화막(32)으로 트렌치를 채워줄때, 복잡한 단계를 수행해야 하는 문제점이 있었다.
즉, 기판을 산화시켜 트렌치내에 열산화막을 형성하는 공정과, CVD 산화막을 트렌치내에 증착하고 에치백하여 트렌치내에 측벽을 형성하는 공정과, 필드산화공정을 수행하여 넓은 트렌치내에 필드산화막을 형성하는 공정과, 다시 CVD 산화막을 증착하고 에치백하여 좁은 트렌치는 CVD 산화막으로 모두 채워주고, 넓은 트렌치는 CVD산화막과 필드산화막으로 채워주는 공정을 포함한다.
따라서, 균일한 구조의 분리영역을 얻을 수 없으며, 많은 공정이 수행되므로 제품의 가격 상승을 초래하는 문제점이 있었다.
본 발명의 LOCOS 분리기술 적용시 발생되는 버드빅 및 채널스톱 도펀트의 액티브영역의 잠식 그리고, 기생 필드 트랜지스터의 쇼트채널에 따른 낮은 펀치스루전압등의 문제점과, 트렌치에 CVD 산화막을 채워주는(filling) BOX 분리기술적용시 발생되는 액티브영역의 변화에 따른 CVD의 분균일한 에치백 및 필링(filling) 등의 문제점을 해결하기 위한 것으로서, 분리영역아래에 실리콘이 채워진 홈(groove)을 형성하여 물리적인 액티브영역의 채널길이를 확장시키고, 좁은 액티브영역에서의 로딩효과(load-ing effect)와 넓은 액티브영역에서의 필링 균일성 및 평탄화를 이룰수 있는 반도체 소자의 격리막 구조를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 액티브영역간의 간격에 따라 필드산화막의 두께가 다르게 형성되는 특성을 이용하여 공정을 단순화하고, 고집적화에 유리한 반도체 소자의 격리막 형성방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 실리콘기판상에 열산화막과 질화막을 순차 형성하는 공정과, 사진 식각공정을 수행하여 기판을 서로 다른 간격을 두고 떨어져있는 다수개의 액티브영역과 이웃하는 액티브영역사이에 필드영역을 한정하는 공정과, 액티브 영역사이의 질화막을 제거하는 공정과, 1차로 필드산화를 하여 액티브 영역 사이에 액티브 영역간의 간격에 따라 서로 다른 두께를 갖는 다수개의 필드산화막을 형성하는 공정과, 필드산화막중 상대적으로 간격이 좁은 액티브 영역간의 필드산화막은 제거하여 실리콘기판을 노출시키고, 상대적으로 간격이 넓은 액티브영역간의 기판상에는 필드산화막을 잔존시켜 잔존하는 필드산화막의 기판을 일부 노출 시키는 공정과, 노출된 기판을 식각하여 간격이 좁은 액티브 영역사이에는 다수개의 트렌치를 형성하고 간격이 넓은 액티브영역사이의 필드영역 양측에 다수개의 홈을 형성하는 공정과, 각 트렌치와 홈에 물질층을 채워주는 공정과, 2차로 필드산화하여 각 트렌치의 상면에 제1필드산화막을 형성하고, 각 홈의 상면과 홈사이의 기판상면에 걸쳐 필드산화막을 형성하는 공정과, 액티브 영역상에 남아있는 질화막을 제거하는 공정을 포함한다.
또한 본 발명은 서로 다른 간격을 두고 떨어져 있는 다수개의 액티브영역과, 이웃하는 액티브영역사이에 복수개의 필드영역이 한정된 실리콘기판을 구비한 반도체 소자에 있어서, 액티브영역상에 형성된 열산화막과, 상대적으로 간격이 좁은 액티브영역사이의 기판에 형성된 다수개의 트렌치와, 상대적으로 간격이 넓은 액티브영역사이에 해당하는 필드영역 양측 기판에 형성된 다수개의 홈과, 각 트렌치 및 홈내부의 저면 및 측면에 형성된 열산화막과, 각 트렌치 및 홈내부에 채워진 물질층과, 각 트렌치의 상면에 형성된 다수개의 후막의 절연막과, 각 홈의 상면 및 홈사이의 기판 상면에 걸쳐 형성된 다수개의 후막의 절연막을 포함한다.
이하 첨부도면에 의거하여 본 발명의 실시예를 상세히 설명한다.
제5도는 본 발명의 제1실시예에 따른 격리막이 형성된 반도체 소자의 단면구조도이다.
제1실시예에 따른 반도체 소자는 기판(41)상에 서로 다른 간격을 두고 다수의 액티브영역(AR)과 다수의 필드영역(FR)이 한정되고, 상대적으로 작은 간격의 액티브영역(AR)사이에 한정된 필드영역(FR1)에는 트렌치(45)가 형성되며, 상대적으로 큰 간격의 액티브영역(AR)사이에 한정된 필드영역(FR2)의 양측에는 홈(46)이 형성된다.
상기 트렌치(45)와 홈(46)의 내면에는 박막의 열산화막(47)이 형성되고, 액티브영역(AR)에 해당하는 기판(41)의 표면에는 박막의 열산화막(42)이 형성된다.
상기 트렌치(45)는 물질층으로 채워지는데, 측면과 저면에는 폴리실리콘막(48)이 코팅되어 있으며, 트렌치(45)의 중심부는 CVD 산화막이나 CVD 질화막과 같은 절연막(49)에 의해 채워지고, 트렌치(45)의 양측 상면에는 필드산화막(50-1)이 덮여진다.
홈(46)의 하부에는 폴리실리콘막(48)이 채워지고 상부 및 홈사이의 기판에는 후막의 필드산화막(50-2)이 덮혀있다.
제6도는 (a)-(k)는 본 발명의 제1실시예에 따른 반도체 소자의 격리막 형성 공정도이다.
제6도 (a)를 참조하면, 실리콘기판(41)의 표면상에 열산화막(42)을 850℃, H2/O2분위기에서 130Å 두께로 성장시킨다.
열산화막(42)위에 저압화학증착법(LPCVD)으로 질화막(43)을 780℃에서 1400Å 두께로 코팅한다.
제6도 (b)를 참조하면, 사진 식각공정을 수행하여 소자의 액티브영역(AR)과 필드영역(FR)을 구분하고, 이어서, CF4/CHF3개스 케미스트리(chemistry)로 RIE(Reactive Ion Etching) 식각하여 필드영역의 질화막(43)을 제거한다.
제6도 (c)를 참조하면, 노(furnace)에서 1000℃, H2/O2분위기하에서 필드산화막(44)을 성장시킨다.
이때, 액티브영역(AR)과 액티브영역(AR)간의 간격이 좁은 경우, 즉 폭이 0.5㎛ 이하로 좁은 필드영역(FR1)에서는 상대적으로 얇은 두께를 갖는 필드산화막(44-1)이 형성된다.
그리고, 액티브영역(AR)간의 간격이 넓은 경우, 즉 폭이 1.0㎛ 이상으로 넓은 필드영역(FR2)에서는 상대적으로 두꺼운 두께를 갖는 필드산화막(44-2)이 형성된다.
대략적으로, 폭이 0.5㎛ 이하의 필드영역에서는 필드산화막(44-1)이 1800Å의 두께로 성장되고, 폭이 1.0㎛ 이상의 필드영역에서는 필드산화막(44-2)이 2500Å의 두께로 성장된다.
상기와 같이 액티브영역(AR)간의 간격이 넓은 필드영역에서는 필드산화시체적(Vo-lume) 팽창에 의하여 생기는 스트레스가 잘 제거되지만, 액티브영역(AR)간의 간격이 좁은 필드영역에서는 스트레스가 잘 제거되지 않기 때문에 산화막이 얇게 형성된다.
이와 같이, 액티브영역(AR)간의 간격이 좁아짐에 따라 필드산화막이 얇게 형성되는 것을 옥사이드 씨닝(oxide thining) 현상이라 한다.
제12도는 액티브영역(AR)의 간격에 따른 필드산화막의 두께를 주사 전자현미경(SEM, Scanning Electron Microscope)으로 촬영한 사진으로서, 필드산화를 1000℃에서 수행한 경우의 필드산화막의 두께를 촬영한 것이다.
제12도 (a)는 상대적으로 액티브영역간의 간격이 좁은 경우에 형성된 필드산화막을 촬영한 것이고, 제12도 (d)는 상대적으로 액티브영역간의 간격이 넓은 경우에 형성된 필드산화막을 촬영한 것이다.
제12도를 참조하면, 액티브영역간의 간격이 좁을수록 필드산화막이 얇게 형성됨을 알 수 있다.
제13도는 액티브영역간의 간격과 측정한 필드산화막이 두께와의 관계를 나타낸 그래프이다.
그래프에서 보는 바와 같이, 액티브영역간의 간격이 1.2㎛인 경우, 필드산화막은 5000Å의 두께로 형성되고, 액티브 영역간의 간격이 0.45㎛인 경우 필드산화막은 3500Å로 형성된다.
따라서, 액티브영역간의 간격이 좁음에 따라 필드산화막의 두께가 상대적으로 얇게 형성됨을 측정치로도 알 수 있다.
제6도 (d)를 참조하면, BOX(Buffer Oxide Etchant)에 디핑(dipping)하여 필드산화막(44)을 2000Å 정도의 두께만큼만 제거한다.
따라서, 액티브영역(AR)간의 간격이 좁은 필드영역(FR-1)에 형성된 상대적으로 얇은 두께의 필드산화막(44-1)은 모두 제거되어 실리콘기판(41)이 노출되고, 액티브영역(AR)간의 간격이 넓은 필드영역(FR-2)에 형성된 상대적으로 두꺼운 두께의 필드산화막(44-2)은 실리콘기판(41)상에 잔존하게 되고 실리콘기판(41)의 일부만이 노출된다.
이때, 기판이 식각되어 트렌치가 형성될 부분과 식각되지 않을 부분이 구분되어 액티브영역(AR)간의 간격이 좁은 필드영역(FR-1)이 자동적으로 얼라인된다.
제6도 (e)를 참조하면, 질화막(43)을 마스크로 하여 노출된 실리콘기판(41)을 HBr/Cl2케미스트리(chemistry)로 RIE 식각한다.
액티브영역(AR)간의 간격이 좁은 필드영역(44-1)에서는 기판의 노출된 부분(41-1)이 식각되어 트렌치(45)가 형성되고, 액티브영역(AR)간의 간격이 넓은 필드영역(FR2)에서는 잔존하는 필드산화막(44-2)의 양측에 노출된 부분(41-2)이 식각되어 홈(groove)(46)가 형성된다.
이때, 트렌치(45)와 홈(46)의 식각 깊이(etch depth)는 소자의 집적도에 따라 절연특성의 규격(specification)에 적합하도록 결정되는데, 본 발명에서는 4000Å로 하였다.
필드산화막(44-1)의 식각에 따라 트렌치의 코너가 라운드형태로 되고 트렌치의 슬로프 형성에 유리하다.
제6도 (f)를 참조하면 트렌치(45)와 홈(46)형성에 따라 노출된 기판을 850℃, H2/O2분위기에서 열산화시켜 130Å 두께의 산화막(47)을 형성한다.
이어서, 기생 필드 트랜지스터(parasitic field transistor)의 펀치 스루 특성을 개선시켜 주기 위하여 채널스톱용 도펀트를 이온 주입한다.
n형 MOSFET 영역일 경우에는 보론(b) 이온을, p형 MOSFET영역일 경우에는 인(P)이온을 이온주입한다.
제6도 (g)를 참조하면, 기판 전면에 걸쳐 LPCVD법으로 도우핑되지 않은 폴리실리콘막(48)을 1500Å 두께로 증착하고, 그 위에 고온산화막(High Temperature Oxide, HTO)(49)을 CVD법으로 2000Å 두께로 균일하게 (conformal) 증착한다.
산화막(49)대신 질화막을 사용할 수도 있다.
좁은 필드영역(FR1)에 형성된 트렌치(46)는 고온산화막(49)에 의해 완전히 채워져 그 표면이 평탄화되고, 넓은 필드영역(FR2)에서는 그 표면이 평탄화되지 않고 함몰 부분(depression)이 형성된다.
제6도 (h)를 참조하면, 고온산화막(49)을 플라즈마 이방성 식각하여 트렌치(46)내부에만 고온산화막(49)을 남겨둔다.
이로써, 트렌치(45) 내부를 제외한 폴리실리콘막(48)이 노출된다.
제6도 (i)를 참조하면, 노출된 폴리실리콘막(48)을 질화막(43)이 노출될때까지 이방성 플라즈마 식각한다.
트렌치(45)와 홈(46)내에만 폴리실리콘막(48)이 남게된다.
제6도 (j)를 참조하면, 1000℃ H2/O2분위기하에서 2차로 필드산화를 실시하여 2500Å 두께의 필드산화막(50)을 형성한다.
이때, 트렌치(45) 내부에 매몰된 고온산화막(49)은 2차 필드산화시 스트레스 버퍼층으로 작용한다.
최종적으로 제4도(k)에서 처럼 핫 인산용액(Hot H3PO4)에 디핑하여 산화 마스크용 질화막(43)을 제거한다.
액티브영역(AR)간의 간격이 좁은 필드영역(FR1)에서는 트렌치(46)에 도우핑되지 않은 폴리실리콘막(48)과 고온산화막(49)이 채워지고, 상면에 필드산화막(50-1)이 덮여진 격리막이 형성되고, 액티브영역(AR)간의 간격이 넓은 필드영역(FR2)에서는 홈(46)에 폴리실리콘막(48)이 채워지고 상면에 필드산화막(50-2)이 덮여진 격리막이 형성된다.
제7도 (a)-(i)는 본 발명의 제1실시예에 따른 반도체 소자의 격리막을 형성하는 또 다른 공정도이다.
제7도에 도시된 격리막 형성공정에서는 산화막과 질화막사이에 스트레스 버퍼층으로서 도우핑되지 않은 폴리실리콘막을 사용하는 것만이 제6도에 도시된 격리막 형성공정과 다르다.
제7도 (a)를 참조하면, 실리콘기판(41)상에 850℃, H2/O2분위기에서 130Å두께의 산화막(42)을 성장시키고, 그위에 LPCVD법으로 500Å 두께의 도우핑되지 않은 폴리실리콘막(51)과 1400Å 두께의 질화막(43)을 순차 증착한다.
이때, 폴리실리콘막(51)은 스트레스 버퍼층으로서 작용한다.
제7도 (b)를 참조하면, 사진식각공정을 수행하여 액티브영역(AR)과 필드영역(FR)을 한정하고, CF4/CF3가스 케미스트리로 RIE 식각하여 필드영역(FR)의 질화막(43)을 제거한다.
이로써, 필드영역의 폴리실리콘막(51)이 노출된다.
다수개의 액티브영역(AR)이 기판(41)상에 한정되고, 액티브영역(AR)들은 서로 다른 간격을 두고 독립적으로 한정된다.
제7도 (c)를 참조하면, 1000℃, H2/O2분위기하에서 1차로 필드산화를 수행하여 필드산화막(44)을 형성한다.
이때, 액티프영역(AR)과 액티브영역(AR)간의 간격이 좁은 경우, 즉, 폭이 0.5㎛ 이하로 좁은 필드영역(FR1)에서는 상대적으로 얇은 두께를 갖는 필드산화막(44-1)이 형성된다.
그리고, 액티브영역(AR)간의 간격이 넓은 경우, 즉 폭이 1.0㎛ 이상으로 넓은 필드영역(FR2)에서는 상대적으로 두꺼운 두께를 갖는 필드산화막(44-2)이 형성된다.
대략적으로, 폭이 0.5㎛ 이하의 필드영역에서는 필드산화막(65-1)이 1800Å의 두께로 성장되고, 폭이 1.0㎛ 이상의 필드영역에서는 필드산화막(65-2)이 2500Å의 두께로 성장된다.
제7도 (d)를 참조하면, BOE에 디핑하여 필드산화막(44)을 2000Å 정도의 두께만큼만 일부 식각한다.
액티브영역(AR)간의 간격이 좁은 필드영역(FR1)에서는 상대적으로 얇은 두께의 필드산화막(44-1)이 모두 제거되어 기판(41)이 전부 노출되고, 액티브영역(AR)간의 간격이 넓은 필드영역(FR2)에서는 상대적으로 두꺼운 두께의 필드산화막(44'-2)이 잔존하여 기판(41)의 일부만이 노출된다.
제7도 (e)를 참조하면 노출된 기판(41-1)을 질화막(43)을 마스크로 식각하여 액티브영역(AR)간의 간격이 좁은 필드영역(FR1)에 트렌치(45)를 형성하고, 또한 잔존하는 필드산화막(44'-2)의 양측 노출된 기판(41-2)을 질화막(43)과 잔존하는 필드산화막(44'-2)을 마스크로 식각하여 액티브영역(AR)간의 간격이 넓은 필드영역(FR2)에 홈(46)을 형성한다.
노출된 기판의 식각시 HBr/Cl2케미스트리로 RIE 식각하고, 식각 깊이는 4000Å이다.
제7도 (f)를 참조하면, 트렌치(45) 및 홈(46)의 내면에 850℃, H2/O2분위기하에서 130Å 두께의 열산화막(47)을 형성한다.
기판 전면에 걸쳐 채널스톱용 도펀트를 이온주입한다.
제7도 (g)를 참조하면, 기판 전면에 걸쳐 LPCVD법으로 도우핑되지 않은 폴리실리콘(48)을 1500Å 두께로 증착하고, 그위에 절연체(49)를 균일하게 (conformal)2000Å 두께로 증착한다.
제7도 (h)를 참조하면, 이방성 플라즈마 식각하여 트렌치(45)내부를 절연체(49)로서 완전히 채워준다.
절연체(49)로서 고온산화막이나 질화막이 사용된다.
제7도 (i)를 참조하면, 도우핑되지 않은 폴리실리콘막(48)을 질화막(43)이 노출될때까지 이방성 플라즈마 식각한다.
제7도 (j)를참조하면, 2차로 H2/O2분위기하에서 필드산화를 수행하여 2500Å 두께를 갖는 필드산화막(50)을 형성한다.
제7도 (k)를 참조하면, 산화마스크용 질화막(43)과 스트레스 버퍼층인 폴리 실리콘막(51)을 제거하여 격리막을 형성한다.
제7도 (c)의 필드 산화공정시 질화막(43)과 산화막(42)사이에 형성된 도우핑되지 않은 폴리실리콘(51)이 산화되어 후속의 필드산화막의 일부 제거 공정시 질화막(43)과 기판(41) 사이의 열산화막(42)을 통한 측면 식각(lateral etch)량을 최소화할 수 있다.
제8도는 본 발명의 제2실시예에 따른 반도체 소자의 격리막 단면 구조도이다.
제2실시예에 따른 반도체 소자의 격리막 구조는 액티브영역(AR)간의 간격이 좁은 필드영역(FR1)에 해당하는 기판(61)에는 트렌치(65)가 형성되고, 이 트렌치(65)의 내면에는 열산화막에는 열산화막(67)이 형성되면 그 내부는 도우핑되지 않은 폴리실리콘막(68)으로 채워지며, 폴리실리콘막(68)으로 채워진 트렌치(65)의 상면에는 필드산화막(69-1)이 덮여있다.
액티브영역(AR)간의 간격이 넓은 필드영역(FR2)에서는 제1실시예와 마찬가지로 홈(66)이 형성되고, 홈(66)의 내면에는 열산화막(67)이 형성되며, 그 내부는 도우핑되지 않은 폴리실리콘막(68)으로 채워지고, 홈(66)의 상면 및 홈(66) 사이의 기판(61)상면에는 필드산화막(69-2)이 덮혀있다.
제9도 (a)-(i)는 본 발명의 제2실시예에 따른 반도체 소자의 격리막 형성 공정도이다.
제2실시예에 따른 제9도 (a)-(f)의 반도체 소자의 격리막 형성공정은 제1실시예에 따른 제6도 (a)-(f)의 공정과 동일하게 진행한다.
제9도 (g)를참조하면, 제9도 (f)와 같이 트렌치(65)와 홈(66)의 내면에 열산화막(67)을 성장시키고 채널스톱용 도펀트를 이온 주입한후, 기판 전면에 걸쳐 LPCVD법으로 도우핑되지 않은 폴리실리콘막(68)을 3000Å 두께로 증착한다.
제2실시예에서는 도우핑되지 않은 폴리실리콘막(68)을 트렌치(65)에 전부 채워지도록 충분히 두껍게 증착하여 트렌치(65)상면을 평탄화시킨다.
제9도 (h)를 참조하면, 상기 도우핑되지 않은 폴리실리콘막(68)을 HBr/Cl2)케미스트리로 RIE법으로 에치백하여 트렌치(65)의 홈(66)의 내면에 폴리실리콘막(68)을 채워준다.
제9도 (i)를 참조하면, 2차로 H2/O2분위기하에서 필드산화를 수행하여 2500Å 두께의 필드산화막(69)을 형성한다.
필드산화막(69)은 좁은 필드영역(FR1)의 트렌치(65)의 상면을 덮고, 넓은 필드영역(FR2)의 홈(46) 및 홈사이의 기판 상면을 덮고있다.
액티브영역(AR)간의 간격이 좁은 필드영역(FR1)에서는 트렌치(65)의 측면과저면에 형성된 열산화막(67), 트렌치(65)의 내부에 채워진 도우핑되지 않은 폴리실리콘막(68) 및 트렌치(65)의 상면을 덮고있는 필드산화막(69-1)으로 이루어진 격리막 구조를 갖는다.
액티브영역(AR)간의 간격이 넓은 필드영역(FR2)에서는 홈(66)의 측면 및 저면에 형성된 열산화막(67), 홈(66)의 내부에 채워진 도우핑되지 않은 폴리실리콘막(68) 및 홈(66)의 상면과 홈(66)사이의 기판(61) 상면에 걸쳐 덮혀있는 필드산화막(69-2)으로 이루어진 격리막 구조를 갖는다.
제10도는 본 발명의 제3실시예에 따른 반도체 소자의 격리막의 단면 구조도이다.
제3실시예에 따른 반도체 소자의 격리막 구조는 액티브영역(AR)간의 간격이 좁은 필드영역(FR1)에 해당하는 기판(81)에 형성된 트렌치(85)가 단일의 필드산화막(89-1)에 의해 채워졌다.
액티브영역(AR)간의 간격이 넓은 필드영역(FR2)에서는 제1 및 제2실시예와 동일한 구조의 격리막이 형성된다.
제11도 (a)-(i)는 본 발명의 제3실시예에는 따른 반도체 소자의 격리막 형성 공정도이다.
제3실시예에 따른 제11도 (A)-(f)의 공정은 제1실시예에 따른 제6도(a)-(f)의 공정과 동일하다.
제11도 (g)를 참조하면, 트렌치(85)와 홈(86)의 내면에 열산화막(87)을 형성하고 펀치스루 특성을 향상시켜 주기위한 채널스톱용 도펀트를 이온주입한 후 기판 전면에 걸쳐 도우핑되지 않은 폴리실리콘막(88)을 LPCVD법으로 2000Å 두께로 증착한다.
액티브영역(AR)간의 간격이 좁은 필드영역(FR1)에서는 트렌치(85)의 측면과 저면에만 도우핑되지 않은 폴리실리콘막(88)이 형성되어 트렌치(85)가 폴리실리콘막(88)에 의해 완전히 채워지지 않는다.
액티브영역(AR)간의 간격이 넓은 필드영역(FR2)에서는 홈(46) 내부에 도우핑되지 않은 폴리실리콘막(88)이 완전히 채워진다.
제11도 (h)를참조하면, 도우핑되지 않은 폴리실리콘막(88)을 RIE법으로 에치백하여 액티브영역(AR)간의 간격이 좁은 필드영역(FR1)에서는 트렌치(85)의 양측벽에 폴리실리콘 측벽(88')을 형성하고, 액티브영역(AR)간의 간격이 넓은 필드영역(FR2)에서는 홈(86) 내부에 도우핑되지 않은 폴리실리콘막(88)이 채워진다.
제11도 (i)를 참조하면, 2차로 필드산화공정을 수행하여 각 필드영역(FR)에 필드산화막(69)을 형성한다.
액티브영역(AR)간의 간격이 좁은 필드영역(FR1)에서는 트렌치(85)내의 폴리실리콘 측벽(88')을 열산화시켜 트렌치(85)가 단일의 필드산화막(69-1)으로 채워진다.
따라서, 액티브영역(AR)간의 간격이 넓은 필드영역(FR2)에서는 격리막으로서 트렌치(85)내에 단일의 필드산화막(69-2)이 형성된다.
상기한 바와 같은 본 발명에 의하면 다음과 같은 효과를 얻을 수 있다.
첫째로, 액티브 영역간의 간격차에 따라 서로 다른 두께의 필드산화막을 형성하고 일정 두께만을 제거하여 실리콘기판을 노출시키며 실리콘기판의 노출된 부분을 자기 정렬적으로 식각하여 줌으로써, 간격이 좁은 곳에서는 트렌치를 형성하여 절연체를 채워주고, 간격이 넓은 곳에서는 가드링 형태의 폭이 좁은 홈을 형성하여 절연체를 채워주고, 홈사이의 기판상에 절연막을 형성하여 격리막을 형성하였다.
따라서, 액티브영역간의 간격차에 영향을 받지않은 격리막을 형성할 수 있으므로 종래의 트렌치 공정의 문제점인 로딩 효과(loading effect) 즉, 액티브 영역간의 간격차에 따른 필링 균일성(filling uniformity) 및 평탄화 문제를 해결할 수 있다.
둘째로, 자기 정합적으로 기판을 식각하여 줌으로써 트렌치와 홈을 형성하기 위한 이방성 습식 식각방식을 배제할 수 있으므로 종래의 트렌치와 로코스를 변용한 격리막 형성 공정보다 단순화하고, 공정의 완성도를 높일 수 있다.
셋째로, 트렌치의 저면과 코너의 라운드 프로파일(round profile)를 트렌치 형성을 위한기판의 식각시 식각 조건에 의해 콘트롤 하지 않고, 필드산화시 생성된 버드빅 및 기판의 라운드를 그대로 트렌치에 전사시켜 콘트롤하여 줌으로써 재현성있는 트렌치의 프로파일을 콘트롤 할 수 있으며, 이에 따라 트렌치의 절연특성을 향상시켜 줄 수 있다.
넷째로, 필드산화막의 두께를 감소시켜 버드 빅의 길이를 감소시키고, 이에 따라 액티브영역의 잠식정도를 감소시켰으며, 액티브 영역간의 간격이 넓은 필드영역에 홈을 형성하여 도우핑되지 않은 폴리실리콘막을 채워줌으로써 기생 필드 트랜지스터의 물리적인 채널길이를 확장시켜줌으로써 펀치스루 특성을 향상시킬 수 있다.
그러므로, 64M 이상의 집적도를 갖는 DRAM 소자를 제조할 수 있다.

Claims (62)

  1. 실리콘기판상에 열산화막과 질화막을 순차 형성하는 공정과, 사진 식각공정을 수행하여 기판을 서로 다른 간격을 두고 떨어져있는 다수개의 액티브영역과 이웃하는 액티브영역사이에 필드영역을 한정하는 공정과, 액티브 영역사이의 질화막을제거하는 공정과, 1차로 필드산화를 하여 액티브영역사이에 액티브 영역간의 간격에 따라 서로 다른 두께를 갖는 다수개의 필드산화막을 형성하는 공정과, 필드산화막중 상대적으로 간격이 좁은 액티브 영역간의 필드산화막은 제거하여 실리콘기판을 노출시키고, 상대적으로 간격이 넓은 액티브영역간의 기판상에는 필드산화막을 잔존시켜 잔존하는 필드산화막사이의 기판을 일부 노출시키는 공정과, 노출된 기판을 식각하여 간격이 좁은 액티브 영역사이에는 다수개의 트렌치를 형성하고 간격이 넓은 액티브영역사이의 필드영역 양측에 다수개의 홈을 형성하는 공정과, 각 트렌치와 홈에 물질층을 채워주는 공정과, 2차로 필드산화하여 각 트렌치의 상면에 제1필드산화막을 형성하고, 각 홈의 상면과 홈사이의 기판상면에 걸쳐 제2필드산화막을 형성하는 공정과, 액티브 영역상에 남아있는 질화막을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  2. 제1항에 있어서, 질화막은 필드산화시 산화마스크로 작용하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  3. 제1항에 있어서, 트렌치와 홈을 형성하는 공정후 열산화 공정을 수행하여 트렌치와 홈의 내면에 열산화막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  4. 제3항에 있어서, 열산화막은 850℃, H2/O2분위기에서 열산화시켜 130Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  5. 제1항에 있어서, 트렌치와 홈에 물질층을 채워주는 공정전에 채널스톱 도펀트(channel stop dopant)를 이온 주입하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  6. 제1항에 있어서, 트렌치와 홈에 채워지는 물질층은 도우핑되지 않은 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  7. 제1항에 있어서, 트렌치와 홈에 채워지는 물질층은 산화막 또는 질화막 중 하나인 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  8. 제1항에 있어서, 트렌치와 홈에 형성하기 위한 노출된 실리콘기판의 식각시 HBr/Cl2케미스트리로 RIE 식각하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  9. 제1항에 있어서, 트렌치를 형성하기 위한 노출된 기판식각시 질화막을 마스크로 하여 자기 정합적으로 식각하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  10. 제8항에 있어서, 홈을 형성하기 위한 노출된 기판식각시 질화막과 잔존하는 필드산화막을 마스크로 하여 자기정합적으로 식각하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  11. 제1항에 있어서, 필드산화막이 식각시 상대적으로 간격이 좁은 액티브 영역간의 필드산화막이 모두 제거될 두께만큼만 BOE에서 식각하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  12. 서로 다른 간격을 두고 떨어져 있는 다수개의 액티브영역과, 이웃하는 액티브 영역 사이에 복수개의 필드영역이 한정된 실리콘기판을 구비한 반도체 소자에 있어서, 액티브영역상에 형성된 열산화막과, 상대적으로 간격이 좁은 액티브영역사이의 기판에 형성된 다수개의 트렌치와, 상대적으로 간격이 넓은 액티브영역사이의 필드영역 양측 기판에 형성된 다수개의 홈과, 각 트렌치 및 홈내부의 저면 및 측면에 형성된 열산화막과, 각 트렌치 및 홈내부에 채워진 물질층과 각 트렌치의 상면에 형성된 다수개의 후막의 제1절연막과, 각 홈의 상면 및 홈사이의 기판 상면에 걸쳐 형성된 다수개의 후막의 제2절연막을 포함하는 것을 특징으로 하는 반도체 소자의 격리막 구조.
  13. 제12항에 있어서, 각 트렌치내에 채워진 물질층은 도우핑되지 않은 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 격리막 구조.
  14. 제12항에 있어서, 각 트렌치내에 채워진 물질층은 산화막(conformal oxide) 또는 질화막중 하나인 것을 특징으로 하는 반도체 소자의 격리막 구조.
  15. 제12항에 있어서, 후막의 절연막은 필드산화막인 것을 특징으로 하는 반도체 소자의 격리막 구조.
  16. 실리콘기판(41)상에 열산화막(42)과 질화막(43)을 순차 형성하는 공정과, 사진 식각 공정을 수행하여 기판(41)을 서로 다른 간격을 두고 떨어져 있는 다수개의 액티브영역(AR)과 이웃하는 액티브영역(AR)사이에 필드영역(FR)을 한정하는 공정과, 액티브영역(AR)사이의 질화막(43)을 제거하는 공정과, 1차로 필드산화를 하여 액티브영역(AR)사이에 액티브영역(AR)간의 간격에 따라 서로 다른 두께를 다수개의 필드산화막(44)을 형성하는 공정과, 필드산화막중 상대적으로 간격이 좁은 액티브영역(AR)간에는 필드산화막(44-1)을 제거하여 실리콘기판(41-1)을 노출시키고, 상대적으로 간격이 넓은 액티브 영역(AR)간의 기판상에는 필드산화막(44'-2)을 잔존시켜 잔존하는 필드산화막(44'-2) 사이의 기판(41-2)을 일부 노출시키는 공정과, 노출된 기판(41-1)(41-2)을 식각하여 간격이 좁은 액티브영역(AR)사이에 다수개의 트렌치(45)를 형성하고 간격이 넓은 액티브영역(AR) 사이에 다수개의 홈(46)을 형성하는 공정과, 기판 전면에 걸쳐 제1물질층(48)과 제2물질층(49)을 증착하는공정과, 제1물질층과 제2물질층을 식각하여 각 트렌치(45)와 홈(46)을 물질층으로 채워주는 공정과, 2차로 필드산화하여 각 트렌치(45)의 상면에 제1필드산화막(50-1)을 형성하고 각 홈의 상면과 홈사이의 기판 상면에 걸쳐 제2필드산화막(50-2)을 형성하는 공정과, 액티브영역(AR)상에 남아있는 질화막(43)을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  17. 제16항에 있어서, 제1물질층(48)으로 도우핑되지 않은 폴리실리콘막을 사용하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  18. 제17항에 있어서, 도우핑되지 않은 폴리실리콘막을 LPCVD법으로 1500Å두께로 증착하여 트렌치(45)의 저면 및 측면에 형성하고, 홈(46)의 내부는 완전히 채워지도록 형성하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  19. 제16항에 있어서, 제2물질층(49)으로 고온산화막 또는 질화막중 하나를 사용하는것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  20. 제19항에 있어서, 제2물질층(49)을 균일하게 CVD법으로 2000Å 두께로 증착하여 트렌치(45)의 내부가 완전히 채워지도록 형성하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  21. 제16항에 있어서, 제1 및 제2물질층(48)(49)를 이방성 식각하여 트렌치(45) 내부를 제1 및 제2물질층으로 채워주고, 홈(46)을 제1물질층으로 채워주는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  22. 제16항에 있어서, 제2물질층(49)는 2차 필드산화시 스트레스 버퍼층으로서 작용하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  23. 제16항에 있어서, 제1필드산화막(50-1)은 제2물질층(49)에 의해 트렌치(46)의 양측 상면에만 형성되는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  24. 제16항에 있어서, 질화막(43)은 필드산화시 산화마스크로서 작용하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  25. 제16항에 있어서, 트렌치(45)와 홈(46)을 형성하는 공정후 열산화공정을 수행하여 트렌치(45)와 홈(46)의 내면에 열산화막(47)을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  26. 제25항에 있어서, 열산화막(47)은 850℃, H2/O2분위기하에서 열산화시켜 130두께로 형성하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  27. 제16항에 있어서, 제1및 제2물질층(48)(49)를 형성하는 공정전에 채널스톱 도펀트를 이온주입하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  28. 제16항에 있어서, 트렌치(45)와 홈(46)을 형성하기 위한 노출된 기판(41-1)(41-2)의 식각시 HBr/Cl2케미스트리로 RIE 식각하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  29. 제28항에 있어서, 트렌치(45)를 형성하기 위한 노출된 기판(41-1)의 식각시 질화막(43)을 마스크로 하여 자기정합적으로 식각하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  30. 제28항에 있어서, 홈(46)을 형성하기 위한 노출된 기판(41-2)의 식각시 질화막(43)과 잔존하는 필드산화막(44'-2)을 마스크로 하여 자기정합적으로 식각하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  31. 제16항에 있어서, 필드산화막(44)의 식각시 상대적으로 간격이 좁은 액티브영역(AR)간의 필드산화막(44-1)이 모두 제거될 정도의 두께만큼만 BOE에서 식각하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  32. 제16항에 있어서, 산화막(42)과 질화막(43)사이에 도우핑되지 않은 폴리실리콘막(51)을 증착하는 공정이 추가되는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  33. 제32항에 있어서, 도우핑되지 않은 폴리실리콘막은 스트레스 버퍼층으로 작용하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  34. 서로 다른 간격을 두고 떨어져 있는 다수개의 액티브 영역(AR)과, 이웃하는 액티브영역(AR)사이에 필드영역(FR)이 한정된 실리콘기판(41)을구비한 반도체소자에 있어서, 액티브영역(AR)상에 형성된 열산화막(42)과, 상대적으로 간격이 좁은 액티브영역(AR)사이의 기판(41)에 형성된 다수개의 트렌치(45)와, 상대적으로 간격이 넓은 액티브영역(AR)사이에 해당하는 필드영역 양측기판(41)에 형성된 다수개의 홈(46)과, 각 트렌치(45) 및 홈(46)의 저면 및 측면에 형성된 열산화막(47)과, 각 트렌치의 저면 및 측면의 열산화막상에 형성되고, 각 홈내부에 채워진 제1물질층(48)과, 각 트렌치의 내부에 채워진 제2물질층(49)과, 각 트렌치(45)의 상면에 형성된 다수개의 후막의 제1절연막(50-1)과, 각 홈(46)의 상면 및 홈(46)사이의 기판(41)상면에 걸쳐 형성된 다수개의 후막의 절연막(50-2)을 포함하는 것으로 특징으로 하는 반도체 소자의 격리막 구조.
  35. 제34항에 있어서, 각 홈(46)내에 채워진 제1물질층(48)은 도우핑 되지 않은 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 격리막 구조.
  36. 제34항에 있어서, 각 트렌치(45)내에 채워진 제2물질층(49)은 균일한(conformal) 산화막 또는 산화막중 하나인 것을 특징으로 하는 반도체 소자의 격리막구조.
  37. 제34항에 있어서, 후막의 절연막(50-1)(50-2)은 필드산화막인 것을 특징으로 하는 반도체 소자의 격리막 구조.
  38. 실리콘기판(61)상에 열산화막(62)과 질화막(63)을 순차 형성하는 공정과, 사진 식각공정을 수행하여 기판(61)을 서로 다른 간격을 두고 떨어져 있는 다수개의 액티브영역(AR)과 이웃하는티브영역(AR)사이에 필드영역을 한정하는 공정과, 액티브영역(AR)사이의 질화막(63)을 제거하는 공정과, 1차로 필드산화를 하여 액티브영역(AR)사이에 액티브영역(AR)간의 간격에 따라 서로 다른 두께를 갖는 다수개의 필드산화막(64)을 형성하는 공정과, 필드산화막(64)중 상대적으로 간격이 좁은 액티브영역(AR)간의 필드산화막(64-1)은 모두 제거하여 실리콘기판(61)을 노출시키고, 상대적으로 격이 넓은 액티브영역(AR)간의 기판(61)상에 필드산화막(64-2)을 잔존시켜 잔존하는 필드 산화막(64'-2)사이의 기판(61)을 일부 노출시키는 공정과 노출된 기판(61-1)(61-2)을 식각하여 간격이 좁은 액티브영역(AR)사이에 다수개의 트렌치(65)를 형성하고 간격이 넓은 액티브영역사이의 필드영역(FR) 양측에 다수개의 홈(46)을 형성하는 공정과, 기판 전면에 걸쳐 각 트렌치(65)와 홈(66)을 완전히 채워줄 수 있도록 물질층(68)을 두껍게 증착하는 공정과, 물질층(68)을 이방성 식각하여 각 트렌치(65)와 홈(66)에 물질층(68)을 두껍게 채우주는 공정과, 2차로 필드산화하여 각 트렌치(65)의 상면에 제1필드산화막(69-1)을 형성하고 각 홈(66)의 상면과 홈(66)사이의 기판 상면에 걸쳐 제2필드산화막(69-2)을 형성하는 공정과, 액티브영역(AR)상에 남아있는 질화막(63)을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 소자가 격리막 형성방법.
  39. 제38항에 있어서, 질화막(63)은 필드산화시 산화마스크로 작용하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  40. 제38항에 있어서, 트렌치(65)와 홈(66) 형성 공정후 열산화공정을 수행하여 트렌치(65)와 홈(66)의 내면에 열산화(67)을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  41. 제40항에 있어서, 열산화막(67)은 850℃, H2/O2분위기하에서 열산화시켜 130Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  42. 제38항에 있어서, 물질층(68)의 증착 공정전에 채널스톱 도펀츠를 이온주입하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  43. 제38항에 있어서, 물질층(68)은 도우핑되지 않은 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  44. 제38항에 있어서, 트렌치(65)와 홈(66)을 형성하기 위한 노출된 기판(61-1)(61-2)의 식각시 HBr/Cl2케미스트리로 RIE 식각하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  45. 제44항에 있어서, 트렌치(65)를 형성하기 위한 노출된 기판(61-2)의 식각시 질화막(63)의 마스크로 하여 자기정합적으로 식각하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  46. 제44항에 있어서, 홈(66)을 형성하기 위한 노출된 기판(61-1)의 식각시질화막(63)과 잔존하는 필드산화막(64'-2)을 마스크로 하여 자기정합적으로 식각하는 반도체 소자의 격리막 형성방법.
  47. 제38항에 있어서, 필드산화막((64)의 식각시 상대적으로 간격이 좁은 액티브 영역(AR)간의 필드산화막(64-1)이 모두 제거될 정도의 두께만큼 BOE에서 식각하는것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  48. 실리콘기판(81)상에 열산화막(82)과 질화막(83)을 순차 형성하는 공정과, 사진 식각공정을 수행하여 기판(81)을 서로 다른 간격을 두고 떨어져 있는 다수개의 액티브영역(AR)과 이웃하는 액티브영역(AR)사이에 필드영역을 한정하는 공정과, 액티브영역(AR)사이의 질화막(83)을 제거하는 공정과, 1차로 필드산화를 하여 액티브영역(AR)사이에 액티브영역(AR)간의 간격에 따라 서로 다른 두께를 갖는 다수개의 필드산화막(84)을 형성하는 공정과, 필드산화막(84)중 상대적으로 간격이 좁은 액티브영역(AR)간의 필드산화막(84-1)은 모두 제거하여 실리콘기판(81)을 노출시키고, 상대적으로 간격이 넓은 액티브영역(AR)간의 기판(81)상에는 필드산화만(84-2)을 잔존시켜 잔존하는 필드산화막(84'-2)사이의 기판(81)을 일부 노출시키는 공정과, 노출된 기판(81-1)(81-2)을 식각하여 간격이 좁은 액티브영역(AR)사이에 다수개의 트렌치(85)를 형성하고 간격이 넓은 액티브영역사이의 필드영역(FR) 양측에 다수개의 홈(86)을 형성하는 공정과, 기판 전면에 걸쳐 각 트렌치(85)와 홈(86)을 완전히 채워줄 수 있도록 물질층(88)을 두껍게 증착하는 공정과, 절연체(88)를 이방성 식각하여 각 트렌치(85)와 홈(86)에 물질층(88)을 두껍게 채워주는 공정과, 2차로 필드산화하여 각 트렌치(85)의 상면에 제1필드산화막(89-1)을 형성하고 각 홈(86)의 상면과 홈(86)사이의 기판 상면에 걸쳐 제2필드산화막(89-2)을 형성하는 공정과, 액티브영역(AR)상에 남아있는 질화막(83)을 제거하는 공정을 포함하는것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  49. 제48항에 있어서, 질화막(83)은 필드산화시 산화마스크로 작용하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  50. 제48항에 있어서, 트렌치(85)와 홈(86) 형성 공정후 열산화공정을 수행하여 트렌치(85)와 홈(86)의 내면에 열산화막(87)을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  51. 제50항에 있어서, 열산화막(87)은 850℃, H2/O2분위기하에서 열산화시켜 130Å두께로 형성하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  52. 제48항에 있어서, 물질층(88)의 증착 공정전에 채널스톱 도펀츠를 이온 주입하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  53. 제48항에 있어서, 물질층(88)은 도우핑되지 않은 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  54. 제48항에 있어서, 트렌치(85)와 홈(86)을 형성하기 위한 노출된 기판(81-1)(81-2)의 식각시 HBr/Cl2케미스트리로 RIE 식각하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  55. 제54항에 있어서, 트렌치(85)를 형성하기 위한 노출된 기판(81-2)의 식각시 질화막(83)을 마스크로 하여 자기정합적으로 식각하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  56. 제55항에 있어서, 홈(86)을 형성하기 위한 노출된 기판(81-1)의 식각시 질화막(83)과 잔존하는 필드산화막(84'-2)을 마스크로 하여 자기정합적으로 식각하는 반도체 소자의 격리막 형성방법.
  57. 제48항에 있어서, 필드산화막(84)의 식각시 상대적으로 간격이 좁은 액티브 영역(AR)간의 필드산화막(84-1)이 모두 제거될 정도의 두께만큼 BOE에서 식각하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  58. 제48항에 있어서, 제1필드산화막(89-1)은 측벽이 산화되어 형성되는 것을 특징으로 하는 반도체 소자 격리막 형성방법.
  59. 제48항에 있어서, 트렌치의 상면코너는 필드산화막(44)의 측면식각에 의해 라운트 형태를 갖는 것을 특징으로 하는 반도체 소자 격리막 형성방법.
  60. 서로 다른 간격을 두고 떨어져 있는 다수개의 액티브 영역(AR)과,이웃하는 액티브영역(AR)사이에 필드영역(FR)이 한정된 실리콘기판(81)을 구비한 반도체소자에 있어서, 액티브영역(AR)상에 형성된 열산화막(82)과, 상대적으로 간격이 좁은 액티브영역(AR)사이의 기판(81)에 형성된 다수개의 트렌치(85)와, 상대적으로 간격이 넓은 액티브영역(AR)사이에 해당하는 필드영역 양측기판(81)에 형성된 다수개의 홈(86)과, 홈(86)의 저면 및 측면에 형성된 열산화막(87)과, 각 홈(86) 내부에 채워진 물질층(88)과, 각 트렌치(85)내에 채워져 상면을 덮고 있는 다수개의 후막의 제1절연막(89-1)과, 각 홈(86)의 상면 및 홈(86)사이의 기판(81)상면에 걸쳐 형성된 다수개의 후막의 제2절연막(89-2)을 포함하는 것을 특징으로 하는 반도체 소자의 격리막 구조.
  61. 제60항에 있어서, 각 홈(86)내에 채워진 물질층(88)은 도우핑되지 않은 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 격리막 구조.
  62. 제60항에 있어서, 후막의 절연막(89-1)(89-2)은 필드산화막인 것을 특징으로 하는 반도체 소자의 격리만 구조.
KR1019940013625A 1994-06-16 1994-06-16 반도체 소자의 격리막 구조 및 형성방법 KR0156115B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019940013625A KR0156115B1 (ko) 1994-06-16 1994-06-16 반도체 소자의 격리막 구조 및 형성방법
JP7163099A JP3000337B2 (ja) 1994-06-16 1995-06-07 半導体素子の分離膜の形成方法
US08/633,002 US5646052A (en) 1994-06-16 1996-04-16 Isolation region structure of semiconductor device and method for making

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940013625A KR0156115B1 (ko) 1994-06-16 1994-06-16 반도체 소자의 격리막 구조 및 형성방법

Publications (2)

Publication Number Publication Date
KR960002737A KR960002737A (ko) 1996-01-26
KR0156115B1 true KR0156115B1 (ko) 1998-12-01

Family

ID=19385438

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940013625A KR0156115B1 (ko) 1994-06-16 1994-06-16 반도체 소자의 격리막 구조 및 형성방법

Country Status (3)

Country Link
US (1) US5646052A (ko)
JP (1) JP3000337B2 (ko)
KR (1) KR0156115B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7439183B2 (en) 2004-08-27 2008-10-21 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device, and a semiconductor substrate
KR100873355B1 (ko) * 2002-07-04 2008-12-10 매그나칩 반도체 유한회사 반도체 소자의 소자분리막 형성방법

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09298195A (ja) * 1996-05-08 1997-11-18 Mitsubishi Electric Corp 半導体装置及びその製造方法
WO1998008252A1 (en) * 1996-08-22 1998-02-26 Advanced Micro Devices, Inc. Method for differential fieldox growth
KR100230745B1 (ko) * 1996-11-27 1999-11-15 김영환 반도체 디바이스의 소자 분리막 형성 방법(Method for isolating semiconductor device)
US5910018A (en) * 1997-02-24 1999-06-08 Winbond Electronics Corporation Trench edge rounding method and structure for trench isolation
JPH10303291A (ja) * 1997-04-25 1998-11-13 Nippon Steel Corp 半導体装置及びその製造方法
US6440819B1 (en) 1998-03-03 2002-08-27 Advanced Micro Devices, Inc. Method for differential trenching in conjunction with differential fieldox growth
US6175147B1 (en) * 1998-05-14 2001-01-16 Micron Technology Inc. Device isolation for semiconductor devices
US6097069A (en) * 1998-06-22 2000-08-01 International Business Machines Corporation Method and structure for increasing the threshold voltage of a corner device
US5998848A (en) * 1998-09-18 1999-12-07 International Business Machines Corporation Depleted poly-silicon edged MOSFET structure and method
DE19918671B4 (de) 1999-04-23 2006-03-02 Giesecke & Devrient Gmbh Vertikal integrierbare Schaltung und Verfahren zu ihrer Herstellung
US6221736B1 (en) * 1999-12-09 2001-04-24 United Semiconductor Corp. Fabrication method for a shallow trench isolation structure
KR100381850B1 (ko) * 2000-08-29 2003-04-26 삼성전자주식회사 트렌치 소자 분리형 반도체 장치 및 그 형성방법
US6521518B1 (en) * 2001-09-04 2003-02-18 Macronix International Co., Ltd. Method of eliminating weakness caused by high density plasma dielectric layer
KR20020000740A (ko) * 2001-09-24 2002-01-05 서종원 생약제와 곡물을 이용한 식욕항진성 생약제 조성물의제조방법 및 그 조성물
US6534834B1 (en) * 2001-12-19 2003-03-18 Agere Systems, Inc. Polysilicon bounded snapback device
US7687370B2 (en) * 2006-01-27 2010-03-30 Freescale Semiconductor, Inc. Method of forming a semiconductor isolation trench
US8461661B2 (en) * 2009-04-06 2013-06-11 Polar Semiconductor, Inc. Locos nitride capping of deep trench polysilicon fill
JP5659523B2 (ja) * 2010-03-19 2015-01-28 富士通セミコンダクター株式会社 半導体装置
CN102142377B (zh) * 2011-01-30 2013-04-17 福建福顺微电子有限公司 一种功率mos器件硅沟槽制作方法
CN109326595B (zh) * 2017-07-31 2021-03-09 联华电子股份有限公司 半导体元件及其制作方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5935445A (ja) * 1982-08-24 1984-02-27 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の製造方法
JPS6054453A (ja) * 1983-09-05 1985-03-28 Oki Electric Ind Co Ltd 半導体集積回路装置の製造方法
JPH0834241B2 (ja) * 1983-09-14 1996-03-29 沖電気工業株式会社 半導体集積回路装置の製造方法
JPS60241231A (ja) * 1984-05-15 1985-11-30 Nippon Telegr & Teleph Corp <Ntt> 半導体集積回路装置の製法
FR2566179B1 (fr) * 1984-06-14 1986-08-22 Commissariat Energie Atomique Procede d'autopositionnement d'un oxyde de champ localise par rapport a une tranchee d'isolement
US4561172A (en) * 1984-06-15 1985-12-31 Texas Instruments Incorporated Integrated circuit fabrication method utilizing selective etching and oxidation to form isolation regions
JPS6167932A (ja) * 1984-09-12 1986-04-08 Oki Electric Ind Co Ltd 半導体集積回路装置の製造方法
IT1200725B (it) * 1985-08-28 1989-01-27 Sgs Microelettronica Spa Struttura di isolamento in dispositivi mos e procedimento di preparazione della stessa
JPS62217629A (ja) * 1986-03-19 1987-09-25 Fujitsu Ltd 半導体装置
US4892614A (en) * 1986-07-07 1990-01-09 Texas Instruments Incorporated Integrated circuit isolation process
JPS6358851A (ja) * 1986-08-29 1988-03-14 Oki Electric Ind Co Ltd 半導体集積回路装置の製造方法
JPH01295438A (ja) * 1988-05-24 1989-11-29 Matsushita Electric Ind Co Ltd 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100873355B1 (ko) * 2002-07-04 2008-12-10 매그나칩 반도체 유한회사 반도체 소자의 소자분리막 형성방법
US7439183B2 (en) 2004-08-27 2008-10-21 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device, and a semiconductor substrate

Also Published As

Publication number Publication date
JPH08172087A (ja) 1996-07-02
US5646052A (en) 1997-07-08
JP3000337B2 (ja) 2000-01-17
KR960002737A (ko) 1996-01-26

Similar Documents

Publication Publication Date Title
KR0156115B1 (ko) 반도체 소자의 격리막 구조 및 형성방법
US6069058A (en) Shallow trench isolation for semiconductor devices
US5445989A (en) Method of forming device isolation regions
EP1213757B1 (en) Integrated circuits having adjacent p-type doped regions having shallow trench isolation structures without liner layers therebetween and methods of forming same
US4509249A (en) Method for fabricating isolation region in semiconductor devices
US6174785B1 (en) Method of forming trench isolation region for semiconductor device
KR100354597B1 (ko) 디보트 없는 격리 소자 형성 방법
KR930011458B1 (ko) 반도체장치의 필드산화막 형성방법
WO1997041596A1 (en) Nitrogenated trench liner for improved shallow trench isolation
JPS6340337A (ja) 集積回路分離法
US6004864A (en) Ion implant method for forming trench isolation for integrated circuit devices
US5432118A (en) Process for forming field isolation
US5563091A (en) Method for isolating semiconductor elements
US6544861B2 (en) Method for forming isolation trench
US5374584A (en) Method for isolating elements in a semiconductor chip
KR960014452B1 (ko) 반도체 소자분리 방법
KR100950749B1 (ko) 반도체소자의 소자분리막 형성방법
KR100317041B1 (ko) 반도체 장치의 트렌치 격리 형성 방법
JPH08125010A (ja) 半導体装置の隔離構造とその製造方法
USRE34400E (en) Method for fabricating isolation region in semiconductor devices
KR100242526B1 (ko) 반도체장치의 소자격리방법
KR20000015466A (ko) 트렌치 격리의 제조 방법
KR100419754B1 (ko) 반도체소자의 소자분리막 형성방법
KR100446279B1 (ko) 반도체장치의 트랜치 식각방법
KR970011138B1 (ko) 모스 트랜지스터의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120625

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee