KR880000975B1 - 반도체 장치의 기판구조 및 그 제조방법 - Google Patents

반도체 장치의 기판구조 및 그 제조방법 Download PDF

Info

Publication number
KR880000975B1
KR880000975B1 KR1019830003959A KR830003959A KR880000975B1 KR 880000975 B1 KR880000975 B1 KR 880000975B1 KR 1019830003959 A KR1019830003959 A KR 1019830003959A KR 830003959 A KR830003959 A KR 830003959A KR 880000975 B1 KR880000975 B1 KR 880000975B1
Authority
KR
South Korea
Prior art keywords
film
region
substrate
silicon
silicon nitride
Prior art date
Application number
KR1019830003959A
Other languages
English (en)
Other versions
KR840005918A (ko
Inventor
가즈히도 사꾸마
요시노부 아리다
노부요시 아와야
마사아끼 사또우
Original Assignee
니혼덴싱뎅와 가부시끼가이샤
신또 히사시
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP57145471A external-priority patent/JPS5935445A/ja
Priority claimed from JP58152482A external-priority patent/JPS6045037A/ja
Application filed by 니혼덴싱뎅와 가부시끼가이샤, 신또 히사시 filed Critical 니혼덴싱뎅와 가부시끼가이샤
Publication of KR840005918A publication Critical patent/KR840005918A/ko
Application granted granted Critical
Publication of KR880000975B1 publication Critical patent/KR880000975B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Element Separation (AREA)

Abstract

내용 없음.

Description

반도체 장치의 기판구조 및 그 제조방법
제 1a도 내지 제 1g도는 본 발명에 의한 반도체 장치의 기판구조 및 그 제조방법의 한 실시예를 나타내는 공정도.
제 2 도는 본 발명의 방법을 사용함에 의하여 형성되는 홈의 깊이와 브레이크 다은 전압(break down voltage)과의 관계를 나타낸는 특성도.
제 3a도 내지 제 3c도는 본 발명의 제 1 변형례를 나타내는 공정도.
제 4a도 내지 제 4g도는 본 발명의 제 2 변형례를 나타내는 공정도.
제 5 도는 제 4a도 내지 제 4g도에 도시된 방법을 사용하여 만들어진 반도체장치의 일례를 나타내는 종단면도.
제 6a도 내지 제 6c도는 본 발명의 제 3 변형체를 나타내는 공정도.
제 7a도, 제 7b도는 본 발명의 제 4 변형례를 나타내는 공정도.
제 8도, 제 9도는 제 7a도, 제7b도에 나타내는 방법을 사용하여 만들어진 반도체장치의 일례를 나타내는 종단면도.
제 10도, 제 11도는 본 발명의 제 5, 제6 변형례를 나타내는 공정도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 실리콘 기판 15 : 광차단층
16 : 질화실리콘층 17 : 실리콘 산화막
20 : 소자분리영역 21 : 질화실리콘막
23 : 피일드산화막 24 : 소자분리영역
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 다수의 반도체 소자르 한개의 반도체기판에 조립하여 집어넣은 집적회로 반도체장치의 기판구조 및 그 제조방법에 관한 것이다. 종래에는 집적회로의 소자간의 절연분리시키는 방법으로 소자의 주변을 선택적으로 열산화시키는 선택산화법이 실용화되어 있고, 또한 소자주위에 홈(溝 ; trench)을 형성시켜 이것에 유전체를 채워넣는 방법도 여러가지 종류가 고안되어 있다. 이중에서 선택산화에 의한 방법에 따르면, 예컨데 바이폴라 LSI 공정인 경우 에피택셜(epitaxial)층을 완전히 산화막으로 분리시킬 필요가 있는데, 이렇게 하면 장시간의 열산화로 인한 불순물의 재분포가 소자성능을 열화시킨다. 또 선택산화시에 새의 부리형상(birdbeak)과 새의 머리형상(birdhead)이 형성되어 집적회로의 고집적활르 방해하게 된다.
한편, 소자간의 절연분리시키기 위하여 홈을 형성시키고, 이 홈에 유전체를 채워놓는 방법이 제안되어 있는데, 이 방법으로는 일정한 폭의 좁은 분리 영역밖에 형성시키지 못하며, 배선을 위한 두꺼운 피일드 산화영역의 분리홈에 직접 접한 구조의 반도체 장치용 기판은 제안되지 않았다. 만약 종래의 분리홈에 인접시켜 두꺼운 피일드 산화영역을 제조하는 것을 생각해 보아도 새로이 사진평판공정(photolithographic process)을 행하여할 필요가 있어서, 공정이 복잡해지는 결점이 있는 이외에 여유도를 고려해 보면, 피일드 산화영역 형성시에 상기한 버드비크과 버드헤드가 전혀없는 피일드 산화영역을 홈이 직접 인접하여 형성시킬 수 없기 때문에 홈과 피일드 산화영역과의 사이에 단차(段差)가 생겨버려 표면이 고른 기판을 만들수 없게 되고, 약간의 버드비크등이 남아 버티므로 집적도를 높히기 어려운 결점이 있었다.
또한 종래의 홈분리에서는 홈의 패턴을 통상의 노광기술로 형성시키기 때문에 노광기숭의 한계 이하의 칫수로 홈의 폭을 실현할 수 없으므로, 이점에서도 집적도의 향상에 한계가 있었다. 또한 종래의 홈분리에서 홈의 폭을 넓게 한 경우에는 홈이 유전체에 의해서 완전히 채워지지 않으며, 표면이 고르게 되지 않는다는 등의 결점도 있었다.
본 발명의 주 목적은 소자분리특성을 개선하여 종래의 것보다 높은 집적도의 집적회로를 얻을 수있는 반도체장치의 기판구조 및 그 제조방법을 제공하는데 있다. 또 발명의 다른 목적은 두꺼운 피일드 산화영역을 갖고 있는 반도체 기판의 제조공정을 간략화할 수 있는 반도체장치의 기판고조의 제조방법을 제공하는데 있다. 또 본 발명의 다른 목적은 내환경특성(耐環境特性)이 강한 반도체장치의 기판구조 및 그 제조방법을 제공하는데 있다. 또 본 발명의 다른 목적은 분리홈 및 피일드 산화영역에 의한 응력에 기인하는 소자영역중의 결함이 없는 반도체장치의 기판구조 및 그 제조방법을 제공하는데 있다.
본 발명은 이와 같은 목적을 달성하기 위하여 홈형성의 분리법과 선택산화의 분리법에서 각각 장점을 취하되, 양분리법에서 결점을 제거하기 위하여 자기정합(self align)으로 홈형성과 피일드산화를 행하는 것을 특징으로 한것이다.
이러한 본 발명의 한 실시형태에 의하면, 실리콘 기판위에 선택적으로 형성된 소자영역과 이에 인접하여 형성된 두꺼운 피일드 산화영역, 소자영역과 피일드 산화영역과의 사이에 형성된 상기 피일드 산화영역에 직접 접하는 소자분리영역을 구비하고 있되, 상기 소자분리 영역은 실리콘 기판에 형성된 비교적 폭이 좁으며 깊은 홈과 이 홈의 내벽에 연하여 형성된 최소한도의 산화실리콘 절연막 및 이 산화실리콘 절연막상에 형성된 질화(窒化)실리콘 절연막에 의해 구성되어, 상기 실리콘 기판상의 소자영역과 소자분리영역 및 피일드 산화영역의 표면이 실질적으로 평탕하게 형성된 반도체장치의 기판구조를 얻게 된다. 또 본 발명은 상기한 반도체장치의 가판구조를 얻기 위한 제조공정을 제공하여 기판상의 소자영역과, 분리영역 및 피일드산화막 표면이 실질적으로 평탄하게 형성되는 반도체장치의 기판구조를 얻도록 되어 있다.
제1a도 내지 제 1g도는 본 발명에 의한 반도체장치의 기판구조 제조방법의 한 실시예를 나타낸 것인바, 먼저 제 1a도에 있어서는 공지의 방법에 의해 실리콘기판(11)위에 예를 들면, 두께 50nm의 열산화실리콘(SiO2) 막(12)이 형성되고, 이 막(12)위에 두께 약 150nm 의 질화실리콘(SibN4) 막(13)이 CVD법에 의해 형성되며, 이 막13의 두께 600nm의 산화 실리콘막(14)이 CVD법등에 의해 형성된다. 이어서 막(14)에 광차단층(15 ; photoresist)을 소정의 패턴으로 퇴적시키고 이것을 마스크로 하여 반응성 부식법으로 실러콘기판(11)의 표면까지 막(14)(13)(12)을 순차적으로 부식시켜서 제 1a도에 도시한 소자간 분리패턴을 형성시킨다.
제 1b도는 제 1a도의 상태에 있어서 광차단층(15)을 제거하여 예를 들면 감압 CVD 법으로 질화실리콘층(16')(예를 들면 두께 300nm)을 전표면에 형성시킨 것을 나타낸 것이다.
제 1c도에 있어서, 16은 제 1b도에 있어서의 감압 CVD 질화실리콘층(16')을 예컨대 CF4가스를 사용한 반응성 이온부식법을 기판(11)이 노출될때까지 막의 두께에 알맞게 부식시켜서된 질화실리콘영역을 나타낸 것이다. 여기서는 반응성 이온부식법을 사용하기 때문에 질화실리콘층(16')의 수평방향 평탄부가 제거되며, 소자간 분리패턴의 벽쪽에 연해있는 수직부분만이 층(16)으로서 남게된다. 이 패턴의 끝부분에 형성된 질화실리콘층(16)의 폭은 질화실리콘(16')의 막두께와 거의 같은 정도(예를 들면 두께 300nm정도)로 된다.
실제로는 질화실리콘층(16')의 막두께를 마꾸어 100nm-500nm의 범위로 한다. 이 상태에서 열산화를 실시하면 실리콘산화막(17) (예를 들면 두께 300nm)이 형성된다. 이 산화막(17)은 실리콘기판 부식때의 마스크재료로서의 역할을 한다. 제 1d도는 상기 질화실리콘층(16)을 인산같은 것으로 습식부식시켜 제거한 후, 예를 들면 SiCl4가스를 사용한 반응성 이온부식법으로 실리콘기판(11)을 약 3㎛정도까지 부식시켜 홈(11a)을 형성시킨 것을 나타낸 것이다. 이때 형성되는 홈(11a)의 깊이는 이 부분의 소자분리에 요구되는 소자간 내압(耐壓)과 관련되어 정해지는 바, 제 2 도는 그 관계를 나타내고 있다. 이 특성을 얻는데 있어서 사용된 실리콘기판은 P-형 실리콘기판에 N+층을 피복하고 그위에 N층에 에피택셜성장시켜서 된 것이다.
또한 홈(11a)을형성시킨 후 홈(11a)의 바닥에 이온 주입등에 의해 찬넬캇트영역(channel cut region)을 형성시키는 공정을 부가해도 좋다.
다음에는 제1e도 처럼 실리콘기판(11)상의 산화막(17)을 부식법으로 제거하고, 그 산화막(17)아래의 실리콘기판(11)을 나중에 형성시키는 피일드산화막의 약 1/2정도를 부식시킨후, 열산화실리콘막(20')(예를들면 200nm)과 산화막(17')및, 예를 들면 감압CVD법으로 형성시킨 질화실리콘막(21')(예를 들면 두께 200nm)을 형성시킨다. 다음에는 제1f도처럼 상기 질화실리콘막(21')을 반응성 이온부식법으로 부식시키고, 막(17')을 습식부식시킨다.
다음에는 제1g도처럼 실리콘기판(11)을 선택산화시켜 피일드산화막(23)을 형성시킨다. 이 경우 피일드산화막(23)은 알려진데로 실리콘기판(11)의 표면은 물론 기판(11)내에도 산화가 진행하여 걸과적으로 제1g도에 나타냈듯이 산화된다. 이때 질화실리콘막(21)에 의해 횡방향으로 산화가 진행되는 것은 방지된다. 따라서 이 질화실리콘막(21)에 의해 버드비크가 생기지 않게 되며, 분리홈에 직접 접한 두꺼운 피일드산화막(23)을 구비한 기판을 얻을 수 있다. 그리고 피일드산화영역(23)이 되는 부분의 기판(11)은 산화시의 막두께 증가분을 예상하여 미리 부식되어져 있으므로 피일드산화영역(23)과 분리홈(11a) 및 소자영역의 상면은 거의 고른구조가 된다. 소자분리영역(24)은 그 후에 잘화실리콘(13)을 부식시켜서 남은 질화실리콘막(21)을 나타낸다. 이러하여 피일드산화막(23)과 소자분리영역(20)(24)이 형성되면서 선택적으로 소자영역(P)이 형성되게 된다. 한편, 제 1c도의 공정에서 실리콘산화막(17)을 형성시키는 경우에 두꺼운 질화실리콘영역(16)을 마스크로 하여 900℃에서 습식산화에 의해 두께 0.75㎛이상의 막(17)을 형성시키면 실리콘기판(11)에 결정결함이 생기는 경우가 있다. 이 경우의 완화조치로서 제 3 도에 보여지는 방법이 사용된다.
제 1a도의 구조를 얻은후에 광차단막(15)을 제거하여 생기는 표면에 질화실리콘막(29)을 형성시키고, 더욱이 그위에 폴리실리콘층(30)을 형성시켜 제 3a도의 구조를 얻는다. 제 3a도에 있어서 25는 실리콘기판, 26은 열산화실리콘막, 27은 예를 들면 CVD법으로 형성된 질화실리콘막, 28은 예를 들면 CVD법으로서 형성된 산화실리콘막을 나타낸다. 상기 질화실리콘막(29)은 500Å이하에서 예를 들면 감압 CVD법으로서 형성시킨 질화실리콘으로 이루어져 있다. 한편, 30은 예를 들면 감압 CVD법으로서 형성된 폴리실리콘층을 나타낸다. 이 29 및 30에 해당되는 막을 제 1c도에 있어서 두꺼운 질화실리콘영역(16')대신으로 사용하면 산화실리콘막(33)형성시에 얇은 질화실리콘막(32)을 사용하게 되므로 실리콘기판(25)내의 결정결함의 발생을 막을 수 있다.
이 경우 막(30)으로서는 폴리실리콘 대신에 스텝 커버리지(step coverage)에 뛰어난 막이면 다른 것으로 대신할 수 있다. 예를 들면 CVD 산화실리콘막, 스파타 A1등의 금속막, 광차단막과 같은 고분자 재료막등을 사용할 수가 있다. 제 3b도의 폴리실리콘(30)을 반응성 이온부식법으로 막두께에 상당하는 부분을 부식시켜서 남은 부위를 나타낸 것이다. 다음에는 제 3c도처럼 노출된 질화실리콘막(29)을 반응성 이온부식법으로 제거하여 폴리실리콘(31)으로 쌓여있는 부분(32)을 남긴 후 폴리실리콘(31)을 부식법으로 제거하고 질화실리콘막(32)을 마스크로 하여 열산화시킨 열산화실리콘막(33)이 형성된다. 여기서는 폴리실리콘(31)을 제거하기 전에 열산화실리콘막(33)을 먼저 형성시킨 후, 폴리실리콘(31)을 제거해도 좋다. 또 질화실리콘막(32)은 선택산화마스크이면 좋으며, 또한 프라즈마산화, 양극산화에 의해 산화막을 형성시키는 경우는 상기의 질화실리콘막(32) 대신에 알루미나막을 사용할 수 있다.
상술한 예에서는 질화실리콘막(29)와 폴리실리콘(30)사이에 산화실리콘막을 배치해도 좋다. 한편, 미세한 패턴 형성으로 0.5㎛이하의 제조가 가능한 경우에는 이상 설명해온 2㎛이상의 깊은 홈 및 1㎛ 이상의 두꺼운 피일드산화막의 형성 이외의 제 4도에 나타내듯이 1㎛이하의 얇은 홈의 분리를 동시에 형성시키는 것이 가능하다. 다음으로 이에 대하여 설명한다.
제 4a도에 있어서는 실리콘기관(34)상에 열산화실리콘막(35)과 질화실리콘막(36),CVD 산화실리콘막(37)을 차례로 형성시키고 이들 위에 광차단층을 형성시켜서 공지의 방법으로 상기 막을 부분적으로 부식제거하여 폭이 0.5㎛인 홈(A)와 단부(段部 ; B)를 형성시킨다. 그리고 이후 또한 제 4a도처럼 약 30-50nm의 질화실리콘막(39)과 500nm의 폴리실리콘(40')을 순차적으로 피복한다. 이 공정에서는 소자영역이 되는 실리콘기판(34)의 표면상의 열산화실리콘막(35)과 질화실리콘막(36) 및 산화실리콘막(37)의 두께 H는 형성시켜야할 홈의 폭 W보다 크게 해야될 필요가 있다. 이어서 제 4b도에 나타냈듯이 건식부식법으로 상부면의 폴리실리콘(40')을 제거하여 폴리실리콘(40)을 패턴끝에만 남긴 상태로 한다. 다음으로 제4c도에 나타냈듯이 폴리실리콘(40)을 마스크로하여 노출된 질화실리콘막(39)을 부식시키고, 이어서 제4d도에 나타냈듯이 습식부식법으로 폴리실리콘(40)의 두께방향에 해당되는 부분을 부식시켜서 얕은 홈(A)을 형성하는 표면에만 폴리실리콘(51)을 남긴다. 다음으로 제4e도에 나타냈듯이 소자영역과 소자간 분리영역 이외의 영역을 산화시키고 얕은 홈(A)내의 폴리실리콘 산화막(52)을 형성시킨다. 이때 열산화실리콘막(50)은 예컨데 두께 약 0.4㎛이며, 폴리실리콘 산화막(52)의 두께는 상술한 막(50)의 두께와 같게 하거나 아니면 그것 이상으로 한다. 이어서 노출되 질화실리콘막(39)을 제거한 후, 반응성 이온부식법으로 소자간분리용의 깊은 홈(11a)을 형성시킨다. 이 홈(11a)의 깊이는 예를 들면 2㎛이다. 이 생태를 제 4e도에 나타냈다. 이어서 노출된 산화막(37)(52)(50)을 제거한다. 이때 막(37)은 다른막(52)(50)보다 두껍기 때문에 막(41)으로서 약간 남는다. 그후 얕은홈(A)내의 질화실리콘막(39)을 제거한 후, 노출된 우측의 실리콘기판(34)의 표면을 얕은 홈(A)내의 저면이 노출된 기판과 함께 다음에 형서된 피일드 산화막 두께의 1/2 보다 약간 얕게 부식시킨
Figure kpo00002
. 이 상태가 제 4f도이다.
이어서 열산화되어서 노출되어 있는 기판표면에 산화실리콘막을 형성시키고, 더욱이 질화실리콘막(도시하지 않음)을 형성시킨후, 반응성이온부식법을 행하여 홈(11a)과 홈(11b)을 묻도록 질화실리콘(42B)(42A)을 각각 남긴 다음에, 1-1.5㎛의 피일드산화막(43)을 형성시킨다. 이 상태가 제 4g도이다. 이 경우 홈(11b)및 홈(11a)의 부분은 완전히 산화막에 의해 채워지지 않는다. 그 결과 약간의 움푹해진 곳이 각각 형성되기 때문에 이곳에는 CVD 질화막이 CVD 산화실리콘등의 충진재로 채워넣어도 좋다. 또한 제 1 도에 관련하여 설명한 변형례가 이 제 4 도의 경우에 적용되는 것은 물론이다.
제 5 도는 제 4g도의 소자영역의 산화막(35)을 제가하여 공지의 처리공정으로서 완성한 반도체장치를 나타내는 것으로서, 도면의 참조부호 51은 실리콘기판, 52는 찬넬캇트 P+층, 53은 n＋층, 54는 피일드산화층, 55는 질화실릴콘층, 56은 n층, 57은 p＋층，58은 n+층, 59,60,61은 각각 베이스, 에미터, 콜렉터 전극을 나타낸다.
본 발명에 의하면 유전체를 충진한 깊은 홈과 두꺼운 피일드산화막이 자기정합적으로 형성되기 때문에, 두꺼운 산화실리콘막의 단부에서의 바드비크 및 버드헤드가 거의 생기지 않으며, 깊은 홈에 직접 두꺼운 피일드산화막이 접한 고집적화에 뛰어난 소자분리구조를 얻을 수 있다. 또 패턴폭이 노출한계에 제한되지 않으며, CVD막 두께로서 제어될 수 있으므로 미세화에 적합한 유전체를 충진한 깊은 홈 및 얕은 홈과 두꺼운 피일드산화막이 자기정합적으로 형성될 수 있기 때문에, 예를 들면 바이폴라 LSI를 구성하는 NPN 트랜지스터의 콜렉터 보상영역의 형상과 베이스영역의 형성이 아주 일정해져서 구조설계 대로의 최적성능을 발휘할 수 있는 구조가 된다.
더욱이 본 발명에 의하면, 소자영역의 주위에 CVD막 두께 상당의 미세한 폭의 홈과 두꺼운 피일드산화막 및 얕은 홈이 1장의 패턴으로서 표면이 고르게 형성되어 패턴변환차가 생기지 않는 미세분리구조가 형성된다. 또한 n+매팁층 패턴이 불필요해진다는 등의 이유때문에 바이플라, CMOS 및 Bi-MOS의 고집적화, 고속화 및 저소비전력화를 꾀할 수 있다. 그리고 상술한 표면의 평탄화에 의해서 차후의 배선에 있어서의 단선등에 따른 문제를 회피할 수 있다.
제 6a 내지 제 6c도는 전술한 깊은홈(11a)의 폭을 더욱 넓게하고, 더욱이 방사선(放射線), 조사선(祖師禪)등에 의해 절연막에 충전되는 전하(電荷)를 감소시킬 수 있도록 소자분리영역을 형성시키는 경우의 실시예를 나타낸 것인바, 제 1도의 실시예와 같은 기능을 하는 것엔느 같은 부호를 기재하였다.
제 6a 내지 제 6c 도는 본 발명의 제조방법중 제 1도와 다른 부분만을 나타내고 있으며, 이 제 6a도의 공정을 시작하기까지의 공정은 제 1a도 내지 제 1d도에 도시된 것과 같다.
단지 여기서 제 1도의 실시예와 다른 것은 깊은홈(11a)의 폭이 본 실시예에서는 제 1 도의 실시예와 비교해보아 넓게, 예를 들면 1㎛으로 형성된다는 것에 있다. 물론 이와 같은 넓은 폭의 홈을 얻게 위해서는 제 1b도의 공정에 있어서 형성되는 질화실리콘막(16')의 두께도 두껍게 약 0.3㎛로 형성되게 된다.
상술한 공정에 거친후, 제 6a도에 있어서 깊은홈(11a)의 바닥부근에 예를 들면 도-즈량 1δ1013㎠, 가속전압 30KeV로서 보론이온을 주입하여 찬넬캇트영역(70)을 형성시킨다. 이어서 기판(11)상의 실리콘 산화막(17)을 부식제거하고, 더욱이 이 실리콘산화막(17)이 실리콘기판(11)을 예를 들면SiCl4가스를 사용한 반응성 이온부식법으로 추후에 형성시키는 피일드산화막의 두께의 약 1/2 상당분을 부식시킨다. 그 후 노출되어 있는 기판(11) 및 홈(11a)의 내면을 열산화하여, 예를 들면 두께 50nm의 산화실리콘막(71)(72)을 형성시킨다. 그리고 예컨데 감압 CVD법으로 두께 150nm의 질화실리콘막(73)을 전면에 형성시킨다. 그후 홈(11a)이 묻혀지도록 폴리실리콘, 반절연성재료, 혹은 도체재료와 같은 충진재(74)를 전면적으로 형성시킨다.
제 6a도는 이 상태를 나타내고 있는 바, 충진재(74)는 홈(11a)의 움푹 들어간 곳은 물론 이외의 질화실리콘막(73)의 표면상에도 덮혀져 있다.
여기서 충진재(74)로서 사용되는 재료에 대하여 조금더 구체적으로 설명하면 다음과 같다.
반절연재료로서는, 실리콘 오킨나이트라이드(Six Oy Nz), 산소-도우프 다결정 실리콘, 실리콘 나이트라이드(Six Ny)등이며, 도전재료로서는 몰리브덴, 텅스텐, 백금과 같은 내화금속이 사용되어지는데, 여하간 산화실리콘(SiO2)막 및 질화실리콘(Si3N4)막에 저장되는 전하를 방전하는 특성을 갖는 것이라면 된다. 따라서 이들 충진재는 약 1010Ω㎝이하의 고유저항을 갖는 것이 사용된다. 상술한 반절연성재료는 이와 같은 고유저항을 갖도록 개개의 재료의 생산과정이 주지의 방법에 의해 조절된다.
이어서 충진재(74)에 대하여는 방향성이 있는 반응성 이온부식법으로 표면의 횡방향부분의 충진재를 제거한다. 그 결과 충진재로는 홈(11a)을 매립한 부분(75)만이 남게된다. 이 매립부분(75)의 형성은 도면좌측의 한단 높은 질화실리콘(13)의 홈(11a)에 가까운 끝부분에 걸쳐서 둥근부분을 갖는 곡면을 그리도록 되어있다. 이어서 노출된 질화실리콘(73)을 반응성부식에 의해 제거하고, 기판(11)이 노출되기까지 산화막(71)(14)을 부식시킨다. 이 상태가 제 6b도인바, 도면우측의 한단 낮은 실리콘기판(11)의 표면이 노출되어 었으며, 도면 좌측의 한단 높은 실리콘기판(11)은 산화실리콘막(12) 및 그 위의 질화실리콘막(13)에 의해 완전히 덮혀져 있는 것이 주의해야 한다.
이어서 예를 들면 900℃, 8기압, 100분의 파이로 부식산화에 의해 노출된 실리콘기판(11)의 표면을 선택적으로 산화기켜 피일드산화막(76)을 형성시킨다. 이와 같이 형성된 피일드산화막(76)은 전술한 실리콘기판(11)을 덮고 있는 산화막(12)의 윗표면과 거의 같은 높이에까지 형성되며, 따라서 전체로서 실리콘기판(11)의 표면은 평탄해진다. 그러나 이 피일드 산화막(76)을 형성시키는 경우, 한단 낮은 실리콘기판(11)의 표면의 홈(11a)에 인접하여 질화실리콘막(73)이 노출되어 있는 점과 매립부분(75)의 표면이 오른쪽으로 내려가는 곡면을 갖고 있다는 점으로부터 형성되는 피일드산화막(76)은 매립부분(75)의 상부를 완전히 덮지 못하고 약간의 움푹 들어간 부분(78)을 만드는 일이 많다. 이때문에 이 움푹 들어간 부분(78)을 매우기 위하여 폴리실리콘, 반절연성재료나 도체재료와 같은 충진재를 기판의 표면 전면에 형성시키고 이 보충충진재를 방향성이 있는 반응성 이온부식법으로 피일드산화막(76)의 표면이 노출될 때까지 부식시킨다.
이와 같이 하면 제 6c도에 나타냈듯이 움푹들어간 부분(78)에 보충충진으로 매립된 보충충진부(79)가 형성된다. 이후 소자영역이 되는 실리콘기판(11)위에 노출되고 있는 질화실리콘(13)을 가열하고 산으로 부식하여 제거한다. 이로써 홈분리부분이 직접 두꺼운 피일드산화막에 접하여 있으며, 홈분리부분과 두꺼운 피일드산화막 및 소자영역이 평탄한 구조를 얻을 수 있게 된다. 또한 이와 같은 충진재를 사용하는 방법은 LSI의 제조공정에 있어서 산화실리콘막(72) 혹은 질화실리콘막(73)을 다른 조건으로 부터 그다지 두껍게 할 수 없은 경우에 사용할 수도 있다.
즉 이 깊은 홈은 예를 들면 0.5-0.6㎛의 개구폭이라면 산화실리콘막(72) 및 질화실리콘막(73)의 두께를 어느정도 조절함에 따라 충진재를 사용하지 않아도 그 표면을 고르게 할수 있다, 그러나, 제조공정 이외의 제약으로 부터 예를 들면 산화실리콘막(72)을 500Å, 질화실리콘막(73)을 1000Å으로 하지 않으면 안되는 경우가 있다. 이와 같은 경우에는 2000-3000Å의 개구(開口)가 이들 재료로써 만족되지 못하고 움푹들어간 곳을 형성한다. 이와 같은 경우의 움푹 들어간 곳의 충진수단으로서 상기한 방법을 사용할 수 있다. 또한 제 6도에 관하여 제 1도에서 설명한 여러가지 변형예를 생각할 수 있다.
상기와 같은 구조로하면 소자분리용 깊은 홈(11a)의 절연막(72δ73)에 방사선 등의 조사에 의해 축죽되는 charge를 도전성충진재(75) (79)로 방전시킬 수 있는 바, 예컨데 우주위성에 사용되는 부품에 요구되는 내환성(耐環性)이 강한 장치를 얻을 수 있게 된다. 또 이와같은 구조로 하면 피일드산화막(76)과 소자분리영역(깊은 홈)이 직접 접한 구조이기 때문에 고집적화에 적합한 장치를 얻을 수 있다. 또 분리홈(11a)과 두꺼운 피일드산화막(76)이 직접 접해도 그 경계부근에서 버드비크과 같은 단차(段差)를 발생시키는 일이 없이 평탄한 기판구조를 실현할 수 있는 잇점이 있으며, 차후의 배선공정에서 단선(斷線)등이 생기는 가능성을 없앨 수 있다. 또 피일드산화막(76)과 소자분리영역은 질화실리콘막(73)에 의해 약간 구분지어져 잘려져있기 때문에 두꺼운 피일드산화막에 기인하는 응력이 적당히 완화되어 소자영역에 있어서의 결함의 발생을 방지한다. 이때문에 소자영역에 형송되는 트랜지스터의 증폭도(hfe)와 같은 특성을 감소시키는 일도 적게된다.
제 7a도, 제 7b도는 본 발명의 다른 변형예를 나타낸 것으로 , 특히 제 6a도 내지 제 6c도에 나타낸 절연재로 부터 전하를 방전시키는 방법을 깊은홈과 얕은 홈을 동시에 만드는 제 4 도에 나타낸 방법에 적용시킨 경우를 나타낸다. 이 변형예에서 얕은홈(11b)과 깊은홈(11a)을 형성시키는 방법을 제 4a도 내지 제 4f도에서 나타낸 공정과 같다. 따라서 제 4f도의 공정에 있어서 얕은홈(11b)과 깊은홈(11a)이 형성되면, 깊은홈(11a)의 저부에 이온주입법으로 찬넬캇트영역(80)을 형성시키는데, 이 형태는 제 7a도와 같다. 이어서 제 6a도 내지 제 6c도에 나타낸 것과 같은 공정을 거쳐 제7b도의 구조를 얻는다. 즉, 노출되고 있는 실리콘기판(34)의 전표면을 열산화하여, 예를 들면 50nm의 산화실리콘막(72)을 형성시킨다. 이어서 이 위에 100nm의 질화실리콘막(73)을 형성시킨다.
이 상태에서 얕은홈(11b)은 산화실리콘막(72)과 질화실리콘(73)에 의해 완전히 충진된다. 이후 폴리실리콘, 반절연성재료 혹은 도체재료와 같은 충진재(74)를 상술한 질화실리콘막(73)위에 형성시킨다. 그리고 이후 충진재(74)에 대해서 방향성(方向性)이 있는 반응성 이온부식법으로 상부표면부분을 부식시켜서 제거한다. 이어서 노출된 상부 표면의 질화실리콘막(73)을 반응성 부식법으로 제거한다. 이어서 기판(34)이 노출되기까지 산화실리콘막(71)을 제거한다. 이 상태는 얕은홈(11b)의 부분을 제외하고는 제 6b도와 거의 같다. 이어서,예를 들면 900℃ 8기압 100분의 파이로 제닉산화법에 의해 노출된 실리콘기판(34)의 표면을 선택적으로 산화시켜서 피일드산화막(43)을 형성한다. 이와 같이 하여 형성된 피일드산화막(43)은 제 4도에서 실리콘기판을 덮는 산화막(35)의 표면과 거의 같은 높이까지 형성되며, 따라서 실리콘기판의 표면은 전체적으로 거의 평탄해진다. 그러나 제 6c도 처럼 이 피일드산화막(76)을 형성시키는 경우, 한단 낮은 실리콘기판의 표면 홈(11a)에 인접하여 질화실리콘막(73)이 노출되어 있는 것과 매립부분(75)의 표면이 오른쪽으로 내려가는 곡면으로 되어 있으므로해서 형성되는 피일드산화막(76)은 매립부분의 상부를 완전히 덮지 못하고 약간의 움푹 들어간 부분(78)을 만드는 일이 많다. 이때문에 이 움푹들어간 부분(78)을 묻기 위하여 폴리실리콘이나, 반절연성재료, 도체재료와 같은 부충충진재(79)를 기판의 표면 전면에 형성시키고, 이 보충충진재(79)를 방향성이 있는 반응성이온부식법으로 피일드산화막(76)의 표면이 노출될때까지 부식시킨다. 이와 같이 하면 제 6c도에 도시한대로 움푹들어간 부분(78)에도 보충충진재가 매립되어 보충충진부(79)를 형성한다. 이후 소자영역이 되는 실리콘기판(34)위로 노출되어 있는 제 7a도의 질화실리콘막(36)을 가열하고 산으로 부식시켜 제거한다. 이와 같이하여 홈분리부분과 두꺼운 피일드산화막 및 소자영역의 모든것이 평탄한 기판구조를 얻을 수 있게 된다.
제 8도 및 제 9도는 제 7a도, 제7b도에 도시된 방법을 사용하여 소자영역 표면상의 산화막을 제거한후, 주지의 방법으로서 바이폴라트랜지스터를 형성시킨 경우를 나타낸다. 물론 MOS Tr, CMOS Tr과 같은 은 소자영역을 형성시키는 경우에도 본 발명을 적용할 수 있는 것은 물론이다.
이들 도면에 있어서 101은 (Ⅲ)의 결정구조로 된 10-20Ωmm의 P-형 실리콘기판, 102는 이 기판상에 표면 불순물농도 약 1δ1019/cm3의 n+매립층, 103은 P+찬넬캇트영역, 104는 두께 약 1μm의 피일드산화막층, 106은 소자분리용 깊은홈 및 얕은홈의 내벽등에 형성된 산화막, 107은 이 산화막(106)상에 형성된 질화실리콘막, 108은 불순물농도가 1δ1016/cm3인 n 에피택셜성장층, 109는 불순물농도가 약 1δ1018/cm3인 p+확산층, 110은 n+확산층, 111-113은 각각 베이스, 에미터, 콜렉터 전극, 116은 충진재, 117은 보충충진재, 120은 실리콘기판(101)중에 형성된 매립절연층이다.
상기와 같은 구조로 하면 통상 소자간내압(耐壓)은 동작 전압의 약 3배이상이며, 제2도의 특성도에 따라 홈의 깊이를 2.5nm 이상으로 하면 20V 이상의 역내압(逆耐壓)을 얻을 수 있다. 또한 그 홈의 폭은 종래의 소자분리용 홈보다도 꽤 좁으며, 따라서 높은 집적도의 LSI를 얻을 수 있게 된다.
본 발명은 전술한 실시예에 한정되는 것이 아니라 여러가지 응용변형이 생각되어질 수 있음은 물론이다. 예를 들면, 제1도에서는 깊은홈을 형성시킨 후, 피일드산화막셩성용 실리콘기판의 표면을 형성하는 피일드산화막의 두께의 약 1/2상당을 부식하여 제거했지만, 이와달리 제1(a)도의 상태에서 노출된 실리콘기판(11)의 표면에 형성되어질 피일드산화막의 두께의 약 1/2 상당분을 미리 부식시켜서 제10도에 보여지는 상태로 한후, 제1(b)도 이후의 공정을 실시하도록 해도 좋다.
이때에는 제1(e)도에 있어서의 실리콘기판의 노출표면 부식공정은 불필요해 진다는 것에 유의해야 한다. 또 제11도는 제3(a)도에 도시된 구조의 변형예를 나타내고 있는 바, 질화실리콘막(29)과 폴리실리콘(30) 사이에 예를 들면, 두께 70nm의 산화실리콘막(130)을 더욱 부가시킨 것이다. 이와 같은 다층절연구조는 반도체장치의 제조공정에 있어서 필요에 따라 사용되어지게 된다.
또 제6도에 있어서 사용되는 충진재(75)(79)가 방전특성을 가질 필요가 없을 때는 단지, 예를 들자면 CVD 산화실리콘 같은 절연체로 바꾸어도 좋다. 또 부식법으로서는 반응성 이온부식법을 주로 사용했는데, 방향성이 있는 부식법이라면 다른 방법을 사용해도 좋다. 지금까지의 실시예는 단면도를 사용하여 그 일부분을 설명했는데, 소자영역과 분리홈을 피일드산화영역과 혼합하는 방법에는 여러가지가 있다. 예를 들면 제1(g)도를 평면적으로 보았을 때 소자영역의 주의를 분리홈이 감싸고, X방향으로 피일드산화막, 다른 분리홈, 다른 소자영역의 순서로 배열하고, Y방항으로는 분리홈을 개입시켜 다른 소자영역이 접하여 있는 형태, 혹은 소자영역의 주위에는 XY양 방향으로 분리홈과 피일드산화막이 에워싸고 그 외측에 다른 분리홈과 다른 소자영역이 존재하는 형태로 제조할 수 있다. 그외 여러가지 혼합방식을 고려할 수 있는바, 여하간 단면 구조상으로 소자영역과 깊은홈 및 두꺼운 피일드산화영역이 서로 접한 구조가 된다.
이상에서 설명한 본 발명에 따르면, 버드비크나 버드헤트의 발생없이 전반적으로 평탄한 구조의 기판을 얻을 수 있고, 또한 좁고 깊은 홈을 이용하여 소자분리특성을 개선시키는 동시에 집적도가 높은 반도체장치를 구현할 수 있다.

Claims (19)

  1. 실리콘기판위에 선택적으로 형성된 소자영역과, 이에 인접하여 형성된 두꺼운 피일드 산화영역 및, 상기 소자영역과 피일드 산화영역 사이에 형성되면서 상기 피일드 산화영역에 직접 접하는 소자분리 영역을 갖추고, 상기 소자분리영역은 실리콘 기판에 형성된 비교적 폭이 좁으며 깊은 홈과 이 홈의 내벽에 연하여 형성된 최소한의 실리콘 절연 산화막 및 이 산화막상에 배치되는 질화실리콘 절연막에 의해 구성되어지며, 상기 실리콘 기판상의 소자영역과 소자분리 영역 및 피일드 산화영역의 표면이 실질적으로 평탄하게 형성되어 있는 것을 특징으로 하는 반도체장치의 기판구조.
  2. 제1항에 있어서, 소자분리영역은 상기 질화실리콘 절연막의 내측과 피일드 산화막 사이에 형성되는 움푹파여진 곳을 충진하는 충진재를 포함하며, 상기 피일드 산화막에 접하여 있는 쪽의 질화실리콘막은 소자영역에 접하여 있는 쪽의 질화실리콘막에 대해 그 표면으로 부터 아랫쪽에 위치하게 되는 것을 특징으로 하는 반도체장치의 기판구조.
  3. 제2항에 있어서, 충진재는 인접하는 절연막중의 전하를 방전시킬 수 있는 도전특성을 갖고 재료로 됨을 특징으로 하는 반도체장치의 기판구조.
  4. 제3항에 있어서, 충진재가 폴리실리콘, 바절연성재료와 도전 재료중에서 선택된 것중에 하나인 것을 특징으로 하는 반도체장치의 기판구조.
  5. 제1항에 있어서, 깊은 홈의 바닥부분에 형성된 찬넬캇트영역을 구비한 것을 특징으로 하는 반도체장치의 기판구조.
  6. 제2항에 있어서, 깊은 홈의 바닥부분이 실리콘 기판중의 매립절연영역이나 실리콘기판을 지지하는 절연성 기체에 달하고 있는 것을 특징으로 하는 반도체장치의 기판구조.
  7. (a) 미리 정해진 패턴으로 이루어져 다른 부식특성을 갖는 다층구조의 패턴영역을 기판상에 형성시키는 공정과, (b) 상기 패턴영역을 갖춘 기판상에 워하는 두께의 제1박막을 형성시키는 공정, (c) 상기 제1박막을 방향성이 있는 부식법으로 부식하여, 상기 패턴영역에 인접하면서 제1박막의 두께에 상당하는 폭을 갖는 제1박막영역을 형성시키며, 상기 패턴영역 및 상기 제1박막 영역이외의 기판표면을 노출시킨후, 그 노출된 기판표면에 기판과는 부식특성이 다른 부식마스크층을 형성시키는 공정, (d) 상기 제1박막영역 아래의 기판표면을 노출시켜, 이렇게 노출된 기판을 방향성이 있는 부식법으로 가공하므로써 깊고 폭이 좁은 소자분리영역용 홈을 형성시키는 공정, (e) 상기 깊은 홈의 내벽에 최소한의 산화절연박 및 산화방지제층을 형성시키는 공정 및, (f) 상기 홈에 면해있는 한쪽의 기판표면에 형성되어질 피일드 산화막 두께의 약
    Figure kpo00003
    의 장소로 부터 산화를 실시해서 피일드 산화막을 형성시키는 공정으로 이루어져, 기판상의 소자영역과 분리영역 미 피일드 산화막 영역의 표면을 실질적으로 평탄하게 형성시키는 것을 특징으로 하는 반도체장치의 기판구조의 제조방법.
  8. 제7항에 있어서, 산화방지층이 제1질화실리콘막으로 된 것을 특징으로 하는 반도체장치의 기판구조의 제조방법.
  9. 제7항에 있어서, (c)의 공정은 노출된 기판을 산화시켜서 부식마스크층으로서 실리콘 산화막을 형성시키는 공정을 포함하는 것을 특징으로 하는 반도체장치의 기판구조의 제조방법.
  10. 제7항에 있어서, 제1박막이 제2질화실리콘막인 것을 특징으로 하는 반도체장치의 기판구조의 제조방법.
  11. 제7항에 있어서, (b)의 공정이 제3질화실리콘막을 형성시키는 공정과, 이 제3질화실리콘막상에 폴리실리콘이나 산화실리콘막, 금속막, 고분자 재료막중에서 선택된 제2박막을 형성시키는 공정을 포함하며, 상기 (c)공정은 먼저 제2박막을 방향성이 있는 부식법으로 부식시켜서 상기 패턴영역에 인접한 제2박막 영역을 형성시키고, 이 제2박막 영역을 마스크층으로 해서 제3질화실리콘막을 제거하여, 상기 제1박막 영역을 형성시키는 공정을 포함한 것을 특징으로 하는 반도체장치의 기판구조의 제조방법.
  12. 제7항에 있어서, (b) 공정은 제3질화실리콘막을 형성시키는 공정과, 이 제3질화실리콘막상에 제1산화실리콘막을 형성시키는 공정, 이 제1산화실리콘막상에 폴리실리콘이나 산화실리콘막, 금속막, 고분자 재료막중의 하나로 이루어진 제3박막을 형성시키는 공정을 포함하며, (c)의 공정은 먼저 상기 제3박막을 방향성이 있는 엣칭법으로 부식시켜서 제3박막 형역을 형성시키고, 이 제3박막 영역을 마스크층으로하여 제1산화실리콘막 및 제3질화실리콘막을 제거하여, 상기 제1박막 영역을 형성시키는 공정을 포함한것을 특징으로 하는 반도체장치 기판구조의 제조방법.
  13. (삭제).
  14. 제7항에 있어서, (e) 공정은 깊은 홈내의 제1질화실리콘막의 아래에 생긴 움푹파여진 것을 충진하도록 제1충진재를 전면에 형성시킨 후, 방향성이 있는 부식법으로 평탄부상에 남아있는 충진재층을 제거하는 공정을 포함하고, (f) 공정은 피일드 산화막을 형성시키고, 이 피일드 산화막과 상기 제1충진부분 사이에 생기는 움푹한 곳에 보충적으로 제2충진재층을 형성시킨 후, 방향성이 있는 부식법으로 피일드 신화막 및 소자영역상의 평탄부상에 남아 있는 상기 제2충진재층을 형성시킨 후, 방향성이 있는 부식법으로 피일드 산화막 및 소자영역상의 평탄부상에 남아 있는 상기 제2충진재층을 제거하여, 기판의 표면을 실질적으로 평탄하게 하는 공정을 포함하는 것을 특징으로 하는 반도체장치 기판구조의 제조방법.
  15. (삭제).
  16. 제7항에 있어서, 패턴영역을 형성시키는 공정은 나중에 형성시켜야 할 피일드 산화막의 약 ½의 두께만큼 패턴영역을 마스크로 하여 실리콘 기판 표면을 부식시키는 공정을 포함하는 것을 특징으로 하는 반도체장치 기판구조의 제조방법.
  17. (삭제).
  18. 제7항에 있어서 공정(d)와 (e)사이에 홈의 바닥에다 찬넬캇트 영역을 형성시키는 것을 특징으로 하는 반도체장치 기판구조의 제조방법.
  19. 제7항에 있어서, (a) 공정은 기판상에 제1산화 실리콘막과 제1질화실리콘막 및 제2산화실리콘막을 형성시키는 공정 및, 상기 제2산화실리콘막과 제1질화실리콘막 및 제1산화실리콘막을 관통하는 얕은 홈을 형성시키는 공정을 포함하고, (b) 공정은 기판표면을 제2질화실리콘막(39)으로 덮고, 그 위를 폴리실리콘이나 산화막, 금속막, 고분자재료중의 어느 하나로 만들어지는 제2박막으로 덮는 공정을 포함하며, 상기 제2박막의 두께는 상기 얕은 홈의 폭보다도 두껍게 하고, (c) 공정은 상기 제2박막을 방향성이 있는 부식법으로 부식시켜서 얕은 홈 및 패턴 영역에 인접한 부분에만 제2박막을 남기도록 하는 공정과, 남은 제2박막을 마스크로 하여 제2의 질화실리콘막을 제거하는 공정 및, 실리콘기판 표면을 산화시키는 공정을 포함하고, (d) 공정은 남은 제2박막 및 그 아래의 제2질화실리콘막을 제거하는 공정과, 이 제2질화실리콘막을 제거한 실리콘 기판에다 깊은 홈을 형성시키는 공정, 얕은 홈의 제2박막의 산화물 및 제2질화실리콘막을 제거하는 공정 및, 피일드 산화영역이 되어야 할 부분의 기판과 얕은 홈의 아랫쪽 기판을 피일드 산화막 두께의 약 ½의 두께까지 부식시키는 공정을 포함하며, (e) 공정은 깊은 홈의 내벽에 최소한의 산화절연막을 배치함과 아울러 산화절연막과 산화저지층으로서의 질화실리콘막을 배치함과 동시에, 상기 얕은 홈을 산화실리콘막 및 질화실리콘막으로 묻는 공정을 포함하는 것을 특징으로 하는 반도체장치 기판구조의 제조방법.
KR1019830003959A 1982-08-24 1983-08-24 반도체 장치의 기판구조 및 그 제조방법 KR880000975B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP145471 1982-08-24
JP57145471A JPS5935445A (ja) 1982-08-24 1982-08-24 半導体装置の製造方法
JP58152482A JPS6045037A (ja) 1983-08-23 1983-08-23 半導体装置の基板構造およびその製造方法
JP152482 1983-08-23

Publications (2)

Publication Number Publication Date
KR840005918A KR840005918A (ko) 1984-11-19
KR880000975B1 true KR880000975B1 (ko) 1988-06-07

Family

ID=26476568

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019830003959A KR880000975B1 (ko) 1982-08-24 1983-08-24 반도체 장치의 기판구조 및 그 제조방법

Country Status (3)

Country Link
EP (1) EP0104765B1 (ko)
KR (1) KR880000975B1 (ko)
DE (1) DE3380104D1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6088468A (ja) * 1983-10-13 1985-05-18 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション 半導体集積装置の製造方法
US4571819A (en) * 1984-11-01 1986-02-25 Ncr Corporation Method for forming trench isolation structures
IT1200725B (it) * 1985-08-28 1989-01-27 Sgs Microelettronica Spa Struttura di isolamento in dispositivi mos e procedimento di preparazione della stessa
EP0226517A3 (en) * 1985-12-18 1989-10-18 Fairchild Semiconductor Corporation Method for isolating regions of different impurity concentrations in a semiconductor substrate
US5256592A (en) * 1989-10-20 1993-10-26 Oki Electric Industry Co., Ltd. Method for fabricating a semiconductor integrated circuit device
US5120675A (en) * 1990-06-01 1992-06-09 Texas Instruments Incorporated Method for forming a trench within a semiconductor layer of material
US5240512A (en) * 1990-06-01 1993-08-31 Texas Instruments Incorporated Method and structure for forming a trench within a semiconductor layer of material
JP6270706B2 (ja) * 2014-12-11 2018-01-31 トヨタ自動車株式会社 半導体装置とその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4269636A (en) 1978-12-29 1981-05-26 Harris Corporation Method of fabricating self-aligned bipolar transistor process and device utilizing etching and self-aligned masking
US4331708A (en) * 1980-11-04 1982-05-25 Texas Instruments Incorporated Method of fabricating narrow deep grooves in silicon

Also Published As

Publication number Publication date
KR840005918A (ko) 1984-11-19
EP0104765B1 (en) 1989-06-21
EP0104765A3 (en) 1986-07-09
DE3380104D1 (en) 1989-07-27
EP0104765A2 (en) 1984-04-04

Similar Documents

Publication Publication Date Title
KR920006851B1 (ko) 반도체 집적회로 장치 및 그 제조방법
KR100227766B1 (ko) 반도체 장치 및 그 제조 방법
KR100707045B1 (ko) 내부의 링형 게이트를 구비한 버티컬 전계 효과 트랜지스터 및 그 제조 방법
EP0055521B1 (en) Method of filling a groove in a semiconductor substrate
EP0091984B1 (en) Integrated circuit devices comprising dielectric isolation regions and methods for making such devices
EP0083816A1 (en) Semiconductor device having an interconnection pattern
US4887144A (en) Topside substrate contact in a trenched semiconductor structure and method of fabrication
US4660068A (en) Substrate structure of semiconductor device and method of manufacturing the same
US4532696A (en) Method of manufacturing a semiconductor device for forming a deep field region in a semiconductor substrate
US4689872A (en) Method of manufacturing a semiconductor device
KR0173458B1 (ko) 반도체집적회로 및 그 제조방법
KR880000975B1 (ko) 반도체 장치의 기판구조 및 그 제조방법
KR19980018844A (ko) 자동-정렬 접점들을 구비한 트랜지스터의 제조방법 (Process for making a transistor with self-aligned contact points)
US11114572B2 (en) Semiconductor device and method for manufacturing semiconductor device
EP0144762A1 (en) Methods for forming closely spaced openings and for making contacts to semiconductor device surfaces
US5574306A (en) Lateral bipolar transistor and FET
US4504333A (en) Method of making field oxide regions
US5340757A (en) Method of manufacturing a vertical field effect transistor
JP3129703B2 (ja) Ｍｏｓトランジスタを備えた半導体装置及びその製造方法
JPS60241261A (ja) 半導体装置およびその製造方法
JPS5992546A (ja) バイポ−ラ集積回路装置
JPH081927B2 (ja) 半導体装置の基板構造の製造方法
JPH0582637A (ja) 半導体装置
KR950007422B1 (ko) 반도체 장치의 소자격리 방법
KR19990029508A (ko) 반도체 기판 내에 좁은 실리콘 열 산화막 측면 절연 영역을 형성하는 방법 및 이 방법에 의해 제조된 모스 반도체 소자

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E601 Decision to refuse application
E902 Notification of reason for refusal
J2X1 Appeal (before the patent court)

Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL

Free format text: TRIAL NUMBER: 1986201000696; APPEAL AGAINST DECISION TO DECLINE REFUSAL

G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20020529

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee