JPS6185838A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6185838A JPS6185838A JP20860584A JP20860584A JPS6185838A JP S6185838 A JPS6185838 A JP S6185838A JP 20860584 A JP20860584 A JP 20860584A JP 20860584 A JP20860584 A JP 20860584A JP S6185838 A JPS6185838 A JP S6185838A
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- silicon
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
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- Power Engineering (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法、特に素子領域を絶縁
分離する製造方法を改良した半導体装置の製造方法に関
する。
分離する製造方法を改良した半導体装置の製造方法に関
する。
従来、半導体装置における素子分離方法は、半導体装置
の集積密度及び性能に直接関係してくるので、種々の方
法が提案されている。代表的な方法に、アイソプレーナ
法もしくはＬＯＣＯ８法と呼ばれている、酸化物で絶縁
分離をおこなう方法がある。
の集積密度及び性能に直接関係してくるので、種々の方
法が提案されている。代表的な方法に、アイソプレーナ
法もしくはＬＯＣＯ８法と呼ばれている、酸化物で絶縁
分離をおこなう方法がある。
第４図（ａｌ 、 （ｂｌはこの酸化物分離方法を説明
するための半導体装置の主要工程における断面図である
。
するための半導体装置の主要工程における断面図である
。
まず第４図１ａｌに示すように、Ｐ型基板１０１にＮ型
エピタキシャルＪｉ １０２を成長させる。次に、シリ
コン窒化膜１０３ヲ形成し、素子領域以外のシリコン蟹
化膜１０３を除去し、続いてエピタキシャル層１０２を
１／２の厚さ程度までエツチングを行なう。
エピタキシャルＪｉ １０２を成長させる。次に、シリ
コン窒化膜１０３ヲ形成し、素子領域以外のシリコン蟹
化膜１０３を除去し、続いてエピタキシャル層１０２を
１／２の厚さ程度までエツチングを行なう。
そして第１図１ｂｌに示すように１ これを酸化するこ
とによって、酸化膜１０４を形成すれば酸化物１０４で
絶縁分離された素子領域１０５ｔ−形成することができ
る。
とによって、酸化膜１０４を形成すれば酸化物１０４で
絶縁分離された素子領域１０５ｔ−形成することができ
る。
しかしながら、この従来の方法においては、酸化Ｊ［１
０４は表面から深さ方向のみではなく横方向へも成長す
るので、素子領域１０５ヘバードビークと呼ばれるくい
込み１０６と、シリコン窒化膜１０３との境界でバード
ヘッドと呼ばれる突起１０７が発生する。いずれも、素
子の高密度化、多層化にとって好ましくなくこれを減少
させることが課題のひとつとなっている。
０４は表面から深さ方向のみではなく横方向へも成長す
るので、素子領域１０５ヘバードビークと呼ばれるくい
込み１０６と、シリコン窒化膜１０３との境界でバード
ヘッドと呼ばれる突起１０７が発生する。いずれも、素
子の高密度化、多層化にとって好ましくなくこれを減少
させることが課題のひとつとなっている。
従って、本発明の目的は、これらの従来技術の問題点を
解決することによシ、絶縁分離のための酸化膜が素子領
域へくい込むことなく１表面が平坦な半導体基板を得る
ことのできる半導体装置の製造方法を提供することにあ
る。
解決することによシ、絶縁分離のための酸化膜が素子領
域へくい込むことなく１表面が平坦な半導体基板を得る
ことのできる半導体装置の製造方法を提供することにあ
る。
本発明の半導体装置の製造方法は、半導体基板上の素子
形成領域に、第１のシリコン窒化膜と第１のシリコン酸
化膜からなる２層構造のパターンを形成し、該パターン
をマスクにして酸化することにより選択的に第２のシリ
コン酸化膜を形成する工程と、前記第１のシリコン酸化
膜をマスクとして、前記第１のシリコン窒化膜をエッチ
ングすることにより自己整合的に縮少し続いて前記第１
のシリコン酸化膜を除去する工程と、前記第２のシリコ
ン酸化膜と前記第１のシリコン窒化膜をマスクにして前
記半導体基板上エツチングすることにより所定の深さの
溝を形成する工程と、線溝に第２のシリコン窒化膜を埋
込む工程と、前記第１及び第２のシリコン窒化膜をマス
クとして前記半導体基板を選択酸化する工程を有してい
る。
形成領域に、第１のシリコン窒化膜と第１のシリコン酸
化膜からなる２層構造のパターンを形成し、該パターン
をマスクにして酸化することにより選択的に第２のシリ
コン酸化膜を形成する工程と、前記第１のシリコン酸化
膜をマスクとして、前記第１のシリコン窒化膜をエッチ
ングすることにより自己整合的に縮少し続いて前記第１
のシリコン酸化膜を除去する工程と、前記第２のシリコ
ン酸化膜と前記第１のシリコン窒化膜をマスクにして前
記半導体基板上エツチングすることにより所定の深さの
溝を形成する工程と、線溝に第２のシリコン窒化膜を埋
込む工程と、前記第１及び第２のシリコン窒化膜をマス
クとして前記半導体基板を選択酸化する工程を有してい
る。
本発明は、素子領域と絶縁領域の間に、セルファライン
で半導体基板に分離用ｎｔ影形成、この分離用溝に耐酸
化膜であるシリコン窒化膜を埋込むことによって、素子
領域の上面及び側面にシリコン窒化膜を被着させ、続い
て、熱酸化を行なって、絶縁領域に酸化膜を形成するこ
とにより、素子領域を酸化膜分離する半導体装置の製造
方法である。
で半導体基板に分離用ｎｔ影形成、この分離用溝に耐酸
化膜であるシリコン窒化膜を埋込むことによって、素子
領域の上面及び側面にシリコン窒化膜を被着させ、続い
て、熱酸化を行なって、絶縁領域に酸化膜を形成するこ
とにより、素子領域を酸化膜分離する半導体装置の製造
方法である。
従って、本発明においては、素子領域の側面にも、耐酸
化用のシリコン窒化膜が形成された状態で、絶縁分離の
ための酸化を行なうために、絶縁分離酸化膜の素子領域
へのくい込みや、素子領域との境界での突起も防止する
ことができる。
化用のシリコン窒化膜が形成された状態で、絶縁分離の
ための酸化を行なうために、絶縁分離酸化膜の素子領域
へのくい込みや、素子領域との境界での突起も防止する
ことができる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図１ｂｌ〜Ｉｇ）は本発明の一実施例を説明するた
めの半導体装置の主要工程における断面図で、絶縁分離
により、バイポーラ素子が作り込まれる島領域を形成す
る場合を示す。
めの半導体装置の主要工程における断面図で、絶縁分離
により、バイポーラ素子が作り込まれる島領域を形成す
る場合を示す。
まず初めに、第１図１ｂｌＫ示すように、Ｐ型シリコン
基板２０１にＮ型エピタキシャル層２０２ｔｌ−成長さ
せ半導体基板とする。次にこの表面にシリコン窒化膜２
０３を１０００人程度０厚さに成長し続いて気相成長法
によりシリコン酸化膜２０４ｔ−２０００人程度０厚さ
に形成する。次に素子領域以外のシリコン酸化膜２０４
とシリコン窒化膜２０３ ｋ通常の写真食刻技術によっ
て除去する。
基板２０１にＮ型エピタキシャル層２０２ｔｌ−成長さ
せ半導体基板とする。次にこの表面にシリコン窒化膜２
０３を１０００人程度０厚さに成長し続いて気相成長法
によりシリコン酸化膜２０４ｔ−２０００人程度０厚さ
に形成する。次に素子領域以外のシリコン酸化膜２０４
とシリコン窒化膜２０３ ｋ通常の写真食刻技術によっ
て除去する。
次に第１図（ｂｌに示すように、シリコン窒化膜２０３
及びシリコン酸化膜２０４をマスクにして、エピタキシ
ャル層２０２０表面を選択的に酸化を行ない、シリコン
酸化膜２０５ ｔ″形成る。ここでシリコン酸化膜２０
５は、気相成長法で形成したシリコン酸化膜２０４より
十分厚く形成する。
及びシリコン酸化膜２０４をマスクにして、エピタキシ
ャル層２０２０表面を選択的に酸化を行ない、シリコン
酸化膜２０５ ｔ″形成る。ここでシリコン酸化膜２０
５は、気相成長法で形成したシリコン酸化膜２０４より
十分厚く形成する。
次に第１図（ｅ）に示すように、シリコン窒化膜２０３
を熱リン酸などで、サイドエッチを行ない自己整合的に
パターンを縮少する。約３００００程度のサイドエッチ
を行なう。続いて、弗酸系の水溶液などで、シリコン酸
化膜２０４を除去する。このとき、シリコン酸化膜２０
５の表面が型刃エッチングされるが、シリコン酸化膜２
０４より厚いために残留する。このシリコン酸化膜２０
５と縮少されたシリコン窒化膜２０３との間にはエピタ
キシャル層２０２０表面の一部に露出部２０６が形成さ
れる１次に第１図（ｄｌに示すように、シリコン窒化膜
２０３とシリコン酸化膜２０５をマスクとして、イオン
エッチ技術によって、エピタキシャル層２０２ヲエツチ
ングして溝２０７を形成する。この場合イオンエッチ技
術を用いることＫよシ横方向への広がりがなく、垂直方
向だけのシリコンエツチングが可能である。溝の深さは
エピタキシャルｉ ２０２の膜厚以上にする。
を熱リン酸などで、サイドエッチを行ない自己整合的に
パターンを縮少する。約３００００程度のサイドエッチ
を行なう。続いて、弗酸系の水溶液などで、シリコン酸
化膜２０４を除去する。このとき、シリコン酸化膜２０
５の表面が型刃エッチングされるが、シリコン酸化膜２
０４より厚いために残留する。このシリコン酸化膜２０
５と縮少されたシリコン窒化膜２０３との間にはエピタ
キシャル層２０２０表面の一部に露出部２０６が形成さ
れる１次に第１図（ｄｌに示すように、シリコン窒化膜
２０３とシリコン酸化膜２０５をマスクとして、イオン
エッチ技術によって、エピタキシャル層２０２ヲエツチ
ングして溝２０７を形成する。この場合イオンエッチ技
術を用いることＫよシ横方向への広がりがなく、垂直方
向だけのシリコンエツチングが可能である。溝の深さは
エピタキシャルｉ ２０２の膜厚以上にする。
次に第１図＋６１に示すように１シリコン酸化膜２０５
を弗酸系の溶液で除去する。続いて全面にシリコン窒化
第２０８ｔ’１５００人程度の厚さで形成する。
を弗酸系の溶液で除去する。続いて全面にシリコン窒化
第２０８ｔ’１５００人程度の厚さで形成する。
この場合、溝２０７へも被着し埋ってしまう。
次に第１図（ｆ）Ｋ示すように、イオンエッチ技術によ
シリコン酸化膜 チング方法では基板に対して垂直方向にしかエツチング
が進行しないために、溝２０７へ埋ったシリコン窒化膜
２０８Ａは残留する。又素子領域２０２Ａ上もシリコン
窒化膜２０３と２０８が二重となっておシ膜厚が厚いた
めに、膜厚差によってシリコン窒化膜２０３が残留する
。このように素子領域２０２Ａは、上面及び側面をシリ
コン窒化膜２０３，２０８Ａで囲まれた形状となる。
シリコン酸化膜 チング方法では基板に対して垂直方向にしかエツチング
が進行しないために、溝２０７へ埋ったシリコン窒化膜
２０８Ａは残留する。又素子領域２０２Ａ上もシリコン
窒化膜２０３と２０８が二重となっておシ膜厚が厚いた
めに、膜厚差によってシリコン窒化膜２０３が残留する
。このように素子領域２０２Ａは、上面及び側面をシリ
コン窒化膜２０３，２０８Ａで囲まれた形状となる。
次に第１図（ｇｌに示すように、熱酸化することによっ
て素子領域２０２Ａ以外のエピタキシャル層２０２Ｂを
、シリコン酸化膜２０９にすることによって、絶縁分離
膜を形成する。このとき、素子領域２０２人は、シリコ
ン窒化膜２０８人が耐酸化用のマスクとなりくい込みを
発生することなく、平坦な素子分７離領域が形成される
。
て素子領域２０２Ａ以外のエピタキシャル層２０２Ｂを
、シリコン酸化膜２０９にすることによって、絶縁分離
膜を形成する。このとき、素子領域２０２人は、シリコ
ン窒化膜２０８人が耐酸化用のマスクとなりくい込みを
発生することなく、平坦な素子分７離領域が形成される
。
第２図は本発明の方法によって製造されたバイポーラト
ランジスタの一例を示す断面図でおる。
ランジスタの一例を示す断面図でおる。
第２図において、Ｐ型シリコン基板３０１に、コレクタ
抵抗を下げるためのＮ＋型埋込み層３０２及びＰ型の反
転防止層３０３が形成されている。シリコン基板３０１
上には本発明の方法により、シリコン酸化膜３０４及び
シリコン窒化膜３０５で絶縁分離されたバイポーラトラ
ンジスタが形成されている。バイポーラトランジスタは
周知の技術によりて形成されている。Ｎ型エピタキシャ
ル層３０６内にコレクタ引出し層３０７ 、Ｐ型ベース
領域３０８及びＮ１型エミッタ領域３０９が形成され各
領域は電極３１０によって外部へ引き出されている。
抵抗を下げるためのＮ＋型埋込み層３０２及びＰ型の反
転防止層３０３が形成されている。シリコン基板３０１
上には本発明の方法により、シリコン酸化膜３０４及び
シリコン窒化膜３０５で絶縁分離されたバイポーラトラ
ンジスタが形成されている。バイポーラトランジスタは
周知の技術によりて形成されている。Ｎ型エピタキシャ
ル層３０６内にコレクタ引出し層３０７ 、Ｐ型ベース
領域３０８及びＮ１型エミッタ領域３０９が形成され各
領域は電極３１０によって外部へ引き出されている。
第２図からも明らかなごとく、絶縁分離の酸化膜３０４
が素子領域へくい込むことなく形成されており、素子領
域を寸法精度良く、又半導体表面を平坦に形成すること
が可能である。
が素子領域へくい込むことなく形成されており、素子領
域を寸法精度良く、又半導体表面を平坦に形成すること
が可能である。
第３図は本発明の方法によって製造された多結晶シリコ
ン抵抗体の一例を示す断面図である。
ン抵抗体の一例を示す断面図である。
第３図において、絶縁膜４０１上に本発明の方法により
、多結晶シリコン膜を酸化することによって形成された
シリコン酸化膜４０２及びシリコン窒化膜４０３で絶縁
分離された、多結晶シリコン抵抗体４０４が形成されて
いる。多結晶シリコン抵抗体４０４には、所定の不純物
をドーピングすることによυ抵抗値の制御がなされてい
る。又他素子への接続や外部への引き出しは、金属配線
４０５によって形成されている。
、多結晶シリコン膜を酸化することによって形成された
シリコン酸化膜４０２及びシリコン窒化膜４０３で絶縁
分離された、多結晶シリコン抵抗体４０４が形成されて
いる。多結晶シリコン抵抗体４０４には、所定の不純物
をドーピングすることによυ抵抗値の制御がなされてい
る。又他素子への接続や外部への引き出しは、金属配線
４０５によって形成されている。
第４図からも明らかなように、多結晶シリコン抵抗体４
０４は、シリコン窒化膜４０３でおおわれておシ、多結
晶シリコン膜の酸化によシ形成されたシリコン酸化膜４
０２のくい込みがなくマスクに対して忠実に形成されて
いるので、精度の高い抵抗素子となっている。
０４は、シリコン窒化膜４０３でおおわれておシ、多結
晶シリコン膜の酸化によシ形成されたシリコン酸化膜４
０２のくい込みがなくマスクに対して忠実に形成されて
いるので、精度の高い抵抗素子となっている。
以上、詳細説明したとおシ、本発明の半導体装置の製造
方法は、上記の手段によシ、絶縁膜分離の酸化膜にバー
ドビークの発生を押さえることができるために、素子領
域は寸法精度の高いものが出来、素子の高性能化及び微
細化を向上する効果を有する。又、半導体表面をバード
ビークの発生を押え、平坦に形成することができるので
、多層化が容易になシ、上層部の段切れを防止すること
ができ、素子の信頼性金高めるという効果を有する。
方法は、上記の手段によシ、絶縁膜分離の酸化膜にバー
ドビークの発生を押さえることができるために、素子領
域は寸法精度の高いものが出来、素子の高性能化及び微
細化を向上する効果を有する。又、半導体表面をバード
ビークの発生を押え、平坦に形成することができるので
、多層化が容易になシ、上層部の段切れを防止すること
ができ、素子の信頼性金高めるという効果を有する。
従って本発明によれば、高性能化、高密度化及び高信頼
性化された半導体装置を得ることが出来、その効果は大
きい。
性化された半導体装置を得ることが出来、その効果は大
きい。
第１図１ａｌ〜（ｇｌは本発明の一実施例を説明するた
めの半導体装置の主要工程における断面図、第２図及び
第３図はそれぞれ本発明の方法によって製造されたバイ
ポーラトランジスタの一例及び多結晶シリコン抵抗体の
一例を示す断面図、第４図偉１゜（ｂｌは従来の酸化物
分離方法を説明するための半導体装置の主要工程におけ
る断面図である。 ２０１・・・・・・Ｐ凰シリコン基板、２０２，２０２
Ｂ・・・・・・Ｎ型エピタキシャル層、２０２Ａ・・・
・・・素子領域（Ｎ型エピタキシャル層）、２０３・・
・・・・シリコン窒化膜、２０４．２０５・・・・・・
シリコン酸化膜、２０６・・・・・・露出部、２０７・
・・・・・溝、２０８・・・・・・シリコン窒化膜、２
０９・・・・・・シリコン酸化膜、３０１・・・・・・
Ｐ型シリコン基板、３０２・・・・・・Ｎ＋型埋込み層
、３０３・・・・・・反転防止層（Ｐ型）、３０４・・
・・・・シリコン酸化膜、３０５・・・・・・シリコン
窒化膜、３０６・・・・・・Ｎ型エピタキシャル層、３
０７・・・・・・コレクタ引出し層、３０８・・・・・
・Ｐ型ベース領域、３０９・・・・・・Ｎ＋型エミッタ
領域、３１０・・・・・・電極、４０１・・・・・・絶
縁膜、４０２・・・・・・シリコン酸化膜、４０３・・
・・・・シリコン窒化膜、４０４・・・・・・多結晶シ
リコン結晶体、４０５・・・・・・金属配線。 代理人 弁理士 内 原 晋 ゝ・、− ２Ｃ／ Ｐ聚′シリフン球Ｊ々 ミ０１ ｚ、ｒ／ 黛１ビ 峯２固
めの半導体装置の主要工程における断面図、第２図及び
第３図はそれぞれ本発明の方法によって製造されたバイ
ポーラトランジスタの一例及び多結晶シリコン抵抗体の
一例を示す断面図、第４図偉１゜（ｂｌは従来の酸化物
分離方法を説明するための半導体装置の主要工程におけ
る断面図である。 ２０１・・・・・・Ｐ凰シリコン基板、２０２，２０２
Ｂ・・・・・・Ｎ型エピタキシャル層、２０２Ａ・・・
・・・素子領域（Ｎ型エピタキシャル層）、２０３・・
・・・・シリコン窒化膜、２０４．２０５・・・・・・
シリコン酸化膜、２０６・・・・・・露出部、２０７・
・・・・・溝、２０８・・・・・・シリコン窒化膜、２
０９・・・・・・シリコン酸化膜、３０１・・・・・・
Ｐ型シリコン基板、３０２・・・・・・Ｎ＋型埋込み層
、３０３・・・・・・反転防止層（Ｐ型）、３０４・・
・・・・シリコン酸化膜、３０５・・・・・・シリコン
窒化膜、３０６・・・・・・Ｎ型エピタキシャル層、３
０７・・・・・・コレクタ引出し層、３０８・・・・・
・Ｐ型ベース領域、３０９・・・・・・Ｎ＋型エミッタ
領域、３１０・・・・・・電極、４０１・・・・・・絶
縁膜、４０２・・・・・・シリコン酸化膜、４０３・・
・・・・シリコン窒化膜、４０４・・・・・・多結晶シ
リコン結晶体、４０５・・・・・・金属配線。 代理人 弁理士 内 原 晋 ゝ・、− ２Ｃ／ Ｐ聚′シリフン球Ｊ々 ミ０１ ｚ、ｒ／ 黛１ビ 峯２固
Claims (1)
- 半導体基板上の素子形成領域に第１のシリコン窒化膜
と第１のシリコン酸化膜からなる２層構造のパターンを
形成し該パターンをマスクにして酸化することにより選
択的に第２のシリコン酸化膜を形成する工程と、前記第
１のシリコン酸化膜をマスクとして前記第１のシリコン
窒化膜をエッチングすることにより自己整合的に縮少し
続いて前記第１のシリコン酸化膜を除去する工程と、前
記第２のシリコン酸化膜と前記第１のシリコン窒化膜を
マスクにして前記半導体基板をエッチングすることによ
り所定の深さの溝を形成する工程と、該溝に第２のシリ
コン窒化膜を埋込む工程と、前記第１及び第２のシリコ
ン窒化膜をマスクとして前記半導体基板を選択酸化する
工程を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20860584A JPS6185838A (ja) | 1984-10-04 | 1984-10-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20860584A JPS6185838A (ja) | 1984-10-04 | 1984-10-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6185838A true JPS6185838A (ja) | 1986-05-01 |
Family
ID=16558974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20860584A Pending JPS6185838A (ja) | 1984-10-04 | 1984-10-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6185838A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6254936A (ja) * | 1985-08-28 | 1987-03-10 | エッセヂエッセ―トムソン マイクロエレクトロニクス・エッセ・エッレ・エッレ | Ｍｏｓ装置の分離構造の製造方法 |
| US4818235A (en) * | 1987-02-10 | 1989-04-04 | Industry Technology Research Institute | Isolation structures for integrated circuits |
| US5028559A (en) * | 1989-03-23 | 1991-07-02 | Motorola Inc. | Fabrication of devices having laterally isolated semiconductor regions |
| US5432118A (en) * | 1994-06-28 | 1995-07-11 | Motorola, Inc. | Process for forming field isolation |
| US5696021A (en) * | 1993-08-31 | 1997-12-09 | Sgs-Thomson Microelectronics, Inc. | Method of making a field oxide isolation structure |
| US5899727A (en) * | 1996-05-02 | 1999-05-04 | Advanced Micro Devices, Inc. | Method of making a semiconductor isolation region bounded by a trench and covered with an oxide to improve planarization |
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-
1984
- 1984-10-04 JP JP20860584A patent/JPS6185838A/ja active Pending
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