KR0151049B1 - 반도체장치의 소자분리방법 - Google Patents
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Abstract
폭이 좁은 트렌치의 형성에 의하여 액티브영역을 한정하는 반도체장치의 소자분리방법에 관하여 개시한다. 본 발명은 반도체 기판에 복수의 트렌치 및 필드절연막을 형성하여 복수의 액티브영역이 서로 이격되어 한정하도록 하는 반도체 장치의 소자분리방법에 있어서, 상기 트렌치는 상기 액티브영역을 둘러싸도록 형성한다. 본 발명에 의하면 폭이 좁은 트렌치를 형성할 수 있으며 이에 따라 액티브영역의 분리에 사용되는 영역을 대폭 축소할 수 있어 효과적인 집적도 향상이 가능하다.
Description
제1도는 종래 기술에 의하여 반도체 기판에 소자분리영역에 의해 한정된 액티브영역을 도시한 평면도이다.
제2도는 상기 제1도의 D-D'에 따른 단면도이다.
제3도 내지 제5도는 본 발명에 의하여 다양한 형태로 반도체 기판에 소자분리영역에 의해 한정된 액티브영역을 도시한 평면도들이다.
제6도 내지 제11도는 상기 제3도 내지 제5도에 도시된 액티브영역을 형성하는 과정을 도시한 단면도들이다.
제12도는 상기 제8도의 F부분을 확대한 투과전자현미경(TEM) 사진이다.
제13도는 상기 제10도의 단계후 그 단면을 촬영한 주사전자현미경(SEM) 사진이다.
제14a도 및 제14b도는 상기 제10도의 단계 후 그 표면을 촬영한 주사전자현미경(SEM) 사진이다.
본 발명은 반도체 장치의 소자분리방법에 관한 것으로, 특히 폭이 좁은 트렌치의 형성에 의하여 액티브영역을 한정하는 반도체 장치의 소자분리방법에 관한 것이다.
일반적으로, 반도체 장치의 제조에 있어서 집적도를 향상시키기 위해서 많은 노력이 행해지고 있다. 좁은 면적에 많은 소자를 집적시키기 위해서는 소자를 분리하기 위한 영역, 즉 소자분리방법(필드영역)을 최소화하여야 한다. 현재의 소자분리방법은 실리콘 질화막을 이용하여 산화막을 국부적으로 형성하는 방법(LOCOS방법 : 국부산화법)과 실리콘 기판을 식각하는 트렌치 형성방법으로 대별할 수 있다.
상기 국부산화법은 그 제조방법이 용이하고 경제적으로 제조할 수 있다는 장점이 있으나 집적도의 향상에 따라 사진공정해상도의 한계로 인하여 더 이상 미세패턴형성이 어렵게 되었으며, 버즈빅(bird's beak)이라 불리는 형태의 산화막이 발생하여 유효한 액티브영역이 감소하는 문제점이 있다.
반면에, 트렌치를 이용한 액티브영역의 형성방법은 버즈빅 발생이 없어 유효한 액티브영역이 증가하고 이에 따라 소자의 집적이 가능하다. 그러나 상기 트렌치를 이용한 액티브영역의 형성방법은 트렌치 형성을 위해 필요한 개구부를 갖는 포토레지스트 패턴 역시 사진공정의 해상도 이하로는 제작이 불가능하기 때문에 일정 폭 이상의 소자분리영역이 필요한다. 또한 트렌치의 형성에 의한 소자분리는 액티브영역간 누설전류의 발생으로 트렌치와 국부산화법의 병행사용이 필요하며 이에 따라 소자분리 영역이 더욱 커지게 된다.
제1도는 종래기술에 의하여 트렌치와 국부산화법을 이용하여 반도체 기판에 소자분리영역에 의해 한정된 액티브영역을 도시한 평면도이고, 제2도는 상기 제1a도의 D-D'에 따른 단면도이다.
제1도 및 제2도를 참조하면, 반도체 기판은 크게 트렌치(10), 액티브영역(12) 및 필드산화막이 형성되는 영역(13)으로 구분할 수 있는데, 액티브영역(12) 사이에 트렌치(10)가 형성되어 있다. 상기 트렌치(10)의 내부는 충진물질(14)이 채워져 있으며, 상기 충진물질(14)은 폴리실리콘막 또는 실리콘 산화막을 이용하여 매립할 수 있다. 액티브영역(12)을 한정하는 필드영역의 최소폭(A)은 트렌치(10)에서 액티브영역(12)까지의 이격거리(C)의 2배와 트렌치(10)의 폭(B)과의 합이다. 따라서, 필드영역의 최소폭을 줄이기 위해서는 트렌치(10)의 폭을 줄여야 하나 이것은 사진해상도의 한계로 인하여 많은 제약을 받게 된다.
따라서, 본 발명의 목적은 사진해상도 이하의 좁은 폭을 갖는 트렌치를 형성함으로써 고집적화에 유리한 반도체 장치의 소자분리방법을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명은 반도체 기판 상에 제1 절연층 및 제2 절연층을 순차적으로 형성하는 단계와, 상기 제2 절연층을 원하는 형상으로 패터닝하는 단계와, 상기 패터닝된 제2 절연층의 하부로 언더컷 되도록 상기 제1 절연층을 식각하는 단계와, 상기 기판의 전면에 제1 도전층을 형성하여 상기 제2 절연층의 하부에 형성된 언더컷 부위를 채우는 단계와, 상기 제2 절연층 하부의 언더컷에 채워진 제1 도전층을 남기면서 상기 제1 도전층을 산호하여 기판에 제3 절연층을 형성하는 단계와, 상기 제3 절연층을 식각하여 상기 제2 절연층을 노출시키는 단계와, 상기 패터닝된 제2 절연층을 제거하여 상기 산화되지 않는 제1 도전층과 상기 제1 절연층을 대기중에 노출시키는 단계와, 상기 제1 절연층과 상기 제3 절연층을 식각마스크로하여 상기 산화되지 않은 제1 도전층과 상기 반도체 기판을 연속적으로 식각하여 트렌치을 형성하는 단계와, 상기 기판의 전면에 제4 절연층을 형성하여 상기 트렌치를 채우는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 소자분리방법을 제공한다.
상기 제1 도전층의 두께는 상기 제1 절연층 두께의 반이상으로 형성한다. 상기 제1 절연층과 제2 절연층은 각각 실리콘 산화막 및 실리콘 질화막으로 구성할 수 있으며, 상기 제1 도전층은 폴리실리콘막으로 구성할 수 있으며, 상기 제4 절연층은 실리콘산화막 및 질화막중에서 선택된 적어도 하나로 구성할 수 있다.
또한, 상기 제1 절연층 및 제3 절연층의 식각은 각각 습식식각 또는 화학 드라이 식각방법으로 수행하며, 상기 제4 절연층 및 제2 절연층의 식각은 습식식각 또는 화학 드라이 식각방법으로 수행한다.
상기 트렌치를 채우는 단계 후, 상기 제4 절연층과 제1 절연층은 패터닝하여 액티브영역이 형성될 기판의 소정부분을 노출하는 단계를 더 구비할 수도 있다.
또한, 본 발명은 반도체 기판에 복수의 트렌치 및 필드절연막을 형성하여 복수의 액티브영역이 서로 이격되어 한정하도록 하는 반도체장치의 소자분리방법에 있어서, 상기 트렌치는 상기 액티브영역을 둘러싸도록 형성하는 것을 특징으로 하는 반도체 장치의 소자분리방법을 제공한다. 상기 트렌치는 상기 액티브영역들중에서 그 일부에만 형성할 수도 있다.
또한, 본 발명은 반도체 기판에 복수의 트렌치 및 필드절연막을 형성하여 복수의 액티브영역이 서로 이격되어 한정하도록 하는 반도체 장치의 소자분리방법에 있어서, 상기 트렌치는 상기 액티브영역들 사이에 행 또는 열방향으로 적어도 2개 이상의 액티브영역들을 포함하도록 형성하는 것을 특징으로 하는 반도체 장치의 소자분리방법을 제공한다.
본 발명에 의하면, 폭이 좁은 트렌치를 형성할 수 있으며 이를 이용하여 액티브영역에 필요한 영역을 대폭 축소하여 효율적인 집적도 향상이 가능하다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제3도 내지 제5도는 본 발명에 의하여 다양한 형태로 반도체 기판에 소자분리영역 의해 한정된 액티브영역을 도시한 평면도들이다.
제3도에서, 반도체 기판에 트렌치(20), 액티브영역(22) 및 필드산화막이 형성되는 영역(24)이 형성되어 있다. 트렌치(20)의 형태는 액티브영역(22)의 형태와 동일하며 단지 그 크기가 확대되어 있다. 제3도에 도시한 트렌치는 최소간격 G가 좁아 사진공정의 여유도가 작다. 이것은 사진공정에 사용되는 패턴의 단위셀의 모양과 같아 패턴 형성은 쉬우나 사진공정의 여유도가 작은 단점이 있다.
이를 개선하기 위하여 제4도 및 제5도에 사진공정의 여유도가 크도록 액티브영역이 마련된 상태가 도시되어 있다.
제4도에서, 트렌치(20a)의 형태는 제3도에 도시된 트렌치(20)의 형태와 동일하나 액티브영역(22) 주변마다 형성되지 않고 교대로 형성되어 있다. 따라서, 제4도에 도시된 트렌치(20)의 형태는 액티브영역(22)의 최근접 부분(H-H'부분)은 트렌치(20a)가 형성되어 효과적으로 액티브영역(22)을 한정할 수 있으며, 트렌치(20a)가 형성되지 않은 필드영역(I-I')으로 분리된 액티브영역은 상대적으로 먼거리이므로 트렌치(20a)를 포함하지 않은 필드산화막이 형성되는 영역(24)으로 누설전류가 없도록 소자분리가 가능하다.
제5도에서, 트렌치(20c)의 형태는 행방향으로 액티브영역(22) 사이에 하나만 형성하고, 열방향으로는 모든 액티브영역(22)을 분리한다. 제5도에 도시된 트렌치(20c)의 형태는 제4도와 마찬가지로 액티브영역(22)의 최근접 부분(J-J')은 트렌치가 형성되어 효과적으로 액티브영역을 한정할 수 있으며, 트렌치가 형성되지 않은 필드영역(K-K')으로 분리된 액티브영역(22)은 상대적으로 먼거리이므로 트렌치(20c)를 포함하지 않은 필드산화막이 형성되는 영역(24)만으로도 누설전류가 없도록 소자분리가 가능하다.
제4도 및 제5도에 도시한 액티브영역의 형성방법은 상기 제3도와 비교하여 볼 때 사진공정의 여유도가 큰 액티브영역을 형성할 수 있다. 다시 말하면, 제3도는 액티브영역의 사이에 두개의 트렌치가 형성되어 있으나 제4도 및 제5도는 하나의 트렌치만 형성되어 사진공정의 여유도를 크게 할 수 있다.
제6도 내지 제11도는 상기 제3도 내지 제5도에 도시된 액티브영역을 형성하는 과정을 도시한 단면도들이다. 구체적으로, 상기 제6도 내지 제11도는 상기 제3도의 E-E'에 따른 단면도를 예로 들어 설명한다.
제6도는 제1 절연층(32) 및 제2 절연층(34)을 형성하는 단계를 나타낸다. 구체적으로, 반도체 기판(30) 상에 제1 절연층(32)을 형성한다. 상기 제1 절연층(32)은 실리콘산화막을 이용할 수 있으며 그 두께는 통상의 국부산화법에서 사용되는 완충 실리콘산화막과 유사한 정도, 예컨대 100Å 내지 500Å이면 충분하다. 이어서, 상기 제1 절연층(32) 상에 예컨대 실리콘질화막을 1000Å 내지 2500Å의 두께로 형성한 후 패터닝하여 제2 절연층(34)을 형성한다. 제2 절연층(34)은 제1 사진공정으로 포토레지스트 패턴을 형성한 후 이를 마스크로 하여 식각하여 완성한다.
제7도는 제1 절연층(32)을 식각한후 제1 도전층(36)을 형성하는 단계를 나타낸다. 먼저, 제1 절연층(32)을 등방성 식각특성을 갖는 습식식각 또는 화학 드라이 식각방법으로 식각하여, 제2 절연층(34)하부까지 언더컷(undercut)된 제1 절연층(32a)을 형성한다. 이때 언더컷 정도는 200Å 내지 2000Å으로 하며, 언더컷 정도는 후공정에서 형성되는 트렌치의 폭을 결정한다. 이어서, 기판(30)의 전면에 제1 도전층(36)을 형성한다. 상기 제1 도전층(36)은 폴리실리콘층으로 할 수 있으며 그 두께는 제1 절연층(32) 두께의 반 이상이면 된다. 이렇게 되면, 제2 절연층(34)의 하부에는 제1 도전층(36)이 채워져 있는 상태가 되며, 언더컷의 정도가 심할 경우 공동이 생길수도 있으나, 본 발명의 목적을 달성하는 데에는 영향을 주지 않는다.
제8도는 제3 절연층(38)을 형성하는 단계를 나타낸다. 구체적으로 제1 도전층(36)을 산화시켜 제3 절연층(38)을 형성한다. 이때 제1 도전층(36)의 산화시키는 양을 조절하여 외부에 노출된 제1 도전층(36)을 산화시키고, 제2 절연층(34) 하부의 언더컷에 매몰된 제1 도전층(36a)은 산화되지 않게 한다. 상기 제3 절연층(38)의 두께는 최소 제1 도전층(36)을 산화한 두께와 제1 절연층(32)의 두께의 합 이상이 된다.
제9도는 제3 절연층(38)의 식각 및 제2 절연층(34)을 제거하는 단계를 나타낸다. 먼저, 제3 절연층(38)을 등방성 식각특성을 갖는 습식식각 또는 화학 드라이 식각방법으로 식각하여 식각된 제3 절연층(38a)을 형성한다. 이때 제3 절연층(38)의 식각되는 두께는 제2 절연층(34)의 상부와 측면에 형성된 제3 절연층(38)이 식각될 정도로 조절하며, 그러면 기판의 상부에 형성되는 제3 절연층(38)의 두께는 최소한 제1 절연층(32)의 두께 이상이면 된다. 이어서, 상기 제2 절연층(34)을 제거한다. 상기 제2 절연층(34)의 제거는 인산이 포함된 식각용액으로 가능하다. 제2 절연층(34)을 제거하게 되면, 기판은 일부 식각된 제3 절연층(38a), 식각된 제1 절연층(32a) 및 산화되지 않은 제1 도전층(36a)이 노출된 상태가 된다.
제10도는 트렌치를 형성하는 단계를 나타낸다. 구체적으로, 식각된 제3 절연층(38a)과 식각된 제1 절연층(32a)을 식각마스크로 하여 산화되지 않은 제1 도전층(36a)과 기판(30)을 연속적으로 식각한다. 상기 산화되지 않은 제1 도전층(36a)과 기판(30)은 실리콘재질로 동일하므로 연속적인 식각이 가능하다. 이때 형성되는 트렌치의 폭은 산화되지 않은 제1 도전층(36a)의 폭이 되며, 시각되는 깊이는 임의로 조절가능하나 소자분리가 목적일 경우 통상 접합 깊이의 3 내지 4배이면 충분하다.
제11도는 제4 절연층(42) 및 액티브 영역(44)을 형성하는 단계를 나타낸다. 먼저, 기판의 전면에 예컨대 실리콘산화막을 화학기상증착법에 의하여 형성하여 트렌치 내부를 채우고, 사진식각공정으로 액티브영역이 될 부분의 상기 실리콘 산화막과 제1 절연층(32a)을 연속식각하여 액티브영역을 노출시키는 제4 절연층(42)과 2차 식각된 제1 절연층(32b)을 형성한다. 이때 실리콘산화막과 제1 절연층(32a)의 식각을 등방성 식각특성을 갖는 습식식각방법으로 수행하면 제4 절연층(42) 상부의 모서리 부분이 둥글게 되어 후속공정에 유리하다.
제12도는 상기 제8도의 F부분을 확대한 투과전자현미경(TEM) 사진이다. 구체적으로, 240Å 두께의 제1 절연층(32a)이 1500Å 두께의 제2 절연층(34) 하부로 1500Å정도 언더컷이 생기도록 식각했음을 보여주고 있다. 또한, 제1 도전층(36)을 1500Å정도 형성하고 4000Å정도로 산화하여 제3 절연층(38)을 형성하였을 경우도 제2 절연층(34) 하부에 산화되지 않은 제1 도전층(36a)이 존재하는 것을 확인할 수 있다. 여기서, 제1 도전층(36)의 산화는 3500Å 정도이면 충분하나 과도한 제1 도전층(36)의 산화에도 제2 절연층(34) 하부에 산화되지 않는 제1 도전층(36a)이 존재하는 것을 확인하기 위하여 고의적으로 과도하게 산화된 예를 보였다.
제13도는 상기 제10도의 단계후 그 단면을 촬영한 주사전자현미경(SEM) 사진이고, 제14a 및 제14b도는 상기 제10도의 단계후 그 표면을 촬영한 주사전자현미경(SEM) 사진이다.
구체적으로, 폭이 50nm, 깊이가 3000Å정도인 트렌치가 형성되었음을 보이고 있다. 일반적으로, i선 노광기의 경우 형성가능한 최소 트렌치 폭이 3000Å 정도임을 감안할 때 본 발명에 의한 트렌치의 선폭은 기존사진공정에 의한 한계를 훨씬 축소한 것임을 알 수 있다.
본 발명에 의하여 형성된 트렌치는 통상의 사진식각공정에 의하여 형성된 트렌치에 비하여 폭을 좁게 형성할 수 있다. 폭이 좁은 트렌치을 액티브영역의 분리에 사용하면, 액티브영역의 분리에 사용되는 영역을 대폭 최소할 수 있으며 따라서 더욱 효과적인 집적도 향상이 가능하다.
본 발명은 상기 실시예에 한정되지 않으며 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 당분야의 통상의 지식을 가진자에 의한 다양한 응용이 가능함은 물론이다.
Claims (11)
- 반도체 기판 상에 제1 절연층 및 제2 절연층을 순차적으로 형성하는 단계: 상기 제2 절연층을 원하여 형상으로 패터닝하는 단계; 상기 패터닝된 제2 절연층의 하부로 언더컷 되도록 상기 제1 절연층을 식각하는 단계: 상기 기판의 전면에 제1 도전층을 형성하는 상기 제2 절연층의 하부에 형성된 언더컷 부위를 채우는 단계: 상기 제2 절연층 하부의 언더컷에 채워진 제1 도전층을 남기면서 상기 제1 도전층을 산화하여 기판에 제3 절연층을 형성하는 단계: 상기 제3 절연층을 식각하여 상기 제2 절연층을 노출시키는 단계; 상기 패터닝된 제2 절연층을 제거하여 상기 산화되지 않는 제1 도전층과 상기 제1 절연층을 대기중에 노출시키는 단계: 상기 제1 절연층과 상기 제3 절연층을 식각마스크로하여 상기 산화되지 않은 제1 도전층과 상기 반도체 기판을 연속적으로 식각하여 트렌치을 형성하는 단계: 및 상기 기판의 전면에 제4 절연층을 형성하여 상기 트렌치를 채우는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 소자분리방법.
- 제1항에 있어서, 상기 제1 도전층의 두께는 상기 제1 절연층 두께의 반이상으로 형성하는 것을 특징으로 하는 반도체 장치의 소자분리방법.
- 제1항에 있어서, 상기 제1 절연층과 제2 절연층은 각각 실리콘 산화막 및 실리콘 질화막으로 구성하는 것을 특징으로 하는 반도체 장치의 소자분리방법.
- 제1항에 있어서, 상기 제1 도전층은 폴리실리콘막으로 구성하는 것을 특징으로 하는 반도체 장치의 소자분리방법.
- 제1항에 있어서, 상기 제1 절연층 및 제3 절연층의 식각은 각각 습식식각 또는 화학 드라이 식각방법으로 수행하는 것을 특징으로 하는 반도체 장치의 소자분리방법.
- 제1항에 있어서, 상기 제4 절연층 및 제2 절연층의 식각은 습식식각 또는 화학 드라이 식각방법으로 수행하는 것을 특징으로 하는 반도체 장치의 소자분리방법.
- 제1항에 있어서, 상기 트렌치을 채우는 단계 후, 상기 제4 절연층과 제1 절연층은 패터닝하여 액티브영역이 형성될 기판의 소정부분을 노출하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 소자분리방법.
- 제1항에 있어서, 상기 제4 절연층은 실리콘산화막 및 질화막중에서 선택된 적어도 하나인 것을 특징으로 하는 반도체 장치의 소자분리방법.
- 반도체 기판에 복수의 트렌치 및 필드절연막을 형성하여 복수의 액티브영역이 서로 이격되어 한정하도록 하는 반도체 장치의 소자분리방법에 있어서, 상기 트렌치는 상기 액티브영역을 둘러싸도록 형성하는 것을 특징으로 하는 반도체 장치의 소자분리방법.
- 제9항에 있어서, 상기 트렌치는 상기 액티브영역들중에서 그 일부에 형성되어 있는 것을 특징으로 하는 반도체 장치의 소자분리방법.
- 반도체 기판에 복수의 트렌치 및 필드절연막을 형성하여 복수의 액티브영역이 서로 이격되어 한정하도록 하는 반도체 장치의 소자분리방법에 있어서, 상기 트렌치는 상기 액티브영역들 사이에 행 또는 열방향으로 적어도 2개 이상의 액티브영역들을 포함하도록 형성하는 것을 특징으로 하는 반도체 장치의 소자분리방법.
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