DE2450230A1 - Verfahren zur herstellung von feldeffekttransistoren - Google Patents

Verfahren zur herstellung von feldeffekttransistoren

Info

Publication number
DE2450230A1
DE2450230A1 DE19742450230 DE2450230A DE2450230A1 DE 2450230 A1 DE2450230 A1 DE 2450230A1 DE 19742450230 DE19742450230 DE 19742450230 DE 2450230 A DE2450230 A DE 2450230A DE 2450230 A1 DE2450230 A1 DE 2450230A1
Authority
DE
Germany
Prior art keywords
layer
field effect
silicon dioxide
effect transistors
semiconductor body
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE19742450230
Other languages
English (en)
Inventor
Michael David Potter
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE2450230A1 publication Critical patent/DE2450230A1/de
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/043—Dual dielectric
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/085—Isolated-integrated

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

Aktenzeichen der Anmelderin: BU 972 017
Verfahren zur Herstellung yon Feldeffekttransistoren
Die Erfindung betrifft ein Verfahren zur gemeinsamen Herstellung
: von Feldeffekttransistoren mit fester sowie variabler Schwellenspannung in einem Halbleiterkörper, Feldeffekttransistoren mit
festen Schwellenspannungen sowie deren Herstellungsverfahren sind j an sich bekannt. Auch die Ausbildung solcher Feldeffekttransistoren mit mehreren Isolierschichten und demzufolge mehreren Maskierungsschritten ist als bekannt anzusehen, vgl, dazu etwa die US-PS 3 342 650.
Weiterhin sind auch Feldeffekttransistoren mit beeinflußbarer bzw. veränderlicher Schwellenspannung bekannt, bei denen in der den Kanalbereich des Feldeffekttransistors überlagernden Isolierschicht befindliche Ladungen (trapped charges) mit ihrem Einfluß auf die Schwellenspannung ausgenutzt werden. In diesem Zusammenhang sind verschiedenen Strukturen und Herstellungsverfahren vorgeschlagen worden. Typisch für solche Festkörperspeicherelemente mit einer Gate-Isolierschichtfolge zur Speicherung von Ladungen und damit zur Beeinflussung der Schwellenspannung des darunterliegenden Gate-Bereiches ist z. B. die US-PS 3 590 272.
509822/0599
_ ο —
Soweit die vorliegende Erfindung auf Verfahren zur Herstellung
ι derartiger Feldeffekttransistoren nach dem Stande der Technik
: .bezug nimmt, ist anzumerken, daß bisher derartige Feldeffektj transistoren ausschließlich entweder mit fester Schwellensyannung
! oder aber mit veränderlicher Schwellenspannung, nicht jedoch gei meinsam, hergestellt wurden. Beispielsweise geht aus der
j US-PS 3'475 234 hervor, daß sogenannte selbst justierende, (self-
\ aligned) Gate-Strukturen erreicht werden können, um einen FeId-
! effekttransistor mit fester Schwellenspannung herzustellen, wobei
keine kritischen Maskierungsschritte zwischen aufeinanderfolgenden Ätz- und Diffusionsverfahren erforderlich sind. Aus den US-Patentschriften 3 585 089 und 3 615 940 ist allgemein die Verwendung
von Isolierschichten unterschiedlicher Eigenschaften als aufeinanderfolgende Ätzmasken für jeweils darunterliegende Isolierschichten bekannt. Ferner geht aus der US-PS 3 542 551 die Verwenj dung von Photolackmasken und Photolackschichten zur Ätzung durch
j sehr dicke Siliziumdioxidschichten hervor. Schließlich befaßt sich auch der im IBM Technical Disclosure Bulletin, Band 11, Nr. 7,
Dezember 1968, Seite 864 erschienene Artikel mit der Verwendung
von mehrfach geschichteten Isolierschichten, die bezüglich ihrer , Ätzeigenschaften unterschiedliche Eigenschaften aufweisen, als
Ätzmasken für aufeinanderfolgende Schichten. ]
Obwohl somit zahlreiche Verfahren zur Herstellung der an sich be- : kannten Feldefffekttransistoren beiderlei Typs bekannt waren, , stießen jedoch Versuche, beide Arten von Feldeffekttransistoren !
in einer monolithischen Halbleiterschaltung gemeinsam zu inte- |
grieren, auf bisher nicht gelöste Probleme. Wegen der hohen !
Spannungen, die zum Schreiben eines Speicherelementes aus einem '<
Feldeffekttransistor mit veränderlicher Schwellenspannung erfor- ,
derlieh sind, treten insbesondere Probleme des dielektrischen ' Durchschlages, der Oberflächen-Leckströme und dergleichen in den
Vordergrund, Die gemeinsame Herstellung von derartigen Feldeffekttransistoren beiderlei Typs in derselben integrierten Anordnung
BU 972 017 50 9822/0 5 99
würde daher bisher für nicht durchführbar angesehen und demzufolge konnte auch bisher noch kein befriedigender Herstellungsprozeß vorgewiesen werden.
Es ist deshalb eine Aufgabe der vorliegenden Erfindung, ein einfaches und neues Verfahren zur gemeinsamen Herstellung von Feldeffekttransistoren der genannten Typen im selben Halbleiterkörper anzugeben, ohne dabei Abstriche hinsichtlich der Qualität der einzelnen Feldeffekttransistoren hinnehmen zu müssen. Insbesondere soll das anzugebende Verfahren hinsichtlich der an die Masken Justierungstoleranzen zu stellenden Anforderungen weitgehend unkritisch- sein. Denn gerade bei einem Herstellungsprozeß mit vielen erforderlichen Maskenschritten ist die letztlich erzielbare Ausbeute sehr stark von der Einhaltung der Maskenjustiertoleranzen abhängig. Kann demnach ein Verfahren mit lediglich einer kritischen Maskenjustage angegeben werden, bei dem die folgenden Maskie rungsschritte lediglich mittels Grobmasken vorgenommen zu werden brauchen, ergibt sich direkt eine Verbesserung der Ausbeute an guten Teilen sowie eine Erhöhung der Zuverlässigkeit solcher . Schaltungen.
Zur Lösung dieser Aufgaben sieht die Erfindung ein Verfahren der im Patentanspruch 1 gekennzeichneten Art vor. Vorteilhafte weitere Ausgestaltungen der Erfindung sind in den ünteranpsrüchen gekennzeichnet. Die Erfindung wird im folgenden anhand eines Ausführungsbeispiels unter Zuhilfenahme der Zeichnungen näher erläutert.
In den Figuren 1A bis 1K sind Schnittansichten zu den einzelnen Verfahrensabschnitten bei der gemeinsamen Herstellung von Feldeffekttransistor-Elementen mit fester und veränderlicher Schwellen spannung in ein und demselben Halbleiterkörper dargestellt. Fig. 1A zeigt den gesamten Schichtaufbau 10, in dem diese Elemente ausgebildet werden. Zunächst ist ein Substrat 11 aus Silizium mit
BU 972 017 509822/0599
einem spezifischen Widerstand von 10 bis 20 SL «cm vorgesehen, auf das etwa eine 6 u dicke Schicht 12 aus epitaktischen P Silizium von 2 Λ · cm aufgebracht ist. Die Epitaxieschicht 12 wird gegebenenfalls gereinigt und poliert, indem man die Halbleiterscheibe kurz In eine gepufferte Flußsäurelösung eintaucht. Anschließend wird darüber eine Siliziumdioxidschicht 13 mit einer Dicke von etwa 40 bis 70 Ä auf der Oberfläche der Epitaxieschicht
12 mittels bekannter thermischer Oxydationsverfahren hergestellt.
Auf die Siliziumdioxidschicht 13 wird dann eine 600 A* dicke Schicht 14 aus Aluminiumtrioxid (Al2O3), im folgenden Aluminiumoxid genannt, aufgedampft. Ein vorzugsweises Verfahren zur Herstellung dieser Aluminiumoxidschicht besteht darin, daß man die oxydierte Halbleiterscheibe in einem mit Siliziumkarbid ausgekleideten Graphittiegel auf eine Temperatur von etwa 900 0C aufheizt und darüber einen erhitzten Gasstrom aus Wasserstoff, Wasserdampf und Kohlendioxid gesättigt mit Aluminiumtrichlorid (AlCl3) leitet. Dieser Gasstrom ist dabei auf etwa 110 bis 130 0C erhitzt. Bei dieser Verfahrensweise wird in etwa 20 Minuten eine 600 A* dicke Aluminiumoxidschicht 14 auf der darunter befindlichen Oxidschicht
13 ausgebildet. Das so gebildete Aluminiumoxid weist die folgenden typischen Eigenschaften auf;
Brechungsindex 1,72
Dielektrische Durchbruchsfeldstärke 7 ♦ 10 V/cm
Spezifischer Widerstand 1011A · cm bei 5 · 106 V/cm
Relative Dielektrizitätskonstante 9. Auf diese Aluminiumoxidschicht 14 wird anschließend eine etwa 700 8 dicke Siliziumdioxidschicht 15 mittels eines bekannten pyrolythischen Oxydierungsverfahrens gebildet.
Im Anschluß an die völlige Bedeckung der Aluminiumoxidschicht mit der Oxidschicht 15 wird darüber eine zweite Aluminiumoxidschicht 16 von ebenfalls 600 A* Dicke mittels des gleichen chemischen Aufdampfprozesses hergestellt. Auf diese zweite Aluminium-
Bü 972 017 509 8 22/0599
oxidschicht 16 wird dann eine dritte Siliziumdioxidschicht 17 von etwa 700 8 Dicke niedergeschlagen.
Sind die aufeinanderfolgenden Schichten 13 bis 17 auf dem Halbleiterkörper gebildet, wird eine Photolackschicht 18, vgl. Fig. 1B, auf die oberste Siliziumdioxidschicht 17 aufgebracht. An- \ schließend werden mittels bekannter photolithographischer Verfahren alle Source-, Drain- und Isolationsöffnungen für jedes ι der letztlich hergestellten Elemente definiert und in dieser Phötolackschicht 18 geqffnet. Zur übersichtlicheren Erläuterung der Erfindung sind in den Figuren (nur) zwei durch ein Isolationsgebiet voneinander getrennte derartige Bauelemente 20 und 30 in i den verschiedenen Verfahrensschritten dargestellt. Dabei soll idas Bauelement 20 als ein Feldeffekttransistor mit fester Schwel-Jlenspannung und das Bauelement 30 als solcher mit veränderlicher Schwellenspannung ausgebildet werden.
Das Bauelement 20 ist in der Maske bzw, Photolackschicht 18 durch zwei öffnungen 21 und 22 definiert, wobei die öffnung 21 da,s Source- und die öffnung 22 das Draingebiet festlegt. In gleicher Weise ist das Element mit veränderlicher Schwellenspannung 30 durch die beiden öffnungen 31 und 32 in der Photolackschicht bestimmt, wobei die öffnung 31 das Source- und die öffnung 32 das Draingebiet festlegt. In der Photolackschicht 18 ist zwischen den beiden Bauelementen eine öffnung 40 vorgesehen, die zur Ausbildung einer Isolationsdiffusion zwischen den beiden Elementen dienen soll. Nachdem all die Source- Drain- und Isolationsöffnungen in der Photolackschicht 18 festgeglegt und hergestellt sind, werden diese öffnungen in die oberste Siliziumdioxidschicht 17 ausgedehnt, indem die Halbleiterscheibe in bekannter Weise mit gepufferter Flußsäure geätzt wird. Durch diesen Ätzvorgang werden lediglich die Bereiche in der Schicht 17 entfernt, die infolge der öffnungen 21, 22, 31, 32 und 40 freigelegt waren. Die Flußsäure greift jedoch nicht die darunterliegende Aluminiumoxidschicht 16 an, so daß der Ätzvorgang mit der Flußsäure dann abgeschlossen ist, wenn die Oberfläche der Aluminiumoxidschicht
BU 972 017 509822/0599
16 erreicht ist. Anschließend wird in bekannter Weise die verjbliebene Photolackschicht 18 entfernt. Die genannten Öffnungen .werden nun durch die Schicht 16 vertieft, indem man heiße Phosphorsäure benutzt, die das durch die Öffnungen 21, 22, 31, 32 und 40 freigelegte Aluminiumoxid der Schicht 16 angreift. Die Siftziumdioxidschicht 17 stellt dabei ihrerseits hinsichtlich der heißen Phosphorsäure eine Ätzbarriere dar. Wegen dieser.Schutzwirkung der darüberliegenden Siliziumdioxidschicht 17 greift die Phosphorsäure somit lediglich die Aluminiumoxidschicht 16 in den Bereichen an, die aufgrund der in der Siliziumschicht 17 gebildeten Öffnungen freigelegt sind. Nachdem nun in den Schichten 16 und 17 die genannten Öffnungen hergestellt sind und bevor die letztlich herzustellenden Bauelemente 20 und 30 näher definiert werden, ist es notwendig, zwischen den beiden gezeigten Elementen eine Isolation vorzugehen, Zu diesem Zweck wird eine hinsichtlich der an sie zu stellenden Genauigkeitsforderungen unkritische Maskenschicht 45 über der gesamten Oberfläche der bisher hergestellten Struktur aufgebracht mit Ausnahme des Bereichs der öffnung 40, Aufgrund der vielen auf dem Halbleiterkörper vorgesehenen Schichten 13 bis 17 ist die Positionierung dieser Maske 45 nicht kritisch und muß nicht exakt mit der Öffnung 40, wie sie in der früheren Photolackschicht 18 definiert worden ist, über- ' einstimmen, j
Nach Aufbringen dieser Grobmaskierung 45 wird die Struktur erneut j einer Behandlung mit gepufferter Flußsäure unterworfen. Durch die-j se Ätzbehandlung wird die Schicht 15 im Bereich der Öffnung 40 aufgelöst. Da jedoch die gepufferte Flußsäure gleichzeitig alle freiliegenden Siliziumdioxidstellen angreift, werden solche Bereiche der Schicht 17 an den Randbereichen der Öffnung 40, soweit diese freiliegen, ebenfalls mit entfernt. Da jedoch die Schicht durch die gepufferte Flußsäure nicht angegriffen wird, verbleibt der Bereich der Öffnung 40 in der Schicht 15 in der ursprünglich durch die Photolackschicht 18 definierten Größe. Die Maskenschicht
BU 972 017 503822/0599
45 wird dann wieder mittels üblicher Verfahren entfernt. Nachdem die öffnung 40 damit durch die Schicht 15 vorangetrieben worden ist, wird die Anordnung erneut mit heißer Phosphorsäure einer Ätzbehandlung unterzogen. Dabei löst die heiße Phosphorsäure die im Bereich der Öffnung 40 freiliegende Aluminiumoxidschicht 14 ; auf, bis sich die öffnung bis zur Oberfläche der Schicht 13 erstreckt, vgl. Fig, 1D. Da, wie in Fig. 1C ersichtlich, die im , oberen Bereich vergrößerte Öffnung 40 in der Schicht 16 die Ab- ; sätze 41 und 42 freigelegt hat, werden diese Schulterbereiche , nun ebenfalls entfernt und bis hin zur Oberfläche der Schicht 15 abgesenkt, während die ursprüngliche Öffnung 40 sich bis zur Oberfläche der Schicht 13 erstreckt.
Da die ursprüngliche Öffnung 40 nun bis zur Oberfläche-der dünnen Siliziumdioxidschicht 13 abgesenkt worden istf ist die Anordnung nun soweit, daß der Isolationsdiffusionsschritt durchgeführt v/erden kann. Damit wird ein N-Diffusionsgebiet in die Epitaxieschicht 12 im Bereich der öffnung 40 eingebracht. Derartige Diffusionsverfahren sind in zahlreichen Versionen bekannt. Als Dotierungsstoffe können in diesem Fall beispielsweise Phosphor, Arsen oder auch andere geeignete N-dotierende Materialien verwendet werden. Die Dotierungskonzentration des Dotierungsgebietes
!beträgt vorzugsweise etwa 10 Atome/cm . Obwohl die Öffnungen 21, 22, 31 und 32 ebenfalls durch die Schichten 17 und 16 hindurchreichen, verhindert Siliziumdioxidschicht 15 an der Oberfläche dieser Öffnungen jedoch das Eindringen von Dotierungsstoffen in ' darunterliegende Bereiche. Da die Siliziumdioxidschicht 13 jedoch extrem dünn ist, behindert sie das Eindringen von Dotierungsato-
ί men in das Diffusionsgebiet 44 nicht.
Die Eindringtiefe des Diffusionsgebiets 44 ist vorzugsweise so gewählt, daß mit jeder anschließenden Diffusion sich dieses Diffusionsgebiet 44 weiter durch die Epitaxieschicht 12 hindurch bis zum Übergang 9 zwischen dem Substrat 11 und der Epitaxieschicht 12 ausweitet. Nach der Ausbildung des Isolationsgebietes in Form des Dotierungsgebietes 44 wird die gesamte Anordnung, wie
BU 972 017 50 8 822/0 599
in Fig. 1D dargestellt, in eine Lösung aus gepufferter Flußsäure ; eingetaucht. Dadurch werden die verbliebenen Bereiche der Oxidschicht 17 und gleichzeitig die im Bereich der öffnungen 21, 22, 31 und 32 freigelegten Bereiche der Schicht 15 entfernt. Diese Ätzlösung entfernt ebenfalls den im Bereich der öffnung 40 freigelegten Teil der Schicht 13 (vgl. Fig. 1E), es sei denn, daß ! diese öffnung 40 inzwischen mit einer geeigneten ätzresistenten j Schicht bedeckt wurde. Danach wird die Anordnung erneut mit einer ; heißen .Phosphorsäurelösung behandelt, um die in den öffnungen 21, ! 22, 31 und 32 freiliegenden Bereiche der Schicht 14 zu entfernen. Dabei werden auch die verbliebenen Bereiche der Schicht 16 weggeätzt. Die gesamte Anordnung hat nach diesem Schritt das in Fig. ! 1F dargestellte Aussehen. Wie aus dieser Fig. hervorgeht, reichen < die Source- und Drainöffnungen 21, 22, 31 und 32 nun bis zur j ! Oberfläche der dünnen Siliziumdioxidschicht 13, Da diese Schicht ;
ί ι
13 jedoch sehr dünn ist, ist ihre Entfernung nicht notwendig, da J die Diffusion durch sie hindurch vorgenommen werden kann. ■<
Die Anordnung wird nun erneut einem Diffusionsprozeß unterworfen, wobei die Source-Diffusionsgebiete 23 und 33 sowie die Drain-Diffusionsgebiete 24 und 34 der beiden Bauelemente 20 und 30 gebildet werden. Diese Diffusionsgebiete sind vom N-Typ.
Bei diesem Stand der Verfahrensbeschreibung soll darauf hingewiesen werden, daß während der Source- und Drain-Diffusion das für die Isolation vorgesehene Diffusionsgebiet 44 weiter in die Epitaxieschicht 12 hineingetrieben wird. Es erstreckt sich schließlich soweit durch die Epitaxieschicht 12, daß es eine Verbindung zum Substrat 11 herstellt, so daß beide Bauelemente 20 und 30 vollständig voneinander isoliert sind. Die Durchführung der Source- und Drain-Diffusionen erfolgt mittels konventioneller Diffusionsverfahren.
Bü 972 017 509 822/05 99
I ■ - 9 ~
ι '
1 Vorzugsweise beträgt der Flächenwiderstand der Source- und Drain I Diffusionsgebiete 23, 24, 33 und 34 etwa 15 Sl /a * Schließlich. ! ist festzustellen, daß bei diesem Diffusionsschritt auch die ver ibliebenen Bereiche der Schicht 15 mitdotiert werden.
Wie bereits erwähnt, soll das Bauelement 20 ein Feldeffekttransistor mit fester Schwellenspannung werden. Folglich wird im Anschluß an die Source- und Drain-Diffusion erneut eine .Photolackschicht 46 auf die Oberfläche der Anordnung aufgebracht, vgl. Fig. 1G, so daß lediglich der Gate-Bereich 25 zwischen den Diffusionsgebieten 23 (Source) und 24 (Drain) des Bauelementes 20 frei !bleibt. Die entsprechend Fig. 1G mit Photolack beschichtete Anordnung wird dann einer Ätzbehandlung sowohl mit gepufferter Flußsäure als auch mit heißer Phosphorsäure unterworfen, um die in I der Maske 46 freigelegten Bereiche der Schichten 14 und 15 zwi-I sehen den öffnungen 21 bzw, 22 zu entfernen. Es ist festzustellen, daß die Positionierung dieser Maske 46 wiederum nicht kritisch ist, solange nur der gesamte Gate-Bereich 25 zwischen den beiden öffnungen nicht mit Photolack bedeckt ist. In Fig, 1G ist beispielsweise die Maske bewußt etwas fehljustiert angeordnet, um dieses Merkmal zu verdeutlichen. Die nach diesem Ätzschritt verbleibende Struktur ist in Fig. 1H gezeigt. Man erkennt, daß in der Siliziumdioxidschicht 13 eine kleine öffnung 47 vorliegt, die aufgrund dieser Fehljustierung über dem Source-Diffusionsgebiet 23 entstanden ist.
Im Anschluß an die Entfernung der Aluminiumoxidschicht 14 über dem Gate-Bereich 25 wird eine etwa 8000 K dicke Schicht 48 aus pyrolythisch gebildetem Siliziumdioxid auf der Oberfläche der Anordnung durch eine geeignete chemische Aufdampfbehandlung gebildet. Diese Schicht 48 verbindet sich mit der ursprünglichen Oxidschicht 15 und der Schicht 13, soweit diese durch die Entfernung der Aluminiumoxidschicht 14 freigeiget worden ist. Aus Vereinfachungsgründen im Rahmen der vorliegenden Beschreibung wird diese ursprüngliche Schicht 15 und die neue pyrolythische SiIi-
Bü 972 017 .50 9 822/05 99
ziumschicht als eine einzige Schicht 48 bezeichnet. Nach dem Aufbringen dieser pyrolythischen Oxidschicht wird auf die Oberfläche eine weitere ebenfalls nicht kritische Photolackmaske aufgebracht. Die pyrolythische Schicht 48 wird über dem Gate-Bereich 25 des Bauelementes 20 entfernt. Danach wird die Anordnung erneut einem (Re-) Oxydationsprozeß unterworfen, um eine dünne Oxidschicht 49 von etwa 500 bis 1000 A* Dicke über dem Gate-Bereich 25 herstellen. Anschließend wird eine weitere, wiederum nicht kritische Photolackmaske 50 auf die resultierende Oberfläche aufgebracht, in der entsprechende öffnungen über den Source- und Drain-Bereichen 23 bis 24 gebildet werden. In der Photolackmaske 50 ist ferner eine Öffnung vorgesehen, die sich über den gesamten Bereich des Bauelementes 30 erstreckt, vgl. Fig. U. Nach Ausbildung dieser Photolackinaske 50 wird die Anordnung erneut mit einer Ätzlösung aus gepufferter Flußsäure behandelt f um die nunmehr freiliegenden Siliziumdioxidbereiche zu entfernen. Danach wird auch die Photolackmaske 50 entfernt. Es ist festzuhalten, daß im Gate-Bereich des Bauelementes 30 die dicke Siliziumdioxidschicht 48 weggeätzt worden ist, so daß die ursprüngliche Aluminiumoxidschicht 14 in diesem Bereich zwischen dem Source- und Drain-Bereich 33 und 34 des Bauelementes 30 freiliegt. Auch hier ist anzumerken, daß die Anforderungen an die Justage der Photolackmaske 50 unkritisch sind, da der Ätzvorgang der Siliziumdioxidschlcht jeweils an den Stellen beendet wird, an denen Bereiche der Aluminiumoxidschicht 14 stehengeblieben waren.
Nach diesem Ätzschritt kann Aluminium oder ein geeignetes Metall •auf die Oberflächeder Halbleiterscheibe mittels bekannter Verfahren aufgebracht und z, B, mittels subtraktiver Ätzverfahren zum endgültigen Metallisierungsmuster geformt werden. Die sich letzlich ergebende Struktur nach Durchführung des erfindungsgemäßen Verfahrens ist in Fig. 1K dargestellt.
Auf diese Weise ist somit ein Feldeffekttransistorbauelement 20 mit fester Schwellenspannung sowie ein weiterer Feldeffekttransi- j
By 972 017 509822/0599
- 11 - · j
stör 30 mit veränderlicher Schwellenspannung in ein und dersel- : ben Epitaxieschicht udvoneinander durch eine Isolation getrennt '
erreicht worden. ■
Auf der Oberfläche der in Fig. 1K gezeigten Anordnung verlaufen j eine Reihe von metallischen Elektroden 55 bis 60, wovon mit 55, | 56, 57 bzw. 58, 59, 60 die Source-, Drain- und Gate-Elektroden ;
der Feldeffekttransistorbauelemente 20 bzw. 30 bezeichnet sind. I - - . · j
Das beschriebene Verfahren ermöglicht damit die gemeinsame Ausbildung von sowohl eine feste als auch eine variable Schwellenspannung aufweisenden Feldeffekttransistorbauelementen in einem gemeinsamen Halbleiterkörper, wobei insbesondere zwischen den einzelen Verfahrensschritten keine kritischen Anforderungen an die
jeweiligen MaskenJustierungen gestellt werden müssen.
972 017 50 98 22/05 98

Claims (8)

  1. - 12 - !
    PATENTANSPRÜCHE
    Verfahren zur gemeinsamen Herstellung von Feldeffekttran- ;
    slstoren mit fester sowie variabler Schwellenspannung j
    in einem Halbleiterkörper gekennzeichnet durch die folgen- :
    den Verfahrensschritte; i
    - Aufbringen mehrerer Schichtenfolgen aus hinsichtlich ; . ihrer Ä'tzrate unterschiedlichen Isoliermaterialien auf ι
    den Halbleiterkörper; j
    - Ausbilden einer ersten die Lage der jeweiligen Feldeffekt-j transistortypen festlegenden Maskenschicht auf die mehre- ' ren Isolierschichten;
    - Selektives und aufeinanderfolgendes Durchätzen ausge- j
    wählter Isolierschichtbereiche zur Festlegung der jewei- j
    ligen Transistorzonen;
    - Entfernen der ersten Maskenschicht und durch Aufbringen nachfolgender Grobmasken selektives Freilegen von Oberflächenbereichen des Halbleiterkörpers;
    - Ausbilden von gegeneinander beabstandeten Dotierüngsgebieten im Halbleiterkörper;
    - Selektives Entfernen der Isolierschichten im Gate-Bereich der Feldeffekttransistoren mit fester Schwellenspannung und anschließendes Reoxydieren der Gate-Oxidschicht dieser Transistoren und
    - Aufbringen der Elektroden zur Kontaktierung der Diffusions gebiete sowie über den Gate-Bereichen der Feldeffekttransistoren beiderlei Typs.
    Bü 972 017 509822/Ü599
  2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß zusätzlich zwischen den Feldeffekttransistoren unterschiedlichen Typs im Halbleiterkörper eine Diffusionszone als Isolationsgebiet ausgebildet wird.
  3. 3. - Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß
    über dem Isolationsgebiet eine relativ dicke Schicht aus pyrolythisch aufgebrachtem Oxid niedergeschlagen wird.
  4. 4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die mehreren Isolierschichtfolgen eine erste Schicht aus Siliziumdioxid auf der Oberfläche des Halbleiterkörpers mit darauf abwechselnd aufgebrachten Schichten aus Aluminiumtrioxid und Siliziumdioxid umfassen.
  5. 5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die Schichten aus Aluminiumtrioxid durch einen chemischen Aufdampfprozeß gebildet werden.
  6. 6. Verfahren nach den Ansprüchen 4 oder 5, dadurch gekennzeichnet, daß die Schicht aus Aluminiumtrioxid einen spezifischen Widerstand von etwa 10 So · cm bei 5 · 10 V/cm und eine dielektrische Durchbruchfeidstärke von 7 · 10 V/cm aufweist. ,
  7. 7. Verfahren nach einem der vorhergehenden Ansprüche, gekennzeichnet durch die folgenden Verfahrensschritte;
    - Ausbilden einer Epitaxieschicht vom ersten Leitfähigkeitstypsauf die Oberfläche eine.s Halbleiterkörpers vom zweiten dazu entgegengesetzten Leitfähigkeitstyp;
    BU 972 °17 .50 9822/0 599
    ' - 14 -
    Ausbilden einer ersten Siliziumdioxidschicht mit einer Dicke von weniger.als 100 8 auf der Oberfläche der Epitaxieschicht; *
    Niederschlägen einer Schicht aus Aluminiurntrioxid in einer Dicke von weniger als 1000 A* auf der Oberfläche der ersten Siliziumdioxidschicht;
    Bedecken der Aluminiumtrioxidschicht mit abwechselnd aufgebrachten Schichten aus hinsichtlich ihrer Ätzeigenschaften unterschiedlichen Materialien;
    Festlegen der Transistor- und Isolationszonen durch Ätzen von Öffnungen in der obersten Schicht der abwechselnd vorgesehenen Schichtenfolge, wobei die für das Isolationsgebiet vorgesehene Öffnung durch die Aluminiumtrioxidschicht bis zur ersten Siliziumoxidschicht freigelegt wird; ■
    Selektive Diffusion von Dotierungsstoffen des zweiten Leitfähigkeitstyps zur Ausbildung der Isolationszone in der Epitaxieschicht im Bereich zwischen den Feldeffekttransistoren unterschiedlichen Typs;
    Freilegen der Source- und Drain-Öffnungen durch die Aluminiumtrioxidschicht hindurch bis mindestens zur Oberfläche der ersten Siliziumdioxidschicht;
    Selektive Diffusion der Source- und Drain-Zonen mit Dotierungsstoffen des zweiten Leitfähigkeitstyps in die Epitaxieschicht hinein;
    Entfernen der Aluminiumtrioxidschicht über den Gate-Bereichen der Transistoren mit fester Schwellenspannung
    BU 972 017 509822/0599
    und Ausbilden einer zweiten Siliziumdioxidschicht über diesen Gate-Bereichen und
    - Aufbringen der metallischen Source- Drain- und Gate-Elektroden der Feldeffekttransistoren beiderlei Typs.
  8. 8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die ursprüngliche Eindringtiefe der Isolationszone so ausgebildet wird, daß sie sich während des Diffusionsprozesses für die Source- und Drain-Zonen der Feldeffekttransistoren durch die Epitaxieschicht bis hin zum Substrat ausdehnt.
    Bü 972 017 50 9 822/0598
DE19742450230 1973-11-01 1974-10-23 Verfahren zur herstellung von feldeffekttransistoren Pending DE2450230A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US411857A US3900352A (en) 1973-11-01 1973-11-01 Isolated fixed and variable threshold field effect transistor fabrication technique

Publications (1)

Publication Number Publication Date
DE2450230A1 true DE2450230A1 (de) 1975-05-28

Family

ID=23630595

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19742450230 Pending DE2450230A1 (de) 1973-11-01 1974-10-23 Verfahren zur herstellung von feldeffekttransistoren

Country Status (5)

Country Link
US (1) US3900352A (de)
JP (1) JPS5080779A (de)
DE (1) DE2450230A1 (de)
FR (1) FR2272487A1 (de)
GB (1) GB1481049A (de)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2432216A1 (fr) * 1978-07-24 1980-02-22 Siemens Ag Procede pour realiser une cellule de memoire integree a isolant multicouches selon la technologie a grilles en silicium et comportant un contact en polysilicium en recouvrement et a auto-alignement
EP0019886A1 (de) * 1979-05-30 1980-12-10 Siemens Aktiengesellschaft Halbleiterspeicher
DE102005048000A1 (de) * 2005-10-06 2007-04-12 Austriamicrosystems Ag Transistor mit zuverlässiger Source-Dotierung und Verfahren zur Herstellung

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4135954A (en) * 1977-07-12 1979-01-23 International Business Machines Corporation Method for fabricating self-aligned semiconductor devices utilizing selectively etchable masking layers
US4131497A (en) * 1977-07-12 1978-12-26 International Business Machines Corporation Method of manufacturing self-aligned semiconductor devices
DE3137813A1 (de) * 1981-09-23 1983-03-31 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Verfahren zum herstellen einer halbleiteranordnung
US5445994A (en) * 1994-04-11 1995-08-29 Micron Technology, Inc. Method for forming custom planar metal bonding pad connectors for semiconductor dice
KR100208024B1 (ko) * 1996-10-04 1999-07-15 윤종용 힐락 억제를 위한 tft의 알루미늄 게이트 구조 및 그 제조방법
TW399322B (en) * 1997-08-22 2000-07-21 Tsmc Acer Semiconductor Mfg Co The process and the structure of DRAM of mushroom shaped capacitor
US6110766A (en) * 1997-09-29 2000-08-29 Samsung Electronics Co., Ltd. Methods of fabricating aluminum gates by implanting ions to form composite layers
KR100320796B1 (ko) * 1999-12-29 2002-01-17 박종섭 게이트 유전체막이 적용되는 반도체 소자의 제조 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3479237A (en) * 1966-04-08 1969-11-18 Bell Telephone Labor Inc Etch masks on semiconductor surfaces
US3682724A (en) * 1967-06-30 1972-08-08 Texas Instruments Inc Process for fabricating integrated circuit having matched complementary transistors
US3673679A (en) * 1970-12-01 1972-07-04 Texas Instruments Inc Complementary insulated gate field effect devices

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2432216A1 (fr) * 1978-07-24 1980-02-22 Siemens Ag Procede pour realiser une cellule de memoire integree a isolant multicouches selon la technologie a grilles en silicium et comportant un contact en polysilicium en recouvrement et a auto-alignement
EP0019886A1 (de) * 1979-05-30 1980-12-10 Siemens Aktiengesellschaft Halbleiterspeicher
DE102005048000A1 (de) * 2005-10-06 2007-04-12 Austriamicrosystems Ag Transistor mit zuverlässiger Source-Dotierung und Verfahren zur Herstellung
US7977197B2 (en) 2005-10-06 2011-07-12 Austriamicrosystems Ag Method for fabricating a transistor with reliable source doping
DE102005048000B4 (de) * 2005-10-06 2015-03-05 Austriamicrosystems Ag Verfahren zur Herstellung eines Transistors mit zuverlässiger Source-Dotierung

Also Published As

Publication number Publication date
US3900352A (en) 1975-08-19
JPS5080779A (de) 1975-07-01
GB1481049A (en) 1977-07-27
FR2272487A1 (de) 1975-12-19

Similar Documents

Publication Publication Date Title
DE2661098C2 (de)
EP0010624B1 (de) Verfahren zur Ausbildung sehr kleiner Maskenöffnungen für die Herstellung von Halbleiterschaltungsanordnungen
DE3628488C2 (de) Verfahren zur Herstellung von Isolationsstrukturen in MOS-Bauelementen
DE3106202C2 (de)
DE2745857C2 (de)
DE1764056C2 (de) Verfahren zum Herstellen einer Halbleiteranordnung
EP0000327B1 (de) Verfahren zum Herstellen von integrierten Halbleiteranordnungen durch Anwendung einer auf Selbstausrichtung basierenden Maskierungstechnik
DE2646308C3 (de) Verfahren zum Herstellen nahe beieinander liegender elektrisch leitender Schichten
EP0010596B1 (de) Verfahren zur Ausbildung von Maskenöffnungen bei der Herstellung von Halbleiteranordnungen
DE2729171C2 (de) Verfahren zur Herstellung einer integrierten Schaltung
DE1764401C3 (de) Feldeffekttransistor mit isolierter Steuerelektrode und Verfahren zu seiner Herstellung
DE3431155A1 (de) Duennfilm-transistor und verfahren zu dessen herstellung
DE2541548A1 (de) Isolierschicht-feldeffekttransistor und verfahren zu dessen herstellung
DE2718894A1 (de) Verfahren zur herstellung einer halbleiteranordnung
DE2546314A1 (de) Feldeffekt-transistorstruktur und verfahren zur herstellung
DE2450230A1 (de) Verfahren zur herstellung von feldeffekttransistoren
DE2808645A1 (de) Verfahren zum einstellen des leckstromes von sos-isolierschicht-feldeffekttransistoren
DE2645014C3 (de) Verfahren zur Herstellung einer integrierten MOS-Schaltungsstrukrur mit doppelten Schichten aus polykristallinem Silizium auf einem Silizium-Substrat
DE2621165A1 (de) Verfahren zum herstellen eines metallkontaktes
DE2230171A1 (de) Verfahren zum herstellen von streifenleitern fuer halbleiterbauteile
DE2723374A1 (de) Halbleiterstruktur mit mindestens einem fet und verfahren zu ihrer herstellung
DE2111633A1 (de) Verfahren zur Herstellung eines Oberflaechen-Feldeffekt-Transistors
DE2902303A1 (de) Duennfilmtransistor und verfahren zu seiner herstellung
DE2320420A1 (de) Verfahren zur herstellung eines leitfaehigen verbindungsmusters auf halbleiterschaltungen sowie nach dem verfahren hergestellte anordnungen
EP0005181B1 (de) Verfahren zur Herstellung einer, Bauelemente vom Feldeffekttransistortyp enthaltenden, Halbleiteranordnung

Legal Events

Date Code Title Description
OHJ Non-payment of the annual fee