JPS59119848A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS59119848A JP57228400A JP22840082A JPS59119848A JP S59119848 A JPS59119848 A JP S59119848A JP 57228400 A JP57228400 A JP 57228400A JP 22840082 A JP22840082 A JP 22840082A JP S59119848 A JPS59119848 A JP S59119848A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （」）発明の技術分野 本発明は２１’導体装置′の製造方法、詳しくはアイソ
レーン」ン部分にＵ溝を形成し素子分離を完成させる力
ｌ去に（刀する。
（２）技術の背景 オニ出１頭人は第１図の断面図に示される酸化膜で囲ま
れたトランジスタ（以下にはＵ　Ｓ　ｉ’構造という）
を開発した。同図を参照すると、１はシリコン基板、２
はフィールド酸化膜、３はｎ＋形埋没Ｌし、４ばｎ　＋
形コレクタ・コンタクト、５はｐ＋形アイソレーション
部分、６はヘース、７はエミツタを示し、製造されるト
ランジスタは１〜１．５μｍのｊ！ｔさのフィールド酸
化膜によって取り囲まれる。図示のかかるＯ　Ｓ　’ｒ
溝構造おいては、トランジスタの特性、殊にヘースの部
分の寄生容量か減少せしめられる利点が確認されている
。
（３）従来技術と問題点 しかし、上記したＯ３１′構造は、殊に埋没ハづ３の丸
みをもった部分でばその面積が人で接合容１ｄが大にな
ることに問題がある。また、アイソレーション部分５の
先端部分の丸めをもった）８１Ｘ分と埋没層３との間に
発生する寄生容量か大いなる傾向にあり、素子のスイッ
ヂング速度を低−トさせる原因となっている。
（４）発明の１」的 本発明は上記従来の問題点に鑑の、Ｏ３Ｔ構造を利用し
つつ接合蓄量、寄生容量が減少せしめられ、スイッチン
グ速度の低下か防止された半導体装置を製造する方法を
（足イバすることを目的とする。
（５）発明の（１４成 そしてこの目的は本発明によれは、半専体基（ルに埋没
層；、エピタキシャル層を形成した後ア・イソレーショ
ン部分および活性領域を除く基板」二に選択的に酸化膜
を形成し、これら酸化膜によって囲まれた半導体素子を
製造する方法におい″（、全面に蟇化映および絶縁膜を
順次成長し、前記−］′イソレーション部分においてこ
れらの膜に窓開りをなす」−］程、前記窓を通して埋没
層を突き抜ける（）溝を形成し、該Ｕ溝の底部分にチャ
ネルカット層を形成する工程、前記Ｕ溝の表面を選択的
に酸化し該Ｕ溝内に絶縁物を充填する工程、前記絶縁物
の表面に酸化膜を形成する工程を含むことを特徴とする
半導体装置の製造方法を提供することによっ′Ｃ達成さ
れる。
（６）発明の実施例 以下本発明実施例を図面によって詳述する。
第２図以下に本発明の方法を実施する」二程にお４Ｊる
半導体装置の要部が１９ｊ面図で示され、これらの図に
おい°ζ既に図示した部分と同じ部分は同一符号を付し
て示す。
第２図に示す如く、シリコン基板１の全ｉｆｊにｎ”形
埋没ｊτづ８を拡散し、更に拡散ｊτ１８の上に全面に
エピタキシャル成長によっ一ζｎ−形エピクキンヤル層
９を形成する。次に、アイソレーション部分、コレクタ
・コンタク１−および・＼−ス形成予定領域１ｓｏ　、
ＣＧ、　Ｂをそれぞれ窒化膜でマスクしておいて、選択
酸化法（ＬＯＣＯ５法）により１〜１．５μｍの厚ざの
フィールド酸化膜２を形成する。
次いで全面に化学気相成長法（ＣＶＤ法）によって、窒
化Ｊｉｆｆ　（Ｓｉ　３Ｎ　４１１％）　１０を０．１
〜０．２　ｐ　ｍの１模厚に、引続き墾化映１０の上に
りん・シリケート・ガラス（＋）ＳＧ　）　ｌ模１１を
０．５μｍ程度の１模ｊソ謁こ順に成長し、アイソレー
ション１（１１分形成予定領域、　　（＋？ＩＦ、）で
エツチングして窒化ｊ模とＩ）ＳＧ　１１９を除去して
窓開きをなす（第３図）。
１うくいで、（ＣＣＶ　ａ　＋　Ｉｔ（Ｖ２３　）ガス
を用いる旧Ｅで、１ｉｉｉ記窓を通してアイソレーショ
ン部分形成予定領域１ｓｏを第４図に示す如′くエツチ
ングしてＵ溝１２を形成し、Ｉ）ｓＧＩ模を例えばウェ
ットエツチングで除去しくウォッシュアウト）、引続き
ほう集（Ｂ”）を、４０ＫｅＶのコニ不ルギー、Ｉ　Ｘ
　１０　　ｃｍ−”’の１−−ス量−ζイオン注入法に
よってイオン注入し、。
Ｕ溝１２の表面層にｐ　’ｌ形のチャネルカッｌ−１τ
〔１１３を形成する。
次いで、Ｌ）溝１２の表面を選択的に酸化し一ζ酸化膜
１４を形成し、ドープされていない多結晶シリコン（ポ
リシリコン）１５を成長させてそれでＵ　’／ＮｊＪ２
を充填する。
上記したポリシリコンの成ｊ＝後、余分なポリシリコン
はポリッシングで除去し、活性領域ずなわら、コレクタ
・コンタクト形成予定領域ＣＣ、ヘース形成予χビ領域
Ｂ上のポリシリコン残を除去するため、水酸化カリウム
（Ｋｏｌｌ）を用いるウェットエツチングを行い、余分
のポリシリコンを除去し、Ｕ溝１２内にのめポリシリコ
ンが残るようにするく第５図）。
前記したポリッシングてストッパーとして働いた窒化）
挨１０を用いてポリシリコン１５の表面を選択酸化し、
第６図に示す如くポリシリコンＩ５を覆う。このとき形
成された１股化１１Ｑはフィールド酸化１１Ｍ　２と連
結する。次いで窒化＋１＊１０を除去する。以後従来技
術の工程と同様にコレクタ・コンタク１−、ヘース、エ
ミッタを形成する。
上記した（Ｊ溝は垂直力向に形成されるので、接合面が
平らであり、面積が従来のアイソレーション部分の丸み
をもったものに比べ減少し゛（いるので、接合容量が減
少する。また、Ｕ溝１２圓埋没層８を突き抜けて形成さ
れるので、Ｕ　１１ｊ　１２のチャネル力・７ト層１３
は埋没層８と接することがなく、′爵生谷量の発生が抑
えられる。
（７）発明の効果 以上、詳細に説明したように、本発明の方法によると、
選択酸化法によって素子を取り囲むように形成されたｊ
！、°−い酸化膜をマスクにし−（シリコン基板のエツ
チングを行い、Ｕ溝を形成し、それを絶縁物で充填して
素子−分離を形成するため、当該Ｕ溝と埋没拡１１幻ｉ
ツとの間の寄生容量を小にすることか可能となり、素子
のスイッチング速度の低下を防止するに効果大である。
【図面の簡単な説明】
第１図は従来技術によるＯ３Ｔ構造の断面図、第２図な
いし第６図はＡ・二発明の方ｄ、を実施する工程におり
る半専体装置の要部の断面図である。 １−シリコン基板、２−フィールＩＳ酸化膜、”　−−
’　埋？Ｊ−ｂ、４−コレクタ・コンタクト、５−’ｊ
’インレージョン部分、６−−−、−ス、７−エミフタ
、８−埋没層、９−エピタキシャル層、１０−蟹化膜、
１ｌ−ＰＳＧ股、１２−−　Ｌｌ　ｆｊ、Ｌ３−チ＋ネ
ルカットｊ行、１４−酸化膜、１５−ボνシリコン

Claims (1)

    【特許請求の範囲】
  1. 半導体基板に埋没層、エビタギシャル層を形成した後ア
    イソレーション部分および活性領域を除く基板上に選択
    的に酸化膜を形成し、これら酸化膜によって囲まれた半
    導体素子を製造する方法において、全面に窒化ｊ模およ
    び絶縁膜を順次底ＩＭし、前記アイソレーション部分に
    おいてこれらの１模に窓開りをなす工程、前記窓を通し
    て埋没ｊ１ツを突き抜りるＵ溝を形成し、該Ｕ溝の底部
    分にチャネルカッ１一層を形成する工程、前記Ｕ溝の表
    面を選択的に酸化し該Ｕ溝内に絶縁物を充填する工４゛
    １）、前記絶縁物の表面に酸化１挨を形成する上程を含
    むことを特徴とする半導体装置の製造方法。
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