JPH02151050A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02151050A JPH02151050A JP63305217A JP30521788A JPH02151050A JP H02151050 A JPH02151050 A JP H02151050A JP 63305217 A JP63305217 A JP 63305217A JP 30521788 A JP30521788 A JP 30521788A JP H02151050 A JPH02151050 A JP H02151050A
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- 239000000758 substrate Substances 0.000 claims abstract description 13
- 239000012212 insulator Substances 0.000 claims description 2
- 238000002955 isolation Methods 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 abstract description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052710 silicon Inorganic materials 0.000 abstract description 8
- 239000010703 silicon Substances 0.000 abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 4
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- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 3
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Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に高耐圧素子を含む半導
体装置に関する。
体装置に関する。
従来、高耐圧半導体装置には、高電圧の加わる通信用Ｉ
Ｃや書込み時に高耐圧の必要なＰＲＯＭ、ＰＬＤ等があ
る。ＦＲＯＭを例にすると、大電流を出力から流し込み
、メモリセルに情報を書込む時に書込み電流を制御する
回路等に、書込み電流の電圧降下により高電圧が加わる
。耐圧が低い部分があると、そこから電流漏れを起こし
てしまうなめ予め耐圧を高く設計しておく必要がある。
Ｃや書込み時に高耐圧の必要なＰＲＯＭ、ＰＬＤ等があ
る。ＦＲＯＭを例にすると、大電流を出力から流し込み
、メモリセルに情報を書込む時に書込み電流を制御する
回路等に、書込み電流の電圧降下により高電圧が加わる
。耐圧が低い部分があると、そこから電流漏れを起こし
てしまうなめ予め耐圧を高く設計しておく必要がある。
第３図は従来の高耐圧半導体装置の第１の例の断面図で
ある。
ある。
Ｐ型シリコン基板１に高濃度Ｎ型埋込層２及び高濃度Ｐ
型埋込層３を形成し、Ｐ型シリコン基板１上にＮ型エピ
タキシャル層４を堆積し、エピタキシャル層４内にＰ型
組縁領域５、シリコン酸化膜６、Ｎ型コレクタ領域７、
Ｐ型ベース領域８、Ｎ型エミッタ領域９、電極１０を順
次設ける。
型埋込層３を形成し、Ｐ型シリコン基板１上にＮ型エピ
タキシャル層４を堆積し、エピタキシャル層４内にＰ型
組縁領域５、シリコン酸化膜６、Ｎ型コレクタ領域７、
Ｐ型ベース領域８、Ｎ型エミッタ領域９、電極１０を順
次設ける。
高耐圧にするために、エピタキシャル層４を厚くして、
コレクターベース接合耐圧及びコレクターエミッタ耐圧
を高くし、また、Ｎ型埋込層２とＰ型埋込層３の距離を
離して、素子と素子の間の絶縁耐圧を高くしていた。耐
圧を３０Ｖ以上とするための設計例について説明する。
コレクターベース接合耐圧及びコレクターエミッタ耐圧
を高くし、また、Ｎ型埋込層２とＰ型埋込層３の距離を
離して、素子と素子の間の絶縁耐圧を高くしていた。耐
圧を３０Ｖ以上とするための設計例について説明する。
コレクターベース接合耐圧を高くするために、Ｎ型エピ
タキシャル層４の厚さを２．５μｍと厚くし、Ｐ型ベー
ス領域８が高濃度Ｎ型埋込層２に接近しないようにする
。すると、素子と素子を分離するために、Ｐ型組縁領域
５を高濃度Ｐ型埋込領域３に届かすために１１００℃程
度の高温の熱処理を施さなければならず、高濃度Ｎ型埋
込層２゜Ｐ型埋込層３及びＰ型組縁領域５が横方向に拡
散し、絶縁耐圧を低下せしめることになる。これを防止
するため、今度は高濃度埋込層２と高濃度Ｐ型埋込層３
及びＰ型組縁領域５の距離を十分にとって絶縁耐圧を３
０Ｖ以上になるように調整しなければならなくなった。
タキシャル層４の厚さを２．５μｍと厚くし、Ｐ型ベー
ス領域８が高濃度Ｎ型埋込層２に接近しないようにする
。すると、素子と素子を分離するために、Ｐ型組縁領域
５を高濃度Ｐ型埋込領域３に届かすために１１００℃程
度の高温の熱処理を施さなければならず、高濃度Ｎ型埋
込層２゜Ｐ型埋込層３及びＰ型組縁領域５が横方向に拡
散し、絶縁耐圧を低下せしめることになる。これを防止
するため、今度は高濃度埋込層２と高濃度Ｐ型埋込層３
及びＰ型組縁領域５の距離を十分にとって絶縁耐圧を３
０Ｖ以上になるように調整しなければならなくなった。
例えば、高濃度Ｎ型埋込層２と高濃度Ｐ型埋込層３の距
離を８μｍとすると素子間距離は１８μｍ以上となる。
離を８μｍとすると素子間距離は１８μｍ以上となる。
このように、高耐圧を得るため、Ｎ型エピタキシャル層
４の膜厚を厚くし素子間の距離を十分にとらなければな
らないため、高集積化が困難になるという欠点があった
。
４の膜厚を厚くし素子間の距離を十分にとらなければな
らないため、高集積化が困難になるという欠点があった
。
第４図は従来の高耐圧半導体装置の第２の例の断面図で
ある。
ある。
この半導体装置は、第５図に示した第１の例を改良した
もので、Ｎ型エピタキシャル層４の表面から溝を十分深
く掘り、次にイオン注入法でＰ型不純物を溝の底部に注
入し、溝の側面に酸化膜１３を形成した後多結晶シリコ
ン層１４を充填して溝の底部にＰ型組縁領域５を設ける
。
もので、Ｎ型エピタキシャル層４の表面から溝を十分深
く掘り、次にイオン注入法でＰ型不純物を溝の底部に注
入し、溝の側面に酸化膜１３を形成した後多結晶シリコ
ン層１４を充填して溝の底部にＰ型組縁領域５を設ける
。
上述したように、第１の例の半導体装置では、高耐圧を
得るなめに、Ｎ型エピタキシャル層の膜厚を厚くし、素
子間距離を広くとったりしていたため、単位素子当りの
面積が大きく、高集積化が難かしいという問題があった
。
得るなめに、Ｎ型エピタキシャル層の膜厚を厚くし、素
子間距離を広くとったりしていたため、単位素子当りの
面積が大きく、高集積化が難かしいという問題があった
。
また、第２の例の半導体装置では、溝の底部にイオンを
注入するとき、溝が深いため、Ｐ型不純物のイオン入射
角が僅かに傾いても底部に注入イオンが届かず、第６図
に示すように、溝の側面に注入され、絶縁耐圧を低下さ
せるという問題があった。
注入するとき、溝が深いため、Ｐ型不純物のイオン入射
角が僅かに傾いても底部に注入イオンが届かず、第６図
に示すように、溝の側面に注入され、絶縁耐圧を低下さ
せるという問題があった。
本発明は、一導電型半導体基板上に逆導電型半導体層が
設けられ、前記逆導電型半導体層が一導電型絶縁分離領
域によって島領域に絶縁分離され、前記島領域に半導体
素子が形成されて成る半導体装置において、前記一導電
型絶縁領域を少くとも外表面が絶縁物である溝型絶縁領
域で挟んだことを特徴とする。
設けられ、前記逆導電型半導体層が一導電型絶縁分離領
域によって島領域に絶縁分離され、前記島領域に半導体
素子が形成されて成る半導体装置において、前記一導電
型絶縁領域を少くとも外表面が絶縁物である溝型絶縁領
域で挟んだことを特徴とする。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の断面図である。
Ｐ型シリコン基板１に高濃度Ｎ型埋込層２及び高濃度Ｐ
型埋込層３を形成し、Ｐ型シリコン基板１上にＮ型エピ
タキシャル層４を堆積する。エピタキシャル層４の表面
からＰ型シリコン基板１に十分達する溝を掘り、溝の側
面に酸化膜１３を形成し、多結晶シリコン層１４を充填
することにより溝型絶縁領域１１ａ、ｌｌｂを形成する
。そして、エピタキシャル層４内に、かつ溝型絶縁領域
１１ａとｌｌｂとの間にＰ型組縁領域５、シリコン酸化
膜６、Ｎ型コレクタ領域７、Ｐ型ベース領域８、Ｎ型エ
ミッタ領域９、電極１０を順次設ける。
型埋込層３を形成し、Ｐ型シリコン基板１上にＮ型エピ
タキシャル層４を堆積する。エピタキシャル層４の表面
からＰ型シリコン基板１に十分達する溝を掘り、溝の側
面に酸化膜１３を形成し、多結晶シリコン層１４を充填
することにより溝型絶縁領域１１ａ、ｌｌｂを形成する
。そして、エピタキシャル層４内に、かつ溝型絶縁領域
１１ａとｌｌｂとの間にＰ型組縁領域５、シリコン酸化
膜６、Ｎ型コレクタ領域７、Ｐ型ベース領域８、Ｎ型エ
ミッタ領域９、電極１０を順次設ける。
上記のように、Ｐ型組縁領域５を溝型絶縁領域１１ａと
ｌｌｂとの間に挟むような構造にすると、素子間の距離
を縮めても、Ｐ型シリコン基板１に溝型絶縁領域１１ａ
、ｌｌｂが食い込んだ分だけ実質的に高濃度Ｎ型埋込層
２とＰ型組縁領域５との間隔が離れるため絶縁耐圧を高
く保つことができる。
ｌｌｂとの間に挟むような構造にすると、素子間の距離
を縮めても、Ｐ型シリコン基板１に溝型絶縁領域１１ａ
、ｌｌｂが食い込んだ分だけ実質的に高濃度Ｎ型埋込層
２とＰ型組縁領域５との間隔が離れるため絶縁耐圧を高
く保つことができる。
このことを数値例で説明する。耐圧を３０Ｖ以上とする
ため、Ｎ型エピタキシャル層４の厚さを２．５μｍと厚
くし、Ｐ型ベース領域８が高濃度Ｎ型埋込層２に接近し
ないようにして、コレクタベース接合耐圧を３０Ｖ以上
に保つ０次に、高密度化を図るために、高濃度Ｎ型埋込
層２とＰ型組縁領域５との間隔を２μｍとし、その間に
Ｎ型工ビタキシャルＮ４の表面からＰ型シリコン基板１
にさらに３．５μｍ食い込んだ幅１μｍの溝型絶縁領域
１１を設けると、実質的に高濃度Ｎ型埋込Ｎ２とＰ型絶
縁領域５との間隔が溝型絶縁領域１１ａ、ｌｌｂの側面
の距離となって８μｍとなる。この場合、溝型絶縁領域
１１ａ、ｌｌｂの深さは６μｍとなり、素子間距離は７
μｍ程度に縮めることができる（第５図の従来例では１
８μｍであった）。
ため、Ｎ型エピタキシャル層４の厚さを２．５μｍと厚
くし、Ｐ型ベース領域８が高濃度Ｎ型埋込層２に接近し
ないようにして、コレクタベース接合耐圧を３０Ｖ以上
に保つ０次に、高密度化を図るために、高濃度Ｎ型埋込
層２とＰ型組縁領域５との間隔を２μｍとし、その間に
Ｎ型工ビタキシャルＮ４の表面からＰ型シリコン基板１
にさらに３．５μｍ食い込んだ幅１μｍの溝型絶縁領域
１１を設けると、実質的に高濃度Ｎ型埋込Ｎ２とＰ型絶
縁領域５との間隔が溝型絶縁領域１１ａ、ｌｌｂの側面
の距離となって８μｍとなる。この場合、溝型絶縁領域
１１ａ、ｌｌｂの深さは６μｍとなり、素子間距離は７
μｍ程度に縮めることができる（第５図の従来例では１
８μｍであった）。
このように、本発明によれば、耐圧を維持したまま半導
体装置の高密度化が図れる。
体装置の高密度化が図れる。
第２図は本発明の第２の実施例の断面図である。
この実施例では、溝型絶縁領域１１ａ、ｌｌｂをＶ字形
溝にしてすべて酸化物で充填したものである。それ以外
は第１の実施例と同じである。
溝にしてすべて酸化物で充填したものである。それ以外
は第１の実施例と同じである。
以上説明したように、本発明は、高濃度Ｎ型埋込層とＰ
型絶縁領域の間隔を狭くしても、その間にＮ型エピタキ
シャル層の表面からＰ型半導体基板に十分に達する溝型
絶縁領域を設けることにより、実質的に間隔を広げ、高
耐圧が得られると共に素子と素子との間隔を狭くするこ
とができ、高集積化ができる効果がある。
型絶縁領域の間隔を狭くしても、その間にＮ型エピタキ
シャル層の表面からＰ型半導体基板に十分に達する溝型
絶縁領域を設けることにより、実質的に間隔を広げ、高
耐圧が得られると共に素子と素子との間隔を狭くするこ
とができ、高集積化ができる効果がある。
第１図は本発明の第１の実施例の断面図、第２図は本発
明の第２の実施例の断面図、第３図は従来の高耐圧半導
体装置の第１の例の断面図、第４図は従来の高耐圧半導
体装置の第２の例の断面図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ型埋込層、３・
・・Ｐ型埋込層、４・・・Ｎ型エピタキシャル層、５・
・・Ｐ型絶縁領域、６・・・酸化膜、７・・・Ｎ型コレ
クタ領域、８・・・Ｐ型ベース領域、９・・・Ｎ型エミ
ッタ領域、１０・・・電極、１１・・・溝型絶縁領域、
１３・・・酸化膜、１４・・・多結晶シリコン層。 代理人 弁理士 内 原 晋 ４Ｎ”ｉ＝：”Ｃ”７ｔ”ｚｔｉＬｌ”を上（凹 支３呂 あど困 り４困
明の第２の実施例の断面図、第３図は従来の高耐圧半導
体装置の第１の例の断面図、第４図は従来の高耐圧半導
体装置の第２の例の断面図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ型埋込層、３・
・・Ｐ型埋込層、４・・・Ｎ型エピタキシャル層、５・
・・Ｐ型絶縁領域、６・・・酸化膜、７・・・Ｎ型コレ
クタ領域、８・・・Ｐ型ベース領域、９・・・Ｎ型エミ
ッタ領域、１０・・・電極、１１・・・溝型絶縁領域、
１３・・・酸化膜、１４・・・多結晶シリコン層。 代理人 弁理士 内 原 晋 ４Ｎ”ｉ＝：”Ｃ”７ｔ”ｚｔｉＬｌ”を上（凹 支３呂 あど困 り４困
Claims (1)
- 一導電型半導体基板上に逆導電型半導体層が設けられ、
前記逆導電型半導体層が一導電型絶縁分離領域によって
島領域に絶縁分離され、前記島領域に半導体素子が形成
されて成る半導体装置において、前記一導電型絶縁領域
を少くとも外表面が絶縁物である溝型絶縁領域で挟んだ
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63305217A JPH02151050A (ja) | 1988-12-01 | 1988-12-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63305217A JPH02151050A (ja) | 1988-12-01 | 1988-12-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02151050A true JPH02151050A (ja) | 1990-06-11 |
Family
ID=17942451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63305217A Pending JPH02151050A (ja) | 1988-12-01 | 1988-12-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02151050A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6737721B1 (en) | 1999-10-18 | 2004-05-18 | Nec Electronics Corporation | Shallow trench isolation structure for a bipolar transistor |
| JP2007115998A (ja) * | 2005-10-21 | 2007-05-10 | Seiko Epson Corp | 半導体装置 |
| JP2011159991A (ja) * | 2002-08-14 | 2011-08-18 | Advanced Analogic Technologies Inc | トレンチにより制限された分離拡散領域を備えた相補型アナログバイポーラトランジスタ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137647A (en) * | 1980-03-31 | 1981-10-27 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor and its manufacture |
| JPS60187048A (ja) * | 1984-03-07 | 1985-09-24 | Hitachi Ltd | 半導体装置 |
| JPS6254936A (ja) * | 1985-08-28 | 1987-03-10 | エッセヂエッセ―トムソン マイクロエレクトロニクス・エッセ・エッレ・エッレ | Ｍｏｓ装置の分離構造の製造方法 |
-
1988
- 1988-12-01 JP JP63305217A patent/JPH02151050A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137647A (en) * | 1980-03-31 | 1981-10-27 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor and its manufacture |
| JPS60187048A (ja) * | 1984-03-07 | 1985-09-24 | Hitachi Ltd | 半導体装置 |
| JPS6254936A (ja) * | 1985-08-28 | 1987-03-10 | エッセヂエッセ―トムソン マイクロエレクトロニクス・エッセ・エッレ・エッレ | Ｍｏｓ装置の分離構造の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6737721B1 (en) | 1999-10-18 | 2004-05-18 | Nec Electronics Corporation | Shallow trench isolation structure for a bipolar transistor |
| JP2011159991A (ja) * | 2002-08-14 | 2011-08-18 | Advanced Analogic Technologies Inc | トレンチにより制限された分離拡散領域を備えた相補型アナログバイポーラトランジスタ |
| JP2007115998A (ja) * | 2005-10-21 | 2007-05-10 | Seiko Epson Corp | 半導体装置 |
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