JPH0821613B2 - Ｍｏｓ装置の分離構造の製造方法 - Google Patents
Ｍｏｓ装置の分離構造の製造方法Info
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- JPH0821613B2 JPH0821613B2 JP61196978A JP19697886A JPH0821613B2 JP H0821613 B2 JPH0821613 B2 JP H0821613B2 JP 61196978 A JP61196978 A JP 61196978A JP 19697886 A JP19697886 A JP 19697886A JP H0821613 B2 JPH0821613 B2 JP H0821613B2
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- 238000000034 method Methods 0.000 title claims description 56
- 238000002955 isolation Methods 0.000 title claims description 49
- 238000004519 manufacturing process Methods 0.000 title description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 54
- 239000010703 silicon Substances 0.000 claims description 54
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 53
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 52
- 239000000758 substrate Substances 0.000 claims description 48
- 150000004767 nitrides Chemical class 0.000 claims description 31
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 22
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 22
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 21
- 230000000873 masking effect Effects 0.000 claims description 18
- 239000004065 semiconductor Substances 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 7
- 239000011810 insulating material Substances 0.000 claims description 7
- 238000000926 separation method Methods 0.000 claims description 7
- 239000002019 doping agent Substances 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 claims description 3
- 235000012239 silicon dioxide Nutrition 0.000 claims 16
- 239000000377 silicon dioxide Substances 0.000 claims 16
- 239000000463 material Substances 0.000 claims 4
- 230000000717 retained effect Effects 0.000 claims 2
- 239000007943 implant Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 72
- 230000008569 process Effects 0.000 description 21
- 239000002344 surface layer Substances 0.000 description 17
- 230000012010 growth Effects 0.000 description 9
- 238000005755 formation reaction Methods 0.000 description 8
- 239000013078 crystal Substances 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 210000003323 beak Anatomy 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000012808 vapor phase Substances 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000593 degrading effect Effects 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 238000010849 ion bombardment Methods 0.000 description 2
- 235000011007 phosphoric acid Nutrition 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 101100138673 Arabidopsis thaliana NPF3.1 gene Proteins 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000002485 combustion reaction Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- BUMGIEFFCMBQDG-UHFFFAOYSA-N dichlorosilicon Chemical compound Cl[Si]Cl BUMGIEFFCMBQDG-UHFFFAOYSA-N 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000010301 surface-oxidation reaction Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76221—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO with a plurality of successive local oxidation steps
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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Description
【発明の詳細な説明】 〔発明の背景〕 （発明の分野） 本発明は、MOSデバイス用の新規で改良された分離構
造及びその製造方法に関する。
造及びその製造方法に関する。
より詳細には、本発明はMOS（金属酸化物半導体）タ
イプの線形又はディジタル型の小規模集積回路（SS
I）、中規模集積回路（MSI）、大規模集積回路（LSI）
又は超大規模集積回路（VLSI）であるバイポーラー及び
ユニポーラーの半導体デバイスの製造に関する。本明細
書では記述をより簡略化する目的のために、MOSデバイ
ス又はＮチャンネルタイプ（NMOS）のプロセスについて
総括的に参照するが、明らかにＰチャンネルタイプ（PM
OS）、相補タイプ（CMOS）及びそれらの変形等の種々の
既知のMOSの技術的用語を含めることを意図するもので
ある。
イプの線形又はディジタル型の小規模集積回路（SS
I）、中規模集積回路（MSI）、大規模集積回路（LSI）
又は超大規模集積回路（VLSI）であるバイポーラー及び
ユニポーラーの半導体デバイスの製造に関する。本明細
書では記述をより簡略化する目的のために、MOSデバイ
ス又はＮチャンネルタイプ（NMOS）のプロセスについて
総括的に参照するが、明らかにＰチャンネルタイプ（PM
OS）、相補タイプ（CMOS）及びそれらの変形等の種々の
既知のMOSの技術的用語を含めることを意図するもので
ある。
（従来技術の記載） しばしば単に「MOSプロセス」と指称される、今日のM
OSタイプの半導体デバイスの製造方法は、デバイス表面
の混み入った幾何的配置を改良しより大きな集積化度を
許容するために開発された特別な製造技術を利用してい
る。このような技術の主な目的は、デバイスの能動及び
受動部品が形成される区画を限定するために使用される
酸化シリコン層中の鋭い端部を除去（又は平滑化）する
ことであり、該端部は金属化等された積層に大きな脆弱
点を与える。
OSタイプの半導体デバイスの製造方法は、デバイス表面
の混み入った幾何的配置を改良しより大きな集積化度を
許容するために開発された特別な製造技術を利用してい
る。このような技術の主な目的は、デバイスの能動及び
受動部品が形成される区画を限定するために使用される
酸化シリコン層中の鋭い端部を除去（又は平滑化）する
ことであり、該端部は金属化等された積層に大きな脆弱
点を与える。
広汎に採用されているこのような技術の例は、周知の
プロセスである例えばフィリップス社で開発されたロコ
ス（LOCOS）及びエッセヂエッセ社で開発されたプラノ
ックス（Planox）があり、両者はいくつかの共通した側
面も有するが、特に伝統的なプレーナ法と相違する点に
おいて互いに明らかに異なっている。
プロセスである例えばフィリップス社で開発されたロコ
ス（LOCOS）及びエッセヂエッセ社で開発されたプラノ
ックス（Planox）があり、両者はいくつかの共通した側
面も有するが、特に伝統的なプレーナ法と相違する点に
おいて互いに明らかに異なっている。
ロコス法では、隣接する能動及び受動部品を分離する
ために使用される酸化物の厚い層を、前もって溝を形成
するためのシリコンの等方性アタックにより基板中に埋
設し、次いで該溝を酸化シリコンで充填するのに対し、
プラノックス法では、厚い（電界）酸化物である分離構
造を予め設定した区画内で、基板の厚さの少なくとも半
分、基板から成長させる。
ために使用される酸化物の厚い層を、前もって溝を形成
するためのシリコンの等方性アタックにより基板中に埋
設し、次いで該溝を酸化シリコンで充填するのに対し、
プラノックス法では、厚い（電界）酸化物である分離構
造を予め設定した区画内で、基板の厚さの少なくとも半
分、基板から成長させる。
このような方法は文献中に充分に記載され、そのよう
な記載は、H.リレンの「CI/MOSの原理と応用（Principl
es et applicataons des CI/MOS）」（1972年パリのエ
ディションラジオ社刊）という刊行物の61頁から65頁に
現れている。
な記載は、H.リレンの「CI/MOSの原理と応用（Principl
es et applicataons des CI/MOS）」（1972年パリのエ
ディションラジオ社刊）という刊行物の61頁から65頁に
現れている。
特にプラノックス法は、F.モランディにより1969年10
月発行の刊行物であるIEDMテクニカルダイジェスト18巻
に、及びT.C.ウー、W.T.スタッシー及びK.N.リッツによ
りジャーナル・オブ・エレクトロケミカル・ソサイアテ
ィ第130巻1563頁（1983年）に開示されている。
月発行の刊行物であるIEDMテクニカルダイジェスト18巻
に、及びT.C.ウー、W.T.スタッシー及びK.N.リッツによ
りジャーナル・オブ・エレクトロケミカル・ソサイアテ
ィ第130巻1563頁（1983年）に開示されている。
プラノックス法の重要な段階は、MOSデバイスを形成
する種々の能動及び受動素子を分離する絶縁構造である
電界酸化物を形成することである。
する種々の能動及び受動素子を分離する絶縁構造である
電界酸化物を形成することである。
このような構造は、所望の区画から写真食刻法で窒化
シリコンのマスキング層を除去することにより区画して
いる、シリコンの単一結晶から成る基板の区画上に、通
常約5000-15000Åの好適な厚さで酸化物層を成長させる
ことにより形成される。残った窒化物層は、後に集積回
路の能動及び受動素子が形成される区画を酸化から効果
的に保護する。
シリコンのマスキング層を除去することにより区画して
いる、シリコンの単一結晶から成る基板の区画上に、通
常約5000-15000Åの好適な厚さで酸化物層を成長させる
ことにより形成される。残った窒化物層は、後に集積回
路の能動及び受動素子が形成される区画を酸化から効果
的に保護する。
被覆されていない区画上の厚い酸化物層の成長は、当
初のシリコン表面より下方にその厚さの約半分進行しそ
の厚さの約半分が埋設される結果となるので、分離構造
の酸化物の成長の際に形成されるステップはより低くな
る。
初のシリコン表面より下方にその厚さの約半分進行しそ
の厚さの約半分が埋設される結果となるので、分離構造
の酸化物の成長の際に形成されるステップはより低くな
る。
確かに電界酸化物が形成される方法のためにその水平
方向の端部は垂直でなく明らかに曲がっている。つまり
マスクされていないエリアのシリコンの酸化プロセスは
本質的に拡散プロセスであり、酸化は、急速に速度が減
少するが、マスキングの窒化物層の真下で進行しがちで
あり、後者は蒸気と酸素に対して不浸透性であるが、そ
れは層自身の端部の幾何的限界を超えている。
方向の端部は垂直でなく明らかに曲がっている。つまり
マスクされていないエリアのシリコンの酸化プロセスは
本質的に拡散プロセスであり、酸化は、急速に速度が減
少するが、マスキングの窒化物層の真下で進行しがちで
あり、後者は蒸気と酸素に対して不浸透性であるが、そ
れは層自身の端部の幾何的限界を超えている。
従って、プラノックス法により得られる厚い（電界）
酸化物はその断面が、端部において特徴のあるテーパー
を示し、その形状からしばしばプラノックスの「嘴」の
名称で表示される。
酸化物はその断面が、端部において特徴のあるテーパー
を示し、その形状からしばしばプラノックスの「嘴」の
名称で表示される。
厚い（電界）酸化物及び曲がっている端部から成る分
離構造の部分的「埋設」は、多結晶シリコンと引き続く
金属化及び／又は分離層の層を製造することをかなり容
易にする、小さくかつ傾斜の少ないステップにより特徴
付けられる形態を生産する。
離構造の部分的「埋設」は、多結晶シリコンと引き続く
金属化及び／又は分離層の層を製造することをかなり容
易にする、小さくかつ傾斜の少ないステップにより特徴
付けられる形態を生産する。
それにもかかわらず、曲がりの程度、つまりプラノッ
クスの嘴の長さは、それがキャパシタンスと接合の降伏
電圧つまりBVxj特性を改良するものであるにもかかわら
ず、それが隣接する活性エリアを減少させ、それ故線幅
の減少に対して制限を課する限り、集積化従って小規模
化の程度を増加させることを追求する際に強く感知され
る顕著な幾何的な問題を生ずるため、注意深く制限され
なければならない。MOSデバイス中の電界酸化物層の構
造と形状に関する更に当業者に周知の色々な効果があ
り、それは次の要求等を満足するものでなければならな
い。
クスの嘴の長さは、それがキャパシタンスと接合の降伏
電圧つまりBVxj特性を改良するものであるにもかかわら
ず、それが隣接する活性エリアを減少させ、それ故線幅
の減少に対して制限を課する限り、集積化従って小規模
化の程度を増加させることを追求する際に強く感知され
る顕著な幾何的な問題を生ずるため、注意深く制限され
なければならない。MOSデバイス中の電界酸化物層の構
造と形状に関する更に当業者に周知の色々な効果があ
り、それは次の要求等を満足するものでなければならな
い。
ａ）多結晶シリコン又は十分に高い金属のストリップを
相互に接続することにより酸化物と関連づけられて形成
されるパラシティックな電界効果トランジスターのしき
い値電圧を決定して、「ケート」がデバイスの使用電圧
に適用されたときにそのようなパラシティックなトラン
ジスターが通電しないようにする。
相互に接続することにより酸化物と関連づけられて形成
されるパラシティックな電界効果トランジスターのしき
い値電圧を決定して、「ケート」がデバイスの使用電圧
に適用されたときにそのようなパラシティックなトラン
ジスターが通電しないようにする。
ｂ）接合部の電子雪崩降伏電圧を確実にデバイスの操作
時の最大電圧より高くなるよう決定する。
時の最大電圧より高くなるよう決定する。
ｃ）逆方向にパイアスされた接合の空乏域が大地に保持
された他の関連しない接合の空乏域に達するよう広がる
ことを防止する「リーチ・スルー」又はVPT現象を防止
する。
された他の関連しない接合の空乏域に達するよう広がる
ことを防止する「リーチ・スルー」又はVPT現象を防止
する。
ｄ）エリアの端部に沿う低い接合キャパシタンスを決定
する。
する。
ｅ）ステップをできるだけ小さくかつ穏やかな傾斜にな
るよう決定する。
るよう決定する。
ｆ）できるだけ小さなエリアを必要とする。
従来のプラノックスプロセスは他の技術に関連して明
確な利点を提供したが、電界酸化物層の厚さを一定の最
小限度（約5000Å）を超えて減少させることはできな
い。実際に、厚い酸化物層の真下の領域のシリコンのド
ーピングを増加させて酸化物層の厚さを減少させて、酸
化物層の厚さを減少させても、高いしきい値電圧を得ら
れるようにしない限り、電界酸化物層の厚さを極度に減
少させると受け入れることができないような低いしきい
値電圧のパラシティックトランジスターを生じさせるこ
とになる。そのような領域のシリコンのドーピングを強
くすると関連しない接合部の空乏域間の「リーチ・スル
ー」現象に対する免除特性の改良が良い方向へ進むが、
このようなドーピングを増加させると、プラノックスの
嘴のある長さを含む必要性により負の影響を受けたエリ
アの端部に沿った接合部の電子雪崩降伏電圧と接合部の
キャパシタンス特性を決定的に悪化させる。既知のMOS
プロセス中の電界酸化物層の構造と形状を最適化するこ
とは極度に臨界的であり、同時に最良の方法で満足させ
ることができない相反する一連の要求により非常に困難
であることが分かる。
確な利点を提供したが、電界酸化物層の厚さを一定の最
小限度（約5000Å）を超えて減少させることはできな
い。実際に、厚い酸化物層の真下の領域のシリコンのド
ーピングを増加させて酸化物層の厚さを減少させて、酸
化物層の厚さを減少させても、高いしきい値電圧を得ら
れるようにしない限り、電界酸化物層の厚さを極度に減
少させると受け入れることができないような低いしきい
値電圧のパラシティックトランジスターを生じさせるこ
とになる。そのような領域のシリコンのドーピングを強
くすると関連しない接合部の空乏域間の「リーチ・スル
ー」現象に対する免除特性の改良が良い方向へ進むが、
このようなドーピングを増加させると、プラノックスの
嘴のある長さを含む必要性により負の影響を受けたエリ
アの端部に沿った接合部の電子雪崩降伏電圧と接合部の
キャパシタンス特性を決定的に悪化させる。既知のMOS
プロセス中の電界酸化物層の構造と形状を最適化するこ
とは極度に臨界的であり、同時に最良の方法で満足させ
ることができない相反する一連の要求により非常に困難
であることが分かる。
（発明の概要） 従って本発明の目的は、上記した明瞭な要請をより容
易に満足させることを許容する、新規で改良された分離
構造を提供することである。本発明の他の目的は、MOS
デバイスの製造のための改良されたプロセスを提供する
ことである。
易に満足させることを許容する、新規で改良された分離
構造を提供することである。本発明の他の目的は、MOS
デバイスの製造のための改良されたプロセスを提供する
ことである。
これらの目的及び他の目的、及び付随する利点は、基
板のシリコン単結晶の表面上の窒化シリコンでマスキン
グされることにより区画されるエリア内の酸化シリコン
の成長により得られるデバイスの種々の能動及び受動素
子を分離する構造から成る本発明のMOSタイプの半導体
デバイスにより得ることができる。本発明のMOSデバイ
スは、酸化シリコンの分離構造の表面部又は層（厚い又
は電界酸化物）から実質的に連続し互いにほぼ平行に前
記基板中へ、基板全体のドーピングレベルより高いドー
ピングレベルを有する分離構造の上端又は表面層の真下
に位置するシリコンの領域と、デバイスの受動及び能動
素子を形成するために使用する拡散された基板と反対の
極性で強くドープされたシリコンの領域の間に、接触又
は接合が生ずることを防止するために十分な深さ延びる
ようにした酸化シリコン製の平板体又は楔体等の形状で
ある突起体から成る分離構造であることにより特徴づけ
られる。
板のシリコン単結晶の表面上の窒化シリコンでマスキン
グされることにより区画されるエリア内の酸化シリコン
の成長により得られるデバイスの種々の能動及び受動素
子を分離する構造から成る本発明のMOSタイプの半導体
デバイスにより得ることができる。本発明のMOSデバイ
スは、酸化シリコンの分離構造の表面部又は層（厚い又
は電界酸化物）から実質的に連続し互いにほぼ平行に前
記基板中へ、基板全体のドーピングレベルより高いドー
ピングレベルを有する分離構造の上端又は表面層の真下
に位置するシリコンの領域と、デバイスの受動及び能動
素子を形成するために使用する拡散された基板と反対の
極性で強くドープされたシリコンの領域の間に、接触又
は接合が生ずることを防止するために十分な深さ延びる
ようにした酸化シリコン製の平板体又は楔体等の形状で
ある突起体から成る分離構造であることにより特徴づけ
られる。
基板の平面に対して実質的に垂直であるこのような突
起体は、より大きな厚さであっても同じように満足すべ
き結果が得られるが好ましくは100から3000Åまでの厚
さと、好ましくは0.5から2.5μｍの間の深さ又は幅を有
する。それらは、基板のシリコン単結晶の種々のトープ
された領域を絶縁的かつ完全に分離することを許容す
る。
起体は、より大きな厚さであっても同じように満足すべ
き結果が得られるが好ましくは100から3000Åまでの厚
さと、好ましくは0.5から2.5μｍの間の深さ又は幅を有
する。それらは、基板のシリコン単結晶の種々のトープ
された領域を絶縁的かつ完全に分離することを許容す
る。
特にＮチャンネルデバイス（NMOS）では、このような
突起体は、接合部のドナー原子（ヒ素、リン、アンチモ
ン）で強くドープされたN+タイプのシリコンの領域を、
アクセプター原子（硼素、インジウム）で豊富にトープ
された分離構造の酸化物（厚い又は電界酸化物）の表面
層の真下に存在するP+タイプのシリコンの領域から効果
的に絶縁分離する。
突起体は、接合部のドナー原子（ヒ素、リン、アンチモ
ン）で強くドープされたN+タイプのシリコンの領域を、
アクセプター原子（硼素、インジウム）で豊富にトープ
された分離構造の酸化物（厚い又は電界酸化物）の表面
層の真下に存在するP+タイプのシリコンの領域から効果
的に絶縁分離する。
不純物濃度を好適に増加させること、つまり分離構造
の酸化物層の真下に位置するシリコンのP+領域のドーピ
ングレベルを増加させることにより、パラシティックな
トランジスターのしきい値電圧を低下させる結果的な効
果を自由に補償する限りは、このような突起体により得
られる分離は分離構造（電界酸化物層）の表面層を、よ
り薄く成長させることを許容し、従って高いしきい値電
圧を保持しあるいはそれを増加させる。
の酸化物層の真下に位置するシリコンのP+領域のドーピ
ングレベルを増加させることにより、パラシティックな
トランジスターのしきい値電圧を低下させる結果的な効
果を自由に補償する限りは、このような突起体により得
られる分離は分離構造（電界酸化物層）の表面層を、よ
り薄く成長させることを許容し、従って高いしきい値電
圧を保持しあるいはそれを増加させる。
他方、分離構造の水平方向の酸化物層の下のP+領域の
濃度を増加させ、これにより接合部のキャパシタンスが
酸化物の分離用突起体によりP+シリコンの領域から分離
されているので、接合部の電子雪崩降伏電圧（BVxj）と
キャパシタンスの特性を低下させることなく高いしきい
値電圧を確保することが可能になる。
濃度を増加させ、これにより接合部のキャパシタンスが
酸化物の分離用突起体によりP+シリコンの領域から分離
されているので、接合部の電子雪崩降伏電圧（BVxj）と
キャパシタンスの特性を低下させることなく高いしきい
値電圧を確保することが可能になる。
それぞれの空乏域が分離構造の表面酸化層の下に存在
する高い濃度のアクセプター原子と出会う前に長い距離
基板全体中に広がらなければならないため、特に接合部
のBVxjは高い。更に該接合部は、従来のプレーナ又はプ
ラノックスプロセスにより得られる全ての接合部で生ず
る円筒形の曲がり方に起因する電界の増強効果が実質的
に免れることができる。
する高い濃度のアクセプター原子と出会う前に長い距離
基板全体中に広がらなければならないため、特に接合部
のBVxjは高い。更に該接合部は、従来のプレーナ又はプ
ラノックスプロセスにより得られる全ての接合部で生ず
る円筒形の曲がり方に起因する電界の増強効果が実質的
に免れることができる。
接合部の空乏域間の「リーチ・スルー」現象に対する
耐性さえも本発明の分離構造により著しく増加し、実際
空乏域は出会うためにそれ自身広がらなければならな
い。従って接合部を水平方向に遠く離して保持する必要
は最早なく、接合部間の最小間隔はそれに沿ってマスキ
ング窒化物がアタックするストリップの食刻による区画
によってのみ限定される。
耐性さえも本発明の分離構造により著しく増加し、実際
空乏域は出会うためにそれ自身広がらなければならな
い。従って接合部を水平方向に遠く離して保持する必要
は最早なく、接合部間の最小間隔はそれに沿ってマスキ
ング窒化物がアタックするストリップの食刻による区画
によってのみ限定される。
更に分離構造の表面酸化層の厚さを大きく減少させる
可能性と所謂プラノックスの嘴を短くすることは、ステ
ップの高さを小さくし分離構造の端部の形状をより良く
制御することにより、垂直方向及び水平方向の幾何的特
性を改良することを許容する。
可能性と所謂プラノックスの嘴を短くすることは、ステ
ップの高さを小さくし分離構造の端部の形状をより良く
制御することにより、垂直方向及び水平方向の幾何的特
性を改良することを許容する。
酸化シリコンの分離構造（厚い又は電界酸化物）の表
面層の最小の厚さは、基板のシリコン単結晶の種々のド
ープされた領域間の分離の他の全ての要求が、表面酸化
物層の端部から互いにほぼ平行に基板の中へ向かって延
びている前記２つの垂直方向の突起体から成る本発明の
特別の分離構造により満足されるので、多結晶シリコン
の大地に対するキャパシタンスを限定する必要性によっ
てのみ独占的に決定される。この方法では、酸化シリコ
ンの分離構造の表面層の厚さを僅か1000から5000Åに減
少させることができる。
面層の最小の厚さは、基板のシリコン単結晶の種々のド
ープされた領域間の分離の他の全ての要求が、表面酸化
物層の端部から互いにほぼ平行に基板の中へ向かって延
びている前記２つの垂直方向の突起体から成る本発明の
特別の分離構造により満足されるので、多結晶シリコン
の大地に対するキャパシタンスを限定する必要性によっ
てのみ独占的に決定される。この方法では、酸化シリコ
ンの分離構造の表面層の厚さを僅か1000から5000Åに減
少させることができる。
本発明の分離構造の形成は、MOSプロセスの処理サイ
クルにより完全かつ容易に達成することができ、更にデ
バイスを設計する方法は変化しない。既に存在する任意
のレイアウトを本発明の技術によりレイアウト自身を修
正する必要なく処理することができる。
クルにより完全かつ容易に達成することができ、更にデ
バイスを設計する方法は変化しない。既に存在する任意
のレイアウトを本発明の技術によりレイアウト自身を修
正する必要なく処理することができる。
分離構造を製造するための本発明のプロセスは、活性
エリアを、酸化物、窒化物及び該窒化物の下に位置する
最下位の酸化物の薄い層を基板のシリコンが露出するま
でアタックしてマスキングし、続いて露出した基板表面
上に厚さが好ましくは1000から5000Åまでの分離用酸化
シリコン層を成長させることから成り、かつそれは幅が
50から1000Åまでの窓部がシリコン表面に成長した分離
用酸化シリコン層の端部に沿って区画され、シリコン基
板が前記窓部に対応して異方的に深さが0.5から2.5μｍ
になるようにアタックされ、かつ作りだされた溝部が好
ましくは酸化シリコンである実質的に絶縁性の物質で充
填されていることにより特徴づけられる。
エリアを、酸化物、窒化物及び該窒化物の下に位置する
最下位の酸化物の薄い層を基板のシリコンが露出するま
でアタックしてマスキングし、続いて露出した基板表面
上に厚さが好ましくは1000から5000Åまでの分離用酸化
シリコン層を成長させることから成り、かつそれは幅が
50から1000Åまでの窓部がシリコン表面に成長した分離
用酸化シリコン層の端部に沿って区画され、シリコン基
板が前記窓部に対応して異方的に深さが0.5から2.5μｍ
になるようにアタックされ、かつ作りだされた溝部が好
ましくは酸化シリコンである実質的に絶縁性の物質で充
填されていることにより特徴づけられる。
シリコン基板の表面上に成長する分離用酸化物表面層
（電界酸化物層）の端部に沿っている必要な窓部を製造
する方法は異なっていてもよい。第１のプロセスによる
と、酸化シリコンの分離構造の表面層（電界酸化物層）
の成長の操作の間、単結晶の表面の活性エリアをマスク
するよう作用する酸化シリコン層により被覆された窒化
シリコン層の露出した側面端部を、例えば熱オルトリン
酸により異方的なアタックを行う。
（電界酸化物層）の端部に沿っている必要な窓部を製造
する方法は異なっていてもよい。第１のプロセスによる
と、酸化シリコンの分離構造の表面層（電界酸化物層）
の成長の操作の間、単結晶の表面の活性エリアをマスク
するよう作用する酸化シリコン層により被覆された窒化
シリコン層の露出した側面端部を、例えば熱オルトリン
酸により異方的なアタックを行う。
アタックの時間を制御することにより、窒化シリコン
の端部を所望の距離後退させることが可能になる。次い
で等方性条件下で酸化シリコンをアタックすると、窒化
物層の表面に被覆された酸化物層だけでなくシリコン上
の窓部に対応する最下部の酸化物薄層も除去される。他
の変法によると、酸化物、窒化物及び該窒化物の下に位
置する最下位の酸化物薄層を基板シリコンが露出するま
でアタックして活性エリアをマスキングした後で、基板
の露出したエリア上に分離用酸化物層の成長を進行させ
る前に、厚さが所望の窓部の厚さと等しい第２の窒化物
層を付着させ、次いで該新しい窒化物層を異方性アタッ
クの条件下でアタックしこれにより窒化物を早い速度で
アタックしかつシリコンを遅い速度でアタックして、活
性エリアのマスキング層の垂直方向端部を被覆する垂直
方向のストリップを除いて全付着物を除去することがで
きる。次に分離用酸化物の構造の表面層が前記窒化物の
垂直方向のストリップに隣接する露出したエリアに成長
し、該窒化物は続いて等方的にアタックされてシリコン
の異方的なエッチングのための所望の窓部を区画し、該
窓部は後に酸化されて本発明の分離構造の垂直方向の突
起体を形成する。
の端部を所望の距離後退させることが可能になる。次い
で等方性条件下で酸化シリコンをアタックすると、窒化
物層の表面に被覆された酸化物層だけでなくシリコン上
の窓部に対応する最下部の酸化物薄層も除去される。他
の変法によると、酸化物、窒化物及び該窒化物の下に位
置する最下位の酸化物薄層を基板シリコンが露出するま
でアタックして活性エリアをマスキングした後で、基板
の露出したエリア上に分離用酸化物層の成長を進行させ
る前に、厚さが所望の窓部の厚さと等しい第２の窒化物
層を付着させ、次いで該新しい窒化物層を異方性アタッ
クの条件下でアタックしこれにより窒化物を早い速度で
アタックしかつシリコンを遅い速度でアタックして、活
性エリアのマスキング層の垂直方向端部を被覆する垂直
方向のストリップを除いて全付着物を除去することがで
きる。次に分離用酸化物の構造の表面層が前記窒化物の
垂直方向のストリップに隣接する露出したエリアに成長
し、該窒化物は続いて等方的にアタックされてシリコン
の異方的なエッチングのための所望の窓部を区画し、該
窓部は後に酸化されて本発明の分離構造の垂直方向の突
起体を形成する。
（図面の簡単な説明） 本発明をより詳細に説明する目的で本発明の好適な例
を好適な実施例に従いかつ添付図面を参照しながら説明
する。
を好適な実施例に従いかつ添付図面を参照しながら説明
する。
図面中第１図は、既知方法に従って得られた電界酸化
物層構造の微細断面の斜め方向からの概略図、 第２図は、本発明の一実施例に従って製造された分離
構造の微細断面の斜め方向からの概略図、 一連の第3a,b,c,d,e図は、本発明の第１の好ましい方
法による分離構造の製造工程の種々の段階における本発
明の一実施例の分離構造の表面層（電界酸化物）の端部
の90°からの微細断面の部分概略図、 一連の第4a,b,c,d,e図は、本発明の他の好ましい方法
による分離構造の製造工程の種々の段階における本発明
の一実施例の分離構造の酸化物の表面層の端部の90°か
らの微細断面の部分概略図である。
物層構造の微細断面の斜め方向からの概略図、 第２図は、本発明の一実施例に従って製造された分離
構造の微細断面の斜め方向からの概略図、 一連の第3a,b,c,d,e図は、本発明の第１の好ましい方
法による分離構造の製造工程の種々の段階における本発
明の一実施例の分離構造の表面層（電界酸化物）の端部
の90°からの微細断面の部分概略図、 一連の第4a,b,c,d,e図は、本発明の他の好ましい方法
による分離構造の製造工程の種々の段階における本発明
の一実施例の分離構造の酸化物の表面層の端部の90°か
らの微細断面の部分概略図である。
（実施例の説明） 全図面は、Ｐシリコンチップ上に形成されたＮチャン
ネル、MOSタイプの表面電界効果半導体デバイスを示し
ているが、これらは本発明を例示する目的のみで開示さ
れ、どのようにも本発明を限定するものと解釈されるべ
きではない。該半導体デバイスは、例えば硼素原子等の
アクセプター原子で均一に約1015原子/cm3までの濃度で
ドープされている。
ネル、MOSタイプの表面電界効果半導体デバイスを示し
ているが、これらは本発明を例示する目的のみで開示さ
れ、どのようにも本発明を限定するものと解釈されるべ
きではない。該半導体デバイスは、例えば硼素原子等の
アクセプター原子で均一に約1015原子/cm3までの濃度で
ドープされている。
第１図に示すように、通常既知の方法に従って製造さ
れるMOSデバイスの電界酸化物構造の典型的な微細断面
は、２つの関連しない接合２及び３に関する２つN+領域
を分離するよう配置された厚い酸化物層１を示し、該２
つのシリコン基板の領域は例えばヒ素、リン又はアンチ
モンのようなドナー原子で、約1020原子/cm3までの濃度
で強くドープされている。
れるMOSデバイスの電界酸化物構造の典型的な微細断面
は、２つの関連しない接合２及び３に関する２つN+領域
を分離するよう配置された厚い酸化物層１を示し、該２
つのシリコン基板の領域は例えばヒ素、リン又はアンチ
モンのようなドナー原子で、約1020原子/cm3までの濃度
で強くドープされている。
厚い（電界）酸化物が、食刻技術による食刻により区
画されたエリア中のシリコンと、シリコン単一結晶の基
板上に予め形成された窒化物と酸化物のマスキング層
を、シリコン自身が露出するまで熱的に酸化することに
より、得られる。そのような領域中の酸化物の成長は、
通常の方法に従って5000から15000Åの間の厚さが得ら
れるまで継続される。一般には、厚い酸化物を成長させ
る前に、電界酸化物層の真下に形成されるＰシリコン基
板の領域６のドーピングのレベルを、イオンインプラン
テーションにより例えば硼素原子であるアクセプター原
子の濃度が約1016原子/cm3に達するまで増加させ、これ
により電界効果デバイスのコントロール（ゲート）電極
として機能する多結晶シリコン７の層が、厚い酸化物層
１により分離された２つの関連しない接合３及び２上に
載置されたときに形成されるパラシティックなトランジ
スターのしきい値電圧が増加する。
画されたエリア中のシリコンと、シリコン単一結晶の基
板上に予め形成された窒化物と酸化物のマスキング層
を、シリコン自身が露出するまで熱的に酸化することに
より、得られる。そのような領域中の酸化物の成長は、
通常の方法に従って5000から15000Åの間の厚さが得ら
れるまで継続される。一般には、厚い酸化物を成長させ
る前に、電界酸化物層の真下に形成されるＰシリコン基
板の領域６のドーピングのレベルを、イオンインプラン
テーションにより例えば硼素原子であるアクセプター原
子の濃度が約1016原子/cm3に達するまで増加させ、これ
により電界効果デバイスのコントロール（ゲート）電極
として機能する多結晶シリコン７の層が、厚い酸化物層
１により分離された２つの関連しない接合３及び２上に
載置されたときに形成されるパラシティックなトランジ
スターのしきい値電圧が増加する。
第２図には本発明の一実施例である分離構造が示さ
れ、該構造は、既知の方法と同じようにシリコンの酸化
により形成されるが厚さが1000〜5000Åしかない酸化物
（電界酸化物層）１の表面層と、該表面層１（電界酸化
物）の端部からシリコン基板中へ、互いにほぼ平行に延
びる２つの平板状又は楔状の突起体1a及び1bから成って
いる。
れ、該構造は、既知の方法と同じようにシリコンの酸化
により形成されるが厚さが1000〜5000Åしかない酸化物
（電界酸化物層）１の表面層と、該表面層１（電界酸化
物）の端部からシリコン基板中へ、互いにほぼ平行に延
びる２つの平板状又は楔状の突起体1a及び1bから成って
いる。
容易に分かるように、該２つの突起体1a及び1bは、接
合部２及び３のN+領域を、本実施例の分離構造である厚
い酸化物層１の下に位置するP+領域から絶縁的に分離し
ている。通常シリコンが明確にドープされた領域を絶縁
的に分離することを確実にするためには、２つの突起体
1a及び1b自身が基板中へ少なくとも0.5μｍ、好ましく
は１から2.5μｍ延びるようにすれば十分である。
合部２及び３のN+領域を、本実施例の分離構造である厚
い酸化物層１の下に位置するP+領域から絶縁的に分離し
ている。通常シリコンが明確にドープされた領域を絶縁
的に分離することを確実にするためには、２つの突起体
1a及び1b自身が基板中へ少なくとも0.5μｍ、好ましく
は１から2.5μｍ延びるようにすれば十分である。
上記に指摘した通り、本実施例の新規な分離構造によ
ると、明らかに電界酸化物層である酸化物の表面層を所
望の薄さに成長させることができ、これによりデバイス
の垂直方向及び水平方向の幾何的配置が改良される。接
合部２及び３が分離用酸化物である突起体によりP+領域
から分離されているので、該接合部２及び３のBVxjとキ
ャパシタンス特性を低下させることなく、電界酸化物の
下に位置する領域６のP+濃度を問題なく増加させかつ高
いしきい値電圧を保存することを可能にするため、電界
酸化物層を薄くすることが可能になる。
ると、明らかに電界酸化物層である酸化物の表面層を所
望の薄さに成長させることができ、これによりデバイス
の垂直方向及び水平方向の幾何的配置が改良される。接
合部２及び３が分離用酸化物である突起体によりP+領域
から分離されているので、該接合部２及び３のBVxjとキ
ャパシタンス特性を低下させることなく、電界酸化物の
下に位置する領域６のP+濃度を問題なく増加させかつ高
いしきい値電圧を保存することを可能にするため、電界
酸化物層を薄くすることが可能になる。
それぞれの空乏域が領域６の厚い酸化物の下に存在す
る高い濃度の硼素に出会う前に基板中で長い距離を広が
り、更に前記接合部は、従来のプレーナ及びプラノック
スプロセスにより形成される全ての接合部の特性であ
る、円筒状の曲線に起因する電界の増強効果が実質的に
ないので、特に接合部のBVxj電圧は高い。
る高い濃度の硼素に出会う前に基板中で長い距離を広が
り、更に前記接合部は、従来のプレーナ及びプラノック
スプロセスにより形成される全ての接合部の特性であ
る、円筒状の曲線に起因する電界の増強効果が実質的に
ないので、特に接合部のBVxj電圧は高い。
隣接する関連していない接合部に関する空乏域が、本
実施例の分離構造の分離用突起体1a及び1bの底端部の下
方を通過して出会うことができるように深く延びなけれ
ばならないため、関連していない接合部の空乏域間の
「リーチ・スルー」現象からの免除が非常に増加する。
実施例の分離構造の分離用突起体1a及び1bの底端部の下
方を通過して出会うことができるように深く延びなけれ
ばならないため、関連していない接合部の空乏域間の
「リーチ・スルー」現象からの免除が非常に増加する。
望ましくはこのような「リーチ・スルー」からの免除
は、突起体1a及び1bの底端部に隣接する領域8a及び8b内
のシリコンのP+のドーピングレベルを増加させることに
より更に増加させてもよい。
は、突起体1a及び1bの底端部に隣接する領域8a及び8b内
のシリコンのP+のドーピングレベルを増加させることに
より更に増加させてもよい。
分離構造を作りだすための本発明のプロセスの２つの
好ましい実施例の本質的ないくつかの段階を示す、一連
の第3a・・・3e図及び第4a・・・ｅ図では、第１図及び
第２図で既に使用した種々の部分及び領域の参照符号の
他に、それぞれ酸化シリコン、窒化シリコン及び、集積
回路及び半導体デバイスの製造において採用されている
写真食刻プロセスで使用される紫外線感光性樹脂である
「フォトレジスト」を示すOX,NITR及びRESISTを使用す
る。
好ましい実施例の本質的ないくつかの段階を示す、一連
の第3a・・・3e図及び第4a・・・ｅ図では、第１図及び
第２図で既に使用した種々の部分及び領域の参照符号の
他に、それぞれ酸化シリコン、窒化シリコン及び、集積
回路及び半導体デバイスの製造において採用されている
写真食刻プロセスで使用される紫外線感光性樹脂である
「フォトレジスト」を示すOX,NITR及びRESISTを使用す
る。
第１実施例によると、分離構造を作りだすための本発
明のプロセスは次の操作から成っている。
明のプロセスは次の操作から成っている。
１）酸素雰囲気下で水素を燃焼させることにより得られ
る蒸気雰囲気中、700から900℃の間の温度で基板のシリ
コン単一結晶の表面に熱的に薄い酸化物層４（約100
Å）を形成する。
る蒸気雰囲気中、700から900℃の間の温度で基板のシリ
コン単一結晶の表面に熱的に薄い酸化物層４（約100
Å）を形成する。
２）約800℃の温度の低圧炉中で、窒素中に希釈された
ジクロルシラン（SiH2Cl2）とアンモニア（NH3）の蒸気
から好ましくは蒸気相化学蒸着（CVD）によりマスキン
グ窒化物層（約2000Å）を蒸着させる。
ジクロルシラン（SiH2Cl2）とアンモニア（NH3）の蒸気
から好ましくは蒸気相化学蒸着（CVD）によりマスキン
グ窒化物層（約2000Å）を蒸着させる。
３）酸化物の厚さが約200Åに成長するのに十分な時間
約1000℃の温度で蒸気雰囲気中窒化物の表面酸化を行
う、又は化学的蒸気相蒸着による同量の酸化物の蒸着
（約500Å）を行う。
約1000℃の温度で蒸気雰囲気中窒化物の表面酸化を行
う、又は化学的蒸気相蒸着による同量の酸化物の蒸着
（約500Å）を行う。
４）通常の写真食刻技術による活性エリアのマスキング
の後、酸化物及び窒化物の層を、好ましくはプラズマ中
のドライアタック又はRIE（つまり反応性イオン衝撃に
よる反応性イオンエッチング）により遂行される引き続
くアタック、及び基板と同じタイプのドーパント（Ｎチ
ャンネルプロセスについては硼素）の連続するインプラ
ンテーションにより処理する。この時点における部分断
面が第3a図に表され、Ｐシリコンの基板５の領域６のP+
ドーピングが起こっていることを観察することができ、
その上にこれから本実施例の分離構造の表面酸化物層で
ある厚い酸化物が生成する。
の後、酸化物及び窒化物の層を、好ましくはプラズマ中
のドライアタック又はRIE（つまり反応性イオン衝撃に
よる反応性イオンエッチング）により遂行される引き続
くアタック、及び基板と同じタイプのドーパント（Ｎチ
ャンネルプロセスについては硼素）の連続するインプラ
ンテーションにより処理する。この時点における部分断
面が第3a図に表され、Ｐシリコンの基板５の領域６のP+
ドーピングが起こっていることを観察することができ、
その上にこれから本実施例の分離構造の表面酸化物層で
ある厚い酸化物が生成する。
５）厚さ1000から5000Å、より好ましくは約3000Åの酸
化物が得られるまで、酸素雰囲気中の水素の燃焼により
得られる蒸気雰囲気下で700から1000℃までの温度で強
い電界酸化を行う。
化物が得られるまで、酸素雰囲気中の水素の燃焼により
得られる蒸気雰囲気下で700から1000℃までの温度で強
い電界酸化を行う。
この状態の断面は第3b図に示され、ここでは生ずる減
少した成長のために多く含まれるマスキング窒化物層
（プラノックスの嘴）の下の楔状の成長の開始とともに
起こる厚い（電界）酸化物１の成長を観察することがで
きる。
少した成長のために多く含まれるマスキング窒化物層
（プラノックスの嘴）の下の楔状の成長の開始とともに
起こる厚い（電界）酸化物１の成長を観察することがで
きる。
６）10分から２時間までの時間、約160℃の温度で好ま
しくはオルトリン酸（H3PO4）による起こされるマスキ
ング窒化物層の露出端部の等方性アタックを行う。
しくはオルトリン酸（H3PO4）による起こされるマスキ
ング窒化物層の露出端部の等方性アタックを行う。
この状態の断面は第3c図に示されるものになり、ここ
では先行するアタックにより作られる窒化物層の露出端
部の９の背面を見ることができる。
では先行するアタックにより作られる窒化物層の露出端
部の９の背面を見ることができる。
７）マスキング窒化物層上に形成された酸化物層、及び
先行するアタックの間に除去された窒化物層の下に存在
する約100Åの酸化物の薄い層が完全に除去されるまで
酸化シリコンによるアタックを行う。
先行するアタックの間に除去された窒化物層の下に存在
する約100Åの酸化物の薄い層が完全に除去されるまで
酸化シリコンによるアタックを行う。
８）先行するステップにおいて反応性イオン衝撃（RI
E）により約１μｍの深さで形成された窓部を通してシ
リコンを等方的にアタックさせる。
E）により約１μｍの深さで形成された窓部を通してシ
リコンを等方的にアタックさせる。
この状態の断面は第3d図に示され、ここでは基板のシ
リコン単一結晶の異方性アタックにより作りだされる溝
部10を見ることができる。
リコン単一結晶の異方性アタックにより作りだされる溝
部10を見ることができる。
９）蒸気雰囲気下において前記溝部10が完全に酸化シリ
コンで充たされるまで700から1000℃の温度で熱的酸化
を行う。
コンで充たされるまで700から1000℃の温度で熱的酸化
を行う。
残りの窒化シリコンのマスキング層を除去すると、本
実施例の分離構造が第3e図に示されるように完了し、既
知の技術に従ってMOSデバイスの製造プロセスが進行す
る。
実施例の分離構造が第3e図に示されるように完了し、既
知の技術に従ってMOSデバイスの製造プロセスが進行す
る。
本発明のプロセスの他の好ましい実施例によると、シ
リコン基板の深い刻み込みが行われる部分の決定は、一
連の第4a図から第4e図までに概略が例示されているプロ
セスに従って、表面酸化物層１の端部に沿った分離用突
起体の形成、つまり基板の異方性アタックのために必要
な窓部の形成のために遂行されなければならず、又その
代わりにアタックに曝される部分、つまり窓部の大きさ
を大きく制御することを得る異方性アタックの特性を開
発することにより行ってもよい。
リコン基板の深い刻み込みが行われる部分の決定は、一
連の第4a図から第4e図までに概略が例示されているプロ
セスに従って、表面酸化物層１の端部に沿った分離用突
起体の形成、つまり基板の異方性アタックのために必要
な窓部の形成のために遂行されなければならず、又その
代わりにアタックに曝される部分、つまり窓部の大きさ
を大きく制御することを得る異方性アタックの特性を開
発することにより行ってもよい。
該操作は、約100から200Åの厚さの酸化物の薄層の成
長と、引き続く好ましくは蒸気相化学蒸着による1000か
ら2000Åまでの厚さの窒化シリコン層の形成、及び引き
続く窒化シリコン層上の厚さ約200Åの酸化シリコン層
の形成又は同量の酸化物の蒸気相化学蒸着による形成か
ら成っている。これらの成長及び層の形成の後、酸化物
及び窒化物及びその下の酸化物のアタックを伴う食刻プ
ロセスをシリコンが露出するまで行う（第4a図）。望ま
しくは得られなければならない深さの食刻と等しい大き
さの厚さの窒化シリコンの蒸着を行い（第4b図）、該窒
化物を窒化物のアタックの速度が大きくシリコンのアタ
ックの速度が小さい条件で異方的にアタックさせる。そ
の結果を概略的に第4c図に示す。
長と、引き続く好ましくは蒸気相化学蒸着による1000か
ら2000Åまでの厚さの窒化シリコン層の形成、及び引き
続く窒化シリコン層上の厚さ約200Åの酸化シリコン層
の形成又は同量の酸化物の蒸気相化学蒸着による形成か
ら成っている。これらの成長及び層の形成の後、酸化物
及び窒化物及びその下の酸化物のアタックを伴う食刻プ
ロセスをシリコンが露出するまで行う（第4a図）。望ま
しくは得られなければならない深さの食刻と等しい大き
さの厚さの窒化シリコンの蒸着を行い（第4b図）、該窒
化物を窒化物のアタックの速度が大きくシリコンのアタ
ックの速度が小さい条件で異方的にアタックさせる。そ
の結果を概略的に第4c図に示す。
この時点で上述した操作のステップ５）で行われたの
と同じ方法で、厚さ約1000Åの酸化シリコンの表面層を
成長させる（第4d図）。
と同じ方法で、厚さ約1000Åの酸化シリコンの表面層を
成長させる（第4d図）。
引き続く窒化物の等方性アタックによりシリコンの表
面のある部分が露出し（第4e図）、この点で異方性アタ
ックが起こって溝部10が形成され、続いて上述した操作
が行われる。
面のある部分が露出し（第4e図）、この点で異方性アタ
ックが起こって溝部10が形成され、続いて上述した操作
が行われる。
本実施例の分離構造の酸化物１（電界酸化物）の表面
層の端部に沿って形成される前記溝部10は酸化シリコン
で完全には充たされなくともよい。
層の端部に沿って形成される前記溝部10は酸化シリコン
で完全には充たされなくともよい。
本発明の分離構造の製造方法の代替法によると、上記
した本発明のプロセスの一実施例により好ましく得られ
る好適な窓部を通して起こるシリコンの異方性アタック
により溝部10を形成した後、例えば厚さ100から200Åの
酸化シリコンの薄くかつ連続的な層が得られるまで、溝
部の壁の酸化を続けることが可能になる。この時点にお
いて分離用突起体の内部芯体を酸化シリコンとは異なっ
た実質的に絶縁性である物質で充填してもよい。例えば
窒化シリコン又は他の物質の酸化物を分離用突起体の空
洞を完全に充填するまで付着させることが可能となる。
した本発明のプロセスの一実施例により好ましく得られ
る好適な窓部を通して起こるシリコンの異方性アタック
により溝部10を形成した後、例えば厚さ100から200Åの
酸化シリコンの薄くかつ連続的な層が得られるまで、溝
部の壁の酸化を続けることが可能になる。この時点にお
いて分離用突起体の内部芯体を酸化シリコンとは異なっ
た実質的に絶縁性である物質で充填してもよい。例えば
窒化シリコン又は他の物質の酸化物を分離用突起体の空
洞を完全に充填するまで付着させることが可能となる。
特に好ましい配置と操作について参照しながら本発明
を説明してきたが、特許請求の範囲で限定された本発明
の範囲を逸脱することなく変化及び変形が当業者により
行われることができることを意図するものである。
を説明してきたが、特許請求の範囲で限定された本発明
の範囲を逸脱することなく変化及び変形が当業者により
行われることができることを意図するものである。
（発明の効果） 本発明の分離構造は、基板のドープされた領域間を絶
縁分離するために、電界酸化物の端部から基板中へ向か
って延びる２つの突起体を含んでいる。電界酸化物層の
下方の領域のドーピングレベルを増加させることによ
り、該酸化物層の厚さをより薄くすることが可能にな
る。これにより所謂プラノックスの嘴の長さを減少させ
ることができるため、集積又は小型化の度合を増加させ
ることのできる幾何的特性を改良することが可能にな
る。更にこれは高いしきい値を確保することも可能にす
る。
縁分離するために、電界酸化物の端部から基板中へ向か
って延びる２つの突起体を含んでいる。電界酸化物層の
下方の領域のドーピングレベルを増加させることによ
り、該酸化物層の厚さをより薄くすることが可能にな
る。これにより所謂プラノックスの嘴の長さを減少させ
ることができるため、集積又は小型化の度合を増加させ
ることのできる幾何的特性を改良することが可能にな
る。更にこれは高いしきい値を確保することも可能にす
る。
第１図は、既知方法に従って得られた電界酸化物層の微
細断面の斜め方向からの概略図、第２図は、本発明の一
実施例に従って製造された分離構造の微細断面の斜め方
向からの概略図、一連の第3a,b,c,d,e図は、本発明のあ
る好ましい方法による分離構造の製造工程の種々の段階
における本発明の一実施例の分離構造の表面層（電界酸
化物）の端部の90°方向からの微細断面の部分概略図、
一連の第4a,b,c,d,e図は、本発明の他の好ましい方法に
よる分離構造の製造工程の種々の段階における本発明の
一実施例の分離構造の酸化物の表面層の端部の90°方向
からの微細断面の部分概略図である。 １……酸化物層、2,3……接合部 ４……酸化物層、５……基板 ６……領域、７……多結晶シリコン 8a,8b……領域 ９……背面、10……溝部
細断面の斜め方向からの概略図、第２図は、本発明の一
実施例に従って製造された分離構造の微細断面の斜め方
向からの概略図、一連の第3a,b,c,d,e図は、本発明のあ
る好ましい方法による分離構造の製造工程の種々の段階
における本発明の一実施例の分離構造の表面層（電界酸
化物）の端部の90°方向からの微細断面の部分概略図、
一連の第4a,b,c,d,e図は、本発明の他の好ましい方法に
よる分離構造の製造工程の種々の段階における本発明の
一実施例の分離構造の酸化物の表面層の端部の90°方向
からの微細断面の部分概略図である。 １……酸化物層、2,3……接合部 ４……酸化物層、５……基板 ６……領域、７……多結晶シリコン 8a,8b……領域 ９……背面、10……溝部
Claims (4)
- 【請求項１】少なくとも活性エリアの周囲のシリコン基
板の表面に熱的に成長した少なくとも１層の厚い電界酸
化物絶縁層及び該電界酸化物層と前記活性エリア間の境
界に沿った絶縁物質で充填された前記基板中の溝部を含
んで成る、前記シリコン半導体基板の主表面上の前記活
性エリアを囲む分離構造の形成方法であり、 該方法が、 前記主表面を有する前記シリコン基板を形成し、 前記主表面上に二酸化シリコンの第１の薄層を形成し、 該二酸化シリコンの第１の薄層上に窒化シリコン層を形
成し、 該窒化シリコン層上に二酸化シリコンの第２層を形成
し、 前記活性エリア上にフォトレジスト物質のマスキング層
を形成し、 マスクされていないエリアの前記二酸化シリコンの第２
層及び前記窒化物層をエッチングし、かつマスキング物
質を除去し、 前記被覆された活性エリアを囲む二酸化シリコンの厚い
電界酸化物層が形成されるまで、前記窒化物層及び前記
二酸化シリコンの第２層により被覆された前記活性エリ
アを囲む前記エッチングされたエリア上に二酸化シリコ
ン層を熱的に成長させ、 前記厚い電界酸化物層に隣接しかつその上表面が前記第
２の二酸化シリコン層により被覆された前記窒化シリコ
ン層の露出した側面を等方的及び選択的にエッチングし
て該窒化シリコン層の側面を50から1500Åの距離だけ窒
化シリコン層の側面に後退させ、 下に位置するシリコン半導体基板が露出するまで、窒化
シリコン層を被覆する二酸化シリコンの第２層及び前記
窒化物層の側面が後退した先行するエッチングにより露
出したエリア中の二酸化シリコン第１層をエッチング
し、 該露出したシリコンをエッチングして、前記活性エリア
を囲む前記厚い電界酸化物層の端部に実質的に沿って前
記基板中に実質的に縦方向の溝部を形成し、 該溝部を絶縁性物質で充填することを含んで成る分離構
造の形成方法。 - 【請求項２】基板中に前記溝部を形成した後で該溝部を
絶縁物質で充填する前に、前記溝部の底部の真下に位置
する領域中のシリコン基板のドーピングレベルを、ドー
パント原子のインプランテーション又は付着により増加
させるようにした特許請求の範囲第１項に記載の形成方
法。 - 【請求項３】少なくとも活性エリアの周囲のシリコン基
板の表面に熱的に成長した少なくとも１層の厚い電界酸
化物絶縁層及び該電界酸化物層と前記活性エリア間の境
界に沿った絶縁物質で充填された前記基板中の溝部を含
んで成り、該溝部により分離される前記厚い電界酸化物
絶縁層の真下のシリコン領域と隣接する反対符号のシリ
コン領域を有する、前記シリコン半導体基板の主表面上
の前記活性エリアの囲む分離構造の形成方法であり、 該方法が、 前記主表面を有する前記シリコン基板を形成し、 前記主表面上に二酸化シリコンの第１の薄層を形成し、 該二酸化シリコン層上に窒化シリコンの第１層を形成
し、 該窒化シリコンの第１層上に二酸化シリコンの第２層を
形成し、 前記活性エリア上にフォトレジスト物質のマスキング層
を形成し、 マスクされていないエリア上の前記二酸化シリコンの第
２層及び前記窒化物の第１層をエッチングし、かつマス
キング材料を除去し、 先行するエッチング操作で生成しかつ前記活性エリア上
にあるその縦方向のステップ上の前記第１の窒化シリコ
ン層を被覆する第２の酸化シリコン層上に第２の窒化シ
リコン層を形成し、 該第２の窒化シリコン層を異方的にエッチングして前記
縦方向のステップを被覆する保持された縦方向の部分を
残し、 前記活性エリアを囲む二酸化シリコンの厚い電界酸化物
層が形成されるまで、前記窒化物層及び前記二酸化シリ
コンの第２層により被覆された前記活性エリアを囲む前
記エッチングされたエリア上に二酸化シリコンの薄層を
熱的に成長させ、 前記縦方向のステップを被覆する窒化シリコンの前記保
持された縦方向部分を選択的にエッチングして下に位置
するシリコン半導体基板を露出させ、 露出したシリコンをエッチングして、前記活性エリアを
囲む前記電界酸化物層の端部に実質的に沿って前記基板
中に実質的に縦方向の溝部を形成し、 該溝部を絶縁性物質で充填することを含んで成る分離構
造の形成方法。 - 【請求項４】基板中に前記溝部を形成した後で該溝部を
絶縁物質で充填する前に、前記溝部の底部の真下に位置
する領域中のシリコン基板のドーピングレベルを、ドー
パント原子のインプランテーション又は付着により増加
させるようにした特許請求の範囲第３項に記載の形成方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT21994A/85 | 1985-08-28 | ||
| IT21994/85A IT1200725B (it) | 1985-08-28 | 1985-08-28 | Struttura di isolamento in dispositivi mos e procedimento di preparazione della stessa |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6254936A JPS6254936A (ja) | 1987-03-10 |
| JPH0821613B2 true JPH0821613B2 (ja) | 1996-03-04 |
Family
ID=11189929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61196978A Expired - Lifetime JPH0821613B2 (ja) | 1985-08-28 | 1986-08-22 | Ｍｏｓ装置の分離構造の製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4868136A (ja) |
| JP (1) | JPH0821613B2 (ja) |
| DE (1) | DE3628488C2 (ja) |
| FR (1) | FR2586860B1 (ja) |
| GB (1) | GB2179788B (ja) |
| IT (1) | IT1200725B (ja) |
| NL (1) | NL8602047A (ja) |
Families Citing this family (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4968640A (en) * | 1987-02-10 | 1990-11-06 | Industrial Technology Research Institute | Isolation structures for integrated circuits |
| US4981813A (en) * | 1987-02-24 | 1991-01-01 | Sgs-Thomson Microelectronics, Inc. | Pad oxide protect sealed interface isolation process |
| JPS6430248A (en) * | 1987-07-27 | 1989-02-01 | Hitachi Ltd | Formation of on-the-trench insulation film |
| US4906585A (en) * | 1987-08-04 | 1990-03-06 | Siemens Aktiengesellschaft | Method for manufacturing wells for CMOS transistor circuits separated by insulating trenches |
| JPH02151050A (ja) * | 1988-12-01 | 1990-06-11 | Nec Corp | 半導体装置 |
| US5256592A (en) * | 1989-10-20 | 1993-10-26 | Oki Electric Industry Co., Ltd. | Method for fabricating a semiconductor integrated circuit device |
| US5120675A (en) * | 1990-06-01 | 1992-06-09 | Texas Instruments Incorporated | Method for forming a trench within a semiconductor layer of material |
| JP3134344B2 (ja) * | 1991-05-17 | 2001-02-13 | 日本電気株式会社 | 半導体装置 |
| US5236853A (en) * | 1992-02-21 | 1993-08-17 | United Microelectronics Corporation | Self-aligned double density polysilicon lines for ROM and EPROM |
| US5439842A (en) * | 1992-09-21 | 1995-08-08 | Siliconix Incorporated | Low temperature oxide layer over field implant mask |
| US5358892A (en) * | 1993-02-11 | 1994-10-25 | Micron Semiconductor, Inc. | Etch stop useful in avoiding substrate pitting with poly buffered locos |
| EP0641022B1 (en) * | 1993-08-31 | 2006-05-17 | STMicroelectronics, Inc. | Isolation structure and method for making same |
| US5308786A (en) * | 1993-09-27 | 1994-05-03 | United Microelectronics Corporation | Trench isolation for both large and small areas by means of silicon nodules after metal etching |
| US5372968A (en) * | 1993-09-27 | 1994-12-13 | United Microelectronics Corporation | Planarized local oxidation by trench-around technology |
| US5366925A (en) * | 1993-09-27 | 1994-11-22 | United Microelectronics Corporation | Local oxidation of silicon by using aluminum spiking technology |
| US5294562A (en) * | 1993-09-27 | 1994-03-15 | United Microelectronics Corporation | Trench isolation with global planarization using flood exposure |
| US5330924A (en) * | 1993-11-19 | 1994-07-19 | United Microelectronics Corporation | Method of making 0.6 micrometer word line pitch ROM cell by 0.6 micrometer technology |
| US5543343A (en) * | 1993-12-22 | 1996-08-06 | Sgs-Thomson Microelectronics, Inc. | Method fabricating an integrated circuit |
| KR960014455B1 (ko) * | 1994-01-12 | 1996-10-15 | 금성일렉트론 주식회사 | 반도체장치의 및 그 제조방법 |
| US5438016A (en) * | 1994-03-02 | 1995-08-01 | Micron Semiconductor, Inc. | Method of semiconductor device isolation employing polysilicon layer for field oxide formation |
| US5472904A (en) * | 1994-03-02 | 1995-12-05 | Micron Technology, Inc. | Thermal trench isolation |
| KR0156115B1 (ko) * | 1994-06-16 | 1998-12-01 | 문정환 | 반도체 소자의 격리막 구조 및 형성방법 |
| KR0148602B1 (ko) * | 1994-11-23 | 1998-12-01 | 양승택 | 반도체 장치의 소자 격리방법 |
| US5733794A (en) * | 1995-02-06 | 1998-03-31 | Motorola, Inc. | Process for forming a semiconductor device with ESD protection |
| JP2715972B2 (ja) * | 1995-03-04 | 1998-02-18 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR0151049B1 (ko) * | 1995-05-29 | 1998-12-01 | 김광호 | 반도체장치의 소자분리방법 |
| US5861339A (en) * | 1995-10-27 | 1999-01-19 | Integrated Device Technology, Inc. | Recessed isolation with double oxidation |
| KR100190010B1 (ko) * | 1995-12-30 | 1999-06-01 | 윤종용 | 반도체 소자의 소자분리막 형성방법 |
| US5904539A (en) * | 1996-03-21 | 1999-05-18 | Advanced Micro Devices, Inc. | Semiconductor trench isolation process resulting in a silicon mesa having enhanced mechanical and electrical properties |
| JP2000508474A (ja) * | 1996-04-10 | 2000-07-04 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 改善された平坦化方法を伴う半導体トレンチアイソレーション |
| US5926713A (en) * | 1996-04-17 | 1999-07-20 | Advanced Micro Devices, Inc. | Method for achieving global planarization by forming minimum mesas in large field areas |
| US5899727A (en) * | 1996-05-02 | 1999-05-04 | Advanced Micro Devices, Inc. | Method of making a semiconductor isolation region bounded by a trench and covered with an oxide to improve planarization |
| US5753962A (en) * | 1996-09-16 | 1998-05-19 | Micron Technology, Inc. | Texturized polycrystalline silicon to aid field oxide formation |
| US5977638A (en) * | 1996-11-21 | 1999-11-02 | Cypress Semiconductor Corp. | Edge metal for interconnect layers |
| US5897354A (en) * | 1996-12-17 | 1999-04-27 | Cypress Semiconductor Corporation | Method of forming a non-volatile memory device with ramped tunnel dielectric layer |
| US6083809A (en) * | 1997-10-01 | 2000-07-04 | Texas Instruments Incorporated | Oxide profile modification by reactant shunting |
| US5981358A (en) * | 1997-11-06 | 1999-11-09 | Advanced Micro Devices | Encroachless LOCOS isolation |
| US5952707A (en) * | 1997-12-05 | 1999-09-14 | Stmicroelectronics, Inc. | Shallow trench isolation with thin nitride as gate dielectric |
| US6022788A (en) * | 1997-12-23 | 2000-02-08 | Stmicroelectronics, Inc. | Method of forming an integrated circuit having spacer after shallow trench fill and integrated circuit formed thereby |
| US6124171A (en) * | 1998-09-24 | 2000-09-26 | Intel Corporation | Method of forming gate oxide having dual thickness by oxidation process |
| US6127215A (en) * | 1998-10-29 | 2000-10-03 | International Business Machines Corp. | Deep pivot mask for enhanced buried-channel PFET performance and reliability |
| DE10131917A1 (de) * | 2001-07-02 | 2003-01-23 | Infineon Technologies Ag | Verfahren zur Erzeugung einer stufenförmigen Struktur auf einem Substrat |
| DE10238590B4 (de) * | 2002-08-22 | 2007-02-15 | Infineon Technologies Ag | Verfahren zur Erzeugung einer Struktur auf einem Substrat |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5146083A (en) * | 1974-10-18 | 1976-04-20 | Hitachi Ltd | Handotaisochino seizohoho |
| US4131910A (en) * | 1977-11-09 | 1978-12-26 | Bell Telephone Laboratories, Incorporated | High voltage semiconductor devices |
| JPS55154748A (en) * | 1979-05-23 | 1980-12-02 | Toshiba Corp | Complementary mos semiconductor device |
| JPS5658259A (en) * | 1979-10-18 | 1981-05-21 | Toshiba Corp | Semiconductor device and production thereof |
| US4271583A (en) * | 1980-03-10 | 1981-06-09 | Bell Telephone Laboratories, Incorporated | Fabrication of semiconductor devices having planar recessed oxide isolation region |
| US4334348A (en) * | 1980-07-21 | 1982-06-15 | Data General Corporation | Retro-etch process for forming gate electrodes of MOS integrated circuits |
| US4390393A (en) * | 1981-11-12 | 1983-06-28 | General Electric Company | Method of forming an isolation trench in a semiconductor substrate |
| KR880000975B1 (ko) * | 1982-08-24 | 1988-06-07 | 니혼덴싱뎅와 가부시끼가이샤 | 반도체 장치의 기판구조 및 그 제조방법 |
| JPS6045037A (ja) * | 1983-08-23 | 1985-03-11 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の基板構造およびその製造方法 |
| NL187373C (nl) * | 1982-10-08 | 1991-09-02 | Philips Nv | Werkwijze voor vervaardiging van een halfgeleiderinrichting. |
| JPS59119848A (ja) * | 1982-12-27 | 1984-07-11 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS60171761A (ja) * | 1984-02-17 | 1985-09-05 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| GB2156149A (en) * | 1984-03-14 | 1985-10-02 | Philips Electronic Associated | Dielectrically-isolated integrated circuit manufacture |
| JPS60241231A (ja) * | 1984-05-15 | 1985-11-30 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路装置の製法 |
| US4561172A (en) * | 1984-06-15 | 1985-12-31 | Texas Instruments Incorporated | Integrated circuit fabrication method utilizing selective etching and oxidation to form isolation regions |
| JPS6185838A (ja) * | 1984-10-04 | 1986-05-01 | Nec Corp | 半導体装置の製造方法 |
| US4593459A (en) * | 1984-12-28 | 1986-06-10 | Gte Laboratories Incorporated | Monolithic integrated circuit structure and method of fabrication |
-
1985
- 1985-08-28 IT IT21994/85A patent/IT1200725B/it active
-
1986
- 1986-05-21 GB GB8612409A patent/GB2179788B/en not_active Expired
- 1986-08-11 NL NL8602047A patent/NL8602047A/nl not_active Application Discontinuation
- 1986-08-22 JP JP61196978A patent/JPH0821613B2/ja not_active Expired - Lifetime
- 1986-08-22 DE DE3628488A patent/DE3628488C2/de not_active Expired - Fee Related
- 1986-08-27 FR FR868612138A patent/FR2586860B1/fr not_active Expired - Lifetime
-
1988
- 1988-03-24 US US07/178,822 patent/US4868136A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6254936A (ja) | 1987-03-10 |
| IT1200725B (it) | 1989-01-27 |
| DE3628488A1 (de) | 1987-03-05 |
| NL8602047A (nl) | 1987-03-16 |
| FR2586860B1 (fr) | 1991-07-05 |
| US4868136A (en) | 1989-09-19 |
| IT8521994A0 (it) | 1985-08-28 |
| GB2179788B (en) | 1989-08-09 |
| GB2179788A (en) | 1987-03-11 |
| DE3628488C2 (de) | 1995-07-06 |
| GB8612409D0 (en) | 1986-06-25 |
| FR2586860A1 (fr) | 1987-03-06 |
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