DE19951993A1

DE19951993A1 - Halbleiter-Isolator-Struktur mit reduzierter Störkapazität und ein Verfahren zu deren Herstellung

Info

Publication number: DE19951993A1
Application number: DE19951993A
Authority: DE
Inventors: Johan Darmawan; Christian Olgaard; Tsung Wen Lee
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1998-11-06
Filing date: 1999-10-28
Publication date: 2000-05-11
Also published as: JP2000150841A; US5994759A; US6265248B1

Abstract

Die Erfindung betrifft eine SOI-Struktur, bei der ein Substratbereich, der direkt benachbart zu und unterhalb der verdeckten Oxidschicht angeordnet ist, mit einem Dotanten dotiert ist, der einen Leitfähigkeitstyp aufweist, der entgegengesetzt zu dem des Substrats ist. Hierdurch wird ein Übergang zwischen der dotierten Schicht und dem Substrat geschaffen. Ein geeignetes Vorspannen dieses Übergangs erzeugt eine Verarmungsschicht, die die Breite der verdeckten Oxidschicht tief in das Substrat ausdehnt, wodurch die Störkapazität in der SOI-Struktur vermindert wird, insbesondere für Induktoren, Zwischenverbindungen und andere passive Schaltungsbauelemente. Das Reduzieren der Störkapazität vermindert zugehörige Substratverluste und RC-Ausbreitungsverzögerungen. Diese Vorteile sind bei hohen Frequenzen zunehmend von Vorteil, wie sie in drahtlosen RF-Kommunikations- und digitalen Hochgeschwindigkeitsanwendungen auftreten.

Description

Die Erfindung betrifft integrierte Schaltungsstrukturen und Verfahren zu deren Herstellung, insbesondere integrierte Halbleiter-Isolator-Schaltungsstrukturen mit einer reduzierten Stör kapazität.

Die Halbleiter-Isolator (SOI)-Technologie weist einige Vorteile gegenüber der herkömmli chen passiven Siliziumtechnologie für integrierte Schaltungsstrukturen (IC) für Radiofre quenz (RF), niedrige Energie und Hochleistungsanwendungen auf. Diese Vorteile umfassen reduzierte Verfahrensschritte, die Latch-Up-Eliminierung in CMOS-Schaltungen, die Reduk tion der Störkapazität für größere Geschwindigkeit, die verbesserte Geräteisolation und die ausgezeichnete Strahlungshärte.

Fig. 1A zeigt eine Querschnittsdarstellung einer herkömmlichen SOI-Struktur 100. Eine aktive Halbleiterschicht (Geräteschicht) 102 ist über einer Isolationsschicht, typischer Weise eine verdeckte Oxidschicht 104 angeordnet, welche ihrerseits ein Substrat 106 überdeckt. Die Dicke einer hier betrachteten aktiven Halbleiterschicht 102 für eine herkömmliche SOI- Struktur 100 ist im allgemeinen in der Größenordnung von weniger als 400 nm, typischerwei se in der Größenordnung von etwa 200 nm. Die Dicke der verdeckten Oxidschicht 104 ist im allgemeinen geringer als 1000 nm typischerweise in der Größenordnung von etwa 400 nm. Bei einigen herkömmlichen SOI-Strukturen ist das Substrat 106 P-leitend, während in ande ren SOI-Strukturen das Substrat 106 N-leitend ist. In ähnlicher Weise ist die aktive Halblei terschicht 102 in einigen SOI-Strukturen P-leitend, während die aktive Halbleiterschicht 102 in anderen SOI-Strukturen N-leitend ist.

Die aktive Halbleiterschicht 102 umfaßt aktive und passive integrierte Schaltungsbauelemen te, Kontaktbereiche und Zwischenverbindungen, die mit Hilfe der verdeckten Oxidschicht 104 von dem Substrat 106 isoliert sind. Fig. 1B zeigt eine Querschnittsdarstellung, die ein herkömmliches passives Bauelement (beispielsweise einen herkömmlichen Induktor 152) in einer herkömmlichen SOI-Struktur 150 schematisch darstellt. Es existieren viele aus dem Stand der Technik bekannte Verfahren zur Ausbildung herkömmlicher Induktoren, Konden satoren, Zwischenverbindungen und anderer passiver Schaltungsbauelemente. Beispielsweise ist ein herkömmlicher Induktor 152 typischer Weise als eine zweidimensionale, maskierte Metallbeschichtung ausgebildet. Normalerweise überdeckt der Induktor 152 die oberste Dia lektische Schicht (die von einer Isolierschicht 154 gebildet ist) der SOI-Struktur 150, wobei diese durch einen Abstand D152 von dem Substrat 106 getrennt ist.

Obwohl die verminderte Störkapazität ein Grund für die Nutzung herkömmlicher SOI- Strukturen ist, existiert Störkapazität zwischen dem Substrat und den Schaltungsbauelementen in der aktiven Halbleiterschicht. Insbesondere passive Schaltungselemente, beispielsweise Induktoren, Kondensatoren und Zwischenverbindungen, die hinsichtlich der Dimension we sentlich größer als typische aktive Einrichtungen sind, sind dementsprechend anfälliger hin sichtlich der Wirkungen der Störkapazität. Während die Abmessungen aktiver MOS- Bauelemente sich dem Sub-0,5 µm-Bereich nähern, ist es unwahrscheinlich, das passive Bau elemente, beispielsweise Induktoren kleiner als 100 µm werden. Deshalb sind diese Indukto ren bei drahtlosen Hochfrequenz-Kommunikationsanwendungen, bei denen passive Schal tungselemente, wie Induktoren gewöhnlich notwendig sind, typischer Weise 100 mal größer als jedes aktive MOS-Bauelement.

Die nachteiligen Folgen der Störkapazität beeinflussen durch die Reduzierung des Q-Faktors der passiven Komponenten die Schaltungsleistung und vergrößern den Gesamtschaltungs verlust. Die Störkapazität addiert sich darüber hinaus zu jeglichen Designkapazitäten, wo durch die Schaltungsleistung verschlechtert wird. Diese Probleme werden besonders deutlich, wenn die integrierte Schaltung bei Hochfrequenzen betrieben wird, wie sie typischer Weise in modernen RF-Kommunikationsschaltungen und digitalen, integrierten Hochgeschwindig keitsschaltungen angetroffen werden.

Beispielsweise sind drahtlose RF-Kommunikationsgeräte häufig hochfrequent, kompakt und weisen eine Batterieenergieversorgung auf. Schaltungsverluste, die durch Störkapazität her vorgerufen sind, vergrößern die Verlustleistung dieser Bauelemente. Die Verlustleistung ih rerseits vergrößert den Batteriebedarf, was zu einer kürzeren Batterielebensdauer und/oder Batterien mit zunehmender Größe, zunehmendem Gewicht, zunehmenden Kosten und Unbe quemlichkeiten führt.

Als weiteres Beispiel kann ein Mikroprozessor oder ein großer Speicherchip mit einer hohen Dichte von langen Zwischenverbindungen genannt werden, der eine beträchtliche Störkapa zität zum Substrat aufweist, auch wenn die Strom-SOI-Technologie benutzt wird. Weil zu künftig die Mikroprozessor-Taktfrequenzen steigen, werden die Verluste infolge der Störka pazität eine zunehmend ernste Begrenzung. Störkapazität trägt darüber hinaus zur RC- Ausbreitungsverzögerung bei, was die Mikrocomputergeschwindigkeit weiter begrenzt. Weil gegenwärtige Mikroprozessor-Taktfrequenzen größer als 300 MHz sind und nach Vorhersa gen in einigen Jahren den 1 GHz-Bereich erreichen werden, ist die Reduzierung der Störkapa zität von Bedeutung. Deshalb besteht Bedarf an der Reduzierung der Störkapazität in SOI- Strukturen, die für RF- oder andere Hochfrequenz-Anwendungen genutzt werden.

Ein Weg zur Reduzierung der Störkapazität ist die Verminderung des Abstands (beispielswei se des Abstands D152 in Fig. 1B) zwischen dem passiven Schaltungselement (beispielswei se Induktor 152) und dem Substrat 106. Da passive Schaltungsbauelemente jedoch typischer Weise über der obersten dielektrischen Schicht einer Schaltung angeordnet sind (beispiels weise der Induktor 152 über der Isolierschicht 154 in Fig. 1B), ist es unpraktisch, den Ab stand D152 einfach dadurch zu vergrößern, daß Schichten hinzugefügt werden. Die Vergröße rung der Dicke der aktiven Schicht oder vorhandener Isolierschichten kann ebenfalls den Ab stand D152 vergrößern. Da eine Vergrößerung der Dicke der aktiven Schicht den aktiven Bauelementen jedoch Störkapazität hinzufügt, und eine Vergrößerung der Dicke der Isolier schichten einen unerwünschte Verfahrenskomplexität hinzufügt, ist keine dieser Alternativen attraktiv.

Ein weiterer Lösungsansatz besteht darin, die Dicke der verdeckten Oxidschicht 104 zu ver größern. Bisherige Versuche ergaben jedoch eine maximale Gesamtdicke von nur etwa 1 µm für die verdeckte Oxidschicht 104.

Weiterhin wurde ein elektrisch floatendes Substrat anstelle eines Erdsubstrats 106 vorge schlagen. Mit Hilfe dieser Lösung wurde bei aktiven Bauelementen bei moderaten Frequen zen einige Wirkung erreicht. Physikalisch größere Induktoren und andere passive Schaltungs bauelemente zeigen jedoch immer noch Störkapazität und zugehörige Verluste, insbesondere bei hohen Frequenzen. Das Substrat 106 bildet effektiv eine gemeinsame Potentialebene, die Knoten aufweist, die die verschiedenen Schaltungsbauelemente kapazitiv zusammenkoppeln, insbesondere wenn die Frequenzen steigen. Das Substrat 106 kann deshalb bei hohen Fre quenzen nicht effektiv floaten, obwohl es bei niedrigen Frequenzen elektrisch floatet. Bei hohen Frequenzen steigen außerdem die Verluste, wenn die Impedanz zunehmend ohmisch wird, die mit der Störkapazität verbunden ist.

Es wurde festgestellt, daß herkömmliche SOI-Technologien deshalb eine weniger optimale Lösung für die verbleibende Störkapazität und den zugehörigen Verlust bilden. Es wäre des halb wünschenswert, ein Verfahren und eine Struktur zu schaffen, die die Störkapazität zwi schen den Schaltungselementen, insbesondere den passiven Bauelementen und Zwischenver bindungen deutlich vermindert. Ein solches Verfahren sollte kostengünstig und leicht zu im plementieren sein, ohne daß die Verfahrenskomplexität deutlich erhöht wird. Darüber hinaus sollte ein solches Verfahren nicht nachteilig hinsichtlich der Ausbeuten sein.

Erfindungsgemäß wurden Silizium-Isolator (SOI)-Strukturen und Verfahren zum Bilden der selben geschaffen, bei denen die Störkapazität reduziert ist. Nach einer Ausführungsform sind Bereiche mit reduzierter Störkapazität für passive Schaltungsbauelemente, wie Induktoren, Kondensatoren und Zwischenverbindungen geschaffen. Bei einer anderen Ausführungsform weist die gesamte Schaltung eine verminderte Störkapazitätsstruktur auf.

In einer erfindungsgemäßen SOI-Struktur ist innerhalb eines Siliziumsubstrats, direkt benach bart zu und unter einer Isolierschicht liegend ein dotierter Bereich vorgesehen. Der dotierte Bereich ist mit Hilfe eines Dotants gebildet, der einen Leitfähigkeitstyp aufweist, welcher entgegengesetzt zu dem des Siliziumsubstrats ist. Auf diese Weise ist an der unteren Grenze des dotierten Bereichs ein Übergang mit dem Siliziumsubstrat gebildet. Dieser dotierte Be reich dehnt, wenn er geeignet vorgespannt ist, die Breite der Isolierschicht aus, wodurch die Störkapazität zwischen dem Substrat und den Schaltungsbauelementen vermindert wird. Eine elektrische Kopplung zur Anwendung der Vorspannung kann auf verschiedene Weise erreicht werden. Beispielsweise erfolgt bei einigen erfindungsgemäßen Ausführungsformen eine elektrische Kopplung durch den Rücken des Substrats hindurch. Bei anderen Ausführungs formen wird die elektrische Kopplung dadurch erreicht, daß ein oder mehrere Direktkontakte zu dem dotierten Bereich ausgebildet sind. Ein Vorspannungsverfahren mit hoher Impedanz hat sich als vorteilhaft erwiesen.

Das Reduzieren der Störkapazität vergrößert den "Q"-Faktor der Schaltung und reduziert so mit zugehörige Schaltungsverluste. Darüber hinaus verbessert das Reduzieren der Störkapa zität die Leistung und Vorhersagbarkeit von Schaltungsoperationen. Diese Vorteile werden bei hohen Frequenzen besonders bedeutend, beispielsweise bei solchen, die in drahtlosen RF- Kommunikations- und Hochgeschwindigkeits-Mikrocomputer-Anwendungen auftreten.

Es wurde gefunden, daß es vorteilhaft ist, die Verarmungsschicht so breit wie möglich zu ma chen. Deshalb sollte die dotierte Schicht eine gleichmäßige Dotierungskonzentration und ei nen allmählichen Übergangsbereich mit dem Substrat aufweisen. Bei einigen Ausführungs formen wird die dotierte Schicht mit Hilfe einer Ionenimplantation gebildet. Bei einigen Aus führungsformen, die die Ionenimplantation anwenden, wird vor dem Ausbilden irgendwelcher aktiven Bauelemente in der aktiven Halbleiterschicht eine unstrukturierte Implantation ausge führt. Beispielsweise wird der dotierte Bereich mittels eines Verfahrens gebildet, das die Im plantation von Phosphor-P+-Ionen mit einer Implantationsenergie in einem Bereich von etwa 300 keV bis 500 keV und mit einer Dosis von etwa 10¹² Ionen pro cm² umfaßt.

Bei anderen Ausführungsformen wird eine strukturierte Ionenimplantation ausgeführt. Bei einigen Ausführungsformen, die eine strukturierte Ionenimplantation anwenden, wird die Im plantation vor dem Ausbilden von Bauelementen oder anderen Elementen in der aktiven Halbleiterschicht durch eine Maske ausgeführt. Bei anderen Ausführungsformen, die eine strukturierte Ionenimplantation anwenden, wird die Ionenimplantation nach dem Ausbilden von Bauelementen oder anderen Elementen in der aktiven Halbleiterschicht ausgeführt.

Bei weiteren Ausführungsformen wird der dotierte Bereich in dem Siliziumsubstrat eines teilweise gebildeten SOI-Wafers ausgebildet. Bei einer Ausführungsform wird der dotierte Bereich in dem Siliziumsubstrat gebildet, nachdem die Isolationsschicht gebildet wird, jedoch bevor die aktive Halbleiterschicht gebildet wird. Bei anderen Ausführungsformen wird der dotierte Bereich in dem Siliziumsubstrat gebildet, bevor die Isolationsschicht gebildet wird. Bei einigen Ausbildungsformen wird ein Dotant thermisch direkt in das Siliziumsubstrat dif fundiert, bevor eine Isolationsschicht oder eine aktive Halbleiterschicht gebildet wird.

Bei einigen Ausführungsformen umfaßt die Bildung des dotierten Bereichs einen Ausheilpro zeß. Bei einigen Ausführungsformen wird der dotierte Bereich dadurch gebildet, daß eines oder mehrere der oben genannten Verfahren kombiniert werden.

Die Erfindung wird im Folgenden anhand von Ausführungsbeispielen unter Bezugnahme auf zugehörige Zeichnungen näher erläutert. Zum leichteren Verständnis und zur Vereinfachung werden in den Figuren gemeinsame Bezugszeichen für Elemente benutzt, die in den verschie denen Figuren gleich sind. Hierbei zeigen:

Fig. 1A eine Querschnittsdarstellung einer herkömmlichen SOI-Struktur;

Fig. 1B eine Querschnittsdarstellung zur schematischen Darstellung eines her kömmlichen passiven Bauelements in einer herkömmlichen SOI-Struktur;

Fig. 1C eine Querschnittsdarstellung, die das SIMOX-Verfahren illustriert;

Fig. 1D eine Querschnittsdarstellung, die ein gebondetes Waferverfahren illu striert;

Fig. 2 eine Querschnittsdarstellung einer SOI-Struktur gemäß einer Ausfüh rungsform der Erfindung;

Fig. 3A-3E Querschnittsdarstellungen, die die Verfahren zum Ausbilden einer dotier ten Schicht nach erfindungsgemäßen Ausführungsformen illustriert;

Fig. 4A eine Querschnittsdarstellung der getrennten Implantation in eine her kömmliche SOI-Struktur durch eine Maske gemäß den Ausführungsfor men der Erfindung;

Fig. 4B eine Querschnittsdarstellung einer SOI-Struktur, die getrennt dotierte Be reich umfaßt, die aus getrennten Implantationsverfahren resultieren, gemäß Ausführungsformen der Erfindung;

Fig. 5 eine Querschnittsdarstellung einer SOI-Struktur, die eine Vorspannungs quelle mit hoher Impedanz gemäß einer Ausführungsform der Erfindung aufweist; und

Fig. 6A und 6B eine graphische Darstellung der Störkapazität relativ zur Vorspannung für verschiedene SOI-Strukturen gemäß den Ausführungsformen der Erfin dung.

Es folgt eine detaillierte Beschreibung der illustrierten Ausführungsformen der Erfindung. Weil diese Ausführungsformen die Erfindung unter Bezugnahme auf die genannten Figuren beschrieben werden, werden verschiedene Modifikationen und Anpassungen der beschriebe nen Verfahren und spezifischen Strukturen offenbart. Deshalb können die Beschreibungen und Figuren nicht als beschränkend angesehen werden, da die Erfindung in keiner Weise auf die dargestellten Ausführungsformen beschränkt ist.

Die Erfindung betrifft allgemein integrierte Schaltungsstrukturen und Verfahren zu deren Herstellung, insbesondere integrierte Halbleiter-Isolator-Schaltungsstrukturen, die eine redu zierte Störkapazität aufweisen.

SOI-Wafer, wie eine SOI-Struktur 100 nach Fig. 1A werden herkömmlich hauptsächlich mittels SIMOX-(Trennung mittels implantiertem Sauerstoffs) oder gebondeten Wafer- Verfahren hergestellt.

Fig. 1C zeigt eine Querschnittsdarstellung eines herkömmlichen SIMOX-Verfahrens. Bei einem herkömmlichen SIMOX-Verfahren wird eine verdeckte Oxidschicht 104 (vgl. Fig. 1A) dadurch erzeugt, daß Sauerstoffionen (O+) in ein Silizium-Grundsubstrat 120 implantiert werden. Dieses ist in Fig. 1C dargestellt. Implantationsenergien und -dosen für das SIMOX- Verfahren sind bekannt. Auf diese Weise durchdringen die O+-Ionen das Silizium- Grundsubstrat 120 in ausreichend hoher Konzentration ausreichend tief (typischerweise 0,3 µm-0,5 µm), um eine durchgehende verdeckte Oxidschicht 104 zu bilden. Dieses ist in der SOI-Struktur 100 nach Fig. 1A dargestellt. In Übereinstimmung mit der herkömmlichen integrierten Schaltungstechnologie erzeugen größere Implantationsenergien größere Implan tationstiefen und deshalb größere Dicken der überlagernden aktiven Halbleiterschicht. Um andere Implantationstiefen und -konzentrationen zu erreichen, können entsprechende Im plantationsenergien und -dosen angewendet werden.

Fig. 1D zeigt eine Querschnittsdarstellung eines gebondeten Wafer-Verfahrens. Bei einem gebondeten Wafer-Verfahren werden typischerweise zwei Silizium-Wafer-Grundsubstrate 130 und 132 mit Hilfe herkömmlicher Verfahren oxidiert, wodurch oxidierte Wafer- Strukturen 134 bzw. 136 gebildet werden, die jeweilige Oxidoberflächen 138 und 140 aufwei sen. Die Oxidoberflächen 138 und 140 treten dann in Kontakt zueinander, und die oxidierten Wafer-Strukturen 134 und 136 werden in einem Hochtemperaturofen (nicht dargestellt) zu sammen verschmolzen, wodurch eine herkömmliche SOI-Struktur 100 gebildet wird, wie sie in Fig. 1A gezeigt ist.

Verschiedene Variationen der oben beschriebenen Verfahren sind in der technischen Literatur beschrieben (vgl. z. B. Wolf, "Silicon Processing for the CLSI Era," Vol. 2, Seiten 68-78, Lat tice Press, Sunset Beach, CA, 1990).

Fig. 2 zeigt eine Querschnittsdarstellung einer SOI-Struktur 200 gemäß der Erfindung, die eine aktive Halbleiterschicht 102 umfaßt, die eine Isolationsschicht bzw. Trennschicht 104 überlagert. Gewöhnlich ist die Isolationsschicht 104 als eine verdeckte Oxidschicht ausgebil det, wie es bei der SOI-Struktur 100 in Fig. 1A der Fall ist. Die aktive Halbleiterschicht 102 enthält im Allgemeinen dotiertes N-leitendes oder P-leitendes Silizium (Si) und umfaßt aktive und passive Schaltungsbauelemente, Zwischenverbindungen und Kontaktbereiche (nicht dar gestellt). Die Isolationsschicht 104 ist typischerweise in einem Substrat 106 gebildet. Bei ei nigen Ausführungsformen ist die Isolationsschicht aus Saphir oder einem anderen dielektri schen Material gebildet.

In dem Substrat 106 ist benachbart zu der Isolationsschicht eine dotierte Schicht 210 gebildet. Der Leitfähigkeitstyp der dotierten Schicht 210 ist entgegengesetzt zum Leitfähigkeitstyp des Substrats 106. Beispielsweise ist die dotierte Schicht 210 N-leitend, wenn das Substrat 106 P- leitend ist. Einen typischen N-Dotanten bilden Phosphor-Ionen (P+). Ein alternativer N- Dotant ist Arsen (As+). Entsprechend kann das Substrat 106 N-leitend und die dotierte Schicht 210 P-leitend sein, was typischerweise mittels des P-Dotants Bor (B- oder BF₂-) er reicht wird.

Es ist von Bedeutung, daß zwischen der dotierten Schicht 210 und dem Substrat 106 ein me tallurgischer Übergang 212 gebildet ist. Darüber hinaus ist bedeutend, daß die Breite D220 der dotierten Schicht 210 es der dotierten Schicht 210 erlaubt, sich von der verdeckten Oxid schicht 104 tief in das Substrat 106 hinein zu erstrecken.

Typischerweise ist die aktive Breite D222 der aktiven Halbleiterschicht 102 in der Größen ordnung von etwa 200 µm. Die Oxidbreite D224 der verdeckten Oxidschicht 104 ist in der Größenordnung von etwa 400 µm. Die Breite D220 der dotierten Schicht 210 ist in der Grö ßenordnung von weniger als etwa 1000 µm. Bei einigen Ausführungsformen ist die dotierte Schicht 210 leicht dotiert und weist ein Gaus-Verteilungsprofil mit einer Konzentration im Bereich von etwa 10¹⁴ bis 10¹⁵ Ionen pro cm³ unmittelbar unter der verdeckten Oxidschicht 104 auf, wodurch ein metallurgischer Übergang 212 geschaffen ist. Die Implantationseinheit lichkeit über die Wafer und zwischen den Wafer-Stichproben liegt typischerweise innerhalb von 5%.

Die Fig. 3A-3E zeigen Querschnittsdarstellungen zur Illustration der Verfahren zum Bil den der dotierten Schicht 210 nach Fig. 2 gemäß den Ausführungsformen der Erfindung. Bei einigen Ausführungsformen wird die Bildung der dotierten Schicht 210 übereinstimmend mit der Herstellung eines SOI-Wafers ausgeführt, wie es oben in Verbindung mit den Fig. 1C und 1D beschrieben wurde.

Beispielsweise ist Fig. 3 eine Querschnittsdarstellung der oxidierten Wafer-Struktur 136 nach Fig. 1D, die ein P-leitendes Silizium-Wafer-Substrat 132 und eine Oxidschicht 139 mit einer Oxidoberfläche 140 umfaßt. Die oxidierte Wafer-Struktur 136 ist einer P+-Phosphor- Ionen-Implantation durch die Oxidschicht 139 hindurch ausgesetzt, so daß in dem Wafer- Substrat 132, benachbart zur Oxidschicht 139 eine dotierte Schicht 210 ausgebildet wird, und so daß, wie in Fig. 3B gezeigt, eine Zwischenstruktur 310 gebildet wird. Die Implantation senergien sind im Allgemeinen in einem Bereich von etwa 80 keV bis 200 keV. Es können jedoch auch höhere Implantationsenergien verwendet werden, vorausgesetzt, daß die durch die Implantation induzierten Defekte ausgeheilt werden können. Die Zwischenstruktur 310 wird anschließend kontaktiert und auf herkömmliche Weise zu einer oxidierten Wafer- Struktur verschmolzen, wie die Struktur 134 in Fig. 1D, so daß, wie in Fig. 2 gezeigt, eine SOI-Struktur 200 gebildet wird.

Bei einigen Ausführungsformen (vgl. Fig. 3C) wird die dotierte Schicht 210 mit Hilfe der Ionenimplantation (beispielsweise Phosphor P+) in das Silizium-Wafer-Substrat 132 vor dem Bilden der Oxidoberfläche 140 gebildet. Die Implantationsenergien sind im Allgemeinen in einem Bereich von etwa 30 keV bis 50 keV, somit geringer als die Implantationsenergien, die in Verbindung mit Fig. 3A beschrieben wurden. Die Ionenimplantation nach Fig. 3C bil det eine Zwischenstruktur 312, die in Fig. 3D gezeigt ist. Die Oxidoberfläche 140 wird in dem Silizium-Wafer-Substrat 132 dann mit Hilfe eines SIMOX-Verfahrens oder thermischen Wachstums gebildet, so daß die Zwischenstruktur 310 nach Fig. 3B gebildet ist. Die Zwi schenstruktur 310 ist gewöhnlich an die oxidierte Wafer-Struktur 134 gebondet, so daß die SOI-Struktur 200 gebildet ist, die die dotierte Schicht 210 umfaßt.

Bei einigen Ausführungsformen wird das Dotieren des Silizium-Wafer-Substrats 132 vor dem Ausbilden der Oxidoberfläche 140 dadurch ausgeführt, daß ein direkter Diffusionsprozeß durch eine freie Oberfläche des Silizium-Wafer-Substrats 132 hindurch ausgeführt wird. Die letzte Operation wird beispielsweise mit Hilfe einer Immersion des Wafer-Substrats 132 in einem herkömmlichen Diffusionsofen ausgeführt. Diese Ofendiffusion bildet die Zwischen struktur 312 (vgl. Fig. 3D). Danach wächst eine Oxidoberfläche 140 thermisch in der Zwi schenstruktur 312 oder wird mit Hilfe anderer bekannter Verfahren gebildet, so daß die Zwi schenstruktur 310 gebildet ist (vgl. Fig. 3B). Danach wird die Oxidoberfläche 140 der Zwi schenstruktur 310 in herkömmlicher Weise kontaktiert und mit der oxidierten Struktur 134 verschmolzen, wie es oben in Verbindung mit Fig. 1D beschrieben wurde. Das Bond- Verfahren bildet einen SOI-Wafer 200, der innerhalb des Substrats 106 die dotierte Schicht 210 enthält (vgl. Fig. 2).

Bei einigen Ausführungsformen wird die dotierte Schicht 210 in der herkömmlichen SOI- Struktur 100 nach Fig. 1A dadurch gebildet, daß zuerst eine unstrukturierte Ionenimplantati on durch die aktive Halbleiterschicht 102 und die verdeckte Oxidschicht 104 hindurch in den Bereich des Substrats 106 ausgeführt wird, der unmittelbar unter der verdeckten Oxidschicht 104 liegt. Bei dem Beispiel nach Fig. 3E, in welchem das Substrat 106 P-leitend und das implantierte Ion N-leitend ist, ist dies typischerweise Phosphor P+. Diese Operation bildet die SOI-Struktur 200, einschließlich der dotierten Schicht 210 (vgl. Fig. 2).

Bei einigen Ausführungsformen ist eine Dotanten-Schichtkonzentration und -verteilung ge wünscht, wie sie in Verbindung mit Fig. 2 beschrieben wurde, wobei die aktive Halbleiter breite D222 etwa 200 nm beträgt, wobei die verdeckte Oxidbreite D224 etwa 200 nm beträgt, und wobei es sich bei dem Dotanten um Phosphor P+ in einem P-leitenden Substrat 106 han delt.

Unter den obigen Bedingungen beträgt die notwendige Implantationsenergie allgemein etwa 300 keV bis 500 keV, und die notwendige Dosis ist in der Größenordnung von etwa 10¹² Io nen pro cm. Eine höhere Implantationsenergie kann genutzt werden, wobei sich hierdurch die Verfahrenskosten und die Implantationsdefekte erhöhen. Dem Fachmann ist klar, daß Verän derungen der verschiedenen Schichtbreiten oder Veränderungen des Dotanten allgemein ent sprechende Veränderungen der Implantationsdosis und/oder -energie verlangen. Bei einigen Ausführungsformen wird die Ionenimplantation in einer Zweischrittfolge ausgeführt. Zuerst wird etwa die Hälfte der Dosis geliefert, wobei die Hälfte der nominellen Implantationsener gie genutzt wird. Danach wird die verbleibende Dosis geliefert, wobei die doppelte nominelle Implantationsenergie genutzt wird, um eine leichte aber gleichmäßige Dotantenkonzentration zu erreichen, wodurch die Schwellwertstabilität des Bauelements dadurch verbessert wird, daß der Substratvorspannungseffekt (Body-Effekt) reduziert wird.

Bei einigen Ausführungsformen wird die dotierte Schicht dadurch gebildet, daß zuerst eine getrennte Ionenimplantation ausgeführt wird. Fig. 4A zeigt eine Querschnittsdarstellung einer getrennten Implantation in die herkömmliche SOI-Struktur 100 durch eine Maske. Mit Hilfe der Strukturierung der Implantation durch eine Maske 410 (typischerweise ein Photowi derstand) werden darunterliegende Bereiche 412 der aktiven Halbleiterschicht 102 vor der Implantation und/oder zugehöriger Beschädigung geschützt. Die getrennte Implantation wird bei der im wesentlichen gleichen Implantationsenergie und -dosis für eine gegebene Implan tationstiefe und -konzentration ausgeführt, wie es oben in Verbindung mit Fig. 3E beschrie ben wurde. Implantation und/oder zugehörige Beschädigung tritt dann nur in Bereichen 414 auf, die nicht mit Hilfe der Maske 410 geschützt sind.

Fig. 4B zeigt eine Querschnittsdarstellung einer SOI-Struktur 400, die getrennt dotierte Be reiche 416 umfaßt, die in dem Substrat 106 unmittelbar unter der Isolationsschicht 104 gebil det sind, was das Ergebnis eines getrennten Implantationsverfahrens ist. Die getrennte Im plantation erleichtert die gesteuerte Implantation und den Schutz kritischer Halbleiterbereiche. Dem Fachmann ist bekannt, daß die getrennte Implantation in jeder Stufe während der Her stellung der SOI-Struktur 400 ausgeführt werden kann. Bei einigen Ausführungsformen wird die Maskierung effektiv dadurch erreicht, daß vorher strukturelle Elemente und Schaltungs elemente in der aktiven Halbleiterschicht 102 gebildet werden. Diese Elemente umfassen bei spielsweise Feldoxidbereiche, Gate-Elektroden und Induktoren, wie den Induktor 152 nach Fig. 1B, welche ihre jeweiligen darunterliegenden Bereiche gegen Implantation und/oder zugehörige Beschädigung schützen. Bei einigen Ausführungsformen wird die getrennte Im plantation dadurch ausgeführt, daß eine Kombination von Verfahren ausgeführt wird, die ei nen oder mehrere Photowiderstandsmaskierungen und strukturelle Elementmaskierungen um fassen.

Das Ausbilden der dotierten Schicht 210 und dotierter Bereiche 416 umfaßt typischerweise herkömmliche Ausheilverfahren, welche die Dotantenumverteilung ausdehnen, so daß ein allmählicher metallurgischer Übergang 212 mit dem Substrat 106 erzeugt wird, wie es oben in Verbindung mit Fig. 2 beschrieben wurde. Darüber hinaus entfernt das Ausheilen Kristall versetzungen und andere Beschädigungen, die in der aktiven Halbleiterschicht während der Implantation erzeugt wurden. Ein typisches Implantationsausheilen umfaßt das Anwenden einer Temperatur in einem Bereich von etwa 950°C bis 1000°C für etwa 2 bis 4 Stunden.

Bei einigen Ausführungsformen werden das Implantations- und/oder Ausheilverfahren zur Ausbildung der dotierten Schicht 210 zur Vereinfachung des Verfahrens mit anderen kompa tiblen Implantations- und/oder Ausheiloperationen kombiniert, beispielsweise der Ausbildung von tiefen N-Mulden oder P-Mulden für MOS-Bauelemente.

Bei einigen Ausbildungsformen wird beispielsweise Arsen anstelle von Phosphor als N- Dotant genutzt. Die Dotierungskonzentration, die Implantationsenergien und andere Parame ter für Arsen unterscheiden sich von denen für Phosphor, vorwiegend wegen der geringeren Mobilität von Arsen gegenüber Phosphor. Es wird insbesondere erwartet, daß Arsen gegen über Phosphor einen unterschiedlichen Ausheilzyklus mit einem größeren Zeit-Temperatur- Faktor (DT) verlangt, um eine vergleichbar einheitliche Dotierungsschichtkonzentration mit einem vergleichbar allmählichen Übergang zu bilden.

Typischerweise ist das Ausbilden einer dotierten Schicht in dem Substrat bei der Herstellung des SOI-Wafers vorteilhaft, physikalisch und logistisch. Dieses Verfahren liefert potentiell optimale Gleichmäßigkeit der dotierten Schicht und optimales Ausheilen der Beschädigungen ohne unerwünschte Nebeneffekte. Das Substrat ist von der gesamten aktiven Halbleiterschicht gleichmäßig isoliert, unabhängig von der seitlichen Position oder nachfolgend gebildeter Strukturen.

Das Ausbilden der dotierten Schicht in einem endlichen, aber sonst unmaskierten und unbe handelten SOI-Wafer liefert vorteilhaft die Einheitlichkeit der dotierten Schicht über das Sub strat und ein leichtes Entfernen von Implantationsbeschädigungen mit Hilfe des Ausheilens, wobei ein relativ einfacher Prozeß in einer bauelementefreien Umgebung genutzt wird. Aus logistischer Sicht kann es auch vorteilhaft sein, insbesondere zum Erhalt der Prozeßsteuerung, wenn die SOI-Wafer von einer dritten Quelle erhalten werden. Dieses Verfahren schafft eine gleichmäßige Isolation zwischen dem Substrat und allen Teilen der aktiven Halbleiterschicht, unabhängig von der seitlichen Stellung oder nachfolgend gebildeten Strukturen.

Das getrennte Implantieren der dotierten Schicht 210 in einen SOI-Wafer, der mit Photowi derständen strukturiert ist, oder mittels vorher gebildeter Struktur- oder Schaltungsbauele mente ermöglicht vorteilhaft die getrennte seitliche Anordnung von dotierten Schichtberei chen. Beispielsweise erleichtert es die getrennte Ausbildung der Verarmungsschicht unter den Induktoren oder anderen passiven Bauelementen. Es ermöglicht weiterhin den Schutz gegen Implantationsschädigungen in potentiell kritischen Bereichen der aktiven Halbleiterschicht, die unter dem Photowiderstand liegt, oder von Dickbauelementen auf oder innerhalb der akti ven Halbleiterschicht (beispielsweise, ist die Dicke des Feldoxids etwa doppelt so groß wie die des ursprünglichen Siliziums, wenn das Feldoxid bereits gewachsen ist). Mittels entspre chenden Designs integrierter Schaltungen sind diese Vorteile potentiell zusammen erreichbar. Potentielle Nachteile sind die Verfahrenskomplexität und die Möglichkeit der gegensätzlichen Wirkung bestehender Schaltungsbauelemente und -parameter.

Es ist möglich, die Verfahrenskomplexität dadurch etwas zu vermindern, daß die Bildung der dotierten Schicht mit anderen Implantationsoperationen kombiniert wird, beispielsweise der Implantation von Phosphorionen P+, um tiefe N-Mulden in einer P-leitenden aktiven Halb leiterschicht zu bilden. Die Spitzenkonzentrationstiefe der dotierten Schicht ist jedoch unter dem verdeckten Oxid ausgebildet, während die Spitzenkonzentrationstiefe für eine Mulde oder einen anderen implantierten Bereich typischerweise über der verdeckten Oxidschicht ausgebildet ist. Es ist deshalb Vorsicht geboten, wenn Verfahren kombiniert werden, die nor malerweise wesentlich unterschiedliche Bedingungen verlangen.

Darüber hinaus besteht ein potentieller Nachteil der strukturierten Implantation in der Einwir kung auf Bereiche der aktiven Halbleiterschicht des Ausheilzyklus, der notwendig ist, um die dotierte Schicht zu homogenisieren. Das Vermeiden des nicht ausreichenden Ausheilens oder des übermäßigen Ausheilens kritischer Bereiche verkompliziert das Verfahren potentiell. Bei spielsweise könnte es nach dem Bilden der aktiven Schichtstrukturen notwendig sein, mehrere aufeinanderfolgende Implantations-/Ausheilungszyklen in der dotierten Schicht auszuführen, um die gewünschte Einheitlichkeit der Dotierungskonzentration, ohne Unterbrechung der aktiven Schichtstrukturen zu erreichen. Ein weiterer potentieller Nachteil der strukturierten Implantation besteht darin, daß einige aktive Schichtbauelemente, beispielsweise Gate- Elektroden typischerweise nicht ausreichend dick sind, um die hohe Implantationsenergie zu blocken.

Bei einigen Ausführungsformen wird die dotierte Schicht dadurch gebildet, daß ein kombi nierter Prozeß genutzt wird, der eines oder mehrere der oben beschriebenen Verfahren um faßt.

Während oder nach der Ausbildung und Ausheilung der dotierten Schicht 210, wie es oben in Verbindung mit den Fig. 3A-3E (oder der dotierten Bereiche 416, wie oben in Verbindung mit den Fig. 4A und 4B beschrieben) beschrieben wurde, wird die SOI-Struktur 200 wei ter verarbeitet, wobei eine herkömmliche Technologie genutzt wird, um Schaltungsbauele mente in der Halbleiterschicht 102 zu bilden, beispielsweise den Induktor 152, wie es oben in Verbindung mit Fig. 1B beschrieben ist. Gemäß Fig. 2 wird der metallurgische Übergang 212 dann dadurch vorgespannt, daß eine Spannung an die Schaltungsbauelemente in der Halbleiterschicht 102 angelegt wird. Das Vorspannen des metallurgischen Übergangs 212 vergrößert die Verarmungsschicht 214, die sich, wie in Fig. 2 gezeigt, über den metallurgi schen Übergang 212 in das Substrat 106 erstreckt. Eine ausgedehnte Verarmungsschicht 214 vergößert effektiv die Breite der verdeckten Oxidschicht 104. Entsprechend ist die Störkapa zität zwischen dem Substrat 106 und den Schaltungsbauelementen in der aktiven Halbleiter schicht 102 vermindert.

Um die Verarmungsschicht 214 unter der verdeckten Oxidschicht 104 zu vergrößern, ist es wichtig, ein Vorspannungsverfahren mit hoher Impedanz anzuwenden, um die Vorspannung des metallurgischen Übergangs 212 in dem Siliziumgrundsubstrat 106 umzukehren. Eine Vorspannung niedriger Impedanz lädt den Masseknoten herunter, wodurch wenigstens ein Teil des Vorteils der niedrigeren Störkapazität negiert wird.

Fig. 5 zeigt eine Querschnittsdarstellung einer SOI-Struktur 510 gemäß einer Ausführungs form der Erfindung, die eine Vorspannungsschaltung mit hoher Impedanz umfaßt. In der SOI- Struktur 510 überlagert eine aktive Halbleiterschicht 102 eine verdeckte Oxidschicht 104. Unter der verdeckten Oxidschicht 104 ist eine dotierte Schicht 210 ausgebildet, so daß ein metallurgischer Übergang 212 mit einem Grundsubstrat 106 gebildet ist. Beispielsweise ist die dotierte Schicht 210 N-leitend in einem P-leitenden Substrat 106. Alternativ ist die do tierte Schicht 210 P-leitend in einem N-leitenden Substrat 106. Eine Verarmungsschicht 214 ist gebildet, die sich über den metallurgischen Übergang 212 erstreckt. Ein Feldoxidbereich 512 überlagert die verdeckte Oxidschicht 104 und ist benachbart zur aktiven Halbleiterschicht 102 angeordnet. Ein leitender Kontaktstecker 514 verbindet die dotierte Schicht 210 durch eine Öffnung in dem Feldoxidbereich 512 und die verdeckte Oxidschicht 104 mit einem Me tallkontaktbereich 516, der eine dielektrische Schicht 518 über dem Feldoxidbereich 512 überlagert. Ein anderer Kontaktstecker 520 verbindet den Metallkontaktbereich 516 durch eine Öffnung in der dielektrischen Schicht 518 mit einem Ende eines Widerstands 522 (typi scherweise Polysilizium). Das andere Ende des Widerstands 522 ist mit Hilfe eines dritten Kontaktsteckers 526 mit einem anderen Metallkontaktbereich 524 durch eine Öffnung in der dielektrischen Schicht 518 verbunden.

Das Verbinden des Metallkontaktbereichs 524 mit einer Spannungsquelle (nicht dargestellt) wendet durch den Widerstand 522 eine hohe Impedanzvorspannung auf den metallurgischen Übergang 212 an, wodurch sich die Verarmungsschicht 214 tiefer in das Substrat 106 hinein erstreckt, und wodurch die Störkapazität vermindert wird. Der Wert oder die Genauigkeit des Widerstands 522 ist nicht kritisch, und folglich kann der Widerstand 522 geometrisch klein ausgebildet sein. Er kann in der Größenordnung der minimalen Bauelemente-Gate-Breite sein.

Bei anderen Ausführungsformen kann eine aktive Vorspannungsquelle mit hoher Impedanz, beispielsweise eine Stromquelle genutzt werden.

Die Fig. 6A und 6B zeigen graphische Darstellungen der Störkapazität relativ zur Vor spannung in verschiedenen SOI-Strukturen. Fig. 6A zeigt die Störkapazität 610 als eine Funktion der Vorspannung für eine herkömmliche SOI-Struktur, die ähnlich zu der SOI- Struktur 100 ist. Wenn die Vorspannung von -20 Volt auf +20 Volt steigt, ist ein kleiner, je doch beobachtbarer Abfall der Störkapazität 610 zu sehen. Fig. 6B zeigt die Störkapazität 620 als einen Funktion der Vorspannung für eine Prototyp-SOI-Struktur, die ähnlich zu der SOI-Struktur 200 ist, welche eine dotierte Schicht 210 umfaßt. Wenn die Vorspannung von -20 Volt auf +20 Volt steigt, tritt eine wesentliche Verminderung der Störkapazität 620 ober halb eines Vorspannungsschwellwerts zwischen etwa 0 Volt und 5 Volt auf. Deshalb zeigt eine erfindungsgemäße SOI-Struktur im Vergleich zu einer gewöhnlichen SOI-Struktur eine bemerkenswert verminderte Störkapazität.

Es wurde gefunden, daß es für die Verminderung der Störkapazität in einer erfindungsgemä ßen SOI-Struktur von Bedeutung ist, eine Verarmungsschicht innerhalb des Substrats, unter halb und benachbart zu der verdeckten Oxidschicht zu bilden. Es wurde weiterhin festgestellt, daß dieses Verarmungsschicht vorzugsweise so breit wie möglich ist, um die Breite der ver deckten Oxidschicht effektiv auszudehnen. Um dieses zu erreichen, ist es wichtig, in dem Substrat eine dotierte Schicht, unterhalb und benachbart zur verdeckten Oxidschicht auszubil den, wobei die dotierte Schicht einen Leitfähigkeitstyp aufweist, der entgegengesetzt zum Leitfähigkeitstyp des Substrats ist, beispielsweise eine N-leitende dotierte Schicht für ein P- leitendes Substrat und eine P-leitende dotierte Schicht für ein N-leitendes Substrat. Es wurde gefunden, daß diese dotierte Schicht eine im wesentlichen einheitliche Dotierungskonzentra tion oberhalb einer notwendigen Schwellwertkonzentration aufweisen sollte und mit dem Substrat einen allmählichen Übergang bilden sollte.

Die Verarmungsschicht, die mit diesem Übergang verbunden ist, erstreckt sich tiefer in das Substrat, wenn sie oberhalb einer Schwellwertspannung entsprechend vorgespannt ist, wo durch die effektive Breite der verdeckten Oxidschicht vergrößert wird. Diese vergrößerte ef fektive Breite reduziert die Störkapazität zwischen dem Substrat und Schaltungsbauelementen in der überlagernden aktiven Halbleiterschicht. Bei den erfindungsgemäßen Ausführungsfor men sind Verminderungen der Grundsubstrat-Störkapazität relativ zu der von normalen SOI- Strukturen in der Größenordnung von 50% erreichbar.

Die oben beschriebenen Verminderung der SOI-Störkapazität für Induktoren, Zwischenver bindungen und andere Bauelemente vergrößert den Schaltungs-"Q"-Faktor, und vermindert hierdurch den zugehörigen Substratverlust. Darüber hinaus steigert die Verminderung der Störkapazität die Leistung und die Vorhersagbarkeit von Schaltungsoperationen mit Hilfe der Stabilisierung des Verhältnisses der Störkapazität zur Designkapazität. Diese Verbesserungen sind bei hohen Frequenzen zunehmend von Bedeutung, wie sie typischerweise in modernen, drahtlosen Kommunikations- und digitalen Hochgeschwindigkeitsanwendungen auftreten. Die quantitativen Verbesserungen der erfindungsgemäßen Bauelemente- und Schaltungslei stung sind in Abhängigkeit von den Details des Schaltungsdesigns verschieden. Erfindungs gemäß werden die Vorteile ohne komplexe Strukturen oder Verfahren erreicht. Der einzige zusätzlich notwendige Verfahrensschritt ist eine Dotantenimplantation in das Substrat.

Es wurden Ausführungsformen der Erfindung beschrieben. Es ist dem Fachmann klar, daß Veränderungen und Modifikationen der dargestellten Ausführungsformen gemacht werden können, ohne den Bereich der Erfindung zu verlassen. Deshalb ist es klar, daß anderer Aus führungsformen von dem Bereich der Erfindung umfaßt sind, obwohl sie nicht beschrieben wurden. Deshalb umfassen die Schutzansprüche all diese Änderungen und Modifikationen, die in den Bereich der Erfindung fallen, wobei dieser Bereich nicht durch die dargestellten Ausführungsbeispiele begrenzt ist.

Claims

1. Halbleiter-Isolator-Vorrichtung mit:

1. einem Siliziumsubstrat von einem ersten Leitfähigkeitstyp;
2. einer Isolationsschicht, die das Siliziumsubstrat überlagert;
3. einer Halbleiterschicht, die die Isolationsschicht überlagert; und
4. einem dotierten Bereich innerhalb des Siliziumsubstrats, wobei der dotierte Bereich von einem zweiten Leitfähigkeitstyp ist, der entgegengesetzt zum ersten Leitfähig keitstyp ist, und wobei der dotierte Bereich benachbart zu der Isolationsschicht an geordnet ist.

2. Vorrichtung nach Anspruch 1, gekennzeichnet durch einen Verarmungsbereich innerhalb eines Teils des Siliziumsubstrats, wobei der Verarmungsbereich benachbart zu dem dotierten Bereich und unterhalb des dotierten Bereichs ausgebildet ist.

3. Vorrichtung nach Anspruch 1, wobei der erste Leitfähigkeitstyp vom N-Typ ist.

4. Vorrichtung nach Anspruch 1, wobei der erste Leitfähigkeitstyp vom P-Typ ist.

5. Vorrichtung nach Anspruch 4, wobei der dotierte Bereich Phosphor oder Arsen enthält.

6. Vorrichtung nach Anspruch 1, wobei die Halbleiterschicht wenigstens ein passives Schaltungsbauelement umfaßt.

7. Vorrichtung nach Anspruch 6, wobei das wenigstens eine passive Schaltungsbauele ment einen Induktor, einen Kondensator und/oder eine Zwischenverbindung umfaßt.

8. Vorrichtung nach Anspruch 1, wobei die Vorrichtung konfiguriert ist, um eine Schal tung für eine drahtlose Radiofrequenz-Kommunikation zu umfassen.

9. Vorrichtung nach Anspruch 1, wobei die Vorrichtung konfiguriert ist, um eine Mikro prozessorschaltung zu umfassen.

10. Verfahren zum Reduzieren der Störkapazität in einer Halbleiter-Isolator-Struktur, das Verfahren die folgenden Schritte aufweisend:

1. Ausbilden eines Siliziumsubstrats, wobei das Siliziumsubstrat von einem ersten Leitfähigkeitstyp ist;
2. Ausbilden einer Isolationsschicht, wobei die Isolationsschicht das Siliziumsubstrat überlagert;
3. Ausbilden einer Halbleiterschicht, wobei die Halbleiterschicht die Isolationsschicht überlagert;
4. Ausbilden eines dotierten Bereichs innerhalb des Siliziumsubstrats, wobei der do tierte Bereich von einem zweiten Leitfähigkeitstyp ist, der entgegengesetzt zum er sten Leitfähigkeitstyp ist, wobei der dotierte Bereich benachbart zu der Isolations schicht angeordnet ist, und wobei zwischen dem dotierten Bereich und dem Silizi umsubstrat ein metallurgischer Übergang und eine Verarmungsschicht ausgebildet sind; und
5. Vorspannen des dotierten Bereichs, wodurch die Verarmungsschicht in dem Silizi umsubstrat tiefer ausgedehnt wird.

11. Verfahren nach Anspruch 10, wobei der dotierte Bereich mit Hilfe eines Verfahrens ausgebildet wird, welches eine Ionenimplantation umfaßt.

12. Verfahren nach Anspruch 10, wobei der dotierte Bereich mit Hilfe eines Verfahrens gebildet wird, welches eine thermische Diffusion umfaßt.

13. Verfahren nach Anspruch 10, wobei der dotierte Bereich mit Hilfe eines Verfahrens gebildet wird, das das Ausheilen umfaßt.

14. Verfahren nach Anspruch 10, wobei der erste Leitfähigkeitstyp vom N-Typ ist.

15. Verfahren nach Anspruch 10, wobei der erste Leitfähigkeitstyp vom P-Typ ist.

16. Verfahren nach Anspruch 15, wobei der dotierte Bereich Phosphor oder Arsen enthält.

17. Verfahren nach Anspruch 10, wobei wenigstens ein passives Schaltungsbauelement in der Halbleiterschicht ausgebildet wird.

18. Verfahren nach Anspruch 17, wobei das wenigstens eine passive Schaltungsbauelement einen Induktor, einen Kondensator und/oder eine Zwischenverbindung umfaßt.

19. Verfahren nach Anspruch 11, wobei der dotierte Bereich mit Hilfe eines Verfahrens gebildet wird, welches die Implantation von Phosphor-P+-Ionen mit einer Implantation senergie in einem Bereich von etwa 300 keV bis 500 keV und einer Dosis von etwa 10^-12 Ionen pro cm² umfaßt.

20. Verfahren nach Anspruch 10, wobei das Ausbilden des dotierten Bereichs abläuft, bevor die Isolationsschicht ausgebildet wird.

21. Verfahren nach Anspruch 10, wobei das Ausbilden des dotierten Bereichs abläuft, nachdem die Isolationsschicht ausgebildet wird und bevor die Halbleiterschicht ausge bildet wird.

22. Verfahren nach Anspruch 17, wobei das Ausbilden des dotierten Bereichs abläuft, nachdem die Halbleiterschicht ausgebildet wurde und bevor das wenigstens eine Schaltungsbauelement gebildet wird.

23. Verfahren nach Anspruch 17, wobei das Ausbilden des dotierten Bereichs abläuft, nachdem die Halbleiterschicht ausgebildet wurde und nachdem das wenigstens eine passive Schaltungsbauelemente gebildet wurde.

24. Verfahren nach Anspruch 11, die Ionenimplantation umfassend: Getrenntes Strukturie ren der Halbleiter-Isolator-Struktur mit einer Maske; und Ausführen einer getrennten Ionenimplantation durch die Maske.

25. Verfahren nach Anspruch 10, wobei das Vorspannen mittels einer Vorspannungsschal tung hoher Impedanz ausgeführt wird.