JPS601710B2 - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS601710B2 JPS601710B2 JP54111764A JP11176479A JPS601710B2 JP S601710 B2 JPS601710 B2 JP S601710B2 JP 54111764 A JP54111764 A JP 54111764A JP 11176479 A JP11176479 A JP 11176479A JP S601710 B2 JPS601710 B2 JP S601710B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data lines
- data line
- data
- layout
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリにおけるメモリアレ−の構成に関
するものである。
するものである。
従来１ケのトランジスタで１ビットを構成するメモリ、
たとえばＭＯＳ（Ｍｅ凶１一〇幻ｄｅ一Ｓｅｍｉｃｏｎ
ｄ肌ｔｏｒ）メモリでは第１図、第２図のような回路が
採用されていた。
たとえばＭＯＳ（Ｍｅ凶１一〇幻ｄｅ一Ｓｅｍｉｃｏｎ
ｄ肌ｔｏｒ）メモリでは第１図、第２図のような回路が
採用されていた。
すなわち第１図において、たとえばメモリセルＭＣｏを
読み出す場合には、ワード線Ｗｏと、他のデータ線Ｄｏ
に属するダミワード線ＤＷ，に同時にパルスを印加し、
メモリセルＭＣｏとＤＭ，からの読み出し信号として、
２本のデータ線Ｄｏ，Ｄｏ に現われる微少な差動信号
出力を、プリアンブＡＡｏのセット信号Ｓｅｔをオンに
することによってプリアンプＰＡｏを動作させて増幅し
、Ｄｏ，Ｄｏ のいずれか一方のデータ線に現われた電
圧を検出して情報“１”，“０”を弁別していた。ここ
で差動信号出力が発生する理由は以下の通りである。ダ
ミーセルＤＭ，の容量Ｃｏに記憶されている電圧は、メ
モリセルＣｏに記憶されている情報“１”，“０”に対
応した電圧のほぼ中間に設定されるから、ダミーセルの
読み出しによりデータ線に現われる電圧はメモリセルの
“１”，“０”読み出みによるデータ線電圧のほぼ中間
となる。従って、この中間値と“１”，“０”出力との
差が極性の異なる差動信号出力となる。
読み出す場合には、ワード線Ｗｏと、他のデータ線Ｄｏ
に属するダミワード線ＤＷ，に同時にパルスを印加し、
メモリセルＭＣｏとＤＭ，からの読み出し信号として、
２本のデータ線Ｄｏ，Ｄｏ に現われる微少な差動信号
出力を、プリアンブＡＡｏのセット信号Ｓｅｔをオンに
することによってプリアンプＰＡｏを動作させて増幅し
、Ｄｏ，Ｄｏ のいずれか一方のデータ線に現われた電
圧を検出して情報“１”，“０”を弁別していた。ここ
で差動信号出力が発生する理由は以下の通りである。ダ
ミーセルＤＭ，の容量Ｃｏに記憶されている電圧は、メ
モリセルＣｏに記憶されている情報“１”，“０”に対
応した電圧のほぼ中間に設定されるから、ダミーセルの
読み出しによりデータ線に現われる電圧はメモリセルの
“１”，“０”読み出みによるデータ線電圧のほぼ中間
となる。従って、この中間値と“１”，“０”出力との
差が極性の異なる差動信号出力となる。
第２図は第１図に示す回路を複数個（例えばここでは６
４ケ）ＢＩチップ内に実装しては１メモリを構成した場
合の幾何学的配置を考慮した回路の概略を示す図である
。
４ケ）ＢＩチップ内に実装しては１メモリを構成した場
合の幾何学的配置を考慮した回路の概略を示す図である
。
図中白丸印がメモリセル、黒丸印がダミーセルである。
たとえば、前記のようにしてデータ線Ｄｏに現われた信
号を外部に取り出すには、アドレス信号へによってトラ
ンジスタＱｏをオンにして、データ線Ｄｏの信号をメイ
ンアンプＭＡに入力して増幅し、データ出力Ｄｏ瓜とし
て、チップ外にとり出す。さてこのような構成での欠点
は次の点に要約される。すなわち■データ線Ｄｏ，Ｄｏ
に現われた差動の信号の片方のみをメインアップＭＡ
で増幅することになるので高速性の点で劣る。■片方の
信号をとり出すためにぴ，Ｄｏの電気的不平衡が生じや
すく誤動作の原因となる。■電気的特性を平衡させるべ
きデータ線Ｄｏ，Ｄｏ が、チップ内で機何学的に近接
してないために、Ｄｏ，Ｄｏ に不平衡雑音が結合しや
すく、プリアンプをオンにした場合に誤動作の原因とな
る。これらの欠点により、高速にして、高安定なＬＳＩ
メモリの設計には従来限界があった。本発明の一つの目
的は、高集積化が可能なメモリセル相互間のレイアウト
方式を提供することにある。このために、本発明の一つ
の実施例は、ダイナミック・ランダム・アクセス・メモ
リにおいて、隣接する２本のデータ線にメモリ・セルを
接続するにあたり、２メモリ・セル毎に交互に一方のデ
ータ線に接続することにより、高集積のメモリ・レイア
ウトとしたものである。
たとえば、前記のようにしてデータ線Ｄｏに現われた信
号を外部に取り出すには、アドレス信号へによってトラ
ンジスタＱｏをオンにして、データ線Ｄｏの信号をメイ
ンアンプＭＡに入力して増幅し、データ出力Ｄｏ瓜とし
て、チップ外にとり出す。さてこのような構成での欠点
は次の点に要約される。すなわち■データ線Ｄｏ，Ｄｏ
に現われた差動の信号の片方のみをメインアップＭＡ
で増幅することになるので高速性の点で劣る。■片方の
信号をとり出すためにぴ，Ｄｏの電気的不平衡が生じや
すく誤動作の原因となる。■電気的特性を平衡させるべ
きデータ線Ｄｏ，Ｄｏ が、チップ内で機何学的に近接
してないために、Ｄｏ，Ｄｏ に不平衡雑音が結合しや
すく、プリアンプをオンにした場合に誤動作の原因とな
る。これらの欠点により、高速にして、高安定なＬＳＩ
メモリの設計には従来限界があった。本発明の一つの目
的は、高集積化が可能なメモリセル相互間のレイアウト
方式を提供することにある。このために、本発明の一つ
の実施例は、ダイナミック・ランダム・アクセス・メモ
リにおいて、隣接する２本のデータ線にメモリ・セルを
接続するにあたり、２メモリ・セル毎に交互に一方のデ
ータ線に接続することにより、高集積のメモリ・レイア
ウトとしたものである。
以下実施例で詳細に説明する。
第３図は、その回路例を示すものである。
すなわち差動読み出し信号が現われるデータ線対Ｄｏ，
Ｄｏを図中のように近接して平行に配置し、かつワード
線（Ｗｏ〜Ｗ６３，ＤＷｏ，ＤＷ，）の各々１本とＤｏ
，Ｄｏ の交点の中で、一方の交点のみにメモリセルを
接続する。あるメモリセル（たとえばＭＣ６３）読み出
す場合には、そのセルが接続されていないデータ線（Ｄ
ｏ）に接続されているダミーセル（Ｄ恥）を同時に読み
出して、データ線Ｄｏ，Ｄｏ に現われた差動電圧をプ
リアンプＰＡｏで有効に利用する。またプリアンプＰへ
で増幅された差動信号は、デコーダの出力であるアドレ
ス信号Ａｏの印加によってトランジスタ偽Ｑｏを通り差
動のアンプＭＡに入力し、再び蓋動で増幅される。この
ように本発明では、第２図の場合とはまった〈Ｄｏ，Ｄ
ｏ の電気的平衡度は何ら阻害されることはない。第４
図は、Ｄｏ，Ｄｏの電気的平衡度を保つたままでのメモ
リセル（８ビット）の接続法の概略図である。図中ａ，
ｂ，ｃはＤｏ，Ｄｏ にそれぞれ１ケおき、２ケおき、
４ケおきにメモリセルを接続する方法である。第５図ａ
、第６図はシリコンゲートプロセスを用いて第４図ｂ，
ｃを実現するレイアウト例である。第５図ｂは第５図ａ
のＡＡ′部の断面図である。図中、ポリシリコンで形成
された記憶容量形成電極ｃｐは、第１図のような、メモ
リセル内の記憶量Ｃｏを形成するためのものである。４
００，４１川まシリコン基板６００内に形成され、トラ
ンジスタＱを形成するためのドレインとソース（又はソ
ースとドレイン）であり４２０は４１０１こ対応して、
Ｃｏを形成するためのドレイン（又はソース）である。
Ｄｏを図中のように近接して平行に配置し、かつワード
線（Ｗｏ〜Ｗ６３，ＤＷｏ，ＤＷ，）の各々１本とＤｏ
，Ｄｏ の交点の中で、一方の交点のみにメモリセルを
接続する。あるメモリセル（たとえばＭＣ６３）読み出
す場合には、そのセルが接続されていないデータ線（Ｄ
ｏ）に接続されているダミーセル（Ｄ恥）を同時に読み
出して、データ線Ｄｏ，Ｄｏ に現われた差動電圧をプ
リアンプＰＡｏで有効に利用する。またプリアンプＰへ
で増幅された差動信号は、デコーダの出力であるアドレ
ス信号Ａｏの印加によってトランジスタ偽Ｑｏを通り差
動のアンプＭＡに入力し、再び蓋動で増幅される。この
ように本発明では、第２図の場合とはまった〈Ｄｏ，Ｄ
ｏ の電気的平衡度は何ら阻害されることはない。第４
図は、Ｄｏ，Ｄｏの電気的平衡度を保つたままでのメモ
リセル（８ビット）の接続法の概略図である。図中ａ，
ｂ，ｃはＤｏ，Ｄｏ にそれぞれ１ケおき、２ケおき、
４ケおきにメモリセルを接続する方法である。第５図ａ
、第６図はシリコンゲートプロセスを用いて第４図ｂ，
ｃを実現するレイアウト例である。第５図ｂは第５図ａ
のＡＡ′部の断面図である。図中、ポリシリコンで形成
された記憶容量形成電極ｃｐは、第１図のような、メモ
リセル内の記憶量Ｃｏを形成するためのものである。４
００，４１川まシリコン基板６００内に形成され、トラ
ンジスタＱを形成するためのドレインとソース（又はソ
ースとドレイン）であり４２０は４１０１こ対応して、
Ｃｏを形成するためのドレイン（又はソース）である。
記憶容量形成電極Ｃｐおよびワード線Ｗ斑， Ｗ５９等
はポリシリコンで形成され、データ線Ｄ，等はアルミニ
ウムで形成されている。
はポリシリコンで形成され、データ線Ｄ，等はアルミニ
ウムで形成されている。
データ線Ｄ，等とワード線Ｗ５９等は絶縁膜２００によ
り分離されている。１ ００はデータ線Ｄｏ，Ｄｏ 等
と拡散層４００とのコンタクト部である。
り分離されている。１ ００はデータ線Ｄｏ，Ｄｏ 等
と拡散層４００とのコンタクト部である。
記憶容量Ｃｏの形成は、Ｎ−チャネルＭＯＳでは、ｃｐ
に高電圧を加えると、その直下に形成されるチャネルと
ｃｐ間の容量がＣｏとなる。
に高電圧を加えると、その直下に形成されるチャネルと
ｃｐ間の容量がＣｏとなる。
第５図を用いて動作を簡単に説明すると、ワード線たと
えばＷ６ｏにパルス電圧を印加するとトランジスタＱ（
第１図ＭＣｏ内のＱに相当）はオンとなり、Ｃｏの記電
圧はデータ線Ｄｏの容量とＣｏで分圧された形でＤｏに
電圧が現われることになる。一方、これと対になるデー
タ線，Ｄｏには、トランジスタＱが存在しないから、出
力は現われない。Ｄｏに現われる出力は、前述したよう
にダミーセル（図中省略）からの出力だけとなる。なお
第５図から明らかなようにＤｏと○，におけるコンタク
ト部の拡散層間の距離を中間にＡＩ配線が存在するため
に、大にできる。そのためＤｏ，Ｄ，間のパンチスルー
が避けられる利点もある。さらに第３図の他の利点はプ
リアンプＰＡｏのレイアウトが従釆に比べ容易となるこ
とである。すなわち従来の第１図、第２図では、互いに
一直線上にレイアウトされているＤｏ，Ｄｏ の中間に
、メモリセルよりもはるかに占有面積大でしかも回路構
成の複雑なＰへをレイアウトしなければならず、データ
線のピッチを考えるとこれはきわめて困難であった。し
かし第３図では、データ線のピッチ方向に対し、従釆の
ほぼ２倍のレイアウト上の面積的余裕がでてくるので、
レイアウトがきわめて容易となる。またプリアンプＰＡ
ｏの配置は第３図のようにＭＡ側でもよいし、あるいは
Ｄｏ，Ｄｏ 上の他端（Ｗ６３側）でもよい。
えばＷ６ｏにパルス電圧を印加するとトランジスタＱ（
第１図ＭＣｏ内のＱに相当）はオンとなり、Ｃｏの記電
圧はデータ線Ｄｏの容量とＣｏで分圧された形でＤｏに
電圧が現われることになる。一方、これと対になるデー
タ線，Ｄｏには、トランジスタＱが存在しないから、出
力は現われない。Ｄｏに現われる出力は、前述したよう
にダミーセル（図中省略）からの出力だけとなる。なお
第５図から明らかなようにＤｏと○，におけるコンタク
ト部の拡散層間の距離を中間にＡＩ配線が存在するため
に、大にできる。そのためＤｏ，Ｄ，間のパンチスルー
が避けられる利点もある。さらに第３図の他の利点はプ
リアンプＰＡｏのレイアウトが従釆に比べ容易となるこ
とである。すなわち従来の第１図、第２図では、互いに
一直線上にレイアウトされているＤｏ，Ｄｏ の中間に
、メモリセルよりもはるかに占有面積大でしかも回路構
成の複雑なＰへをレイアウトしなければならず、データ
線のピッチを考えるとこれはきわめて困難であった。し
かし第３図では、データ線のピッチ方向に対し、従釆の
ほぼ２倍のレイアウト上の面積的余裕がでてくるので、
レイアウトがきわめて容易となる。またプリアンプＰＡ
ｏの配置は第３図のようにＭＡ側でもよいし、あるいは
Ｄｏ，Ｄｏ 上の他端（Ｗ６３側）でもよい。
Ｗ６３側にＰへを配置すると第３図のごとき、片端にの
みレイアウトの比較的困難な制御回路（Ｐへ，Ｑｏなど
）が集中することはなくなる。場合によってはプリアン
プをデータ線上のＭＡ側とＷ６３側とで交互に配置する
こともできる。このように本発明によればレイアウトの
自由度を大幅に増すことができる。また第５図、第６図
では、ワード線がポリＳｉの例であるが、ワード線がＡ
Ｉの場合にも同様にレイアウト可能で、またＡＩゲート
の場合にも同様である。
みレイアウトの比較的困難な制御回路（Ｐへ，Ｑｏなど
）が集中することはなくなる。場合によってはプリアン
プをデータ線上のＭＡ側とＷ６３側とで交互に配置する
こともできる。このように本発明によればレイアウトの
自由度を大幅に増すことができる。また第５図、第６図
では、ワード線がポリＳｉの例であるが、ワード線がＡ
Ｉの場合にも同様にレイアウト可能で、またＡＩゲート
の場合にも同様である。
また本例では１ケのトランジスタで１ビットを構成する
例であったが、データ対線から差動に信号を取り出すた
めに、ワード線との２交点の一方にのみメモリセルを接
続し、かつダミーセルを利用した第３図、第４図の考え
方を応用すれば、すべてのメモリは１に適用できること
は明らかである。
例であったが、データ対線から差動に信号を取り出すた
めに、ワード線との２交点の一方にのみメモリセルを接
続し、かつダミーセルを利用した第３図、第４図の考え
方を応用すれば、すべてのメモリは１に適用できること
は明らかである。
第３図において、ＣＤ，ＣＤはデータの書込み、論出し
のための共通のデータ線である。以上から高速、高安定
動作のメモリは１が実現できることになる。
のための共通のデータ線である。以上から高速、高安定
動作のメモリは１が実現できることになる。
第１図、第２図は１ケのトランジスタで１ビットを構成
する従来のメモリ構成、第３図はデータ対線の片側から
だけ読み出し信号が出力する本発明の実施例、第４図は
メモリセルの結線法、第５図、第６図はＳｉゲートを例
にしたレイアウトの実施例である。 Ｄｏ，Ｄｏ ，Ｄ，…データ線、Ｗｏ・”Ｗ６２…ワー
ド線、ＤＷｏ，ＤＷ．・・・ダミーセルのワード線、Ｍ
Ｃ。 ，ＭＣ．・・・メモリセル、ＤＭ。，ＤＭ．・・・ダミ
ーセル、Ｃｏ・・・記憶容量、Ｑメモリセル内トランジ
スタ、ＷＤ…ワードドライバ、Ｑ〇，Ｑ。〜Ｑ３…デー
タ線選択トランジスタ、Ａｏ〜Ａ６３・・・アドレス信
号、ＰＡｏ〜ＰＡ６３・・・プリアンプ、ＭＡ・・・メ
インアンプ、Ｓｅｔ・・・セット信号、ＣＰ・・・Ｃ３
形成用電極。第１図第２図 第３図 第４図 第６図 第５図
する従来のメモリ構成、第３図はデータ対線の片側から
だけ読み出し信号が出力する本発明の実施例、第４図は
メモリセルの結線法、第５図、第６図はＳｉゲートを例
にしたレイアウトの実施例である。 Ｄｏ，Ｄｏ ，Ｄ，…データ線、Ｗｏ・”Ｗ６２…ワー
ド線、ＤＷｏ，ＤＷ．・・・ダミーセルのワード線、Ｍ
Ｃ。 ，ＭＣ．・・・メモリセル、ＤＭ。，ＤＭ．・・・ダミ
ーセル、Ｃｏ・・・記憶容量、Ｑメモリセル内トランジ
スタ、ＷＤ…ワードドライバ、Ｑ〇，Ｑ。〜Ｑ３…デー
タ線選択トランジスタ、Ａｏ〜Ａ６３・・・アドレス信
号、ＰＡｏ〜ＰＡ６３・・・プリアンプ、ＭＡ・・・メ
インアンプ、Ｓｅｔ・・・セット信号、ＣＰ・・・Ｃ３
形成用電極。第１図第２図 第３図 第４図 第６図 第５図
Claims (1)
- １ 複数個のメモリ・セルを行列に配置した半導体メモ
リにおいて、隣り合う２つのデータ線を１つの組と成し
、各組の２つのデータ線の間で、各ワード線との交差点
に対応する位置にメモリ・セルを２個ずつ効互に配置し
てなることを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54111764A JPS601710B2 (ja) | 1979-09-03 | 1979-09-03 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54111764A JPS601710B2 (ja) | 1979-09-03 | 1979-09-03 | 半導体メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14805674A Division JPS5539073B2 (ja) | 1974-12-25 | 1974-12-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5534394A JPS5534394A (en) | 1980-03-10 |
| JPS601710B2 true JPS601710B2 (ja) | 1985-01-17 |
Family
ID=14569584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54111764A Expired JPS601710B2 (ja) | 1979-09-03 | 1979-09-03 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS601710B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0634353B2 (ja) * | 1983-05-07 | 1994-05-02 | 日本電信電話株式会社 | 半導体記憶装置 |
| JPS61110459A (ja) * | 1984-11-02 | 1986-05-28 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
| US5237217A (en) * | 1990-11-14 | 1993-08-17 | Matsushita Electric Industrial Co., Ltd. | Decoder circuit with a differential amplifier and applications thereof |
-
1979
- 1979-09-03 JP JP54111764A patent/JPS601710B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5534394A (en) | 1980-03-10 |
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