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Diese
Anmeldung bezieht sich auf die
koreanische
Patentanmeldung Nr. 2002-0039386 ,
angemeldet am 8. Juli 2002, deren Offenbarung hiermit in ihrer Gesamtheit
zum Inhalt der Anmeldung gehören soll.
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Die
vorliegende Erfindung betrifft Halbleiterspeichervorrichtungen,
und insbesondere Speicherzellen dynamischer Speichervorritchtungen
mit wahlfreiem Zugriff (DRAM).
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Als
integrierte Schaltung ausgebildete Speichervorrichtungen sind zur
Verwendung bei Verbrauchern sowie für kommerzielle und industrielle
Anwendungen weit verbreitet. Es ist dem Fachmann bekannt, daß als integrierte
Schaltung ausgebildete Speichervorrichtungen in dynamische Speichervorrichtungen
mit wahlfreien Zugriff (DRAM) und statische Speichervorrichtungen
mit wahlfreiem Zugriff (SRAM) unterteilt werden können. DRAM-Vorrichtungen
benötigen
eine Auffrischung, um zu verhindern, daß die darin gespeicherten Daten
verloren gehen. SRAM-Vorrichtungen benötigen hingegen keine Auffrischung.
Es ist dem Fachmann bekannt, daß eine DRAM-Speicherzelle
einen Transistor wie zum Beispiel einen Feldeffekt-Transistor, der
oftmals als Metalloxid-Halbleitertransistor (MOS) bezeichnet wird, und
eine Kapazität
enthalten kann.
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Es
ist dem Fachmann ebenso bekannt, daß eine DRAM-Vorrichtung einen
Zellfeldbereich und einen Umfangs-Schaltungsbereich enthält. Der
Zellfeldbereich besitzt mehrere aktive Bereiche, die als zweidimensionale
Felder mit Reihen und Spalten ausgebildet sind, und zwei Wortleitungen,
die die jeweiligen aktiven Bereiche kreuzen. Außerdem sind erste und zweite
Source-Bereiche an jeweiligen gegenüberliegenden Enden der jeweiligen
aktiven Bereiche und gemeinsame (geteilte) Drain-Bereiche an den
aktiven Bereichen zwischen den Wortleitungspaaren ausgebildet. Daher
ist in jedem aktiven Bereich ein Zugriffs-Transistorenpaar angeordnet.
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Zusätzlich sind
jeweils erste und zweite Zellkapazitäten über den ersten und zweiten
Source-Bereichen ausgebildet. Die jeweiligen ersten und zweiten
Zellkapazitäten
sind mit den jeweiligen ersten und zweiten Source-Bereichen elektrisch
verbunden. Dieses bewirkt, daß in
jedem aktiven Bereich ein Zellenpaar ausgebildet ist. Jede der Zellkapazitäten weist
einen unteren Knoten oder Speicherknoten, der mit dem ersten oder
zweiten Source-Bereich elektrisch verbunden ist, eine auf dem Speicherknoten geschichtete
di-elektrische Schicht und eine auf der dielektrischen Schicht geschichtete
obere Schicht oder Plattenelektrode auf.
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In
einer herkömmlichen
DRAM-Zelle zeigt der Speicherknoten in Draufsicht eine ovale oder rechtwinklige
Gestalt. Mit anderen Worten besitzt der Speicherknoten eine Breite,
die kleiner als seine Länge
ist. Die Breite des Speicherknotens ist typischerweise halb so groß wie seine
Länge.
Somit können sich
die Speicherknoten für
den Fall, daß die
Höhe der
Speicherknoten vergrößert wird,
um die Kapazität
der Zellkapazitäten
zu erhöhen,
in Richtung ihrer Breitenrichtung neigen. Insbesondere können sich die
Speicherknoten in Richtung ihrer Breitenrichtung neigen, wenn das
Substrat mit dem Speicherknoten gedreht wird, um eine Reinigungslösung oder
entionisiertes Wasser vom Substrat zu entfernen. Dementsprechend
können
benachbarte Speicherknoten elektrisch miteinander verbunden werden,
wodurch ein Zwei-Bit-Fehler erzeugt wird.
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Eine
DRAM-Vorrichtung mit rechtwinkligen polygonförmigen Speicherknoten oder
kreisförmigen Speicherknoten
ist in der
japanischen Patent-Offenlegungsschrift
Nr. 2000-150824 beschrieben. Die Halbleitervorrichtung
weist mehrere aktive Bereiche auf, die zweidimensional in Reihen
und Spalten eines Feldes angeordnet sind. Die aktiven Bereiche enthalten
erste bis vierte aktive Bereiche. Die ersten aktiven Bereiche sind
so angeordnet, daß sie
jeweils einen ersten Versatz und einen zweiten Versatz in Richtung der
x-Achse und der y-Achse haben. Hier sind die x-Achse und die y-Achse
jeweils parallel zu den Reihen bzw. Spalten. Die zweiten aktiven
Bereiche sind relativ zu den ersten aktiven Bereichen an Positionen
angeordnet, die jeweils um ein Viertel des ersten Versatzes und
ein Viertel des zweiten Versatzes in Richtung der x-Achse und der
y-Achse parallel verschoben
sind, und die dritten aktiven Bereiche sind jeweils an Positionen
relativ zu den ersten aktiven Bereichen angeordnet, die jeweils
um die Hälfte des
ersten Versatzes und des zweiten Versatzes in Richtung der x-Achse
und der y-Achse parallel verschoben sind. Auf ähnliche Weise sind die vierten
aktiven Bereiche an Positionen relativ zu den ersten aktiven Bereichen
angeordnet, die jeweils um drei Viertel des ersten Versatzes und
um drei Viertel des zweiten Versatzes in Richtung der x-Achse und
der y-Achse parallel verschoben sind. Außerdem sind ein erster Source-Bereich
an einem Ende der aktiven Bereiche und ein zweiter Source-Bereich
ist an einem anderen Ende der aktiven Bereiche ausgebildet. Über den
ersten und zweiten Source-Bereichen sind Speicherknoten ausgebildet.
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Gemäß der
japanischen Patent-Offenlegungsschrift
Nr. 2000-150824 kann es schwierig sein, bei der Ausbildung
der Speicherknoten einen Ausrichtungsrand zu vergrößern, da
der Zwischenraum zwischen einem Bit-Leitungsplättchen (pad) und einem zum
Bit-Leitungsplättchen
benachbarten Kontaktloch eines Speicherknotens kleiner sein kann als
eine minimale Entwurfsregel. Zusätzlich
kann es wünschenswert
sein, Kanalbreiten und Kanallängen von
MOS-Zugriffs-Transistoren zu vergrößern, um die Charakteristika
der MOS-Zugriffs-Transistoren, die bei den aktiven Bereichen ausgebildet
sind, zu verbessern. Mit anderen Worten kann der Bedarf bestehen,
die Breiten von Wortleitungen, die sich mit den aktiven Bereichen überlappen,
und die Breiten der aktiven Bereiche, die sich mit den Wortleitungen überlappen,
zu vergrößern. Gemäß dem Layout
der in der
japanischen Patent-Offenlegungsschrift
Nr. 2000-150824 beschriebenen aktiven Bereiche kann es
jedoch nicht leicht sein, die Breiten der sich mit den aktiven Bereichen überlappenden
Wortleitungen und die Breiten der sich mit den Wortleitungen überlappenden
aktiven Bereiche zu vergrößern.
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US 6,381,165 B1 offenbart
eine Halbleiterspeichervorrichtung, die eine Vielzahl von Speicherknotenelektroden
aufweist, die in Spalten und Reihen vertikal und horizontal angeordnet
sind. Dabei sind von der Vielzahl der Speicherknotenelektroden diejenigen,
die zu geradzahligen Spalten gehören,
jeweils um einen gleichen Abstand nach oben oder unten versetzt
angeordnet.
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Die
Aufgabe der vorliegenden Erfindung ist es daher, einen DRAM-Speicher
zu schaffen, bei der die Breite der Wortleitungen an Stellen vergrößert ist, die
sich mit den aktiven Bereichen überlappen,
ohne dass dabei die oben genannten Nachteile entstehen.
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Diese
Aufgabe wird durch die Merkmalskombination des Anspruchs 1 gelöst. Weitere
vorteilhafte Ausgestaltungen und Weiterbildungen sind Gegenstand
der sich daran anschließenden
Ansprüche.
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Es
zeigen:
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1 eine
Draufsicht eines Abschnitts eines DRAM-Zellfeldbereiches gemäß verschiedenen
Ausführungsformen
der Erfindung,
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2A bis 5A Querschnitte
längs der Linie
I-I der 1, die Verfahren zur Herstellung
von DRAMs gemäß verschiedenen
Ausführungsformen der
vorliegenden Erfindung darstellen, und
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2B bis 5B Querschnitte
längs der Linie
II-II der 1, die Verfahren zur Herstellung von
DRAMs gemäß verschiedenen
Ausführungsformen
der Erfindung darstellen.
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Die
Erfindung wird im folgenden mit Bezug auf die zugehörigen Zeichnungen,
in denen verschiedene Ausführungsformen
der Erfindung gezeigt sind, beschrieben. Die Erfindung kann jedoch
auch auf andere Arten ausgebildet sein und ist somit nicht auf die hier
dargestellten Ausführungsformen
beschränkt. Diese
Ausführungsformen
sind zur ausführlichen
und vollständigen
Darstellung der Offenbarung vorgesehen und decken für den Fachmann
den Bereich der Erfindung vollständig
ab. In den Zeichnungen können die
Größe und/oder
die relativen Größen der
Schichten und Bereiche zur Verdeutlichung vergrößert dargestellt sein. Weiterhin
enthält
jede beschriebene Ausführungsform
die Ausführungsform
des komplementären
Leitungstyps. Gleiche Bezugszeichen bezeichnen gleiche Elemente.
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Es
wird darauf hingewiesen, daß,
wenn auf ein Element wie zum Beispiel eine Schicht, ein Bereich
oder ein Substrat als sich „auf” einem
anderen Element befindlich bezeichnet wird, dieses direkt auf dem
anderen Element befinden kann, oder aber noch dazwischen liegende
Elemente vorhanden sein können.
Wenn ein Teil eines Elementes wie zum Beispiel eine Oberfläche einer
Leitung als „außerhalb” bezeichnet
wird, liegt diese näher
zur Außenseite
der integrierten Schaltung als andere Teile des Elementes. Außerdem können hier
relative Ausdrücke
wie zum Beispiel „neben” zur Beschreibung
der Beziehung einer Schicht oder eines Bereiches zu einer anderen
Schicht oder eines anderen Bereiches in Bezug auf ein Substrat oder
eine Basisschicht, wie in den Figuren dargestellt, verwendet sein.
Diese Ausdrücke
sollen unterschiedliche Ausrichtungen der Vorrichtung zusätzlich zu
der in den Figuren dargestellten Orientierung begleiten. Schließlich meint
der Ausdruck „direkt”, daß es keine
dazwischen liegenden Elemente gibt.
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Obwohl
die Ausdrücke
erstes, zweites, drittes, etc. hier verwendet werden, um verschiedene Bereiche,
Schichten und/oder Abschnitte zu beschreiben, sollen diese Bereiche,
Schichten und/oder Abschnitte nicht darauf beschränkt sein.
Diese Ausdrücke
werden nur zur Unterscheidung eines Bereiches, einer Schicht oder
eines Abschnittes von einem anderen Bereich, einer anderen Schicht
oder einem anderen Abschnitt verwendet. Somit können ein erster Bereich, eine
erste Schicht, oder ein erster Abschnitt, die unten erläutert werden,
als zweiter Bereich, zweite Schicht oder zweiter Abschnitt und auf ähnliche
Weise ein zweiter Bereich, eine zweite Schicht oder ein zweiter
Abschnitt als ein erster Bereich, eine erste Schicht oder ein erster
Abschnitt bezeichnet werden, ohne von der Lehre der Erfindung abzuweichen.
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Die
hier verwendeten Ausdrücke „Reihe” und „Spalte” zeigen
zwei nicht parallele Richtungen, die zueinander orthogonal sein
können.
Die Ausdrücke Reihe
und Spalte zeigen jedoch keine spezielle horizontale oder vertikale
Ausrichtung an.
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Die
DRAM-Zellen erfindungsgemäßer Ausführungsformen
werden nun beschrieben. 1 ist eine Draufsicht auf DRAM-Zellen
erfindungsgemäßer Ausführungsformen,
und die 5A und 5B sind
jeweils Querschnitte längs
den Linien I-I und II-II der 1.
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In
den 1, 5A und 5B ist
eine Isolierschicht 3 an einem vorbestimmten Bereich eines
Substrates einer integrierten Schaltung wie zum Beispiel eines Halbleitersubstrats 1 angeordnet,
um mehrere aktive Bereiche zu definieren. Die aktiven Bereiche enthalten
erste aktive Bereiche 3a und zweite aktive Bereiche 3b.
Die ersten aktiven Bereiche 3a sind zweidimensional längs Reihen
(x-Achse) und Spalten (y-Achse) in einem Feld angeordnet. Die x-
und y-Achsen bezeichnen unterschiedliche Richtungen und müssen nicht
orthogonal zueinander sein. Die ersten aktiven Bereiche 3a weisen
einen ersten Versatz P1 und einen zweiten Versatz P2 in x-Richtung
und y-Richtung auf. Die zweiten aktiven Bereiche 3b sind
derart angeordnet, daß die
ersten aktiven Bereiche 3a in x-Richtung und y-Richtung
um den jeweiligen halben ersten Versatz P1 und den halben zweiten
Versatz P2 parallel verschoben sind.
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Über jeden
ersten aktiven Bereich 3a sind eine erste Gate-Elektrode 7a und
eine zweite Gate-Elektrode 7b angeordnet. Außerdem sind
eine dritte Gate-Elektrode 7c und eine vierte Gate-Elektrode 7d über den
jeweiligen zweiten aktiven Bereichen 3b angeordnet. Die
Gate-Elektroden 7a, 7b, 7c und 7d erstrecken
sich in y-Richtung, um als Wortleitungen zu dienen. In einigen Ausführungsformen sind
abdeckende Isolierschichtmuster 9 auf die Gate-Elektroden 7a, 7b, 7c und 7d geschichtet.
Die erste Gate-Elektrode 7a und
das abdeckende Isolierschichtmuster 9 bilden ein erstes
Gate-Muster 10a, und die zweite Gate-Elektrode 7b und
das abdeckende Isolierschichtmuster 9 bilden ein zweites Gate-Muster 10b.
Auf ähnliche
Weise bilden die dritte Gate-Elektrode 7c und das abdeckende
Isolierschichtmuster 9 ein drittes Gate-Muster 10c und
die vierte Gate-Elektrode 7d und das abdeckende Isolierschichtmuster 9 ein
viertes Gate-Muster 10d.
Zwischen den aktiven Bereichen und den Gate-Elektroden ist eine
Gate-Isolierschicht 5 angeordnet.
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An
den ersten aktiven Bereichen 3a, die benachbart zu den
ersten Gate-Elektroden 7a und gegenüber den zweiten Gate-Elektroden 7b angeordnet
sind, sind erste Verunreinigungs-Bereiche (nicht gezeigt) ausgebildet,
und an den ersten aktiven Bereichen 3a, die benachbart
zu den zweiten Gate-Elektroden 7b und gegenüber den
ersten Gate-Elektroden 7a angeordnet
sind, sind zweite Verunreinigungs-Bereiche 11b ausgebildet.
Mit anderen Worten sind die ersten und zweiten Verunreinigungs-Bereiche
jeweils an entgegengesetzten Enden der jeweiligen ersten aktiven
Bereiche 3a ausgebildet. Der erste Verunreinigungs-Bereich
dient als ein erster Source-Bereich und der zweite Verunreinigungs-Bereich 11b dient
als ein zweiter Source-Bereich.
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Außerdem sind
an den zweiten aktiven Bereichen 3b, die benachbart zu
den dritten Gate-Elektroden 7c und gegenüber den
vierten Gate-Elektroden 7d angeordnet sind, dritte Verunreinigungs-Bereiche 11c ausgebildet,
und an den zweiten aktiven Bereichen 3b, die benachbart
zu den vierten Gate-Elektroden 7d und gegenüber den
dritten Gate-Elektroden 7c angeordnet
sind, sind vierte Verunreinigungs-Bereiche 11d ausgebildet.
Mit anderen Worten sind die dritten und vierten Verunreinigungs-Bereiche 11c und 11d jeweils
an entgegengesetzten Enden der jeweiligen zweiten aktiven Bereiche 3b ausgebildet.
Der dritte Verunreinigungs-Bereich 11c dient als dritter
Source-Bereich, und der vierte Verunreinigungs-Bereich 11d dient
als vierter Source-Bereich. Zusätzlich
sind fünfte
Verunreinigungs-Bereiche 11e an den ersten aktiven Bereichen 3a zwischen
der ersten und zweiten Gate-Elektrode 7a und 7b und
an den zweiten aktiven Bereichen 3b zwischen den dritten
und vierten Gate-Elektroden 7c und 7d ausgebildet.
Die fünften
Verunreinigungs-Bereiche 11e entsprechen gemeinsamen Drain-Bereichen.
Dadurch werden ein erster MOS-Transistor und ein zweiter MOS-Transistor
an den jeweiligen ersten aktiven Bereichen 3a und ein dritter MOS-Transistor
und ein vierter MOS-Transistor an den jeweiligen zweiten aktiven
Bereichen 3b ausgebildet.
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Dementsprechend
stellen die 1, 5A und 5B einen
DRAM dar, der einen gemeinsamen Drain-Bereich 11e in einem
Substrat 1 einer integrierten Schaltung und erste 11c und
zweite 11d Source-Bereiche im Substrat der integrierten
Schaltung enthalten, wobei die jeweiligen Source-Bereiche gegenüber dem
gemeinsamen Drain-Bereich in entgegengesetzten ersten und zweiten
Richtungen (jeweils links und rechts in den 1 und 5A)
seitlich versetzt ist. Die 1, 5A und 5B stellen
außerdem
DRAMs gemäß Ausführungsformen der
Erfindung dar, die mehrere gleich beabstandete, alternierende Reihen
aus ersten und zweiten aktiven Bereichen 3a, 3b in
einem Substrat 1 einer integrierten Schaltung enthalten,
wobei die zweiten aktiven Bereiche 3b gegenüber den
ersten aktiven Bereichen 3a seitlich versetzt sind, so
daß ein
jeweiliger zweiter aktiver Bereich 3b zu den beiden nächsten ersten
aktiven Bereichen 3a einer benachbarten Reihe gleich beabstandet
ist. Jeder erste aktive Bereich 3a weist erste und zweite
Source-Bereiche und einen ersten dazwischen liegenden gemeinsamen Drain-Bereich auf, wobei
die jeweiligen Source-Bereiche gegenüber dem gemeinsamen Drain-Bereich in den entgegengesetzten
ersten und zweiten Richtungen seitlich versetzt ist. Außerdem weisen
die jeweiligen zweiten aktiven Bereiche 3a dritte und vierte Source-Bereiche und einen
dazwischen liegenden gemeinsamen Drain-Bereich auf, wobei die jeweiligen
Source-Bereiche gegenüber
dem zweiten gemeinsamen Drain-Bereich in entgegengesetzten ersten
und zweiten Richtungen seitlich versetzt ist.
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In
einigen Ausführungsformen
der 1, 5A und 5B sind
die Breiten der Gate-Elektroden 7a, 7b, 7c und 7d auf
den aktiven Bereichen 3a und 3b größer als
die Breiten der Gate-Elektroden 7a, 7b, 7c und 7d auf
der Isolierschicht 3, wie es in den 1 und 5A gezeigt
ist. Dieses kann durch Erhöhen
oder Maximieren der Kanallängen
der ersten bis vierten MOS-Transistoren einen Leckstrom der Zelltransistoren
unterdrücken,
der aufgrund von Kurztunneleffekten entstehen kann. Dieses kann
außerdem
die Auffrischungscharakteristik der DRAM-Vorrichtungen verbessern.
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Zusätzlich sind
in anderen Ausführungsformen
die Breiten der ersten und zweiten aktiven Bereiche 3a und 3b,
die sich mit den Gate-Elektroden 7a, 7b, 7c und 7d überlappen,
größer als
die Breiten der ersten bis vierten Verunreinigungs-Bereiche (die Source-Bereiche).
Dieses kann durch Vergrößern oder
Maximieren der Kanalbreiten der ersten bis vierten MOS-Transistoren
die Stromansteuerbarkeit der ersten bis vierten MOS-Transistoren
(der Zelltransistoren) verbessern. Insbesondere können für den Fall, daß die Isolierschicht 3 unter
Verwendung einer Grabenisoliertechnik ausgebildet wird, aufgrund
eines inversen Effektes einer schmalen Breite kleine Transistoren
wie die ersten bis vierten MOS-Transistoren eine niedrige Schwellenspannung
haben. Somit kann es schwierig sein, den Ruhestrom der MOS-Transistoren
zu verringern. Entsprechend kann die Vergrößerung der Kanalbreiten der
ersten bis vierten MOS-Transistoren zu einer Erhöhung der Auffrischzykluszeit
und einer Erhöhung
des Meßrandes
führen.
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Folglich
zeigen die 1, 5A und 5B außerdem erste 10c und
zweite 11d Gate-Elektroden, von denen eine jeweilige auf
dem Substrat 1 der integrierten Schaltung zwischen dem gemeinsamen
Drain-Bereich 11e und denn jeweiligen ersten 11c und
zweiten 11d Source-Bereich, und dritte 10b und
vierte 10a Gate-Elektroden, von denen eine jeweilige auf
dem Substrat der integrierten Schaltung benachbart zu einem jeweiligen
ersten 11c und zweiten 11d Source-Bereich und
abseits des gemeinsamen Drain-Bereiches 11e angeordnet
ist, wobei die dritten 10b und vierten 10a Gate-Elektroden schmaler
als die zu den ersten 11c und zweiten 11d Source-Bereichen
benachbarten ersten 10c und zweiten 10d Gate-Elektroden
sind.
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Die
Seitenwände
der ersten bis vierten Gate-Muster 10a, 10b, 10c und 10d können mit
isolierenden Abstandhaltern 13 bedeckt sein. Das die Abstandhalter 13 aufweisende
Substrat ist mit einer ersten Isolierzwischenschicht 15 bedeckt.
Die ersten bis vierten Verunreinigungs-Bereiche sind durch jeweilige
erste bis vierte Kontaktlöcher 17a, 17b, 17c und 17d freigelegt,
die durch vorbestimmte Bereiche der ersten Isolierzwischenschicht 15 führen. Zusätzlich können die
fünften
Verunreinigungs-Bereiche 11e durch fünfte Kontaktlöcher 17e freigelegt
sein. In einigen Ausführungsformen
führen
die Mittelachsen der ersten bis vierten Kontaktlöcher 17a, 17b, 17c und 17d durch
die jeweiligen Mittelpunkte der ersten bis vierten Verunreinigungs-Bereiche.
Die ersten bis fünften
Kontaktlöcher 17a, 17b, 17c, 17d und 17e sind
mit jeweiligen ersten Steckkontakten (nicht gezeigt), zweiten Steckkontakten 19b,
dritten Steckkontakten 19c, vierten Steckkontakten 19d und
fünften Steckkontakten 19e gefüllt. Die
aktiven Bereiche können
Vorsprünge
aufweisen, die sich von deren Mittelabschnitten (d. h. gemeinsamen
Drain-Bereichen) in positiver Richtung der y-Achse wie in 1 gezeigt
erstrecken. In diesem Fall erstrecken sich die fünften Steckkontakte 19e so,
daß sie
die Vorsprünge bedecken.
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Entsprechend
zeigen die 1, 5A und 5B erste 19a und
zweite 19b Steckkontakte auf dem Substrat 1 der
integrierten Schaltung, die mit jeweiligen ersten 11a und
zweiten 11b Source-Bereichen elektrisch verbunden sind,
wobei die ersten und zweiten Steckkontakte zu den jeweiligen ersten
und zweiten Source-Bereichen seitlich ausgerichtet sind. Außerdem sind
auf dem Substrat 1 der integrierten Schaltung dritte 19c und
vierte 19d Steckkontakte vorgesehen, die mit jeweiligen
dritten 11c und vierten 11d Source-Bereichen elektrisch
verbunden sind, wobei die dritten und vierten Steckkontakte zu den
jeweiligen dritten und vierten Source-Bereichen seitlich ausgerichtet
sind.
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Das
Substrat mit den ersten bis fünften Steckkontakten
ist mit einer zweiten Isolierzwischenschicht 20c bedeckt.
Die zweite Isolierzwischenschicht 20c kann eine untere Ätz-Stopp-Schicht 20a und
eine Isolierschicht 20b aufweisen, die aufeinander geschichtet
sind. Die fünften
Steckkontakte 19e sind durch Bitleitungs-Kontaktlöcher (nicht
gezeigt) freigelegt, die die zweite Isolierzwischenschicht 20c durchstoßen. Mehrere
parallele Bitleitungen 21 sind auf der zweiten Isolierzwischenschicht 20c angeordnet.
Die Bitleitungen 21 sind mit den fünften Steckkontakten 11e über die
Bitleitungs-Kontaktlöcher elektrisch
verbunden. Die Bitleitungen 21 sind parallel zur x-Achse
angeordnet. Außerdem
sind die Bitleitungen 21 in einigen Ausführungsformen
so angeordnet, daß sie
die Isolierschicht 3 zwischen den benachbarten Source-Bereichen 11b und 11c in
y-Richtung, wie in 5B gezeigt, kreuzen. Zusätzlich sind in
einigen Ausführungsformen
Bitleitungs-Abdeckschichtmuster 23 auf die Bitleitungen 21 geschichtet. Die
jeweiligen Bitleitungen 21 und die jeweiligen Bitleitungs-Abdeckschichtmuster 23 bilden
ein Bitleitungsmuster 24. Die Seitenwände der Bitleitungsmuster 24 sind
in einigen Ausführungsformen
mit Bitleitungs-Abstandhaltern 25 bedeckt.
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Das
Substrat mit den Bitleitungs-Abstandhaltern 25 ist mit
einer dritten Isolierzwischenschicht 27 bedeckt. Die ersten
bis vierten Steckkontakte berühren
erste bis vierte Speicherknotenplättchen 31a, 31b, 31c und 31d,
die jeweils durch die zweiten und dritten Isolierzwischenschichten 20c und 27 führen. Die
ersten und zweiten Speicherknotenplättchen 31a und 31b bedecken
jeweils die ersten und zweiten Steckkontakte, und die ersten und
zweiten Speicherknotenplättchen 31a und 31b erstrecken
sind in negativer Richtung der x-Achse. Demgegenüber bedecken die dritten und
vierten Speicherknotenplättchen 31c und 31d jeweils
die dritten und vierten Steckkontakte, und die dritten und vierten
Speicherknotenplättchen 31c und 31d erstrecken
sind in positiver Richtung der x-Achse.
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Folglich
stellen die 1, 5A und 5B ebenso
erste 31a und zweite 31b Speicherknotenplättchen auf
dem Substrat 1 der integrierten Schaltung dar, von denen
ein jeweiliges zwischen einem jeweiligen ersten 19a oder
zweiten 19b Steckkontakte und einem jeweiligen ersten 39a oder
zweiten 39b Speicherknoten angeordnet ist, wobei die ersten
und zweiten Speicherknotenplättchen
gegenüber
den jeweiligen ersten und zweiten Source-Bereichen in der ersten
Richtung seitlich versetzt sind. Die 1, 5A und 5B zeigen
außerdem dritte 31c und
vierte 31d Speicherknotenplättchen auf dem Substrat 1 der
integrierten Schaltung, von denen ein jeweiliges zwischen einem
jeweiligen dritten 19c oder vierten 19d Steckkontakt
und einem jeweiligen dritten 39c und vierten 39d Speicherknoten angeordnet
ist. Die dritten 31c und vierten 31d Speicherknotenplättchen sind
gegenüber
den jeweiligen dritten 11c und vierten 11d Source-Bereichen in der zweiten
Richtung seitlich versetzt. Der hier verwendete Ausdruck seitlich
versetzt meint ein seitlicher Versatz zusätzlich zu dem Versatz, der
den Systemen/Prozessen, die zur Herstellung der Vorrichtung eingesetzt
werden, inhärent
ist, so daß ein
seitlicher Versatz bewußt
herbeigeführt
wird.
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Das
Substrat mit den ersten bis vierten Speicherknotenplättchen 31a, 31b, 31c und 31d ist
mit einer vierten Isolierzwischenschicht 36 bedeckt. Die vierte
Isolierzwischenschicht 36 kann eine obere Ätz-Stopp-Schicht 33 und
eine Opfer-Isolierschicht 35 aufweisen, die aufeinander
geschichtet sind. Die ersten bis vierten Speicherknotenplättchen 31a, 31b, 31c und 31d sind
jeweils durch erste Speicherknotenkontaktlöcher (nicht gezeigt), zweite
Speicherknotenkontaktlöcher 31b,
dritte Speicherknotenkontaktlöcher 31c und
vierte Speicherknotenkontaktlöcher 31d freigelegt,
die die vierte Isolierzwischenschicht 36 durchdringen.
Erste bis vierte Speicherknoten 39a, 39b, 39c und 39d sind
in den ersten bis vierten Speicherknotenlöchern angeordnet.
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Die
Mittelachsen der ersten Speicherknoten 39a führen durch
erste Punkte A, die zu Mittelpunkten der ersten Kontaktlöcher 17a in
negativer Richtung der x-Achse um einen ersten vorbestimmten Abstand
beabstandet sind. Außerdem
führen
die Mittelachsen der zweiten Speicherknoten 39b durch zweite
Punkte B, die zu Mittelpunkten der zweiten Kontaktlöcher 17b in
negativer Richtung der x-Achse um einen zweiten vorbestimmten Abstand
beabstandet sind. Die vorbestimmten Abstände sind kleiner als ein Zwischenraum
zwischen dem Mittelpunkt des aktiven Bereiches und dem Mittelpunkt
des ersten Kontaktloches 17a (oder dem Mittelpunkt des
zweiten Kontaktloches 17b) im aktiven Bereich. Für den Fall,
daß die Länge der
ersten aktiven Bereiche 3a vergrößert wird, um die Kanallänge der
ersten und zweiten MOS-Transistoren zu vergrößern, kann sich der erste vorbestimmte
Abstand von dem zweiten vorbestimmten Abstand, wie in 1 gezeigt,
unterscheiden. Der hier verwendete Ausdruck vorbestimmter Abstand
meint einen vorbestimmten Abstand, der über den Versatzabstand der
den Systemen/Prozessen inhärent
ist, die zur Herstellung der Vorrichtung eingesetzt werden, hinausgeht,
so daß der
vorbestimmte Abstand bewußt
herbeigeführt
wird.
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Entsprechend
zeigen die 1, 5A und 5B erste 39a und
zweite 39b Speicherknoten auf dem Substrat 1 der
integrierten Schaltung, von denen ein jeweiliger mit einem jeweiligen
ersten 11a und zweiten 11b Source-Bereich elektrisch
verbunden ist, wobei die ersten und zweiten Speicherknoten gegenüber jeweiligen
ersten und zweiten Source-Bereichen in der ersten Richtung seitlich
versetzt sind. Außerdem
zeigen die 1, 5A und 5B dritte 39c und
vierte 39d Speicherknoten auf dem Substrat der integrierten
Schaltung, von denen ein jeweiliger mit einem jeweiligen dritten 11c und
vierten 11d Source-Bereich elektrisch verbunden ist, wobei
die dritten und vierten Speicherknoten gegenüber den jeweiligen dritten
und vierten Source-Bereichen in der zweiten Richtung seitlich verschoben
sind.
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In
einigen Ausführungsformen
führt die
Mittelachse des ersten Speicherknotens 39a durch einen
Abschnitt der Isolierschicht, der zu dem ersten aktiven Bereich 3a benachbart
und gegenüber
dem zweiten MOS-Transistoren angeordnet ist, und die Mittelachse
des zweiten Speicherknotens 39b führt durch den Kanalbereich
der zweiten MOS-Transistoren. Genauer gesagt ist die Mittelachse
des ersten Speicherknotenplättchens 31a zwischen
der Mittelachse des ersten Speicherknotens 39a und der
Mittelachse des ersten Kontaktloches 17a angeordnet, und
die Mittelachse des zweiten Speicherknotenplättchens 31b ist zwischen
der Mittelachse des zweiten Speicherknotens 39b und der
Mittelachse des zweiten Kontaktloches 17b angeordnet. Die
Mittelachsen sind normale Linien, die senkrecht auf der x-y-Ebene
stehen.
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Die
Mittelachsen der dritten Speicherknoten 39c führen durch
dritte Punkte C, die zu Mittelpunkten der dritten Kontaktlöcher 17c in
positiver Richtung der x-Achse um einen dritten vorbestimmten Abstand
beabstandet sind. Außerdem
führen
die Mittelachsen der vierten Speicherknoten 39d durch vierte Punkte
D, die zu Mittelpunkten der vierten Kontaktlöcher 17d in positiver
Richtung der x-Achse um einen vierten vorbestimmten Abstand beabstandet
sind. Für
den Fall, daß die
Länge der
zweiten aktiven Bereiche 3b vergrößert wird, um die Kanallänge der
dritten und vierten MOS-Transistoren zu erhöhen, kann sich der dritte vorbestimmte
Abstand von dem vierten vorbestimmten Abstand, wie in 1 gezeigt,
unterscheiden. In einigen Ausführungsformen
führt die Mittelachse
des dritten Speicherknotens 39c durch den Kanalbereich
der dritten MOS-Transistoren, und die Mittelachse des vierten Speicherknotens 39d führt durch
einen Abschnitt der Isolierschicht, der zum zweiten aktiven Bereich 3b benachbart
und gegenüber
den dritten MOS-Transistoren angeordnet ist. Genauer gesagt ist
die Mittelachse des dritten Speicherknotenplättchens 31c zwischen
der Mittelachse des dritten Speicherknotens 39c und der
Mittelachse des dritten Kontaktloches 17c angeordnet, und
die Mittelachse des vierten Speicherknotenplättchens 31d ist zwischen
der Mittelachse des vierten Speicherknotens 39d und der
Mittelachse des vierten Kontaktloches 17d angeordnet.
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Entsprechend
zeigen die 1, 5A und 5B Ausführungsformen
der Erfindung, bei denen die ersten 39a und zweiten 39b Speicherknoten
gegenüber
den jeweiligen ersten 11a und zweiten 11b Source-Bereichen
in der ersten Richtung um weniger als ein Abstand zwischen dem Mittelpunkt
des ersten Source-Bereiches 11a und dem Mittelpunkt des
ersten gemeinsamen Drain-Bereiches seitlich versetzt sind, und wobei
die dritten 39c und vierten 39d Speicherknoten
gegenüber
den jeweiligen dritten 11c und vierten 11d Source-Bereichen
in der zweiten Richtung um weniger als ein Abstand zwischen dem
Mittelpunkt eines dritten 11c Source-Bereiches und dem Mittelpunkt
des zweiten gemeinsamen Drain-Bereiches 11e seitlich versetzt
sind. Außerdem
zeigen diese Figuren Ausführungsformen
der vorliegenden Erfindung, bei denen ein Mittelpunkt A des ersten
Speicherknotens 39a zwischen dem ersten Source-Bereich 19a und
dem ersten gemeinsamen Drain-Bereich und ein Mittelpunkt 41c des
dritten Speicherknotens 39c zwischen dem vierten 11d Source-Bereich
und dem zweiten gemeinsamen Drain-Bereich liegt.
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Gemäß der obigen
Beschreibung können
die Abstände
zwischen den Mittelachsen der benachbarten Speicherknoten gleich
sein. Somit ist es möglich, Speicherknoten
zu entwickeln, die einen Aufbau haben, der in einer Draufsicht eine
einer regelmäßigen polygonförmigen oder
einer kreisförmigen
Gestalt ähnelnde
Gestalt haben. Wenn der zweite Versatz P2 halb so groß wie der
erste Versatz P1 ist, kann die Draufsicht der Speicherknoten insbesondere
eine regelmäßige Polygongestalt
oder eine kreisförmige Gestalt
zeigen. Daher können
diese Gestalten bewirken, daß die
Speicherknoten weniger oder gar nicht brechen oder in einem anschließenden Prozeß herabfallen.
Entsprechend zeigen die ersten bis vierten Speicherknoten in einigen
Ausführungsformen
der Erfindung in Draufsicht eine regelmäßige polygonale Gestalt oder
eine kreisförmige
Gestalt. Außerdem
ist in einigen Ausführungsformen
der vorliegenden Erfindung der jeweilige erste bis vierte Speicherknoten zu
seinen jeweiligen vier nächsten
Nachbarspeicherknoten gleich beabstandet.
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Im
folgenden wird ein Verfahren zur Herstellung von DRAM-Zellen gemäß verschiedenen
Ausführungsformen
der Erfindung mit Bezug auf die zugehörigen Zeichnungen beschrieben.
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In
den 1, 2A und 2B ist
eine Isolierschicht 3 an einen vorbestimmten Bereich eines
Halbleitersubstrates 1 ausgebildet, um erste aktive Bereiche 3a und
zweite aktive drei Bereiche 3b zu definieren, die zweidimensional
in einem Feld angeordnet sind. Die Isolierschicht 3 kann
unter Verwendung einer herkömmlichen
Grabenisoliertechnik und/oder anderen Techniken ausgebildet sein.
Die ersten aktiven Bereiche 3a haben jeweils einen ersten
Versatz P1 und einen zweiten Versatz P2 in x-Richtung und in y-Richtung,
wie in 1 gezeigt. Außerdem
sind die zweiten aktiven Bereiche 3b so angeordnet, daß die ersten
aktiven Bereiche 3a jeweils um den halben ersten Versatz
P1 und den halben zweiten Versatz P2 längs der x-Achse und der y-Achse
parallel verschoben sind.
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Entsprechend
zeigen die 1, 2A und 2B die
Herstellung mehrerer gleich beabstandeter, alternierender Reihen
aus ersten 3a und zweiten 3b aktiven Bereichen
in einem Substrat 1 einer integrierten Schaltung, wobei
die zweiten aktiven Bereiche 3b gegenüber den ersten aktiven Bereichen 3a seitlich
versetzt sind, so daß ein
jeweiliger zweiter aktiver Bereich 3b zu seinen beiden
nächsten
ersten aktiven Bereichen einer benachbarten Reihe gleich beabstandet
ist.
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Auf
den aktiven Bereichen 3a und 3b ist eine Gate-Isolierschicht 5 ausgebildet.
Eine leitende Gate-Schicht und eine Abdeck-Isolierschicht sind aufeinander
folgend auf dem Substrat mit der Gate-Isolierschicht 5 ausgebildet.
Die Abschlußisolierschicht
ist in einigen Ausführungsformen
auf einer Isolierschicht ausgebildet, die eine Ätzselektivität in bezug
auf eine Siliziumoxidschicht aufweist, die als herkömmliche
Isolierzwischenschicht verwendet wird. Die Abdeck-Isolierschicht
kann zum Beispiel aus einer Siliziumnitridschicht gebildet sein.
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Die
Abdeck-Isolierschicht und die leitende Gate-Schicht sind aufeinander
folgend gemustert, um erste bis vierte Gate-Muster 10a, 10b, 10c und 10d zu
bilden, die die aktiven Bereiche 3a und 3b kreuzen.
Die ersten und zweiten Gate-Muster 10a und 10b kreuzen
die ersten aktiven Bereiche 3a, und die dritten und vierten
Gate-Muster 10c und 10d kreuzen die zweiten aktiven
Bereiche 3b. Jedes erste Gate-Muster 10a enthält eine
erste Gate-Elektrode 7a und ein abdeckendes Isolierschichtmuster 9,
die aufeinander geschichtet sind, und jedes zweite Gate-Muster 10b enthält eine
zweite Gate-Elektrode 7b und das abdeckende Isolierschichtmuster 9,
die aufeinander geschichtet sind. Auf ähnliche Weise enthält jedes
dritte Gate-Muster 10c eine dritte Gate-Elektrode 7c und
die abdeckende Isolierschichtmuster 9, die aufeinander
geschichtet sind, und jedes vierte Gate-Muster 10d enthält eine
vierte Gase-Elektrode 7d und das abdeckende Isolierschichtmuster 9,
die aufeinander geschichtet sind. In einigen Ausführungsformen
sind die abdeckende Isolierschicht und die leitende Gate-Schicht
so gemustert, daß die
Breite W1 der Gate-Elektroden, die sich mit den aktiven Bereichen überlappen,
breiter ist als die Breite W2 der Gate-Elektroden, die sich mit der
Isolierschicht 3 überlappen.
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Verunreinigungsionen
sind in die aktiven Bereiche unter Verwendung der Gate-Muster 10a, 10b, 10c und 10d als
Ionen-Implantationsmasken implantiert, wobei erste Verunreinigungs-Bereiche
(nicht gezeigt), zweite Verunreinigungs-Bereiche 11b, dritte Verunreinigungs-Bereiche 11c,
vierte Verunreinigungs-Bereiche 11d und fünfte Verunreinigungs-Bereiche 11e ausgebildet
werden. Die ersten und zweiten Verunreinigungs-Bereiche sind an beiden Enden der ersten
aktiven Bereiche 3a ausgebildet, und die dritten und vierten
Verunreinigungs-Bereiche 11c und 11d sind an beiden
Enden der zweiten aktiven Bereiche 3b ausgebildet. Außerdem sind
die fünften Verunreinigungs-Bereiche 11e an
den ersten aktiven Bereichen 3a zwischen den ersten und
zweiten Gate-Elektroden 7a und 7b und
an den zweiten aktiven Bereichen 3b zwischen den dritten
und vierten Gate-Elektroden 7c und 7d ausgebildet.
Entsprechend sind ein erster MOS-Transistor
und ein zweiter MOS-Transistor auf den jeweiligen ersten aktiven
Bereiche 3a, und ein dritter MOS-Transistor und ein vierter
MOS-Transistor auf den jeweiligen zweiten aktiven Bereichen 3b ausgebildet.
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Entsprechend
zeigen diese Figuren die Herstellung von ersten und zweiten Source-Bereichen
in den jeweiligen ersten aktiven Bereichen und eines dazwischen
liegenden ersten gemeinsamen Drain-Bereiches, wobei die jeweiligen
Source-Bereiche gegenüber
dem gemeinsamen Drain längs
entsprechender entgegengesetzter erster und zweiter Richtungen seitlich
versetzt ist. Diese Figuren zeigen außerdem die Herstellung von
dritten und vierten Source-Bereichen in den jeweiligen zweiten aktiven Bereichen
und einen dazwischen liegenden zweiten gemeinsamen Drain-Bereich,
wobei die jeweiligen Source-Bereiche gegenüber dem gemeinsamen Drain-Bereich
längs der
jeweiligen entgegengesetzten ersten und zweiten Richtungen seitlich
versetzt ist.
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Die
ersten Verunreinigungs-Bereiche dienen als Source-Bereiche der ersten
MOS-Transistoren, und
die zweiten Verunreinigungs-Bereiche 11b dienen als Source-Bereiche
der zweiten MOS-Transistoren. Ebenso dienen die dritten Verunreinigungs-Bereiche 11c als
Source-Bereiche der dritten MOS-Transistoren und die vierten Verunreinigungs-Bereiche 11d als
Source-Bereiche der vierten MOS-Transistoren. Zusätzlich dienen
die fünften
Verunreinigungs-Bereiche in den ersten aktiven Bereichen 3a als gemeinsame
Drain-Bereiche der ersten und zweiten MOS-Transistoren, und die
fünften
Verunreinigungs-Bereiche 11e in den zweiten aktiven Bereichen 3b dienen
als gemeinsame Drain-Bereiche der dritten und vierten MOS-Transistoren.
Dann werden auf herkömmliche
Weise isolierende Abstandhalter 13 an Seitenwänden der
Gate-Muster 10a, 10b, 10c und 10d ausgebildet.
Die isolierenden Abstandhalter 13 sind aus derselben Materialschicht wie
die Abdeck-Isolierschicht ausgebildet.
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In
den 1, 3A und 3B ist
eine erste Isolierzwischenschicht 15 auf dem Substrat mit den
Abstandhaltern 13 ausgebildet. Die erste Isolierzwischenschicht 15 ist
so gemustert, daß erste
bis fünfte
Kontaktlöcher 17a, 17b, 17c, 17d und 17e gebildet
werden, die jeweils die ersten bis fünften Verunreinigungs-Bereiche
freilegen. Die abdeckenden Isolierschichtmuster 9 und die
Abstandhalter 13 dienen als Ätz-Stopp-Schichten bei der
Ausbildung der ersten bis fünften
Kontaktlöcher 17a, 17b, 17c, 17d und 17e.
Mit anderen Worten können
die ersten bis fünften
Kontaktlöcher 17a, 17b, 17c, 17d und 17e unter
Verwendung einer selbstausrichtenden Kontakttechnik ausgebildet
werden. Erste Steckkontakte (nicht gezeigt), zweite Steckkontakte 19b,
dritte Steckkontakte 19c, vierte Steckkontakte 19d und fünfte Steckkontakten 19e werden
jeweils unter Verwendung einer herkömmlichen Technik in den ersten bis
fünften
Kontaktlöchern 17a, 17b, 17c, 17d und 17e ausgebildet.
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Eine
zweite Isolierzwischenschicht 20c ist auf dem Substrat,
das die ersten bis fünften
Steckkontakte enthält,
ausgebildet. Die zweite Isolierzwischenschicht 20c ist
in einigen Ausführungsformen durch
aufeinander folgendes Schichten einer unteren Ätz-Stopp-Schicht 20a und einer
Isolierschicht 20b ausgebildet. Die untere Ätz-Stopp-Schicht 20a ist aus
einer Isolierschicht ausgebildet, die eine Ätzselektivität in bezug
auf die Isolierschicht 20b, die erste Isolierzwischenschicht 15 und
die Steckkontakte aufweist. Die untere Ätz-Stopp-Schicht 20c kann
zum Beispiel aus einer Siliziumnitrid-Schicht ausgebildet sein. Die zweite
Isolierzwischenschicht 20c ist so gemustert, daß sie Bitleitungs-Kontaktlöcher bildet,
die die fünften
Steckkontakte 19e freisetzen.
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Mehrere
parallele Bitleitungsmuster 24 bedecken die Bitleitungs-Kontaktlöcher, die
auf der zweiten Isolierzwischenschicht 20c ausgebildet
sind. Jedes Bitleitungsmuster 24 weist eine Bitleitung 21 und
ein Bitleitungs-Abdeckschichtmuster 23 auf, die aufeinander
geschichtet sind. Die Bitleitungen 21 sind mit den fünften Steckkontakten 19e durch
die Bitleitungs-Kontaktlöcher
elektrisch verbunden. Ebenso sind die Bitleitungsmuster 24 so
ausgebildet, daß sie
die Gate-Elektroden 7a, 7b, 7c und 7d kreuzen.
An den Seitenwänden
der Bitleitungsmuster 24 sind Bitleitungs-Abstandhalter 25 unter
Verwendung eines herkömmlichen
Verfahrens ausgebildet. Die Bitleitungs-Abdeckschichtmuster 23 und
die Bitleitungs-Abstandhalter 25 sind in einigen Ausführungsformen
aus derselben Materialschicht wie die Gate-Abdeckschichtmuster 9 und
die Gate-Abstandhalter 13 ausgebildet.
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In
den 1, 4A und 4B ist
eine dritte Isolierzwischenschicht 27 auf dem Substrat ausgebildet,
das die Bitleitungs-Abstandhalter 25 enthält. Die
dritte Isolierzwischenschicht 27 und die Isolierschicht 20b sind
aufeinander folgend gemustert, um jeweils erste bis vierte vorläufige Speicherknotenplättchen-Kontaktlöcher auf
den ersten bis vierten Steckkontakten zu bilden. Die ersten bis
zweiten vorläufigen
Speicherknotenplättchen-Kontaktlöcher sind
so ausgebildet, daß ihre
Mittelachsen jeweils gegenüber
der Mittelachse der ersten und zweiten Verunreinigungs-Bereiche
in negativer Richtung der x-Achse verschoben sind. Somit können die
ersten vorläufigen
Speicherknotenplättchen-Kontaktlöcher die
untere Ätz-Stopp-Schicht 20a auf
den vierten Gate-Elektroden 7d freilegen, und die zweiten vorläufigen Speicherknotenplättchen-Kontaktlöcher können die
untere Ätz-Stopp-Schicht 20a auf
den zweiten Gate-Elektroden 7b freilegen.
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Demgegenüber sind
die dritten und vierten vorläufigen
Speicherknotenplättchen-Kontaktlöcher- so
ausgebildet, daß die
Mittelachsen jeweils gegenüber
der Mittelachse der dritten und vierten Verunreinigungs-Bereiche
in positiver Richtung der x-Achse verschoben sind. Entsprechend
können
die dritten vorläufigen
Speicherknotenplättchen-Kontaktlöcher die
untere Ätz-Stopp-Schicht 20a auf
den dritten Gate-Elektroden 7c freilegen, und die vierten
vorläufigen
Speicherknotenplättchen-Kontaktlöcher können die
untere Ätz-Stopp-Schicht 20a auf
den ersten Gate-Elektroden 7a freilegen.
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Anschließend wird
die durch die ersten bis vierten vorläufigen Speicherknotenplättchen-Kontaktlöcher freigelegte
untere Ätz-Stopp-Schicht 20a selektiv
geätzt,
um erste bis vierte Speicherknotenplättchen-Kontaktlöcher zu
bilden, die jeweils die ersten bis vierten Steckkontakte freilegen.
Erste bis vierte Speicherknotenplättchen 31a, 31b, 31c und 31d sind
jeweils in den ersten bis vierten Speicherknotenplättchen-Kontaktlöchern ausgebildet.
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In
den 1, 5A und 5B ist
eine vierte Isolierzwischenschicht 36 auf dem Substrat ausgebildet,
das die ersten bis vierten Speicherknotenplättchen 31a, 31b, 31c und 31d aufweist.
Die vierte Isolierzwischenschicht 36 ist in einigen Ausführungsformen
durch aufeinanderfolgendes Schichten einer oberen Ätz-Stopp-Schicht 33 und
einer Opfer-Isolierschicht 35 ausgebildet. Die obere Ätz-Stopp-Schicht 33 ist
in einigen Ausführungsformen
mit einer Isolierschicht ausgebildet, die eine Ätzselektivität in bezug
auf die Opfer-Isolierschicht 35, die Speicherknotenplättchen 31a, 31b, 31c und 31d, und
die dritte Isolierzwischenschicht 27 aufweist. Die obere Ätz-Stopp-Schicht 33 kann
zum Beispiel aus einer Siliziumnitrid-Schicht ausgebildet sein.
Dem gegenüber
ist die Opfer-Isolierschicht 35 vorzugsweise
aus einer Siliziumoxidschicht ausgebildet.
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Die
Opfer-Isolierschicht 35 und die obere Ätz-Stopp-Schicht 33 sind
aufeinander folgend gemustert, um erste Speicherknotenkontaktlöcher, zweite
Speicherknotenkontaktlöcher 37b,
dritte Speicherknotenkontaktlöcher 37c und
vierte Speicherknotenkontaktlöcher 37d zu
bilden, die jeweils die ersten bis vierten Speicherknotenplättchen 31a, 31b, 31c und 31d freilegen.
Die ersten und zweiten Speicherknotenkontaktlöcher sind so ausgebildet, daß ihre ersten
und zweiten Mittelachsen jeweils durch die ersten Positionen A und
zweiten Positionen B laufen, die jeweils gegenüber der Mittelachse der ersten und
zweiten Speicherknotenplättchen 31a und 31b in negativer
Richtung der x-Achse verschoben sind. Demgegenüber sind die dritten und vierten
Speicherknotenkontaktlöcher
so ausgebildet, daß ihre
dritten und vierten Mittelachsen 41c und 41d durch
dritte Positionen C und vierte Positionen D führen, die jeweils gegenüber der
Mittelachse der dritten und vierten Speicherknotenplättchen 31c und 31d in
positiver Richtung der x- Achse
verschoben sind. Genauer gesagt kann die erste Mittelachse durch
einen Abschnitt der Isolierschicht 3 führen, der zum ersten Verunreinigungs-Bereich
benachbart und gegenüber
dem zweiten MOS-Transistor angeordnet ist, und die zweite Mittelachse
kann durch den Kanalbereich des zweiten MOS-Transistors führen. Außerdem kann
die dritte Mittelachse 41c durch den Kanalbereich des dritten
MOS-Transistors und die vierte Mittelachse kann durch einen Abschnitt
der Isolierschicht 3 führen,
die zum vierten Verunreinigungs-Bereich 11d benachbart
und gegenüber
dem dritten MOS-Transistor angeordnet ist.
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Erste
bis vierte Speicherknoten 39a, 39b, 39c und 39d sind
in den ersten bis vierten Speicherknotenkontaktlöchern ausgebildet. Die Speicherknoten 39a, 39b, 39c und 39d können in
perspektivischer Ansicht eine zylinderförmige Gestalt oder eine kastenförmige Gestalt
aufweisen. Außerdem
können die
Speicherknoten 39a, 39b, 39c und 39d so
in einem Feld angeordnet sein, daß die Abstände zwischen den Mittelachsen
der benachbarten Speicherknoten 39a, 39b, 39c und 39d zueinander
gleich sind. Wenn der zweite Versatz P2 halb so groß wie der
erste Versatz P1 ist, können
die Speicherknoten 39a, 39b, 39c und 39d so
ausgebildet sein, daß sie in
Draufsicht eine regelmäßige polygonförmige Gestalt
oder eine kreisförmige
Gestalt aufweisen. Die Opfer-Isolierschicht 35 kann dann
selektiv entfernt werden, um äußere Seitenwände der
Speicherknoten 39a, 39b, 39c und 39d freizulegen.
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Entsprechend
zeigen diese Figuren die Herstellung von ersten und zweiten Speicherknoten
auf dem Substrat der integrierten Schaltung, von denen ein jeweiliger
mit einem jeweiligen ersten und zweiten Source-Bereich elektrisch
verbunden ist. Die ersten und zweiten Speicherknoten sind gegenüber den
jeweiligen ersten und zweiten Source-Bereichen in der ersten Richtung seitlich
versetzt. Diese Figuren zeigen außerdem die Ausbildung von dritten
und vierten Speicherknoten auf dem Substrat der integrierten Schaltung,
von denen ein jeweiliger mit einem jeweiligen dritten und vierten
Source-Bereich elektrisch verbunden
ist. Die dritten und vierten Speicherknoten sind gegenüber den
jeweiligen dritten und vierten Source-Bereichen in der zweiten Richtung
seitlich versetzt.
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Gemäß einigen
Ausführungsformen
der Erfindung ist es möglich,
den Unterschied zwischen der Länge
und der Breite der Speicherknoten zu verringern oder zu minimieren
und verringerte Kanalleckströme
der Zelltransistoren zu erlauben. Somit ist es möglich, die Auffrischungscharakteristik
einer DRAM-Vorrichtung und/oder deren Ertrag bemerkenswert zu verbessern.
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In
den Zeichnungen und der Beschreibung sind verschiedene Ausführungsformen
der Erfindung offenbart, und obwohl besondere Ausdrücke verwendet
werden, werden diese in einem allgemeinen und beschreibenden Sinne
und nicht zur Begrenzung des Bereiches der Erfindung, der in den
Ansprüche
definiert ist, verwendet.