JP3599548B2 - 半導体集積回路装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造方法および半導体集積回路装置技術に関し、特に、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を有する半導体集積回路装置の製造方法および半導体集積回路装置技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭは、そのメモリセルが１つのメモリセル選択用ＭＩＳトランジスタと、それに直列に接続されたキャパシタとから構成されているため、集積度が高く、ビット当たりの単価を安くすることができる等から大容量のメモリを必要とする各種コンピュータのメイン・メモリや通信機器等に広く使用されている。
【０００３】
ところで、ＤＲＡＭのメモリ容量は益々増大する傾向にあり、それに伴ってＤＲＡＭのメモリセルの集積度を向上させる観点からメモリセルの専有面積も縮小せざるを得ない方向に進んでいる。
【０００４】
しかし、ＤＲＡＭのメモリセルにおける情報蓄積用容量素子（キャパシタ）の容量値は、ＤＲＡＭの動作マージンやソフトエラー等を考慮する観点等から世代によらず一定量が必要であり、一般に比例縮小できないことが知られている。
【０００５】
そこで、限られた小さな占有面積内に必要な蓄積容量を確保できるようなキャパシタ構造の開発が進められており、その１つとして、２層のキャパシタ電極を容量絶縁膜を介して積み重ねてなる、いわゆるスタックトキャパシタ等のような立体的なキャパシタ構造が採用されている。
【０００６】
スタックトキャパシタは、キャパシタ電極をメモリセル選択ＭＯＳ・ＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ）の上層に配置する構造が一般的であり、その代表的な例としては筒形やフィン形のキャパシタ構造がある。いずれの場合もキャパシタの高さ方向に寸法を大きくとることで、キャパシタの幅方向の寸法を大きくしないで（すなわち、小さな占有面積で）、大きな蓄積容量を確保できるという特徴がある。
【０００７】
なお、メモリセルを有するＤＲＡＭについては、特開平７−１２２６５４号公報などに記載があり、この文献には、情報蓄積容量素子をビット線の上方の層に設ける、いわゆるキャパシタ・オーバー・ビットライン（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔｌｉｎｅ；以下、ＣＯＢと略す）構造について開示されている。
【０００８】
【発明が解決しようとする課題】
ところが、上記した技術においては、以下の課題があることを本発明者は見出した。
【０００９】
すなわち、異なる配線層間または配線と半導体基板との間を電気的に接続する接続孔のアスペクト比が大きくなり、接続孔の穴あけおよび導体膜での埋め込みが困難であるという問題である。この問題は、特に、ＤＲＡＭの情報蓄積用容量素子がスタックトキャパシタで構成される場合において、そのキャパシタの上層の配線層と下層の配線層とを接続する接続孔部分で問題となる。これは、当該キャパシタは占有面積を大きくすることなく容量を増大させる観点から高くする傾向にあるので、当該接続孔が深くなることに起因している。
【００１０】
本発明の目的は、異なる配線層間を接続する接続孔の穴あけおよび導体膜での埋め込みを容易にすることのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明の半導体集積回路装置の製造方法は、メモリセル選択トランジスタと、これに直列に接続された情報蓄積用容量素子とで構成されるメモリセルを半導体基板に複数設けている半導体集積回路装置の製造方法であって、（ａ）前記半導体基板上にビット線および第１の配線を同一配線層に形成する工程と、（ｂ）前記半導体基板上に前記ビット線および第１の配線を被覆する第１の絶縁膜を形成する工程と、（ｃ）前記第１の絶縁膜において、前記メモリセルの形成領域以外の領域に前記第１の配線が露出される第１の接続孔を穿孔する工程と、（ｄ）前記第１の接続孔内に第１の導体膜を埋め込み、第１の接続部を形成する工程と、（ｅ）前記第１の絶縁膜および第１の接続部の上面を覆うように、前記第１の絶縁膜に対してエッチング選択比を相対的に大きくとれる材料からなる第２の絶縁膜を形成する工程と、（ｆ）前記メモリセルの形成領域において、第２の絶縁膜上に第３の絶縁膜を被着した後、前記第２の絶縁膜と第３の絶縁膜とのエッチング選択比を大きくした状態で第３の絶縁膜の方が第２の絶縁膜よりもエッチング除去され易い条件でエッチング処理を行なった後、引き続き前記第２の絶縁膜と第３の絶縁膜とのエッチング選択比を大きくした状態で前記第２の絶縁膜の方が前記第１の絶縁膜および第３の絶縁膜よりもエッチング除去され易い条件でエッチング処理を行うことにより、前記第２および第３の絶縁膜に情報蓄積用容量素子を形成するための溝を形成する工程と、前記溝内に第１の電極を形成する工程と、前記第１の電極の表面に容量絶縁膜を形成する工程と、前記容量絶縁膜を覆う第２の電極を形成する工程により、前記ビット線よりも上層に情報蓄積用容量素子を形成する工程と、（ｇ）前記メモリセルの形成領域以外の領域において、前記情報蓄積用容量素子の上方の配線層と前記第１の接続部との間に設けられた第２の絶縁膜および第２の絶縁膜に対してエッチング選択比を相対的に大きくとれる材料からなる第３の絶縁膜に前記第１の接続部が露出する第２の接続孔を、前記第２の絶縁膜と第３の絶縁膜とのエッチング選択比を大きくした状態で第３の絶縁膜の方が第２の絶縁膜よりもエッチング除去され易い条件でエッチング処理を行なった後、つづいて前記第２の絶縁膜と第３の絶縁膜とのエッチング選択比を大きくした状態で前記第２の絶縁膜の方が第１の絶縁膜および第３の絶縁膜よりもエッチング除去され易い条件でエッチング処理を行うことにより前記第１の接続部の平面寸法よりも接続部の平面寸法の大きい前記第２の接続孔を穿孔する工程と、（ｈ）前記第２の接続孔内に第２の導体膜を埋め込み、前記第１の接続部に直接接触された状態で電気的に接続された第２の接続部を形成する工程とを有するものである。
【００１６】
また、本発明の半導体集積回路装置の製造方法は、前記第２の接続孔の直径を、前記第１の接続孔の直径よりも大きくするものである。
【００１７】
また、本発明の半導体集積回路装置の製造方法は、前記第２の接続孔の直径を、前記第１の接続孔を複数包含できるように前記第１の接続孔の直径よりも大きくし、かつ、前記第２の接続孔内の１個の第２の埋込導体膜と、複数の第１の接続孔内における各々の第１の埋込導体膜とを電気的に接続するものである。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する（なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する）。
【００１９】
（実施の形態１）
図１〜図８は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【００２０】
本実施の形態１においては、例えば２５６Ｍ・ＤＲＡＭに本発明の技術的思想を適用した場合について説明する。
【００２１】
図１はそのＤＲＡＭの製造工程中における要部断面図を示している。半導体基板１は、例えばｐ− 形のシリコン単結晶からなる。この半導体基板１のメモリ領域（図１の左側）には、深いｎウエル２ｎｗが形成されている。この深いｎウエル２ｎｗには、例えばｎ形不純物のリンが導入されている。
【００２２】
この深いｎウエル２ｎｗ内にはｐウエル３ｐｗｍ が形成されている。このｐウエル３ｐｗｍ は、その下方に設けられた深いｎウエル２ｎｗとｐウエル３ｐｗｍ の側部に設けられたｎウエルによって取り囲まれて周辺回路領域等から電気的に分離されている。このｐウエル３ｐｗｍ には、例えばｐ形不純物のホウ素が導入されている。
【００２３】
また、半導体基板１において周辺回路領域等（図１の右側）には、メモリ領域のｐウエル３ｐｗｍ とほぼ同じ程度の深さ領域にｐウエル３ｐｗｐ が形成されている。このｐウエル３ｐｗｐ には、例えばｐ形不純物のホウ素が導入されている。
【００２４】
また、半導体基板１において周辺回路領域等には、メモリセル領域のｐウエル３ｐｗｍ とほぼ同じ程度の深さ領域にｎウエル３ｎｗｐ が形成されている。ｎウエル３ｎｗｐ には、例えばｎ形不純物のリンまたはヒ素が導入されている。
【００２５】
このような半導体基板１の主面部には、例えば浅い溝掘り埋込形の素子分離領域４が形成されている。すなわち、この素子分離領域４は、半導体基板１の厚さ方向に掘られた分離溝４ａ内に分離用の絶縁膜４ｂ１，４ｂ２ が埋め込まれて形成されている。
【００２６】
この分離用の絶縁膜４ｂ１，４ｂ２ は、例えば酸化シリコン等からなる。なお、この素子分離領域４の上面は、その高さが半導体基板１の主面の高さとほぼ一致するように平坦に形成されている。
【００２７】
この製造工程において、メモリセル領域におけるｐウエル３ｐｗｍ 上にはＤＲＡＭのメモリセルを構成するメモリセル選択用ＭＯＳ・ＦＥＴＱが形成されている。このメモリセル選択用ＭＯＳ・ＦＥＴＱは、ｐウエル３ｐｗｍ の上部に互いに離間して形成された一対の半導体領域５ａ， ５ｂと、半導体基板１上に形成されたゲート絶縁膜５ｉと、その上に形成されたゲート電極５ｇとを有している。なお、メモリセル選択用ＭＯＳ・ＦＥＴＱのしきい電圧は、例えば１Ｖまたはその前後である。
【００２８】
半導体領域５ａ， ５ｂは、メモリセル選択用ＭＯＳ・ＦＥＴＱのソース・ドレインを形成するための領域であり、この領域には、例えばｎ形不純物のヒ素が導入されている。この半導体領域５ａ， ５ｂの間においてゲート電極５ｇの直下にはメモリセル選択用ＭＯＳ・ＦＥＴＱのチャネル領域が形成される。
【００２９】
また、ゲート電極５ｇは、ワード線ＷＬの一部によって形成されており、例えばｎ形の低抵抗ポリシリコン膜、窒化チタンおよびタングステン膜が下層から順に堆積されて形成されている。
【００３０】
このゲート電極５ｇにおける窒化チタン膜は、低抵抗ポリシリコン膜上にタングステン膜を直接積み重ねた場合に、その接触部に製造プロセス中の熱処理によりシリサイドが形成されてしまうのを防止する等のためのバリア金属膜である。
【００３１】
このバリア金属膜としては、窒化チタンに限定されるものではなく種々変更可能であり、例えば窒化タングステン等を用いても良い。この窒化タングステンの場合は、例えば次の第１〜第３の優れた特徴がある。
【００３２】
第１に、窒化タングステンは酸化処理に対する耐性が高い。ゲート電極５ｇ等をパターニングした後に、ゲート電極５ｇ下のゲート絶縁膜も若干削れてしまう場合があるので、そのパターニング後にゲート絶縁膜等の削れを修復をすべくライト酸化処理を施す。このため、バリア金属膜も耐酸化性の高い材料が好ましい。特に、タングステン系の材料の場合、ライト酸化の雰囲気を制御することで、タングステン系金属を酸化させずにＳｉを酸化させる領域を広くとることができる。第２に、窒化タングステンの場合はライト酸化後のゲート絶縁膜の耐圧が良好である。第３に、窒化タングステンの場合はゲート縦方向抵抗（金属−ポリシリコン間抵抗）が小さい。
【００３３】
メモリセル選択用ＭＯＳ・ＦＥＴＱのゲート電極５ｇにおけるタングステン膜は、配線抵抗を下げる機能を有しており、これを設けたことにより、ゲート電極５ｇ（すなわち、ワード線ＷＬ）のシート抵抗を２〜２． ５Ω／□程度にまで低減できる。これは、タングステンシリサイドの比抵抗１５〜１０μΩｃｍの約１／１０にできる。
【００３４】
これにより、ＤＲＡＭのアクセス速度を向上させることが可能となっている。また、１本のワード線ＷＬに接続可能なメモリセルの数を増加させることができるので、メモリ領域全体の占有面積を縮小することができ、半導体チップのサイズを縮小することができる。
【００３５】
例えば本実施の形態１ではワード線ＷＬに５１２個のメモリセルを接続できる。これは、ワード線ＷＬに２５６個のメモリセルを接続可能な場合に比べて半導体チップのサイズを約６％縮小することができ、さらに微細なクラスの半導体チップでは、１０％弱の半導体チップのサイズの低減効果が得られる。したがって、１回の製造プロセスにより製造される半導体チップの個数を増加させることができるので、ＤＲＡＭのコスト低減を推進することが可能となる。また、半導体チップのサイズを変えないならば素子集積度の向上が図れる。
【００３６】
ゲート絶縁膜５ｉは、例えば酸化シリコンからなり、その厚さは、例えば７ｎｍ程度である。また、このゲート絶縁膜５ｉを酸窒化膜（ＳｉＯＮ膜）によって形成しても良い。これにより、ゲート絶縁膜中における界面準位の発生を抑制することができ、また、同時にゲート絶縁膜中の電子トラップも低減することができるので、ゲート絶縁膜５ｉにおけるホットキャリア耐性を向上させることが可能となる。したがって、極薄のゲート絶縁膜５ｉの信頼性を向上させることが可能となる。
【００３７】
このようなゲート絶縁膜５ｉの酸窒化方法としては、例えばゲート絶縁膜５ｉを酸化処理によって成膜する際にＮＨ３ ガス雰囲気やＮＯ２ ガス雰囲気中において高温熱処理を施すことによりゲート絶縁膜５ｉ中に窒素を導入する方法、酸化シリコン等からなるゲート絶縁膜５ｉを形成した後、その上面に窒化膜を形成する方法、半導体基板の主面に窒素をイオン注入した後にゲート絶縁膜５ｉの形成のための酸化処理を施す方法またはゲート電極形成用のポリシリコン膜に窒素をイオン注入した後、熱処理を施して窒素をゲート絶縁膜に析出させる方法等がある。
【００３８】
このメモリセル選択用ＭＯＳ・ＦＥＴＱのゲート電極５ｇ、すなわち、ワード線ＷＬの上面には、例えば窒化シリコンからなるキャップ絶縁膜６が形成されている。また、このキャップ絶縁膜６、ゲート電極５ｇ（ワード線ＷＬ）および互いに隣接するワード線ＷＬ間における半導体基板１の主面上には、例えば窒化シリコンからなる絶縁膜７が形成されている。
【００３９】
一方、周辺回路領域（図１の右側）におけるｐウエル３ｐｗｐ 上にはｎチャネル形のＭＯＳ・ＦＥＴＱｎが形成されている。ｎチャネル形のＭＯＳ・ＦＥＴＱｎは、ｐウエル３ｐＷｐ の上部に互いに離間して形成された一対の半導体領域８ａ， ８ｂと、半導体基板１上に形成されたゲート絶縁膜８ｉと、その上に形成されたゲート電極８ｇとを有している。なお、このＭＯＳ・ＦＥＴＱｎにおけるしきい電圧は、例えば０．１Ｖまたはその前後である。
【００４０】
半導体領域８ａ， ８ｂは、ｎチャネル形のＭＯＳ・ＦＥＴＱｎのソース・ドレインを形成するための領域であり、この半導体領域８ａ， ８ｂの間においてゲート電極８ｇの直下にｎチャネル形のＭＯＳ・ＦＥＴＱｎのチャネル領域が形成される。
【００４１】
この半導体領域８ａ， ８ｂはＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造となっている。すなわち、半導体領域８ａ， ８ｂは、それぞれ低濃度領域８ａ１，８ｂ１ と、高濃度領域８ａ２，８ｂ２ とを有している。この低濃度領域８ａ１，８ｂ１ は、チャネル領域側に形成されており、高濃度領域８ａ２，８ｂ２ は、チャネル領域から離間する位置に形成されている。
【００４２】
この低濃度領域８ａ１，８ｂ１ には、例えばｎ形不純物のＡｓが導入されている。また、高濃度領域８ａ２，８ｂ２ には、例えばｎ形不純物のＡｓが導入されているが、その不純物濃度は低濃度領域８ａ１，８ｂ１ 中の不純物濃度よりも高く設定されている。なお、半導体領域８ａ， ８ｂの主面部には、例えばチタンシリサイド等からなるシリサイド層８ｃが形成されている。
【００４３】
また、ゲート電極８ｇは、例えばｎ形の低抵抗ポリシリコン膜、窒化チタン膜およびタングステン膜が下層から順に堆積されてなる。このゲート電極８ｇにおける窒化チタン膜は、低抵抗ポリシリコン膜上にタングステン膜を直接積み重ねた場合に、その接触部に製造プロセス中の熱処理によりシリサイドが形成されてしまうのを防止するためのバリア金属膜である。このバリア金属として窒化タングステン膜を用いても良い。
【００４４】
また、ゲート電極８ｇにおけるタングステン膜等の金属膜は、配線抵抗を下げる機能を有しており、これを設けたことにより、ゲート電極８ｇのシート抵抗を２〜２． ５Ω／□程度にまで低減できる。これにより、ＤＲＡＭの動作速度を向上させることが可能となっている。
【００４５】
ゲート絶縁膜８ｉは、例えば酸化シリコンからなり、その厚さは、前記メモリセル選択用ＭＯＳ・ＦＥＴＱのゲート絶縁膜５ｉと同様に、例えば７ｎｍ程度である。また、このゲート絶縁膜８ｉを酸窒化膜（ＳｉＯＮ膜）によって形成しても良い。これにより、上記したように極薄のゲート絶縁膜８ｉのホットキャリア耐性を向上させることが可能となっている。
【００４６】
このゲート電極８ｇの上面には、例えば窒化シリコンからなるキャップ絶縁膜６が形成されている。また、このキャップ絶縁膜６およびゲート電極８ｇの側面側には、例えば窒化シリコンからなるサイドウォール９が形成されている。
【００４７】
なお、このサイドウォール９は、主として上記したｎチャネル形のＭＯＳ・ＦＥＴＱｎの低濃度領域８ａ１，８ｂ１ と高濃度領域８ａ２，８ｂ２ とを半導体基板１上に形成するためのイオン注入用のマスクとして用いてられいる。
【００４８】
すなわち、ゲート電極８ｇの形成後、サイドウォール９の形成前に、ゲート電極８ｇをマスクとして低濃度領域８ａ１，８ｂ１ 形成用の不純物を半導体基板１にイオン注入し、サイドウォール９形成後にゲート電極８ｇおよびサイドウォール９をマスクとして高濃度領域８ａ２，８ｂ２ 形成用の不純物を半導体基板１にイオン注入する。
【００４９】
また、周辺回路領域におけるｎウエル３ｎｗｐ 上にはｐチャネル形のＭＯＳ・ＦＥＴＱｐが形成されている。ｐチャネル形のＭＯＳ・ＦＥＴＱｐは、ｎウエル３ｎＷｐ の上部に互いに離間して形成された一対の半導体領域１０ａ， １０ｂと、半導体基板１上に形成されたゲート絶縁膜１０ｉと、その上に形成されたゲート電極１０ｇとを有している。なお、このＭＯＳ・ＦＥＴＱｐにおけるしきい電圧は、例えば０．１Ｖまたはその前後である。
【００５０】
半導体領域１０ａ， １０ｂは、ｐチャネル形のＭＯＳ・ＦＥＴＱｐのソース・ドレインを形成するための領域であり、この半導体領域１０ａ， １０ｂの間においてゲート電極１０ｇの直下にｐチャネル形のＭＯＳ・ＦＥＴＱｐのチャネル領域が形成される。
【００５１】
この半導体領域１０ａ， １０ｂはＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造となっている。すなわち、半導体領域１０ａ， １０ｂは、それぞれ低濃度領域１０ａ１，１０ｂ１ と、高濃度領域１０ａ２，１０ｂ２ とを有している。この低濃度領域１０ａ１，１０ｂ１ は、チャネル領域側に形成されており、高濃度領域１０ａ２，１０ｂ２ はチャネル領域から離間した位置に形成されている。
【００５２】
低濃度領域１０ａ１，１０ｂ１ には、例えばｐ形不純物のホウ素が導入されている。また、高濃度領域１０ａ２，１０ｂ２ には、例えばｐ形不純物のホウ素が導入されているが、その不純物濃度は低濃度領域１０ａ１，１０ｂ１ 中の不純物濃度よりも高く設定されている。なお、半導体領域１０ａ， １０ｂの上層部には、例えばチタンシリサイド等からなるシリサイド層１０ｃが形成されている。
【００５３】
ゲート電極１０ｇは、例えばｎ形の低抵抗ポリシリコン膜、窒化チタン膜およびタングステン膜が下層から順に堆積されて形成されている。
【００５４】
このゲート電極１０ｇにおける窒化チタン膜は、低抵抗ポリシリコン膜上にタングステン膜を直接積み重ねた場合に、その接触部に製造プロセス中の熱処理によりシリサイドが形成されてしまう等を防止するためのバリア金属膜である。このバリア金属として窒化タングステン膜を用いても良い。
【００５５】
また、ゲート電極１０ｇにおけるタングステン膜等の金属膜は、配線抵抗を下げる機能を有しており、これを設けたことにより、ゲート電極１０ｇのシート抵抗を２〜２． ５Ω／□程度にまで低減できる。これにより、ＤＲＡＭの動作速度を向上させることが可能となっている。
【００５６】
ゲート絶縁膜１０ｉは、例えば酸化シリコンからなり、その厚さは、前記メモリセル選択用ＭＯＳ・ＦＥＴＱのゲート絶縁膜５ｉと同様に、例えば７ｎｍ程度である。また、このゲート絶縁膜１０ｉを酸窒化膜（ＳｉＯＮ膜）によって形成しても良い。これにより、極薄のゲート絶縁膜１０ｉのホットキャリア耐性を向上させることが可能となっている。
【００５７】
このゲート電極１０ｇの上面には、例えば窒化シリコンからなるキャップ絶縁膜６が形成されている。また、このキャップ絶縁膜６およびゲート電極１０ｇの側面には、例えば窒化シリコン等からなるサイドウォール９が形成されている。
【００５８】
なお、このサイドウォール９は、主として上記したｐチャネル形のＭＯＳ・ＦＥＴＱｐの低濃度領域１０ａ１，１０ｂ１ と高濃度領域１０ａ２，１０ｂ２ とを半導体基板１上に形成するためのイオン注入用のマスクとして用いられている。
【００５９】
すなわち、ゲート電極１０ｇの形成後、サイドウォール９の形成前に、ゲート電極１０ｇをマスクとして低濃度領域１０ａ１，１０ｂ１ 形成用の不純物を半導体基板１にイオン注入し、サイドウォール９形成後にゲート電極１０ｇおよびサイドウォール９をマスクとして高濃度領域１０ａ２，１０ｂ２ 形成用の不純物を半導体基板１にイオン注入する。
【００６０】
これらのｎチャネル形のＭＯＳ・ＦＥＴＱｎおよびｐチャネル形のＭＯＳによって、ＤＲＡＭのセンスアンプ回路、カラムデコーダ回路、カラムドライバ回路、ロウデコーダ回路、ロウドライバ回路、Ｉ／Ｏセレクタ回路、データ入力バッファ回路、データ出力バッファ回路および電源回路等のような周辺回路が形成されている。
【００６１】
このようなメモリセル選択用ＭＯＳ・ＦＥＴＱ、ｐチャネル形のＭＯＳ・ＦＥＴＱｐおよびｎチャネル形のＭＯＳ・ＦＥＴＱｎ等の半導体集積回路素子は、半導体基板１上に堆積された層間絶縁膜１１ａ〜１１ｃによって被覆されている。
【００６２】
層間絶縁膜１１ａ〜１１ｃは、例えば酸化シリコン等からなる。このうち、層間絶縁膜１１ａは、例えばＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ ）法によって堆積されている。また、層間絶縁膜１１ｂ， １１ｃは、例えばプラズマＣＶＤ法等によって堆積されている。そして、層間絶縁膜１１ｃの上面の高さがメモリ領域と周辺回路領域とでほぼ一致するように平坦化されている。
【００６３】
メモリ領域における層間絶縁膜１１ａ〜１１ｃ、絶縁膜７には、半導体領域５ａ， ５ｂが露出するような接続孔１２ａ， １２ｂが穿孔されている。この接続孔１２ａ， １２ｂの下部寸法においてゲート電極５ｇ（ワード線ＷＬ）の幅方向の寸法は、互いに隣接するゲート電極５ｇ（ワード線ＷＬ）の側面の絶縁膜７部分によってほぼ規定されている。
【００６４】
これは、接続孔１２ａ， １２ｂがゲート電極５ｇ（ワード線ＷＬ）側面の絶縁膜７によって自己整合的に穿孔されているからである。すなわち、層間絶縁膜１１ａ〜１１ｃと絶縁膜７とのエッチング選択比を大きくした状態で接続孔１２ａ， １２ｂを穿孔している。
【００６５】
これにより、この接続孔１２ａ， １２ｂのパターンを転写するための露光処理に際して、その接続孔１２ａ， １２ｂのパターンとメモリセル選択用ＭＯＳ・ＦＥＴＱｓの活性領域との相対的な平面位置が多少ずれてしまったとしても、この接続孔１２ａ， １２ｂからゲート電極５ｇ（ワード線ＷＬ）の一部が露出しないようになっている。したがって、合わせ余裕を小さくすることができるので、メモリセルのサイズを縮小することが可能となっている。
【００６６】
この接続孔１２ａ， １２ｂ内にはそれぞれプラグ１３ａ， １３ｂが埋め込まれている。プラグ１３ａ， １３ｂは、例えばｎ形不純物のリンが含有された低抵抗ポリシリコンからなり、それぞれメモリセル選択用ＭＯＳ・ＦＥＴＱの半導体領域５ａ， ５ｂと電気的に接続されている。なお、プラブ１３ｂの上面には、例えばチタンシリサイド等のようなシリサイド膜が形成されている。
【００６７】
層間絶縁膜１１ｃ上には層間絶縁膜１１ｄが堆積されている。この層間絶縁膜１１ｄは、例えば酸化シリコン等からなり、例えばプラズマＣＶＤ法等によって形成されている。この層間絶縁膜１１ｄ上には、ビット線ＢＬおよび第１層配線１４（１４ａ〜１４ｃ）が形成されている。このビット線ＢＬおよび第１層配線１４の幅は、例えば０．１μｍ程度、厚さは、例えば０．１μｍ程度である。
【００６８】
このビット線ＢＬは、例えばチタン膜、窒化チタン膜およびタングステン膜が下層から順に堆積されてなり、層間絶縁膜１１ｄに穿孔された接続孔１５を通じてプラグ１３ｂと電気的に接続され、さらに、プラグ１３ｂを通じてメモリセル選択ＭＯＳ・ＦＥＴＱの半導体領域５ｂと電気的に接続されている。
【００６９】
ビット線ＢＬはワード線ＷＬの延在方向に対して交差する方向に延びている。したがって、図１に示すような断面にはビット線ＢＬは通常示されないが、ビット線ＢＬが配置されている配線層を示すために等の理由からビット線ＢＬを示している。
【００７０】
一方、周辺回路領域の第１層配線１４は、ビット線ＢＬと同様に、例えばチタン膜、窒化チタン膜およびタングステン膜が下層から順に堆積されてなる。なお、このビット線ＢＬおよび第１層配線１４の構成材料は上述のものに限定されるものではなく種々変更可能であり、例えばアルミニウム（Ａｌ）の単体膜、Ａｌからなる導体膜にＳｉやＣｕを導入してなる合金膜または銅（Ｃｕ）の単体膜でも良い。また、このビット線ＢＬや第１層配線１４の表面（上面および側面）に、例えば窒化シリコンからなる絶縁膜を被覆する構造としても良い。
【００７１】
このうち、第１層配線１４ａは、層間絶縁膜１１ａ〜１１ｄに穿孔された接続孔１６を通じてｎチャネル形のＭＯＳ・ＦＥＴＱｎの半導体領域８ａと電気的に接続されている。また、第１層配線１４ｂは、層間絶縁膜１１ａ〜１１ｄも穿孔された接続孔１６を通じてｎチャネル形のＭＯＳ・ＦＥＴＱｎの半導体領域８ｂおよびｐチャネル形のＭＯＳ・ＦＥＴＱｐの半導体領域１０ａと電気的に接続されている。さらに、第１層配線１４ｃは、層間絶縁膜１１ａ〜１１ｄに穿孔された接続孔１６を通じてｐチャネル形のＭＯＳ・ＦＥＴＱｐの半導体領域１０ｂと電気的に接続されている。
【００７２】
層間絶縁膜１１ｄの上面には、層間絶縁膜（第１の層間絶縁膜）１１ｅ〜１１ｇが下層から順に堆積されており、これにより、ビット線ＢＬおよび第１層配線１４が被覆されている。層間絶縁膜１１ｅ〜１１ｇは、例えば酸化シリコン等からなる。このうち、層間絶縁膜１１ｅは、例えばＳＯＧ法によって堆積されている。また、層間絶縁膜１１ｆ， １１ｇは、例えばプラズマＣＶＤ法等によって形成されている。そして、層間絶縁膜１１ｇの上面の高さがメモリセル領域と周辺回路領域とでほぼ一致するように平坦化処理が施されている。
【００７３】
まず、このような半導体基板１に対して、フォトリソグラフィ処理およびドライエッチング処理を施すことにより、図２に示すように、層間絶縁膜１１ｅ〜１１ｇに第１層配線１４ｂの一部が露出するような接続孔（第１の接続孔）１７ａを穿孔する。
【００７４】
この接続孔１７ａの深さは、例えば０．７μｍ程度であり、その直径は、特に限定されないが、例えばゲート加工長〜ゲート加工長の１．５倍程度（０．２〜０．３μｍ）、好ましくは０．２５μｍ程度である。
【００７５】
続いて、図３に示すように、層間絶縁膜１１ｇの上面および接続孔１７ａ内に導体膜１８をブランケットＣＶＤ法等によって被着する。すなわち、相対的に薄い導体膜（第１の導体膜）をスパッタリング法等によって被着した後、その上に相対的に厚い導体膜（第２の導体膜）をＣＶＤ法等によって被着することで導体膜１８を形成する。この際、接続孔１７ａがその上部まで完全に導体膜１８で埋め込まれるようにする。なお、この薄い導体膜は、例えば窒化チタンからなり、厚い導体膜は、例えばタングステン等からなる。
【００７６】
その後、半導体基板１に対して異方性のドライエッチング処理あるいはＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ ）処理を施すことにより、層間絶縁膜１１ｇ上面の導体膜１８は除去し、導体膜１８が接続孔１７ａ内のみに残されるようにすることで、図４に示すように、接続孔１７ａ内にプラグ（第１の埋込導体膜）１８ａを形成する。
【００７７】
この接続孔１７ａは、直径が小さくても浅いので、アスペクト比を小さくでき、その穴あけも導体膜１８による埋め込みも比較的容易である。したがって、接続孔１７ａ内のプラグ１８ａと第１層配線１４ｂとを良好に電気的に接続することが可能となっている。
【００７８】
次いで、メモリセル領域における層間絶縁膜１１ｅ〜１１ｇにプラグ１３ａの上面が露出するような接続孔１９をフォトリソグラフィ技術およびドライエッチング技術によって形成した後、接続孔１９内にプラグ（容量素子用導体膜）２０を形成する。この接続孔１９の直径は、特に限定されないが、例えばゲート加工長〜ゲート加工長の１．５倍（０．２〜０．３μｍ）程度、好ましくは０．２５μｍ程度である。
【００７９】
このプラグ２０は、例えばｎ型不純物（例えばＰ（リン））をドープした低抵抗ポリシリコン膜をＣＶＤ法等で層間絶縁膜１１ｇ上および接続孔１９内に被着した後、このポリシリコン膜を異方性のドライエッチング法またはＣＭＰ法によってエッチバックして接続孔１９の内部に残すことにより形成する。
【００８０】
ただし、本実施の形態１では、周辺回路領域のプラグ１８ａを形成した後、メモリ領域のプラグ２０を形成する場合について説明したが、これに限定されるものではなく、その逆でも良い。すなわち、メモリ領域のプラグ２０を形成した後、周辺回路領域のプラグ１８ａを形成しても良い。
【００８１】
次いで、層間絶縁膜１１ｇの上面、プラグ１８ａの露出面およびプラグ２０の露出面を覆うように、例えば厚さ１００ｎｍ程度の窒化シリコン等からなる絶縁膜（第１絶縁膜）２１をプラズマＣＶＤ法等によって形成する。
【００８２】
この絶縁膜２１は、後述する情報蓄積用容量素子の蓄積電極を形成する工程で下部電極の間の酸化シリコン膜をエッチングする際のエッチングストッパとして機能する。また、情報蓄積容量素子の蓄積電極の倒壊を防止するように機能する。さらに、本実施の形態１では、プラグ１８ａの上面が露出するような接続孔を形成する工程でプラグ１８ａ上の酸化シリコン膜をエッチング除去する際のエッチングストッパとして機能する。
【００８３】
次に、図５に示すように、絶縁膜２１上に、例えば厚さ１． ３μｍ程度の酸化シリコン等からなる層間絶縁膜（第２の層間絶縁膜）１１ｈを、例えばオゾン（Ｏ３ ）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法等によって堆積した後、その層間絶縁膜１１ｈおよび下層の絶縁膜２１に、プラグ２０の上面が露出するような溝２２をフォトリソグラフィ技術およびエッチング技術によって形成する。
【００８４】
この溝２２の形成に際しては、酸化シリコン膜と窒化シリコン膜とのエッチング選択比を大きくした状態でのエッチング処理を施す。すなわち、まず、酸化シリコン膜の方が速くエッチング除去されるようなエッチング処理を施すことにより、フォトレジストパターンから露出する層間絶縁膜１１ｈ部分を除去する。この時、下層の絶縁膜２１は窒化シリコン等からなるのでエッチングストッパとして機能する。続いて、窒化シリコンの方が速くエッチング除去されるようなエッチング処理を施すことにより絶縁膜２１部分を除去する。この時、絶縁膜２１の下層の層間絶縁膜１１ｇは酸化シリコン等からなるので、この絶縁膜２１の除去の際に大幅に除去されることもない。
【００８５】
このような溝２２の形成工程後、半導体基板１上に、例えばｎ型不純物（例えばＰ（リン））をドープした膜厚６０ｎｍ程度の低抵抗ポリシリコンからなる導体膜をＣＶＤ法で堆積する。この低抵抗ポリシリコンからなる導体膜は、情報蓄積用容量素子の蓄積電極材料として使用される。
【００８６】
続いて、その低抵抗ポリシリコンからなる導体膜上に、溝２２の深さよりも厚い膜厚（例えば２μｍ程度）の酸化シリコン等からなる絶縁膜をスピン塗布した後、その絶縁膜をエッチバックし、さらに層間絶縁膜１１ｈ上の低抵抗ポリシリコンからなる導体膜をエッチバックすることにより、溝２２の内側（内壁および底部）に低抵抗ポリシリコンからなる導体膜を残す。
【００８７】
その後、周辺回路領域の層間絶縁膜１１ｈを覆うフォトレジスト膜をマスクに溝２２の内部の絶縁膜と溝２２の隙間の層間絶縁膜１１ｈをウェットエッチングにより除去して情報蓄積用容量素子の蓄積電極２３ａを形成する。
【００８８】
この際、溝２２の隙間には窒化シリコン等からなる絶縁膜２１が残っているので、その下層の層間絶縁膜１１ｇの上部がエッチングされることはない。
【００８９】
また、この際、本実施の形態１においては、蓄積電極２３ａの下部を、残された絶縁膜２１によって支えることができるので、その固定強度を向上させることができ、その倒壊を防止することが可能となっている。
【００９０】
さらに、周辺回路領域の層間絶縁膜１１ｈを覆うフォトレジスト膜は、その一端をメモリアレイの最も外側に形成される蓄積電極２３ａと周辺回路領域との境界部に配置する。このようにすると、そのフォトレジスト膜の端部に合わせずれが生じた場合でも、メモリアレイの最も外側に形成される蓄積電極２３ａの溝２２の内部に絶縁膜が残ったり、周辺回路領域の層間絶縁膜１１ｈがエッチングされたりすることはない。
【００９１】
次いで、そのフォトレジスト膜を除去した後、蓄積電極２３ａを構成する低抵抗ポリシリコンの酸化を防止するために、半導体基板１をアンモニア雰囲気中、８００℃程度で熱処理して低抵抗ポリシリコンからなる蓄積電極２３ａの表面を窒化した後、蓄積電極２３ａの上部に、例えば膜厚２０ｎｍ程度の酸化タンタルからなる絶縁膜膜２３ｂをＣＶＤ法で堆積する。
【００９２】
続いて、半導体基板１に対して、例えば８００℃程度で熱処理を施して酸化タンタルからなる絶縁膜２３ｂを活性化する。この絶縁膜２３ｂは、情報蓄積用容量素子の容量絶縁膜材料として使用される。
【００９３】
その後、絶縁膜２３ｂの表面上に、例えば膜厚１５０ｎｍ程度の窒化チタン等からなる導体膜をＣＶＤ法とスパッタリング法とで堆積した後、その導体膜および絶縁膜２３ｂをフォトリソグラフィ技術およびドライエッチング技術でパターニングする。
【００９４】
これにより、上部電極２３ｃと、酸化タンタル等からなる絶縁膜２３ｂと、低抵抗ポリシリコンからなる蓄積電極２３ａとで構成される例えばクラウン形の情報蓄積用容量素子Ｃを形成する。このようにしてメモリセル選択用ＭＯＳ・ＦＥＴＱとこれに直列に接続された情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメモリセルが完成する。
【００９５】
次に、情報蓄積用容量素子Ｃを覆うように、層間絶縁膜１１ｈ上に、例えば膜厚１００ｎｍ程度の酸化シリコン等からなる層間絶縁膜（第２の層間絶縁膜、第３の層間絶縁膜）１１ｉを堆積する。この層間絶縁膜１１ｉは、例えばオゾン（Ｏ３ ）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。
【００９６】
続いて、層間絶縁膜１１ｉ上に、周辺回路領域に接続孔を穿孔するためのフォトレジストパターン２４ａを形成した後、これをマスクとして、ここから露出する層間絶縁膜１１ｉ， １１ｈおよび絶縁膜２１をエッチング除去することにより、プラグ１８ａの上部が露出するような接続孔（第２の接続孔）１７ｂを穿孔する。この接続孔１７ｂの直径は、特に限定されないが、例えばゲート加工長×１．５〜ゲート加工長×３（０．３〜０．６）μｍ程度、好ましくは０．４μｍ程度であり、上記した接続孔１７ａの直径よりも大きい。また、その深さは、特に限定されないが、１．８μｍ程度である。
【００９７】
この接続孔１７ｂの形成に際しては、酸化シリコン膜と窒化シリコン膜とのエッチング選択比を大きくした状態でのエッチング処理を施す。すなわち、まず、酸化シリコン膜の方が速くエッチング除去されるようなエッチング処理を施すことにより、フォトレジストパターン２４ａから露出する層間絶縁膜１１ｉ， １１ｈ部分を除去する。この時、下層の絶縁膜２１は窒化シリコン等からなるのでエッチングストッパとして機能する。続いて、窒化シリコンの方が速くエッチング除去されるようなエッチング処理を施すことにより絶縁膜２１部分を除去する。この時、絶縁膜２１の下層の層間絶縁膜１１ｇは酸化シリコン等からなるので、この絶縁膜２１の除去の際に大幅に除去されることもない。
【００９８】
このように周辺回路領域に接続孔１７ｂを穿孔した後、図６に示すように、層間絶縁膜１１ｉの上面および接続孔１７ｂ内に導体膜２５をブランケットＣＶＤ法等によって被着する。
【００９９】
すなわち、例えば窒化チタン膜からなる薄い導体膜をスパッタリング法等によって被着した後、その上にタングステン膜からなる厚い導体膜をＣＶＤ法等によって被着することで導体膜２５を形成する。この際、接続孔１７ｂがその上部まで導体膜２５で完全に埋め込まれるようにする。
【０１００】
その後、半導体基板１に対して異方性のドライエッチング処理を施すことにより、層間絶縁膜１１ｉ上面の導体膜２５を除去し、接続孔１７ｂ内の導体膜２５が残されるようにすることで、図７に示すように、接続孔１７ｂ内にプラグ（第２の埋込導体膜）２５ａを形成する。
【０１０１】
次いで、層間絶縁膜１１ｉ上に、例えば窒化チタンからなる導体膜をスパッタリング法等によって堆積した後、その上に、例えばアルミニウム（Ａｌ）またはＡｌ−Ｓｉ−Ｃｕ合金等のＡｌ合金をスパッタリング法によって堆積し、さらに、その上に、例えば窒化チタン等からなる導体膜をスパッタリング法等によって堆積する。
【０１０２】
続いて、その積層導体膜をフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、図８に示すように、第２層配線２６を形成する。この第２層配線２６の幅は、特に限定されないが、例えば０．７μｍ程度、厚さは、特に限定されないが、例えば０．８μｍ程度である。
【０１０３】
その後、層間絶縁膜１１ｉ上に、例えば酸化シリコンからなる層間絶縁膜１１ｊ， １１ｋ， １１ｍをＣＶＤ法等によって堆積し、その上に、上記第２層配線２６と同様にして第３層配線を形成する。
【０１０４】
その後、その第３層配線を被覆するように、例えば酸化シリコン膜の単体膜または酸化シリコン膜上に窒化シリコン膜を積み重ねた積層膜からなる表面保護膜をＣＶＤ法等によって堆積することでＤＲＡＭを製造する。
【０１０５】
このように本実施の形態１においては、ＤＲＡＭの周辺回路領域において第２層配線２６と第１層配線１４とを電気的に接続する接続孔１７ａ， １７ｂを２回に分けて形成し、かつ、それぞれの接続孔１７ａ， １７ｂの穿孔後に導体膜を埋め込みプラグ１８ａ， ２５ａを形成している。したがって、本実施の形態１においては、第１層配線１４と第２層配線２６とが、その配線層間において高さ方向に積み重ねられた２個のプラグ１８ａ， ２５ａによって互いに電気的に接続される構造となっている。
【０１０６】
ところで、ＤＲＡＭの周辺回路領域において、第１層配線１４と第２層配線２６とを接続する接続孔を１回の処理で穿孔する技術の場合、すなわち、第２層配線形成用の導体膜を被着する工程に先立って、第１層配線１４と第２層配線２６との間の絶縁膜に、第１層配線１４の一部が露出するような１つの接続孔を穿孔する技術の場合は、接続孔のアスペクト比が大きくなり、穴あけおよび導体膜での埋め込みが困難となる。
【０１０７】
メモリセル領域においては、第１層配線１４と第２層配線２６との間に情報蓄積用容量素子Ｃが設けられているが、その高さは、小さな占有面積であっても容量を増大させる観点から高くなる傾向にある。したがって、情報蓄積用容量素子Ｃが高くなればなるほど、周辺回路領域における第１層配線１４と第２層配線２６との間の絶縁膜も厚くなるので、当該接続孔も深くなりアスペクト比が大きくなる。
【０１０８】
これに対して本実施の形態１においては、周辺回路領域において第１層配線１４と第２層配線２６とを接続する接続孔を接続孔１７ａ， １７ｂの２回に分けて穿孔し、かつ、その各々を各々の穿孔後に導体膜で埋め込むことにより、その接続孔１７ａ， １７ｂの穴あけおよび導体膜の埋め込みを容易にすることができるので、第１層配線１４と第２層配線２６との接続上の信頼性を向上させることができ、ＤＲＡＭの歩留まりおよび信頼性を向上させることが可能となっている。
【０１０９】
特に、本実施の形態１においては、第２層配線形成用の導体膜を被着する工程の直前の段階で開ける接続孔１７ｂを浅くできるので、そのアスペクト比を小さくすることができる。
【０１１０】
これは、当該接続孔１７ｂはプラグ１８ａの上部が露出する深さまで穿孔すれば良いので、その深さを、第１層配線１４の一部が露出するような接続孔を穿孔する場合よりも、プラグ１８ａの高さ（あるいは層間絶縁膜１１ｅ〜１１ｇの厚さ）分だけ浅くすることができるからである。すなわち、ここでの接続孔１７ａ内のプラグ１８ａは、接続孔１７ｂを浅くし、そのアスペクト比を小さくするための機能を有している。
【０１１１】
また、本実施の形態１においては、第２層配線形成用の導体膜を被着する工程の直前の段階で開ける接続孔１７ｂの直径を大きくできるので、そのアスペクト比を小さくすることができる。これは、例えば次のような理由からである。
【０１１２】
周辺回路領域に第１層配線１４の一部が露出するような接続孔を穿孔する技術の場合、その直径は、素子と接続される微細な第１層配線１４の幅、第１層配線１４との平面的な位置合わせおよび隣接する第１層配線１４の間隔等の制約を受けるため、あまり大きくすることができない。
【０１１３】
これに対して本実施の形態１では、周辺回路領域の接続孔１７ｂはプラグ１８ａの上部が露出するように穿孔すれば良く、その直径は第１層配線１４からの制約をあまり受けずプラグ１８ａからの制約を受ける。しかし、その制約は第１層配線１４からの制約よりも緩いので、接続孔１７ｂの直径を比較的大きく設定することが可能となっている。ここでの接続孔１７ａ内のプラグ１８ａは、接続孔１７ｂの直径を大きく設定可能なように制約緩和機能を有している。
【０１１４】
このような本実施の形態１においては、以下の効果を得ることが可能となる。
【０１１５】
（１）．ＤＲＡＭの周辺回路領域において第１層配線１４と第２層配線２６とを電気的に接続する接続孔を接続孔１７ａ， １７ｂの２段に分け、それぞれにプラグ１８ａ， ２５ａを埋め込むことにより、その接続孔１７ａ， １７ｂの穴あけおよび導体膜の埋め込みを容易にすることが可能となる。
【０１１６】
（２）．接続孔１７ｂの直径を接続孔１７ａの直径よりも大径としたことにより、接続孔１７ｂを形成するためのフォトリソグラフィ工程での位置合わせ精度を緩和することができる。また、接続孔１７ｂを形成するためのエッチング工程での穴あけ処理を容易にすることができる。さらに、接続孔１７ｂ内への導体膜の埋め込みを容易に、かつ、良好にすることが可能となる。
【０１１７】
（３）．上記（１） または（２） により、第１層配線１４と第２層配線２６とを電気的に接続する接続孔１７ａ， １７ｂでの導通不良を低減することができるので、ＤＲＡＭの歩留まりおよび信頼性を向上させることが可能となる。
【０１１８】
（４）．上記（１） により、筒状の情報蓄積用容量素子Ｃの高さの設定に際して、周辺回路領域に穿孔する接続孔１７ａ， １７ｂから受ける制約を緩和することができるので、当該情報蓄積用容量素子Ｃを高くすることができる。したがって、情報蓄積用容量素Ｃの占有面積を増大させることなく、また、高度で複雑なプロセス技術を新たに導入することなく、情報蓄積に寄与する容量を増大させることが可能となる。
【０１１９】
（５）．上記（４） により、メモリセル領域の面積を増大させることなく、ＤＲＡＭのリフレッシュ特性および読み出し／書き込み動作の信頼性を向上させることが可能となる。
【０１２０】
（実施の形態２）
図９〜図１７は本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【０１２１】
本実施の形態２においても、例えば２５６Ｍ・ＤＲＡＭに本発明の技術的思想を適用した場合について説明する。図９はそのＤＲＡＭの製造工程中における要部断面図を示している。なお、この図９は図１と同じなので説明を省略する。
【０１２２】
まず、図９に示す層間絶縁膜１１ｄ〜１１ｇに、図１０に示すように、プラグ１３ａの上面が露出するような接続孔１９をフォトリソグラフィ技術およびドライエッチング技術によって穿孔する。
【０１２３】
続いて、層間絶縁膜１１ｇ上および接続孔１９内に、例えば低抵抗ポリシリコンからなる導体膜をＣＶＤ法によって被着した後、その導体膜をエッチバック法またはＣＭＰ法等によって削る。この場合も前記実施の形態１と同様に、その導体膜が接続孔１９内のみに残るようにし、層間絶縁膜１１ｇの上面には残らないようにすることで、プラグ２０を形成する。
【０１２４】
その後、層間絶縁膜１１ｇおよびプラグ２０の上面を被覆するように、例えば窒化シリコン等からなる絶縁膜（第１の絶縁膜）２１ａをＣＶＤ法等によって被着した後、その上面に、例えば酸化シリコン等からなる層間絶縁膜（第２の層間絶縁膜）１１ｈ１ をＣＶＤ法等によって被着する。
【０１２５】
次いで、図１１に示すように、層間絶縁膜１１ｅ〜１１ｇ、絶縁膜２１ａおよび層間絶縁膜１１ｈ１ に第１層配線１４ｂの一部が露出するような接続孔１７ａをフォトリソグラフィ技術およびドライエッチング技術によって穿孔する。この接続孔１７ａの直径は、特に限定されないが、例えばゲート加工長〜ゲート加工長×１．５μｍ、好ましくは０．２５μｍ程度である。また、その深さは、特に限定されないが、例えば１．２μｍ程度である。
【０１２６】
続いて、層間絶縁膜１１ｈ１ の上面および接続孔１７ａ内に導体膜１８をブランケットＣＶＤ法等によって被着する。すなわち、例えば窒化チタン膜からなる薄い導体膜をスパッタリング法等によって被着した後、その上にタングステン膜からなる厚い導体膜をＣＶＤ法等によって被着することで導体膜１８を形成する。この際、接続孔１７ａがその上部まで完全に導体膜１８で埋め込まれるようにする。
【０１２７】
その後、半導体基板１に対して異方性のドライエッチング処理あるいはＣＭＰ処理を施すことにより、層間絶縁膜１１ｈ１ 上面の導体膜１８を除去し、導体膜１８が接続孔１７ａ内のみに残されるようにすることで、図１２に示すように、接続孔１７ａ内にプラグ（第１の埋込導体膜）１８ａを形成する。
【０１２８】
次いで、層間絶縁膜１１ｈ１ およびプラグ１８ａの上面を被覆するように、例えば窒化シリコン等からなる絶縁膜（第２の絶縁膜）２１ｂをＣＶＤ法等によって被着した後、その上面に、例えば酸化シリコン等からなる層間絶縁膜（第３の層間絶縁膜）１１ｈ２ をＣＶＤ法等によって被着する。
【０１２９】
続いて、図１３に示すように、その層間絶縁膜１１ｈ１，１１ｈ２ および絶縁膜２１ａ， ２１ｂに、プラグ２０の上面が露出するような溝２２をフォトリソグラフィ技術およびエッチング技術によって形成する。
【０１３０】
この溝２２の形成に際して、層間絶縁膜１１ｈ１ をエッチング除去する場合は、酸化シリコン膜と窒化シリコン膜とのエッチング選択比を大きくした状態でのエッチング処理を施す。
【０１３１】
すなわち、まず、酸化シリコン膜の方が速くエッチング除去されるようなエッチング処理を施すことにより、フォトレジストパターンから露出する層間絶縁膜１１ｈ１ 部分を除去する。この時、下層の絶縁膜２１ａは窒化シリコン等からなるのでエッチングストッパとして機能する。
【０１３２】
続いて、窒化シリコンの方が速くエッチング除去されるようなエッチング処理を施すことにより絶縁膜２１ａ部分を除去する。この時、絶縁膜２１ａの下地の層間絶縁膜１１ｇは酸化シリコン等からなるので、この絶縁膜２１ａの除去の際に大幅に除去されることもない。
【０１３３】
このような溝２２の形成工程後、半導体基板１上に、例えばｎ型不純物（例えばＰ（リン））をドープした膜厚６０ｎｍ程度の低抵抗ポリシリコンからなる導体膜をＣＶＤ法で堆積する。この低抵抗ポリシリコンからなる導体膜は、情報蓄積用容量素子の蓄積電極材料として使用される。
【０１３４】
続いて、その低抵抗ポリシリコンからなる導体膜上に、溝２２の深さよりも厚い膜厚（例えば２μｍ程度）の酸化シリコン等からなる絶縁膜をスピン塗布した後、その絶縁膜をエッチバックし、さらに層間絶縁膜１１ｈ２ 上の低抵抗ポリシリコンからなる導体膜をエッチバックすることにより、溝２２の内側（内壁および底部）に低抵抗ポリシリコンからなる導体膜を残す。
【０１３５】
その後、周辺回路領域の層間絶縁膜１１ｈ１ を覆うフォトレジスト膜をマスクに溝２２の内部の絶縁膜と溝２２の隙間の層間絶縁膜１１ｈ２ をウェットエッチングにより除去して情報蓄積用容量素子の蓄積電極２３ａを形成する。
【０１３６】
この時、溝２２の隙間には窒化シリコン等からなる絶縁膜２１ｂが残っているので、その下層の層間絶縁膜１１ｈ１ の上部がエッチングされることはない。また、層間絶縁膜１１ｈ１ および絶縁膜２１ｂは蓄積電極２３ａが倒れてしまうのを防止する機能を有している。この場合、絶縁膜２１ｂおよび層間絶縁膜１１ｈ１ の膜厚の分、前記実施の形態１の場合よりも蓄積電極２３ａの倒壊防止能力を向上させることが可能となっている。
【０１３７】
また、周辺回路領域の層間絶縁膜１１ｈ２ を覆うフォトレジスト膜は、その一端をメモリアレイの最も外側に形成される蓄積電極２３ａと周辺回路領域との境界部に配置する。このようにすると、そのフォトレジスト膜の端部に合わせずれが生じた場合でも、メモリアレイの最も外側に形成される蓄積電極２３ａの溝２２の内部に絶縁膜が残ったり、周辺回路領域の層間絶縁膜１１ｈ２ がエッチングされたりすることはない。
【０１３８】
次いで、前記実施の形態１と同様にして、上部電極２３ｃと、酸化タンタル等からなる絶縁膜２３ｂと、低抵抗ポリシリコンからなる蓄積電極２３ａとで構成される例えば筒状の情報蓄積用容量素子Ｃを形成する。これにより、メモリセル選択用ＭＯＳ・ＦＥＴＱとこれに直列に接続された情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメモリセルが完成する。
【０１３９】
続いて、情報蓄積用容量素子Ｃを覆うように、層間絶縁膜１１ｈ２ 上に、例えば膜厚１００ｎｍ程度の酸化シリコン等からなる層間絶縁膜（第４の層間絶縁膜）１１ｉを堆積する。この層間絶縁膜１１ｉは、例えばオゾン（Ｏ３ ）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。
【０１４０】
その後、層間絶縁膜１１ｉ上に、周辺回路領域に接続孔を穿孔するためのフォトレジストパターンを形成した後、これをマスクとして、ここから露出する層間絶縁膜１１ｉ， １１ｈ２ および絶縁膜２１ｂをエッチング除去することにより、プラグ１８ａの上部が露出するような接続孔１７ｂを穿孔する。
【０１４１】
この接続孔１７ｂの直径は、例えばゲート加工長（１．５〜３．０倍）μｍ程度、好ましくは０．４μｍ程度であり、上記した接続孔１７ａの直径よりも大きい。また、本実施の形態１では、プラグ１８ａの上部が情報蓄積用容量素子Ｃの高さの途中位置にあるので、接続孔１７ｂの深さを前記実施の形態１の場合よりも浅くすることができる。したがって、接続孔１７ｂの穴あけを前記実施の形態１の場合よりも容易にすることが可能となっている。その深さは、特に限定されないが、例えば１．３μｍ程度である。
【０１４２】
この接続孔１７ｂの形成に際しては、酸化シリコン膜と窒化シリコン膜とのエッチング選択比を大きくした状態でのエッチング処理を施す。すなわち、まず、酸化シリコン膜の方が速くエッチング除去されるようなエッチング処理を施すことにより、フォトレジストパターンから露出する層間絶縁膜１１ｉ， １１ｈ２ 部分を除去する。この時、下層の絶縁膜２１ｂは窒化シリコン等からなるのでエッチングストッパとして機能する。続いて、窒化シリコンの方が速くエッチング除去されるようなエッチング処理を施すことにより絶縁膜２１部分を除去する。この時、絶縁膜２１ｂの下層の層間絶縁膜１１ｈ１ は酸化シリコン等からなるので、この絶縁膜２１ｂの除去の際に大幅に除去されることもない。
【０１４３】
このように周辺回路領域に接続孔１７ｂを穿孔した後、図１５に示すように、前記実施の形態１と同様にして層間絶縁膜１１ｉの上面および接続孔１７ｂ内に導体膜２５を被着する。
【０１４４】
続いて、半導体基板１に対して異方性のドライエッチング処理を施すことにより、層間絶縁膜１１ｉ上面の導体膜２５を除去し、接続孔１７ｂ内の導体膜２５が残されるようにすることで、図１６に示すように、接続孔１７ｂ内にプラグ（第２の埋込導体膜）２５ａを形成する。
【０１４５】
本実施の形態１の場合、接続孔１７ｂの深さが前記実施の形態１の場合よりも浅いので、前記実施の形態１の場合よりも導体膜の埋め込みが容易である。このように本実施の形態２においても、周辺回路領域において、プラグ１８ａ上にプラグ２５ａが積み重ねられ互いに電気的に接続される構造となっている。
【０１４６】
その後、図１７に示すように、前記実施の形態１と同様に、第２層配線２６を形成した後、層間絶縁膜１１ｉ上に、例えば酸化シリコンからなる層間絶縁膜を堆積した後、その上に、上記第２層配線２６と同様にして第３層配線を形成し、さらに、その第３層配線を被覆するように、例えば酸化シリコン膜の単体膜または酸化シリコン膜上に窒化シリコン膜を積み重ねた積層膜からなる表面保護膜を堆積することでＤＲＡＭを製造する。
【０１４７】
このような本実施の形態２においては、前記実施の形態１で得られた効果の他に以下の効果を得ることが可能である。
【０１４８】
（１）．情報蓄積用容量素子Ｃを形成する際に、蓄積電極２３ａを層間絶縁膜１１ｈ１ および絶縁膜２１ａ， ２１ｂで支えるので、蓄積電極２３ａの倒壊防止能力を向上させることが可能となる。
【０１４９】
（２）．プラグ１８ａの最上部の高さを、情報蓄積用容量素子Ｃの高さの途中位置にすることにより、前記実施の形態１の場合よりも接続孔１７ｂを浅くすることができるので、そのアスペクト比を小さくすることができる。したがって、接続孔１７ｂの穴あけおよび導体膜での埋め込みをさらに容易にすることが可能となる。
【０１５０】
（実施の形態３）
図１８〜図２５は本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【０１５１】
本実施の形態３においても、例えば２５６Ｍ・ＤＲＡＭに本発明の技術的思想を適用した場合について説明する。図１８はそのＤＲＡＭの製造工程中における要部断面図を示している。なお、この図１８は図１と同じなので説明を省略する。
【０１５２】
まず、図１８に示す層間絶縁膜１１ｄ〜１１ｇに、図１９に示すように、プラグ１３ａの上面が露出するような接続孔１９および第１層配線１４ｂの一部が露出するような接続孔１７ａをフォトリソグラフィ技術およびドライエッチング技術によって穿孔する。
【０１５３】
すなわち、本実施の形態３においては、メモリセル領域の接続孔１９と周辺回路領域の接続孔１７ａとを同時に穿孔する。これにより、レジスト塗布、露光および現像の一連のフォトリソグラフィ処理を１回分減らすことができるので、製造工程を簡略化することが可能である。また、フォトリソグラフィ工程を減らせるので、異物の付着率を低減でき、ＤＲＡＭの歩留まりおよび信頼性を向上させることが可能となる。
【０１５４】
なお、この場合の接続孔１９の直径は、特に限定されないが、例えば０．２μｍ程度、深さは、特に限定されないが、例えば０．８μｍ程度である。また、この場合の接続孔１７ａの直径は、特に限定されないが、例えば０．２５μｍ程度、深さは、特に限定されないが、例えば０．７μｍ程度である。
【０１５５】
続いて、図２０に示すように、層間絶縁膜１１ｇ上および接続孔１７ａ， １９内に、例えば窒化チタンからなる導体膜２７をＣＶＤ法によって被着した後、その導体膜２７をエッチバック法またはＣＭＰ法等によって削る。
【０１５６】
この場合、その導体膜２７が接続孔１７ａ， １９内のみに残るようにし、層間絶縁膜１１ｇの上面には残らないようにする。これにより、図２１に示すように、接続孔１９内にプラグ２７ａを形成するとともに、接続孔１７ａ内にプラグ２７ｂを形成する。
【０１５７】
すなわち、本実施の形態３においては、メモリセル領域の情報蓄積用容量素子用のプラグ２７ａを形成する際に周辺回路領域のプラグ２７ｂも同時に形成する。これにより、導体膜の被着およびエッチバック等のような一連の処理を１回分減らすことができるので、ＤＲＡＭの製造工程数の低減および簡略化が可能となる。
【０１５８】
ただし、プラグ２７ａ， ２７ｂを形成するための導体膜２７は、窒化チタンに限定されるものではなく種々変更可能であり、例えば窒化チタン上にタングステンを被着してなる積層膜でも良い。この場合、窒化チタン膜は、例えばスパッタリングリング法で形成し、タングステン膜は、例えばＣＶＤ法で形成しても良く、両方ともＣＶＤ法で形成しても良い。
【０１５９】
その後、層間絶縁膜１１ｇおよびプラグ２７ａ， ２７ｂの上面を被覆するように、例えば窒化シリコン等からなる絶縁膜２１をＣＶＤ法等によって被着した後、図２２に示すように、その上面に、例えば酸化シリコン等からなる層間絶縁膜１１ｈをＣＶＤ法等によって被着する。
【０１６０】
次いで、前記実施の形態１と同様にして、上部電極２３ｃと、酸化タンタル等からなる絶縁膜２３ｂと、蓄積電極２３ａとで構成される例えば筒状の情報蓄積用容量素子Ｃを形成する。これにより、メモリセル選択用ＭＯＳ・ＦＥＴＱとこれに直列に接続された情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメモリセルが完成する。
【０１６１】
なお、プラグ２７ａが窒化チタンの場合は、蓄積電極２３ａは、例えばポリシリコン膜、タングステン、窒化タングステンで構成すると良い。また、プラグ２７ａが窒化チタンとタングステンとの積層膜の場合は、蓄積電極２３ａは、例えばタングステン、窒化タングステンで構成すると良い。
【０１６２】
続いて、情報蓄積用容量素子Ｃを覆うように、層間絶縁膜１１ｈ上に、例えば膜厚１００ｎｍ程度の酸化シリコン等からなる層間絶縁膜１１ｉを堆積する。この層間絶縁膜１１ｉは、例えばオゾン（Ｏ３ ）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。
【０１６３】
その後、層間絶縁膜１１ｉ上に、周辺回路領域に接続孔を穿孔するためのフォトレジストパターン２４ａを形成した後、これをマスクとして、ここから露出する層間絶縁膜１１ｉ， １１ｈおよび絶縁膜２１をエッチング除去することにより、プラグ２７ｂの上部が露出するような接続孔１７ｂを穿孔する。
【０１６４】
この接続孔１７ｂの直径は、例えばゲート加工長の１．５〜３．０倍程度、好ましくは０．４μｍ程度であり、上記した接続孔１７ａの直径よりも大きい。また、その深さは、特に限定されないが、例えば１．８μｍ程度である。
【０１６５】
この接続孔１７ｂの形成に際しては、酸化シリコン膜と窒化シリコン膜とのエッチング選択比を大きくした状態でのエッチング処理を施す。すなわち、まず、酸化シリコン膜の方が速くエッチング除去されるようなエッチング処理を施すことにより、フォトレジストパターンから露出する層間絶縁膜１１ｉ， １１ｈ部分を除去する。この時、下層の絶縁膜２１は窒化シリコン等からなるのでエッチングストッパとして機能する。続いて、窒化シリコンの方が速くエッチング除去されるようなエッチング処理を施すことにより絶縁膜２１部分を除去する。この時、絶縁膜２１の下層の層間絶縁膜１１ｈ１ は酸化シリコン等からなるので、この絶縁膜２１の除去の際に大幅に除去されることもない。
【０１６６】
このように周辺回路領域に接続孔１７ｂを穿孔した後、図２３に示すように、前記実施の形態１と同様にして層間絶縁膜１１ｉの上面および接続孔１７ｂ内に導体膜２５を被着する。
【０１６７】
続いて、半導体基板１に対して異方性のドライエッチング処理を施すことにより、層間絶縁膜１１ｉ上面の導体膜２５を除去し、接続孔１７ｂ内の導体膜２５が残されるようにすることで、図２４に示すように、接続孔１７ｂ内にプラグ２５ａを形成する。このように本実施の形態３においても、周辺回路領域において、プラグ２７ｂ上にプラグ２５ａが積み重ねられ互いに電気的に接続される構造となっている。
【０１６８】
その後、図２５に示すように、前記実施の形態１と同様に、第２層配線２６を形成した後、層間絶縁膜１１ｉ上に、例えば酸化シリコンからなる層間絶縁膜を堆積した後、その上に、上記第２層配線２６と同様にして第３層配線を形成し、さらに、その第３層配線を被覆するように、例えば酸化シリコン膜の単体膜または酸化シリコン膜上に窒化シリコン膜を積み重ねた積層膜からなる表面保護膜を堆積することでＤＲＡＭを製造する。
【０１６９】
このような本実施の形態３においては、前記実施の形態１で得られた効果の他に以下の効果を得ることが可能である。
【０１７０】
（１）．周辺回路領域における接続孔１７ａをメモリセル領域における接続孔１９の穿孔工程と同時に穿孔し、また、接続孔１９， １７ａを同時に埋め込みその各々にプラグ２７ａ， ２７ｂを同時に形成することにより、ＤＲＡＭの製造工程数を大幅に低減することができ、ＤＲＡＭの製造工程を簡略化することが可能となる。
【０１７１】
（２）．周辺回路領域における接続孔１７ａをメモリセル領域における接続孔１９の穿孔工程と同時に穿孔し、また、接続孔１９， １７ａを同時に埋め込みその各々にプラグ２７ａ， ２７ｂを同時に形成することにより、ＤＲＡＭの製造工程中に発生する異物の発生率を低減できるので、ＤＲＡＭの歩留まりおよび信頼性を向上させることが可能となる。
【０１７２】
（実施の形態４）
図２６〜図３４は本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【０１７３】
本実施の形態４においても、例えば２５６Ｍ・ＤＲＡＭに本発明の技術的思想を適用した場合について説明する。図２６はそのＤＲＡＭの製造工程中における要部断面図を示している。なお、この図２６は図１と同じなので説明を省略する。
【０１７４】
まず、図２６に示す層間絶縁膜１１ｅ〜１１ｇに、図２７に示すように、第１層配線１４ｂの一部が露出するような接続孔１７ａをフォトリソグラフィ技術およびドライエッチング技術によって穿孔する。この接続孔１７ａの深さは、例えば０．７μｍ程度であり、その直径は、特に限定されないが、例えばゲート加工長〜ゲート加工長×１．５倍μｍ程度、好ましくは０．２５μｍ程度である。
【０１７５】
続いて、図２８に示すように、層間絶縁膜１１ｇの上面および接続孔１７ａ内に導体膜１８をブランケットＣＶＤ法等によって被着する。すなわち、例えば窒化チタン膜からなる薄い導体膜をスパッタリング法等によって被着した後、その上にタングステン膜からなる厚い導体膜をＣＶＤ法等によって被着することで導体膜１８を形成する。この際、接続孔１７ａがその上部まで完全に導体膜１８で埋め込まれるようにする。
【０１７６】
その後、半導体基板１に対して異方性のドライエッチング処理あるいはＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ ）処理を施すことにより、層間絶縁膜１１ｇ上面の導体膜１８は除去し、導体膜１８が接続孔１７ａ内のみに残されるようにすることで、図２９に示すように、接続孔１７ａ内にプラグ（埋込導体膜）１８ａを形成する。
【０１７７】
この接続孔１７ａは、直径が小さくても浅いので、アスペクト比を小さくでき、その穴あけも導体膜１８による埋め込みも比較的容易である。したがって、接続孔１７ａ内のプラグ１８ａと第１層配線１４ｂとを良好に電気的に接続することが可能となっている。
【０１７８】
次いで、層間絶縁膜１１ｇの上面およびプラグ１８ａの露出面を覆うように、例えば厚さ１００ｎｍ程度の窒化シリコン等からなる絶縁膜２１をプラズマＣＶＤ法等によって形成する。
【０１７９】
この絶縁膜２１は、後述する情報蓄積用容量素子の蓄積電極を形成する工程で下部電極の間の酸化シリコン膜をエッチングする際のエッチングストッパとして機能する。また、本実施の形態４では、プラグ１８ａの上面が露出するような接続孔を形成する工程でプラグ１８ａ上の酸化シリコン膜をエッチング除去する際のエッチングストッパとして機能する。
【０１８０】
次いで、メモリセル領域における層間絶縁膜１１ｅ〜１１ｇにプラグ１３ａの上面が露出するような接続孔１９をフォトリソグラフィ技術およびドライエッチング技術によって形成した後、接続孔１９内にプラグ２０を形成する。この接続孔１９の直径は、特に限定されないが、例えばゲート加工長〜ゲート加工長×１．５倍μｍ程度、好ましくは０．２５μｍ程度である。
【０１８１】
このプラグ２０は、例えばｎ型不純物（例えばＰ（リン））をドープした低抵抗ポリシリコン膜をＣＶＤ法等で層間絶縁膜１１ｇ上および接続孔１９内に被着した後、このポリシリコン膜を異方性のドライエッチング法またはＣＭＰ法によってエッチバックして接続孔１９の内部に残すことにより形成する。
【０１８２】
ただし、本実施の形態４では、周辺回路領域のプラグ１８ａを形成した後、メモリ領域のプラグ２０を形成する場合について説明したが、これに限定されるものではなく、その逆でも良い。すなわち、メモリ領域のプラグ２０を形成した後、周辺回路領域のプラグ１８ａを形成しても良い。
【０１８３】
その後、図３０に示すように、層間絶縁膜１１ｇおよびプラグ２７ａ， ２７ｂの上面を被覆するように、例えば酸化シリコン等からなる層間絶縁膜１１ｈをＣＶＤ法等によって被着する。
【０１８４】
次いで、前記実施の形態１と同様にして、上部電極２３ｃと、酸化タンタル等からなる絶縁膜２３ｂと、蓄積電極２３ａとで構成される例えば筒状の情報蓄積用容量素子Ｃを形成する。これにより、メモリセル選択用ＭＯＳ・ＦＥＴＱとこれに直列に接続された情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメモリセルが完成する。
【０１８５】
続いて、情報蓄積用容量素子Ｃを覆うように、層間絶縁膜１１ｈ上に、例えば膜厚１００ｎｍ程度の酸化シリコン等からなる層間絶縁膜１１ｉを堆積する。この層間絶縁膜１１ｉは、例えばオゾン（Ｏ３ ）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。
【０１８６】
その後、層間絶縁膜１１ｉ上に、周辺回路領域に接続孔を穿孔するためのフォトレジストパターン２４ａを形成した後、これをマスクとして、ここから露出する層間絶縁膜１１ｉ， １１ｈおよび絶縁膜２１をエッチング除去することにより、プラグ１８ａの上部が露出するような接続孔１７ｂを穿孔する。この接続孔１７ｂの直径は、特に限定されないが、例えばゲート加工長の１．５〜３．０倍μｍ程度、好ましくは０．４μｍ程度であり、上記した接続孔１７ａの直径よりも大きい。また、その深さは、特に限定されないが、例えば１．８μｍ程度である。
【０１８７】
この接続孔１７ｂの形成に際しては、酸化シリコン膜と窒化シリコン膜とのエッチング選択比を大きくした状態でのエッチング処理を施す。すなわち、まず、酸化シリコン膜の方が速くエッチング除去されるようなエッチング処理を施すことにより、フォトレジストパターン２４ａから露出する層間絶縁膜１１ｉ， １１ｈ部分を除去する。この時、下層の絶縁膜２１は窒化シリコン等からなるのでエッチングストッパとして機能する。続いて、窒化シリコンの方が速くエッチング除去されるようなエッチング処理を施すことにより絶縁膜２１部分を除去する。この時、絶縁膜２１の下層の層間絶縁膜１１ｇは酸化シリコン等からなるので、この絶縁膜２１の除去の際に大幅に除去されることもない。
【０１８８】
このように周辺回路領域に接続孔１７ｂを穿孔した後、図３１に示すように、層間絶縁膜１１ｉの上面および接続孔１７ｂ内に導体膜２５をブランケットＣＶＤ法等によって被着する。
【０１８９】
すなわち、例えば窒化チタン膜からなる薄い導体膜をスパッタリング法等によって被着した後、その上にタングステン膜からなる厚い導体膜をＣＶＤ法等によって被着することで導体膜２５を形成する。この際、接続孔１７ｂがその上部まで導体膜２５で完全に埋め込まれるようにする。
【０１９０】
その後、半導体基板１に対して異方性のドライエッチング処理を施すことにより、層間絶縁膜１１ｉ上面の導体膜２５を除去し、接続孔１７ｂ内の導体膜２５が残されるようにすることで、図３２に示すように、接続孔１７ｂ内にプラグ２５ａを形成する。
【０１９１】
その後、図３３に示すように、前記実施の形態１と同様に、第２層配線２６を形成した後、層間絶縁膜１１ｉ上に、例えば酸化シリコンからなる層間絶縁膜を堆積した後、その上に、上記第２層配線２６と同様にして第３層配線を形成し、さらに、その第３層配線を被覆するように、例えば酸化シリコン膜の単体膜または酸化シリコン膜上に窒化シリコン膜を積み重ねた積層膜からなる表面保護膜を堆積することでＤＲＡＭを製造する。
【０１９２】
このような本実施の形態４においては、前記実施の形態１と同じ効果を得ることが可能となる。
【０１９３】
（実施の形態５）
図３４および図３７は本発明の他の実施の形態である半導体集積回路装置の要部平面図、図３５および図３６は図３４の半導体集積回路装置の一部を破断した要部斜視図である。
【０１９４】
本実施の形態５においては、図３４、図３５および図３６に示すように、上段の接続孔１７ｂの直径が、下段の２つの接続孔１７ａを包含する程度に個々の接続孔１７ａの直径よりも大きく、かつ、上段の接続孔１７ｂ内の１つのプラグ２５ａが、下段に並列に配置された２つの接続孔１７ａ内のプラグ１８ａと電気的に接続される構造となっている。すなわち、次の通りである。
【０１９５】
下段の接続孔１７ａおよび上段の接続孔１７ｂは、平面的には、第１層配線１４と第２層配線２６との交差領域に配置されている。
【０１９６】
このうち、下段の２個の接続孔１７ａは、例えば平面円形状に形成され、第１層配線１４の長手方向に沿って並列に配置されている。なお、接続孔１７ａ内のプラグ１８ａは第１層配線１４と電気的に接続されている。
【０１９７】
ただし、接続孔１７ａを第１層配線１４の幅方向に沿って２個並列に配置しても良い。すなわち、微細な２個の接続孔１７ａを流れる電流の方向に対して垂直な方向に沿って配置する。これにより、微細な接続孔１７ａに流れる電流を分散できるので、接続孔１７ａ， １７ｂ内でのエレクトロマイグレーション耐性を向上させることが可能となる。また、接続孔１７ａの数は２個に限定されるものではない。
【０１９８】
一方、上段の接続孔１７ｂは、例えば下段の接続孔１７ａと同じく平面円形状に形成されているが、その直径が、下段の接続孔１７ａの直径よりも大きく、しかも、２個の接続孔１７ａを含む大きさで形成されている。
【０１９９】
上段の接続孔１７ｂ内のプラグ２５ａは、その下部が下段の２個の接続孔１７ａ内のプラグ１８ａと電気的に接続され、かつ、その上部が第２層配線２６と電気的に接続されている。このように、本実施の形態５では、１個のプラグ２５ａに２個のプラグ１８ａを電気的に接続することにより、プラグ１８ａ， ２５ａにおける抵抗を下げることが可能となっている。
【０２００】
ただし、接続孔１７ｂの平面形状は円形状に限定されるものではなく種々変更可能であり、例えば図３７に示すように、楕円形状でも良い。この場合も上段の接続孔１７ｂを示す領域内に下段の２個の接続孔１７ａを示す領域が含まれている。
【０２０１】
このような本実施の形態５によれば、前記実施の形態１で得られた効果の他に、以下の効果を得ることが可能となる。
【０２０２】
（１）．第１層配線１４と第２層配線２６とを電気的に接続する接続孔１７ａ， １７ｂにおいて、接続孔１７ａを複数にして並列配置したことにより、プラグ２５ａと第１層配線１４ｂとの間の抵抗を下げることができるので、全体的な配線抵抗を低下させることが可能となる。
【０２０３】
（２）．接続孔１７ｂの平面的な大きさを２つの接続孔１７ａを平面的に包含できる大きさとしたことにより、接続孔１７ｂの穴あけおよび導体膜での埋め込みを容易にすることが可能となる。
【０２０４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０２０５】
例えば前記実施の形態１〜５においては、情報蓄積用容量素子の形状を筒形の場合について説明したが、これに限定されるものではなく種々適用可能であり、例えばフィン形の情報蓄積用容量素子にも適用できる。
【０２０６】
また、前記実施の形態１〜５においては、情報蓄積用容量素子を形成する場合に、層間絶縁膜に溝を形成した後、その溝内に蓄積電極を形成する方法について説明したが、これに限定されるものではなく種々変更可能であり、例えば次のようにしても良い。
【０２０７】
まず、蓄積電極形成用の導体膜を層間絶縁膜上に堆積した後、その上に絶縁膜を堆積する。続いて、その絶縁膜および導体膜をパターニングすることにより蓄積電極の底部を形成するとともに、その上に絶縁膜のパターンを形成する。その後、その絶縁膜および蓄積電極の底部の表面を覆うように蓄積電極形成用の導体膜を被着した後、それをエッチバックすることで上記絶縁膜の側壁のみに導体膜を残し、蓄積電極の側壁部を形成する。その後、蓄積電極の底部および側壁部に囲まれた絶縁膜を除去することで蓄積電極を形成する。
【０２０８】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＤＲＡＭ技術に適用した場合について説明したが、それに限定されるものではなく、例えばＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ）やフラッシュメモリ（ＥＥＰＲＯＭ；Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）等のような他のメモリ回路チップ、マイクロプロセッサ等のような論理回路チップまたは同一半導体チップに論理回路とメモリ回路とを有する論理付きメモリ回路チップ等、他の半導体集積回路装置に適用できる。
【０２０９】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０２１０】
（１）．本発明によれば、第１の接続孔と第２の接続孔とをそれぞれ別々に形成し、かつ、それぞれの接続孔の形成後に第１の埋込導体膜および第２の埋込導体膜で埋め込み、その第１の埋込導体膜と第２の埋込導体膜とを高さ方向に積み重ねて互いに電気的に接続することにより、第１の接続孔および第２の接続孔の穴あけおよび導体膜での埋め込みを容易にすることが可能となる。
【０２１１】
（２）．本発明によれば、ＤＲＡＭの周辺回路領域において第１層配線と第２層配線２とを電気的に接続する接続孔を第１の接続孔および第２の接続孔の２段に分け、それぞれの接続孔内に第１の埋込導体膜および第２の埋込導体膜を埋め込み形成することにより、その第１の接続孔および第２の接続孔の穴あけおよび導体膜での埋め込みを容易にすることが可能となる。
【０２１２】
（３）．上記（２） により、第１の接続孔および第２の接続孔での導通不良を低減することができるので、ＤＲＡＭの歩留まりおよび信頼性を向上させることが可能となる。
【０２１３】
（４）．上記（１） により、スタック形の情報蓄積用容量素子の高さの設定に際して、周辺回路領域に穿孔する接続孔から受ける制約を緩和することができるので、当該情報蓄積用容量素子を高くすることができる。したがって、情報蓄積用容量素の占有面積を増大させることなく、また、高度で複雑なプロセス技術を新たに導入することなく、情報蓄積に寄与する容量を増大させることが可能となる。
【０２１４】
（５）．上記（４） により、メモリセル領域の面積を増大させることなく、ＤＲＡＭのリフレッシュ特性および読み出し／書き込み動作の信頼性を向上させることが可能となる。
【０２１５】
（６）．本発明によれば、第２の接続孔の直径を第１の接続孔の直径よりも大径としたことにより、第２の接続孔を形成するためのフォトリソグラフィ工程での位置合わせ精度を緩和することができる。また、第２の接続孔を形成するためのエッチング工程での穴あけ処理を容易にすることができる。さらに、第２の接続孔内への導体膜の埋め込みを容易に、かつ、良好にすることが可能となる。
【０２１６】
（７）．本発明によれば、ＤＲＡＭの周辺回路領域における第１の接続孔をメモリセル領域における情報蓄積用容量素子に用いる接続孔の穿孔工程と同時に穿孔し、また、その各々の接続孔を同時に埋め込みその各々に埋込導体膜を同時に形成することにより、ＤＲＡＭの製造工程数を大幅に低減することができ、ＤＲＡＭの製造工程を簡略化することが可能となる。
【０２１７】
（８）．本発明によれば、ＤＲＡＭの周辺回路領域における第１の接続孔をメモリセル領域における情報蓄積用容量素子に用いる接続孔の穿孔工程と同時に穿孔し、また、その各々の接続孔を同時に埋め込みその各々に埋込導体膜を同時に形成することにより、ＤＲＡＭの製造工程中に発生する異物の発生率を低減できるので、ＤＲＡＭの歩留まりおよび信頼性を向上させることが可能となる。
【０２１８】
（９）．本発明によれば、第２の接続孔の直径を、第１の接続孔を複数包含できるように第１の接続孔の直径よりも大きくし、かつ、第２の接続孔内の１個の第２の埋込導体膜と、複数の第１の接続孔内における各々の第１の埋込導体膜とを電気的に接続することにより、第２の埋込導体膜と下層の接続部との間の抵抗を下げることができるので、全体的な配線抵抗を低下させることが可能となる。
【０２１９】
（１０）． 本発明によれば、第２の接続孔の直径を、第１の接続孔を複数包含できるように第１の接続孔の直径よりも大きくし、かつ、第２の接続孔内の１個の第２の埋込導体膜と、複数の第１の接続孔内における各々の第１の埋込導体膜とを電気的に接続することにより、第２の接続孔の穴あけおよび導体膜での埋め込みを容易にすることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【図２】図１に続く半導体集積回路装置の製造工程中における要部断面図である。
【図３】図１に続く半導体集積回路装置の製造工程中における要部断面図である。
【図４】図１に続く半導体集積回路装置の製造工程中における要部断面図である。
【図５】図１に続く半導体集積回路装置の製造工程中における要部断面図である。
【図６】図１に続く半導体集積回路装置の製造工程中における要部断面図である。
【図７】図１に続く半導体集積回路装置の製造工程中における要部断面図である。
【図８】図１に続く半導体集積回路装置の製造工程中における要部断面図である。
【図９】本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【図１０】本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１２】図１０に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１３】図１０に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１４】図１０に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１５】図１０に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１６】図１０に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１７】図１０に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１８】本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【図１９】図１８に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２０】図１８に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２１】図１８に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２２】図１８に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２３】図１８に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２４】図１８に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２５】図１８に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２６】本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【図２７】図２６に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２８】図２６に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２９】図２６に続く半導体集積回路装置の製造工程中における要部断面図である。
【図３０】図２６に続く半導体集積回路装置の製造工程中における要部断面図である。
【図３１】図２６に続く半導体集積回路装置の製造工程中における要部断面図である。
【図３２】図２６に続く半導体集積回路装置の製造工程中における要部断面図である。
【図３３】図２６に続く半導体集積回路装置の製造工程中における要部断面図である。
【図３４】本発明の他の実施の形態である半導体集積回路装置の要部平面図である。
【図３５】図３４の半導体集積回路装置の一部を破断した要部斜視図である。
【図３６】図３４の半導体集積回路装置の一部を破断した要部斜視図である。
【図３７】本発明の他の実施の形態である半導体集積回路装置の要部平面図である。
【符号の説明】
１ 半導体基板
２ｎｗ 深いｎウエル
３ｐｗｍ ｐウエル
３ｐｗｐ ｐウエル
４ 素子分離領域
４ａ 分離溝
４ｂ１，４ｂ２ 分離用の絶縁膜
５ａ， ５ｂ 半導体領域
５ｉ ゲート絶縁膜
５ｇ ゲート電極
６ キャップ絶縁膜
７ 絶縁膜
８ａ， ８ｂ 半導体領域
８ａ１，８ｂ１ 低濃度領域
８ａ２，８ｂ２ 高濃度領域
８ｃ シリサイド層
８ｉ ゲート絶縁膜
８ｇ ゲート電極
９ サイドウォール
１０ａ， １０ｂ 半導体領域
１０ａ１，１０ｂ１ 低濃度領域
１０ａ２，１０ｂ２ 高濃度領域
１０ｃ シリサイド層
１０ｉ ゲート絶縁膜
１０ｇ ゲート電極
１１ａ〜１１ｄ 層間絶縁膜
１１ｅ〜１１ｇ 層間絶縁膜（第１の層間絶縁膜）
１１ｈ 層間絶縁膜（第２の層間絶縁膜）
１１ｈ１ 層間絶縁膜（第２の層間絶縁膜）
１１ｈ２ 層間絶縁膜
１１ｉ 層間絶縁膜（第２の層間絶縁膜、第３の層間絶縁膜、第４の層間絶縁膜）
１２ａ， １２ｂ 接続孔
１３ａ， １３ｂ プラグ
１４， １４ａ〜１４ｃ 第１層配線
１５ 接続孔
１６ 接続孔
１７ａ 接続孔（第１の接続孔）
１７ｂ 接続孔（第２の接続孔）
１８ 導体膜
１８ａ プラグ（第１の埋込導体膜）
１９ 接続孔
２０ プラグ（容量素子用導体膜）
２１ 絶縁膜（第１の絶縁膜）
２１ａ 絶縁膜（第１の絶縁膜）
２１ｂ 絶縁膜（第２の絶縁膜）
２２ 溝
２３ａ 蓄積電極
２３ｂ 絶縁膜
２３ｃ 上部電極
２４ａ フォトレジストパターン
２５ 導体膜
２５ａ プラグ（第２の埋込導体膜）
２６ 第２層配線
２７ 導体膜
２７ａ プラグ（容量素子用導体膜）
２７ｂ プラグ（第１の埋込導体膜）
Ｑ メモリセル選択用ＭＯＳ・ＦＥＴ
Ｃ 情報蓄積用容量素子
Ｑｎ ＭＯＳ・ＦＥＴ
Ｑｐ ＭＯＳ・ＦＥＴ
ＢＬ ビット線
ＷＬ ワード線
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造方法および半導体集積回路装置技術に関し、特に、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を有する半導体集積回路装置の製造方法および半導体集積回路装置技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭは、そのメモリセルが１つのメモリセル選択用ＭＩＳトランジスタと、それに直列に接続されたキャパシタとから構成されているため、集積度が高く、ビット当たりの単価を安くすることができる等から大容量のメモリを必要とする各種コンピュータのメイン・メモリや通信機器等に広く使用されている。
【０００３】
ところで、ＤＲＡＭのメモリ容量は益々増大する傾向にあり、それに伴ってＤＲＡＭのメモリセルの集積度を向上させる観点からメモリセルの専有面積も縮小せざるを得ない方向に進んでいる。
【０００４】
しかし、ＤＲＡＭのメモリセルにおける情報蓄積用容量素子（キャパシタ）の容量値は、ＤＲＡＭの動作マージンやソフトエラー等を考慮する観点等から世代によらず一定量が必要であり、一般に比例縮小できないことが知られている。
【０００５】
そこで、限られた小さな占有面積内に必要な蓄積容量を確保できるようなキャパシタ構造の開発が進められており、その１つとして、２層のキャパシタ電極を容量絶縁膜を介して積み重ねてなる、いわゆるスタックトキャパシタ等のような立体的なキャパシタ構造が採用されている。
【０００６】
スタックトキャパシタは、キャパシタ電極をメモリセル選択ＭＯＳ・ＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ）の上層に配置する構造が一般的であり、その代表的な例としては筒形やフィン形のキャパシタ構造がある。いずれの場合もキャパシタの高さ方向に寸法を大きくとることで、キャパシタの幅方向の寸法を大きくしないで（すなわち、小さな占有面積で）、大きな蓄積容量を確保できるという特徴がある。
【０００７】
なお、メモリセルを有するＤＲＡＭについては、特開平７−１２２６５４号公報などに記載があり、この文献には、情報蓄積容量素子をビット線の上方の層に設ける、いわゆるキャパシタ・オーバー・ビットライン（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔｌｉｎｅ；以下、ＣＯＢと略す）構造について開示されている。
【０００８】
【発明が解決しようとする課題】
ところが、上記した技術においては、以下の課題があることを本発明者は見出した。
【０００９】
すなわち、異なる配線層間または配線と半導体基板との間を電気的に接続する接続孔のアスペクト比が大きくなり、接続孔の穴あけおよび導体膜での埋め込みが困難であるという問題である。この問題は、特に、ＤＲＡＭの情報蓄積用容量素子がスタックトキャパシタで構成される場合において、そのキャパシタの上層の配線層と下層の配線層とを接続する接続孔部分で問題となる。これは、当該キャパシタは占有面積を大きくすることなく容量を増大させる観点から高くする傾向にあるので、当該接続孔が深くなることに起因している。
【００１０】
本発明の目的は、異なる配線層間を接続する接続孔の穴あけおよび導体膜での埋め込みを容易にすることのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明の半導体集積回路装置の製造方法は、メモリセル選択トランジスタと、これに直列に接続された情報蓄積用容量素子とで構成されるメモリセルを半導体基板に複数設けている半導体集積回路装置の製造方法であって、（ａ）前記半導体基板上にビット線および第１の配線を同一配線層に形成する工程と、（ｂ）前記半導体基板上に前記ビット線および第１の配線を被覆する第１の絶縁膜を形成する工程と、（ｃ）前記第１の絶縁膜において、前記メモリセルの形成領域以外の領域に前記第１の配線が露出される第１の接続孔を穿孔する工程と、（ｄ）前記第１の接続孔内に第１の導体膜を埋め込み、第１の接続部を形成する工程と、（ｅ）前記第１の絶縁膜および第１の接続部の上面を覆うように、前記第１の絶縁膜に対してエッチング選択比を相対的に大きくとれる材料からなる第２の絶縁膜を形成する工程と、（ｆ）前記メモリセルの形成領域において、第２の絶縁膜上に第３の絶縁膜を被着した後、前記第２の絶縁膜と第３の絶縁膜とのエッチング選択比を大きくした状態で第３の絶縁膜の方が第２の絶縁膜よりもエッチング除去され易い条件でエッチング処理を行なった後、引き続き前記第２の絶縁膜と第３の絶縁膜とのエッチング選択比を大きくした状態で前記第２の絶縁膜の方が前記第１の絶縁膜および第３の絶縁膜よりもエッチング除去され易い条件でエッチング処理を行うことにより、前記第２および第３の絶縁膜に情報蓄積用容量素子を形成するための溝を形成する工程と、前記溝内に第１の電極を形成する工程と、前記第１の電極の表面に容量絶縁膜を形成する工程と、前記容量絶縁膜を覆う第２の電極を形成する工程により、前記ビット線よりも上層に情報蓄積用容量素子を形成する工程と、（ｇ）前記メモリセルの形成領域以外の領域において、前記情報蓄積用容量素子の上方の配線層と前記第１の接続部との間に設けられた第２の絶縁膜および第２の絶縁膜に対してエッチング選択比を相対的に大きくとれる材料からなる第３の絶縁膜に前記第１の接続部が露出する第２の接続孔を、前記第２の絶縁膜と第３の絶縁膜とのエッチング選択比を大きくした状態で第３の絶縁膜の方が第２の絶縁膜よりもエッチング除去され易い条件でエッチング処理を行なった後、つづいて前記第２の絶縁膜と第３の絶縁膜とのエッチング選択比を大きくした状態で前記第２の絶縁膜の方が第１の絶縁膜および第３の絶縁膜よりもエッチング除去され易い条件でエッチング処理を行うことにより前記第１の接続部の平面寸法よりも接続部の平面寸法の大きい前記第２の接続孔を穿孔する工程と、（ｈ）前記第２の接続孔内に第２の導体膜を埋め込み、前記第１の接続部に直接接触された状態で電気的に接続された第２の接続部を形成する工程とを有するものである。
【００１６】
また、本発明の半導体集積回路装置の製造方法は、前記第２の接続孔の直径を、前記第１の接続孔の直径よりも大きくするものである。
【００１７】
また、本発明の半導体集積回路装置の製造方法は、前記第２の接続孔の直径を、前記第１の接続孔を複数包含できるように前記第１の接続孔の直径よりも大きくし、かつ、前記第２の接続孔内の１個の第２の埋込導体膜と、複数の第１の接続孔内における各々の第１の埋込導体膜とを電気的に接続するものである。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する（なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する）。
【００１９】
（実施の形態１）
図１〜図８は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【００２０】
本実施の形態１においては、例えば２５６Ｍ・ＤＲＡＭに本発明の技術的思想を適用した場合について説明する。
【００２１】
図１はそのＤＲＡＭの製造工程中における要部断面図を示している。半導体基板１は、例えばｐ− 形のシリコン単結晶からなる。この半導体基板１のメモリ領域（図１の左側）には、深いｎウエル２ｎｗが形成されている。この深いｎウエル２ｎｗには、例えばｎ形不純物のリンが導入されている。
【００２２】
この深いｎウエル２ｎｗ内にはｐウエル３ｐｗｍ が形成されている。このｐウエル３ｐｗｍ は、その下方に設けられた深いｎウエル２ｎｗとｐウエル３ｐｗｍ の側部に設けられたｎウエルによって取り囲まれて周辺回路領域等から電気的に分離されている。このｐウエル３ｐｗｍ には、例えばｐ形不純物のホウ素が導入されている。
【００２３】
また、半導体基板１において周辺回路領域等（図１の右側）には、メモリ領域のｐウエル３ｐｗｍ とほぼ同じ程度の深さ領域にｐウエル３ｐｗｐ が形成されている。このｐウエル３ｐｗｐ には、例えばｐ形不純物のホウ素が導入されている。
【００２４】
また、半導体基板１において周辺回路領域等には、メモリセル領域のｐウエル３ｐｗｍ とほぼ同じ程度の深さ領域にｎウエル３ｎｗｐ が形成されている。ｎウエル３ｎｗｐ には、例えばｎ形不純物のリンまたはヒ素が導入されている。
【００２５】
このような半導体基板１の主面部には、例えば浅い溝掘り埋込形の素子分離領域４が形成されている。すなわち、この素子分離領域４は、半導体基板１の厚さ方向に掘られた分離溝４ａ内に分離用の絶縁膜４ｂ１，４ｂ２ が埋め込まれて形成されている。
【００２６】
この分離用の絶縁膜４ｂ１，４ｂ２ は、例えば酸化シリコン等からなる。なお、この素子分離領域４の上面は、その高さが半導体基板１の主面の高さとほぼ一致するように平坦に形成されている。
【００２７】
この製造工程において、メモリセル領域におけるｐウエル３ｐｗｍ 上にはＤＲＡＭのメモリセルを構成するメモリセル選択用ＭＯＳ・ＦＥＴＱが形成されている。このメモリセル選択用ＭＯＳ・ＦＥＴＱは、ｐウエル３ｐｗｍ の上部に互いに離間して形成された一対の半導体領域５ａ， ５ｂと、半導体基板１上に形成されたゲート絶縁膜５ｉと、その上に形成されたゲート電極５ｇとを有している。なお、メモリセル選択用ＭＯＳ・ＦＥＴＱのしきい電圧は、例えば１Ｖまたはその前後である。
【００２８】
半導体領域５ａ， ５ｂは、メモリセル選択用ＭＯＳ・ＦＥＴＱのソース・ドレインを形成するための領域であり、この領域には、例えばｎ形不純物のヒ素が導入されている。この半導体領域５ａ， ５ｂの間においてゲート電極５ｇの直下にはメモリセル選択用ＭＯＳ・ＦＥＴＱのチャネル領域が形成される。
【００２９】
また、ゲート電極５ｇは、ワード線ＷＬの一部によって形成されており、例えばｎ形の低抵抗ポリシリコン膜、窒化チタンおよびタングステン膜が下層から順に堆積されて形成されている。
【００３０】
このゲート電極５ｇにおける窒化チタン膜は、低抵抗ポリシリコン膜上にタングステン膜を直接積み重ねた場合に、その接触部に製造プロセス中の熱処理によりシリサイドが形成されてしまうのを防止する等のためのバリア金属膜である。
【００３１】
このバリア金属膜としては、窒化チタンに限定されるものではなく種々変更可能であり、例えば窒化タングステン等を用いても良い。この窒化タングステンの場合は、例えば次の第１〜第３の優れた特徴がある。
【００３２】
第１に、窒化タングステンは酸化処理に対する耐性が高い。ゲート電極５ｇ等をパターニングした後に、ゲート電極５ｇ下のゲート絶縁膜も若干削れてしまう場合があるので、そのパターニング後にゲート絶縁膜等の削れを修復をすべくライト酸化処理を施す。このため、バリア金属膜も耐酸化性の高い材料が好ましい。特に、タングステン系の材料の場合、ライト酸化の雰囲気を制御することで、タングステン系金属を酸化させずにＳｉを酸化させる領域を広くとることができる。第２に、窒化タングステンの場合はライト酸化後のゲート絶縁膜の耐圧が良好である。第３に、窒化タングステンの場合はゲート縦方向抵抗（金属−ポリシリコン間抵抗）が小さい。
【００３３】
メモリセル選択用ＭＯＳ・ＦＥＴＱのゲート電極５ｇにおけるタングステン膜は、配線抵抗を下げる機能を有しており、これを設けたことにより、ゲート電極５ｇ（すなわち、ワード線ＷＬ）のシート抵抗を２〜２． ５Ω／□程度にまで低減できる。これは、タングステンシリサイドの比抵抗１５〜１０μΩｃｍの約１／１０にできる。
【００３４】
これにより、ＤＲＡＭのアクセス速度を向上させることが可能となっている。また、１本のワード線ＷＬに接続可能なメモリセルの数を増加させることができるので、メモリ領域全体の占有面積を縮小することができ、半導体チップのサイズを縮小することができる。
【００３５】
例えば本実施の形態１ではワード線ＷＬに５１２個のメモリセルを接続できる。これは、ワード線ＷＬに２５６個のメモリセルを接続可能な場合に比べて半導体チップのサイズを約６％縮小することができ、さらに微細なクラスの半導体チップでは、１０％弱の半導体チップのサイズの低減効果が得られる。したがって、１回の製造プロセスにより製造される半導体チップの個数を増加させることができるので、ＤＲＡＭのコスト低減を推進することが可能となる。また、半導体チップのサイズを変えないならば素子集積度の向上が図れる。
【００３６】
ゲート絶縁膜５ｉは、例えば酸化シリコンからなり、その厚さは、例えば７ｎｍ程度である。また、このゲート絶縁膜５ｉを酸窒化膜（ＳｉＯＮ膜）によって形成しても良い。これにより、ゲート絶縁膜中における界面準位の発生を抑制することができ、また、同時にゲート絶縁膜中の電子トラップも低減することができるので、ゲート絶縁膜５ｉにおけるホットキャリア耐性を向上させることが可能となる。したがって、極薄のゲート絶縁膜５ｉの信頼性を向上させることが可能となる。
【００３７】
このようなゲート絶縁膜５ｉの酸窒化方法としては、例えばゲート絶縁膜５ｉを酸化処理によって成膜する際にＮＨ３ ガス雰囲気やＮＯ２ ガス雰囲気中において高温熱処理を施すことによりゲート絶縁膜５ｉ中に窒素を導入する方法、酸化シリコン等からなるゲート絶縁膜５ｉを形成した後、その上面に窒化膜を形成する方法、半導体基板の主面に窒素をイオン注入した後にゲート絶縁膜５ｉの形成のための酸化処理を施す方法またはゲート電極形成用のポリシリコン膜に窒素をイオン注入した後、熱処理を施して窒素をゲート絶縁膜に析出させる方法等がある。
【００３８】
このメモリセル選択用ＭＯＳ・ＦＥＴＱのゲート電極５ｇ、すなわち、ワード線ＷＬの上面には、例えば窒化シリコンからなるキャップ絶縁膜６が形成されている。また、このキャップ絶縁膜６、ゲート電極５ｇ（ワード線ＷＬ）および互いに隣接するワード線ＷＬ間における半導体基板１の主面上には、例えば窒化シリコンからなる絶縁膜７が形成されている。
【００３９】
一方、周辺回路領域（図１の右側）におけるｐウエル３ｐｗｐ 上にはｎチャネル形のＭＯＳ・ＦＥＴＱｎが形成されている。ｎチャネル形のＭＯＳ・ＦＥＴＱｎは、ｐウエル３ｐＷｐ の上部に互いに離間して形成された一対の半導体領域８ａ， ８ｂと、半導体基板１上に形成されたゲート絶縁膜８ｉと、その上に形成されたゲート電極８ｇとを有している。なお、このＭＯＳ・ＦＥＴＱｎにおけるしきい電圧は、例えば０．１Ｖまたはその前後である。
【００４０】
半導体領域８ａ， ８ｂは、ｎチャネル形のＭＯＳ・ＦＥＴＱｎのソース・ドレインを形成するための領域であり、この半導体領域８ａ， ８ｂの間においてゲート電極８ｇの直下にｎチャネル形のＭＯＳ・ＦＥＴＱｎのチャネル領域が形成される。
【００４１】
この半導体領域８ａ， ８ｂはＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造となっている。すなわち、半導体領域８ａ， ８ｂは、それぞれ低濃度領域８ａ１，８ｂ１ と、高濃度領域８ａ２，８ｂ２ とを有している。この低濃度領域８ａ１，８ｂ１ は、チャネル領域側に形成されており、高濃度領域８ａ２，８ｂ２ は、チャネル領域から離間する位置に形成されている。
【００４２】
この低濃度領域８ａ１，８ｂ１ には、例えばｎ形不純物のＡｓが導入されている。また、高濃度領域８ａ２，８ｂ２ には、例えばｎ形不純物のＡｓが導入されているが、その不純物濃度は低濃度領域８ａ１，８ｂ１ 中の不純物濃度よりも高く設定されている。なお、半導体領域８ａ， ８ｂの主面部には、例えばチタンシリサイド等からなるシリサイド層８ｃが形成されている。
【００４３】
また、ゲート電極８ｇは、例えばｎ形の低抵抗ポリシリコン膜、窒化チタン膜およびタングステン膜が下層から順に堆積されてなる。このゲート電極８ｇにおける窒化チタン膜は、低抵抗ポリシリコン膜上にタングステン膜を直接積み重ねた場合に、その接触部に製造プロセス中の熱処理によりシリサイドが形成されてしまうのを防止するためのバリア金属膜である。このバリア金属として窒化タングステン膜を用いても良い。
【００４４】
また、ゲート電極８ｇにおけるタングステン膜等の金属膜は、配線抵抗を下げる機能を有しており、これを設けたことにより、ゲート電極８ｇのシート抵抗を２〜２． ５Ω／□程度にまで低減できる。これにより、ＤＲＡＭの動作速度を向上させることが可能となっている。
【００４５】
ゲート絶縁膜８ｉは、例えば酸化シリコンからなり、その厚さは、前記メモリセル選択用ＭＯＳ・ＦＥＴＱのゲート絶縁膜５ｉと同様に、例えば７ｎｍ程度である。また、このゲート絶縁膜８ｉを酸窒化膜（ＳｉＯＮ膜）によって形成しても良い。これにより、上記したように極薄のゲート絶縁膜８ｉのホットキャリア耐性を向上させることが可能となっている。
【００４６】
このゲート電極８ｇの上面には、例えば窒化シリコンからなるキャップ絶縁膜６が形成されている。また、このキャップ絶縁膜６およびゲート電極８ｇの側面側には、例えば窒化シリコンからなるサイドウォール９が形成されている。
【００４７】
なお、このサイドウォール９は、主として上記したｎチャネル形のＭＯＳ・ＦＥＴＱｎの低濃度領域８ａ１，８ｂ１ と高濃度領域８ａ２，８ｂ２ とを半導体基板１上に形成するためのイオン注入用のマスクとして用いてられいる。
【００４８】
すなわち、ゲート電極８ｇの形成後、サイドウォール９の形成前に、ゲート電極８ｇをマスクとして低濃度領域８ａ１，８ｂ１ 形成用の不純物を半導体基板１にイオン注入し、サイドウォール９形成後にゲート電極８ｇおよびサイドウォール９をマスクとして高濃度領域８ａ２，８ｂ２ 形成用の不純物を半導体基板１にイオン注入する。
【００４９】
また、周辺回路領域におけるｎウエル３ｎｗｐ 上にはｐチャネル形のＭＯＳ・ＦＥＴＱｐが形成されている。ｐチャネル形のＭＯＳ・ＦＥＴＱｐは、ｎウエル３ｎＷｐ の上部に互いに離間して形成された一対の半導体領域１０ａ， １０ｂと、半導体基板１上に形成されたゲート絶縁膜１０ｉと、その上に形成されたゲート電極１０ｇとを有している。なお、このＭＯＳ・ＦＥＴＱｐにおけるしきい電圧は、例えば０．１Ｖまたはその前後である。
【００５０】
半導体領域１０ａ， １０ｂは、ｐチャネル形のＭＯＳ・ＦＥＴＱｐのソース・ドレインを形成するための領域であり、この半導体領域１０ａ， １０ｂの間においてゲート電極１０ｇの直下にｐチャネル形のＭＯＳ・ＦＥＴＱｐのチャネル領域が形成される。
【００５１】
この半導体領域１０ａ， １０ｂはＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造となっている。すなわち、半導体領域１０ａ， １０ｂは、それぞれ低濃度領域１０ａ１，１０ｂ１ と、高濃度領域１０ａ２，１０ｂ２ とを有している。この低濃度領域１０ａ１，１０ｂ１ は、チャネル領域側に形成されており、高濃度領域１０ａ２，１０ｂ２ はチャネル領域から離間した位置に形成されている。
【００５２】
低濃度領域１０ａ１，１０ｂ１ には、例えばｐ形不純物のホウ素が導入されている。また、高濃度領域１０ａ２，１０ｂ２ には、例えばｐ形不純物のホウ素が導入されているが、その不純物濃度は低濃度領域１０ａ１，１０ｂ１ 中の不純物濃度よりも高く設定されている。なお、半導体領域１０ａ， １０ｂの上層部には、例えばチタンシリサイド等からなるシリサイド層１０ｃが形成されている。
【００５３】
ゲート電極１０ｇは、例えばｎ形の低抵抗ポリシリコン膜、窒化チタン膜およびタングステン膜が下層から順に堆積されて形成されている。
【００５４】
このゲート電極１０ｇにおける窒化チタン膜は、低抵抗ポリシリコン膜上にタングステン膜を直接積み重ねた場合に、その接触部に製造プロセス中の熱処理によりシリサイドが形成されてしまう等を防止するためのバリア金属膜である。このバリア金属として窒化タングステン膜を用いても良い。
【００５５】
また、ゲート電極１０ｇにおけるタングステン膜等の金属膜は、配線抵抗を下げる機能を有しており、これを設けたことにより、ゲート電極１０ｇのシート抵抗を２〜２． ５Ω／□程度にまで低減できる。これにより、ＤＲＡＭの動作速度を向上させることが可能となっている。
【００５６】
ゲート絶縁膜１０ｉは、例えば酸化シリコンからなり、その厚さは、前記メモリセル選択用ＭＯＳ・ＦＥＴＱのゲート絶縁膜５ｉと同様に、例えば７ｎｍ程度である。また、このゲート絶縁膜１０ｉを酸窒化膜（ＳｉＯＮ膜）によって形成しても良い。これにより、極薄のゲート絶縁膜１０ｉのホットキャリア耐性を向上させることが可能となっている。
【００５７】
このゲート電極１０ｇの上面には、例えば窒化シリコンからなるキャップ絶縁膜６が形成されている。また、このキャップ絶縁膜６およびゲート電極１０ｇの側面には、例えば窒化シリコン等からなるサイドウォール９が形成されている。
【００５８】
なお、このサイドウォール９は、主として上記したｐチャネル形のＭＯＳ・ＦＥＴＱｐの低濃度領域１０ａ１，１０ｂ１ と高濃度領域１０ａ２，１０ｂ２ とを半導体基板１上に形成するためのイオン注入用のマスクとして用いられている。
【００５９】
すなわち、ゲート電極１０ｇの形成後、サイドウォール９の形成前に、ゲート電極１０ｇをマスクとして低濃度領域１０ａ１，１０ｂ１ 形成用の不純物を半導体基板１にイオン注入し、サイドウォール９形成後にゲート電極１０ｇおよびサイドウォール９をマスクとして高濃度領域１０ａ２，１０ｂ２ 形成用の不純物を半導体基板１にイオン注入する。
【００６０】
これらのｎチャネル形のＭＯＳ・ＦＥＴＱｎおよびｐチャネル形のＭＯＳによって、ＤＲＡＭのセンスアンプ回路、カラムデコーダ回路、カラムドライバ回路、ロウデコーダ回路、ロウドライバ回路、Ｉ／Ｏセレクタ回路、データ入力バッファ回路、データ出力バッファ回路および電源回路等のような周辺回路が形成されている。
【００６１】
このようなメモリセル選択用ＭＯＳ・ＦＥＴＱ、ｐチャネル形のＭＯＳ・ＦＥＴＱｐおよびｎチャネル形のＭＯＳ・ＦＥＴＱｎ等の半導体集積回路素子は、半導体基板１上に堆積された層間絶縁膜１１ａ〜１１ｃによって被覆されている。
【００６２】
層間絶縁膜１１ａ〜１１ｃは、例えば酸化シリコン等からなる。このうち、層間絶縁膜１１ａは、例えばＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ ）法によって堆積されている。また、層間絶縁膜１１ｂ， １１ｃは、例えばプラズマＣＶＤ法等によって堆積されている。そして、層間絶縁膜１１ｃの上面の高さがメモリ領域と周辺回路領域とでほぼ一致するように平坦化されている。
【００６３】
メモリ領域における層間絶縁膜１１ａ〜１１ｃ、絶縁膜７には、半導体領域５ａ， ５ｂが露出するような接続孔１２ａ， １２ｂが穿孔されている。この接続孔１２ａ， １２ｂの下部寸法においてゲート電極５ｇ（ワード線ＷＬ）の幅方向の寸法は、互いに隣接するゲート電極５ｇ（ワード線ＷＬ）の側面の絶縁膜７部分によってほぼ規定されている。
【００６４】
これは、接続孔１２ａ， １２ｂがゲート電極５ｇ（ワード線ＷＬ）側面の絶縁膜７によって自己整合的に穿孔されているからである。すなわち、層間絶縁膜１１ａ〜１１ｃと絶縁膜７とのエッチング選択比を大きくした状態で接続孔１２ａ， １２ｂを穿孔している。
【００６５】
これにより、この接続孔１２ａ， １２ｂのパターンを転写するための露光処理に際して、その接続孔１２ａ， １２ｂのパターンとメモリセル選択用ＭＯＳ・ＦＥＴＱｓの活性領域との相対的な平面位置が多少ずれてしまったとしても、この接続孔１２ａ， １２ｂからゲート電極５ｇ（ワード線ＷＬ）の一部が露出しないようになっている。したがって、合わせ余裕を小さくすることができるので、メモリセルのサイズを縮小することが可能となっている。
【００６６】
この接続孔１２ａ， １２ｂ内にはそれぞれプラグ１３ａ， １３ｂが埋め込まれている。プラグ１３ａ， １３ｂは、例えばｎ形不純物のリンが含有された低抵抗ポリシリコンからなり、それぞれメモリセル選択用ＭＯＳ・ＦＥＴＱの半導体領域５ａ， ５ｂと電気的に接続されている。なお、プラブ１３ｂの上面には、例えばチタンシリサイド等のようなシリサイド膜が形成されている。
【００６７】
層間絶縁膜１１ｃ上には層間絶縁膜１１ｄが堆積されている。この層間絶縁膜１１ｄは、例えば酸化シリコン等からなり、例えばプラズマＣＶＤ法等によって形成されている。この層間絶縁膜１１ｄ上には、ビット線ＢＬおよび第１層配線１４（１４ａ〜１４ｃ）が形成されている。このビット線ＢＬおよび第１層配線１４の幅は、例えば０．１μｍ程度、厚さは、例えば０．１μｍ程度である。
【００６８】
このビット線ＢＬは、例えばチタン膜、窒化チタン膜およびタングステン膜が下層から順に堆積されてなり、層間絶縁膜１１ｄに穿孔された接続孔１５を通じてプラグ１３ｂと電気的に接続され、さらに、プラグ１３ｂを通じてメモリセル選択ＭＯＳ・ＦＥＴＱの半導体領域５ｂと電気的に接続されている。
【００６９】
ビット線ＢＬはワード線ＷＬの延在方向に対して交差する方向に延びている。したがって、図１に示すような断面にはビット線ＢＬは通常示されないが、ビット線ＢＬが配置されている配線層を示すために等の理由からビット線ＢＬを示している。
【００７０】
一方、周辺回路領域の第１層配線１４は、ビット線ＢＬと同様に、例えばチタン膜、窒化チタン膜およびタングステン膜が下層から順に堆積されてなる。なお、このビット線ＢＬおよび第１層配線１４の構成材料は上述のものに限定されるものではなく種々変更可能であり、例えばアルミニウム（Ａｌ）の単体膜、Ａｌからなる導体膜にＳｉやＣｕを導入してなる合金膜または銅（Ｃｕ）の単体膜でも良い。また、このビット線ＢＬや第１層配線１４の表面（上面および側面）に、例えば窒化シリコンからなる絶縁膜を被覆する構造としても良い。
【００７１】
このうち、第１層配線１４ａは、層間絶縁膜１１ａ〜１１ｄに穿孔された接続孔１６を通じてｎチャネル形のＭＯＳ・ＦＥＴＱｎの半導体領域８ａと電気的に接続されている。また、第１層配線１４ｂは、層間絶縁膜１１ａ〜１１ｄも穿孔された接続孔１６を通じてｎチャネル形のＭＯＳ・ＦＥＴＱｎの半導体領域８ｂおよびｐチャネル形のＭＯＳ・ＦＥＴＱｐの半導体領域１０ａと電気的に接続されている。さらに、第１層配線１４ｃは、層間絶縁膜１１ａ〜１１ｄに穿孔された接続孔１６を通じてｐチャネル形のＭＯＳ・ＦＥＴＱｐの半導体領域１０ｂと電気的に接続されている。
【００７２】
層間絶縁膜１１ｄの上面には、層間絶縁膜（第１の層間絶縁膜）１１ｅ〜１１ｇが下層から順に堆積されており、これにより、ビット線ＢＬおよび第１層配線１４が被覆されている。層間絶縁膜１１ｅ〜１１ｇは、例えば酸化シリコン等からなる。このうち、層間絶縁膜１１ｅは、例えばＳＯＧ法によって堆積されている。また、層間絶縁膜１１ｆ， １１ｇは、例えばプラズマＣＶＤ法等によって形成されている。そして、層間絶縁膜１１ｇの上面の高さがメモリセル領域と周辺回路領域とでほぼ一致するように平坦化処理が施されている。
【００７３】
まず、このような半導体基板１に対して、フォトリソグラフィ処理およびドライエッチング処理を施すことにより、図２に示すように、層間絶縁膜１１ｅ〜１１ｇに第１層配線１４ｂの一部が露出するような接続孔（第１の接続孔）１７ａを穿孔する。
【００７４】
この接続孔１７ａの深さは、例えば０．７μｍ程度であり、その直径は、特に限定されないが、例えばゲート加工長〜ゲート加工長の１．５倍程度（０．２〜０．３μｍ）、好ましくは０．２５μｍ程度である。
【００７５】
続いて、図３に示すように、層間絶縁膜１１ｇの上面および接続孔１７ａ内に導体膜１８をブランケットＣＶＤ法等によって被着する。すなわち、相対的に薄い導体膜（第１の導体膜）をスパッタリング法等によって被着した後、その上に相対的に厚い導体膜（第２の導体膜）をＣＶＤ法等によって被着することで導体膜１８を形成する。この際、接続孔１７ａがその上部まで完全に導体膜１８で埋め込まれるようにする。なお、この薄い導体膜は、例えば窒化チタンからなり、厚い導体膜は、例えばタングステン等からなる。
【００７６】
その後、半導体基板１に対して異方性のドライエッチング処理あるいはＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ ）処理を施すことにより、層間絶縁膜１１ｇ上面の導体膜１８は除去し、導体膜１８が接続孔１７ａ内のみに残されるようにすることで、図４に示すように、接続孔１７ａ内にプラグ（第１の埋込導体膜）１８ａを形成する。
【００７７】
この接続孔１７ａは、直径が小さくても浅いので、アスペクト比を小さくでき、その穴あけも導体膜１８による埋め込みも比較的容易である。したがって、接続孔１７ａ内のプラグ１８ａと第１層配線１４ｂとを良好に電気的に接続することが可能となっている。
【００７８】
次いで、メモリセル領域における層間絶縁膜１１ｅ〜１１ｇにプラグ１３ａの上面が露出するような接続孔１９をフォトリソグラフィ技術およびドライエッチング技術によって形成した後、接続孔１９内にプラグ（容量素子用導体膜）２０を形成する。この接続孔１９の直径は、特に限定されないが、例えばゲート加工長〜ゲート加工長の１．５倍（０．２〜０．３μｍ）程度、好ましくは０．２５μｍ程度である。
【００７９】
このプラグ２０は、例えばｎ型不純物（例えばＰ（リン））をドープした低抵抗ポリシリコン膜をＣＶＤ法等で層間絶縁膜１１ｇ上および接続孔１９内に被着した後、このポリシリコン膜を異方性のドライエッチング法またはＣＭＰ法によってエッチバックして接続孔１９の内部に残すことにより形成する。
【００８０】
ただし、本実施の形態１では、周辺回路領域のプラグ１８ａを形成した後、メモリ領域のプラグ２０を形成する場合について説明したが、これに限定されるものではなく、その逆でも良い。すなわち、メモリ領域のプラグ２０を形成した後、周辺回路領域のプラグ１８ａを形成しても良い。
【００８１】
次いで、層間絶縁膜１１ｇの上面、プラグ１８ａの露出面およびプラグ２０の露出面を覆うように、例えば厚さ１００ｎｍ程度の窒化シリコン等からなる絶縁膜（第１絶縁膜）２１をプラズマＣＶＤ法等によって形成する。
【００８２】
この絶縁膜２１は、後述する情報蓄積用容量素子の蓄積電極を形成する工程で下部電極の間の酸化シリコン膜をエッチングする際のエッチングストッパとして機能する。また、情報蓄積容量素子の蓄積電極の倒壊を防止するように機能する。さらに、本実施の形態１では、プラグ１８ａの上面が露出するような接続孔を形成する工程でプラグ１８ａ上の酸化シリコン膜をエッチング除去する際のエッチングストッパとして機能する。
【００８３】
次に、図５に示すように、絶縁膜２１上に、例えば厚さ１． ３μｍ程度の酸化シリコン等からなる層間絶縁膜（第２の層間絶縁膜）１１ｈを、例えばオゾン（Ｏ３ ）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法等によって堆積した後、その層間絶縁膜１１ｈおよび下層の絶縁膜２１に、プラグ２０の上面が露出するような溝２２をフォトリソグラフィ技術およびエッチング技術によって形成する。
【００８４】
この溝２２の形成に際しては、酸化シリコン膜と窒化シリコン膜とのエッチング選択比を大きくした状態でのエッチング処理を施す。すなわち、まず、酸化シリコン膜の方が速くエッチング除去されるようなエッチング処理を施すことにより、フォトレジストパターンから露出する層間絶縁膜１１ｈ部分を除去する。この時、下層の絶縁膜２１は窒化シリコン等からなるのでエッチングストッパとして機能する。続いて、窒化シリコンの方が速くエッチング除去されるようなエッチング処理を施すことにより絶縁膜２１部分を除去する。この時、絶縁膜２１の下層の層間絶縁膜１１ｇは酸化シリコン等からなるので、この絶縁膜２１の除去の際に大幅に除去されることもない。
【００８５】
このような溝２２の形成工程後、半導体基板１上に、例えばｎ型不純物（例えばＰ（リン））をドープした膜厚６０ｎｍ程度の低抵抗ポリシリコンからなる導体膜をＣＶＤ法で堆積する。この低抵抗ポリシリコンからなる導体膜は、情報蓄積用容量素子の蓄積電極材料として使用される。
【００８６】
続いて、その低抵抗ポリシリコンからなる導体膜上に、溝２２の深さよりも厚い膜厚（例えば２μｍ程度）の酸化シリコン等からなる絶縁膜をスピン塗布した後、その絶縁膜をエッチバックし、さらに層間絶縁膜１１ｈ上の低抵抗ポリシリコンからなる導体膜をエッチバックすることにより、溝２２の内側（内壁および底部）に低抵抗ポリシリコンからなる導体膜を残す。
【００８７】
その後、周辺回路領域の層間絶縁膜１１ｈを覆うフォトレジスト膜をマスクに溝２２の内部の絶縁膜と溝２２の隙間の層間絶縁膜１１ｈをウェットエッチングにより除去して情報蓄積用容量素子の蓄積電極２３ａを形成する。
【００８８】
この際、溝２２の隙間には窒化シリコン等からなる絶縁膜２１が残っているので、その下層の層間絶縁膜１１ｇの上部がエッチングされることはない。
【００８９】
また、この際、本実施の形態１においては、蓄積電極２３ａの下部を、残された絶縁膜２１によって支えることができるので、その固定強度を向上させることができ、その倒壊を防止することが可能となっている。
【００９０】
さらに、周辺回路領域の層間絶縁膜１１ｈを覆うフォトレジスト膜は、その一端をメモリアレイの最も外側に形成される蓄積電極２３ａと周辺回路領域との境界部に配置する。このようにすると、そのフォトレジスト膜の端部に合わせずれが生じた場合でも、メモリアレイの最も外側に形成される蓄積電極２３ａの溝２２の内部に絶縁膜が残ったり、周辺回路領域の層間絶縁膜１１ｈがエッチングされたりすることはない。
【００９１】
次いで、そのフォトレジスト膜を除去した後、蓄積電極２３ａを構成する低抵抗ポリシリコンの酸化を防止するために、半導体基板１をアンモニア雰囲気中、８００℃程度で熱処理して低抵抗ポリシリコンからなる蓄積電極２３ａの表面を窒化した後、蓄積電極２３ａの上部に、例えば膜厚２０ｎｍ程度の酸化タンタルからなる絶縁膜膜２３ｂをＣＶＤ法で堆積する。
【００９２】
続いて、半導体基板１に対して、例えば８００℃程度で熱処理を施して酸化タンタルからなる絶縁膜２３ｂを活性化する。この絶縁膜２３ｂは、情報蓄積用容量素子の容量絶縁膜材料として使用される。
【００９３】
その後、絶縁膜２３ｂの表面上に、例えば膜厚１５０ｎｍ程度の窒化チタン等からなる導体膜をＣＶＤ法とスパッタリング法とで堆積した後、その導体膜および絶縁膜２３ｂをフォトリソグラフィ技術およびドライエッチング技術でパターニングする。
【００９４】
これにより、上部電極２３ｃと、酸化タンタル等からなる絶縁膜２３ｂと、低抵抗ポリシリコンからなる蓄積電極２３ａとで構成される例えばクラウン形の情報蓄積用容量素子Ｃを形成する。このようにしてメモリセル選択用ＭＯＳ・ＦＥＴＱとこれに直列に接続された情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメモリセルが完成する。
【００９５】
次に、情報蓄積用容量素子Ｃを覆うように、層間絶縁膜１１ｈ上に、例えば膜厚１００ｎｍ程度の酸化シリコン等からなる層間絶縁膜（第２の層間絶縁膜、第３の層間絶縁膜）１１ｉを堆積する。この層間絶縁膜１１ｉは、例えばオゾン（Ｏ３ ）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。
【００９６】
続いて、層間絶縁膜１１ｉ上に、周辺回路領域に接続孔を穿孔するためのフォトレジストパターン２４ａを形成した後、これをマスクとして、ここから露出する層間絶縁膜１１ｉ， １１ｈおよび絶縁膜２１をエッチング除去することにより、プラグ１８ａの上部が露出するような接続孔（第２の接続孔）１７ｂを穿孔する。この接続孔１７ｂの直径は、特に限定されないが、例えばゲート加工長×１．５〜ゲート加工長×３（０．３〜０．６）μｍ程度、好ましくは０．４μｍ程度であり、上記した接続孔１７ａの直径よりも大きい。また、その深さは、特に限定されないが、１．８μｍ程度である。
【００９７】
この接続孔１７ｂの形成に際しては、酸化シリコン膜と窒化シリコン膜とのエッチング選択比を大きくした状態でのエッチング処理を施す。すなわち、まず、酸化シリコン膜の方が速くエッチング除去されるようなエッチング処理を施すことにより、フォトレジストパターン２４ａから露出する層間絶縁膜１１ｉ， １１ｈ部分を除去する。この時、下層の絶縁膜２１は窒化シリコン等からなるのでエッチングストッパとして機能する。続いて、窒化シリコンの方が速くエッチング除去されるようなエッチング処理を施すことにより絶縁膜２１部分を除去する。この時、絶縁膜２１の下層の層間絶縁膜１１ｇは酸化シリコン等からなるので、この絶縁膜２１の除去の際に大幅に除去されることもない。
【００９８】
このように周辺回路領域に接続孔１７ｂを穿孔した後、図６に示すように、層間絶縁膜１１ｉの上面および接続孔１７ｂ内に導体膜２５をブランケットＣＶＤ法等によって被着する。
【００９９】
すなわち、例えば窒化チタン膜からなる薄い導体膜をスパッタリング法等によって被着した後、その上にタングステン膜からなる厚い導体膜をＣＶＤ法等によって被着することで導体膜２５を形成する。この際、接続孔１７ｂがその上部まで導体膜２５で完全に埋め込まれるようにする。
【０１００】
その後、半導体基板１に対して異方性のドライエッチング処理を施すことにより、層間絶縁膜１１ｉ上面の導体膜２５を除去し、接続孔１７ｂ内の導体膜２５が残されるようにすることで、図７に示すように、接続孔１７ｂ内にプラグ（第２の埋込導体膜）２５ａを形成する。
【０１０１】
次いで、層間絶縁膜１１ｉ上に、例えば窒化チタンからなる導体膜をスパッタリング法等によって堆積した後、その上に、例えばアルミニウム（Ａｌ）またはＡｌ−Ｓｉ−Ｃｕ合金等のＡｌ合金をスパッタリング法によって堆積し、さらに、その上に、例えば窒化チタン等からなる導体膜をスパッタリング法等によって堆積する。
【０１０２】
続いて、その積層導体膜をフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、図８に示すように、第２層配線２６を形成する。この第２層配線２６の幅は、特に限定されないが、例えば０．７μｍ程度、厚さは、特に限定されないが、例えば０．８μｍ程度である。
【０１０３】
その後、層間絶縁膜１１ｉ上に、例えば酸化シリコンからなる層間絶縁膜１１ｊ， １１ｋ， １１ｍをＣＶＤ法等によって堆積し、その上に、上記第２層配線２６と同様にして第３層配線を形成する。
【０１０４】
その後、その第３層配線を被覆するように、例えば酸化シリコン膜の単体膜または酸化シリコン膜上に窒化シリコン膜を積み重ねた積層膜からなる表面保護膜をＣＶＤ法等によって堆積することでＤＲＡＭを製造する。
【０１０５】
このように本実施の形態１においては、ＤＲＡＭの周辺回路領域において第２層配線２６と第１層配線１４とを電気的に接続する接続孔１７ａ， １７ｂを２回に分けて形成し、かつ、それぞれの接続孔１７ａ， １７ｂの穿孔後に導体膜を埋め込みプラグ１８ａ， ２５ａを形成している。したがって、本実施の形態１においては、第１層配線１４と第２層配線２６とが、その配線層間において高さ方向に積み重ねられた２個のプラグ１８ａ， ２５ａによって互いに電気的に接続される構造となっている。
【０１０６】
ところで、ＤＲＡＭの周辺回路領域において、第１層配線１４と第２層配線２６とを接続する接続孔を１回の処理で穿孔する技術の場合、すなわち、第２層配線形成用の導体膜を被着する工程に先立って、第１層配線１４と第２層配線２６との間の絶縁膜に、第１層配線１４の一部が露出するような１つの接続孔を穿孔する技術の場合は、接続孔のアスペクト比が大きくなり、穴あけおよび導体膜での埋め込みが困難となる。
【０１０７】
メモリセル領域においては、第１層配線１４と第２層配線２６との間に情報蓄積用容量素子Ｃが設けられているが、その高さは、小さな占有面積であっても容量を増大させる観点から高くなる傾向にある。したがって、情報蓄積用容量素子Ｃが高くなればなるほど、周辺回路領域における第１層配線１４と第２層配線２６との間の絶縁膜も厚くなるので、当該接続孔も深くなりアスペクト比が大きくなる。
【０１０８】
これに対して本実施の形態１においては、周辺回路領域において第１層配線１４と第２層配線２６とを接続する接続孔を接続孔１７ａ， １７ｂの２回に分けて穿孔し、かつ、その各々を各々の穿孔後に導体膜で埋め込むことにより、その接続孔１７ａ， １７ｂの穴あけおよび導体膜の埋め込みを容易にすることができるので、第１層配線１４と第２層配線２６との接続上の信頼性を向上させることができ、ＤＲＡＭの歩留まりおよび信頼性を向上させることが可能となっている。
【０１０９】
特に、本実施の形態１においては、第２層配線形成用の導体膜を被着する工程の直前の段階で開ける接続孔１７ｂを浅くできるので、そのアスペクト比を小さくすることができる。
【０１１０】
これは、当該接続孔１７ｂはプラグ１８ａの上部が露出する深さまで穿孔すれば良いので、その深さを、第１層配線１４の一部が露出するような接続孔を穿孔する場合よりも、プラグ１８ａの高さ（あるいは層間絶縁膜１１ｅ〜１１ｇの厚さ）分だけ浅くすることができるからである。すなわち、ここでの接続孔１７ａ内のプラグ１８ａは、接続孔１７ｂを浅くし、そのアスペクト比を小さくするための機能を有している。
【０１１１】
また、本実施の形態１においては、第２層配線形成用の導体膜を被着する工程の直前の段階で開ける接続孔１７ｂの直径を大きくできるので、そのアスペクト比を小さくすることができる。これは、例えば次のような理由からである。
【０１１２】
周辺回路領域に第１層配線１４の一部が露出するような接続孔を穿孔する技術の場合、その直径は、素子と接続される微細な第１層配線１４の幅、第１層配線１４との平面的な位置合わせおよび隣接する第１層配線１４の間隔等の制約を受けるため、あまり大きくすることができない。
【０１１３】
これに対して本実施の形態１では、周辺回路領域の接続孔１７ｂはプラグ１８ａの上部が露出するように穿孔すれば良く、その直径は第１層配線１４からの制約をあまり受けずプラグ１８ａからの制約を受ける。しかし、その制約は第１層配線１４からの制約よりも緩いので、接続孔１７ｂの直径を比較的大きく設定することが可能となっている。ここでの接続孔１７ａ内のプラグ１８ａは、接続孔１７ｂの直径を大きく設定可能なように制約緩和機能を有している。
【０１１４】
このような本実施の形態１においては、以下の効果を得ることが可能となる。
【０１１５】
（１）．ＤＲＡＭの周辺回路領域において第１層配線１４と第２層配線２６とを電気的に接続する接続孔を接続孔１７ａ， １７ｂの２段に分け、それぞれにプラグ１８ａ， ２５ａを埋め込むことにより、その接続孔１７ａ， １７ｂの穴あけおよび導体膜の埋め込みを容易にすることが可能となる。
【０１１６】
（２）．接続孔１７ｂの直径を接続孔１７ａの直径よりも大径としたことにより、接続孔１７ｂを形成するためのフォトリソグラフィ工程での位置合わせ精度を緩和することができる。また、接続孔１７ｂを形成するためのエッチング工程での穴あけ処理を容易にすることができる。さらに、接続孔１７ｂ内への導体膜の埋め込みを容易に、かつ、良好にすることが可能となる。
【０１１７】
（３）．上記（１） または（２） により、第１層配線１４と第２層配線２６とを電気的に接続する接続孔１７ａ， １７ｂでの導通不良を低減することができるので、ＤＲＡＭの歩留まりおよび信頼性を向上させることが可能となる。
【０１１８】
（４）．上記（１） により、筒状の情報蓄積用容量素子Ｃの高さの設定に際して、周辺回路領域に穿孔する接続孔１７ａ， １７ｂから受ける制約を緩和することができるので、当該情報蓄積用容量素子Ｃを高くすることができる。したがって、情報蓄積用容量素Ｃの占有面積を増大させることなく、また、高度で複雑なプロセス技術を新たに導入することなく、情報蓄積に寄与する容量を増大させることが可能となる。
【０１１９】
（５）．上記（４） により、メモリセル領域の面積を増大させることなく、ＤＲＡＭのリフレッシュ特性および読み出し／書き込み動作の信頼性を向上させることが可能となる。
【０１２０】
（実施の形態２）
図９〜図１７は本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【０１２１】
本実施の形態２においても、例えば２５６Ｍ・ＤＲＡＭに本発明の技術的思想を適用した場合について説明する。図９はそのＤＲＡＭの製造工程中における要部断面図を示している。なお、この図９は図１と同じなので説明を省略する。
【０１２２】
まず、図９に示す層間絶縁膜１１ｄ〜１１ｇに、図１０に示すように、プラグ１３ａの上面が露出するような接続孔１９をフォトリソグラフィ技術およびドライエッチング技術によって穿孔する。
【０１２３】
続いて、層間絶縁膜１１ｇ上および接続孔１９内に、例えば低抵抗ポリシリコンからなる導体膜をＣＶＤ法によって被着した後、その導体膜をエッチバック法またはＣＭＰ法等によって削る。この場合も前記実施の形態１と同様に、その導体膜が接続孔１９内のみに残るようにし、層間絶縁膜１１ｇの上面には残らないようにすることで、プラグ２０を形成する。
【０１２４】
その後、層間絶縁膜１１ｇおよびプラグ２０の上面を被覆するように、例えば窒化シリコン等からなる絶縁膜（第１の絶縁膜）２１ａをＣＶＤ法等によって被着した後、その上面に、例えば酸化シリコン等からなる層間絶縁膜（第２の層間絶縁膜）１１ｈ１ をＣＶＤ法等によって被着する。
【０１２５】
次いで、図１１に示すように、層間絶縁膜１１ｅ〜１１ｇ、絶縁膜２１ａおよび層間絶縁膜１１ｈ１ に第１層配線１４ｂの一部が露出するような接続孔１７ａをフォトリソグラフィ技術およびドライエッチング技術によって穿孔する。この接続孔１７ａの直径は、特に限定されないが、例えばゲート加工長〜ゲート加工長×１．５μｍ、好ましくは０．２５μｍ程度である。また、その深さは、特に限定されないが、例えば１．２μｍ程度である。
【０１２６】
続いて、層間絶縁膜１１ｈ１ の上面および接続孔１７ａ内に導体膜１８をブランケットＣＶＤ法等によって被着する。すなわち、例えば窒化チタン膜からなる薄い導体膜をスパッタリング法等によって被着した後、その上にタングステン膜からなる厚い導体膜をＣＶＤ法等によって被着することで導体膜１８を形成する。この際、接続孔１７ａがその上部まで完全に導体膜１８で埋め込まれるようにする。
【０１２７】
その後、半導体基板１に対して異方性のドライエッチング処理あるいはＣＭＰ処理を施すことにより、層間絶縁膜１１ｈ１ 上面の導体膜１８を除去し、導体膜１８が接続孔１７ａ内のみに残されるようにすることで、図１２に示すように、接続孔１７ａ内にプラグ（第１の埋込導体膜）１８ａを形成する。
【０１２８】
次いで、層間絶縁膜１１ｈ１ およびプラグ１８ａの上面を被覆するように、例えば窒化シリコン等からなる絶縁膜（第２の絶縁膜）２１ｂをＣＶＤ法等によって被着した後、その上面に、例えば酸化シリコン等からなる層間絶縁膜（第３の層間絶縁膜）１１ｈ２ をＣＶＤ法等によって被着する。
【０１２９】
続いて、図１３に示すように、その層間絶縁膜１１ｈ１，１１ｈ２ および絶縁膜２１ａ， ２１ｂに、プラグ２０の上面が露出するような溝２２をフォトリソグラフィ技術およびエッチング技術によって形成する。
【０１３０】
この溝２２の形成に際して、層間絶縁膜１１ｈ１ をエッチング除去する場合は、酸化シリコン膜と窒化シリコン膜とのエッチング選択比を大きくした状態でのエッチング処理を施す。
【０１３１】
すなわち、まず、酸化シリコン膜の方が速くエッチング除去されるようなエッチング処理を施すことにより、フォトレジストパターンから露出する層間絶縁膜１１ｈ１ 部分を除去する。この時、下層の絶縁膜２１ａは窒化シリコン等からなるのでエッチングストッパとして機能する。
【０１３２】
続いて、窒化シリコンの方が速くエッチング除去されるようなエッチング処理を施すことにより絶縁膜２１ａ部分を除去する。この時、絶縁膜２１ａの下地の層間絶縁膜１１ｇは酸化シリコン等からなるので、この絶縁膜２１ａの除去の際に大幅に除去されることもない。
【０１３３】
このような溝２２の形成工程後、半導体基板１上に、例えばｎ型不純物（例えばＰ（リン））をドープした膜厚６０ｎｍ程度の低抵抗ポリシリコンからなる導体膜をＣＶＤ法で堆積する。この低抵抗ポリシリコンからなる導体膜は、情報蓄積用容量素子の蓄積電極材料として使用される。
【０１３４】
続いて、その低抵抗ポリシリコンからなる導体膜上に、溝２２の深さよりも厚い膜厚（例えば２μｍ程度）の酸化シリコン等からなる絶縁膜をスピン塗布した後、その絶縁膜をエッチバックし、さらに層間絶縁膜１１ｈ２ 上の低抵抗ポリシリコンからなる導体膜をエッチバックすることにより、溝２２の内側（内壁および底部）に低抵抗ポリシリコンからなる導体膜を残す。
【０１３５】
その後、周辺回路領域の層間絶縁膜１１ｈ１ を覆うフォトレジスト膜をマスクに溝２２の内部の絶縁膜と溝２２の隙間の層間絶縁膜１１ｈ２ をウェットエッチングにより除去して情報蓄積用容量素子の蓄積電極２３ａを形成する。
【０１３６】
この時、溝２２の隙間には窒化シリコン等からなる絶縁膜２１ｂが残っているので、その下層の層間絶縁膜１１ｈ１ の上部がエッチングされることはない。また、層間絶縁膜１１ｈ１ および絶縁膜２１ｂは蓄積電極２３ａが倒れてしまうのを防止する機能を有している。この場合、絶縁膜２１ｂおよび層間絶縁膜１１ｈ１ の膜厚の分、前記実施の形態１の場合よりも蓄積電極２３ａの倒壊防止能力を向上させることが可能となっている。
【０１３７】
また、周辺回路領域の層間絶縁膜１１ｈ２ を覆うフォトレジスト膜は、その一端をメモリアレイの最も外側に形成される蓄積電極２３ａと周辺回路領域との境界部に配置する。このようにすると、そのフォトレジスト膜の端部に合わせずれが生じた場合でも、メモリアレイの最も外側に形成される蓄積電極２３ａの溝２２の内部に絶縁膜が残ったり、周辺回路領域の層間絶縁膜１１ｈ２ がエッチングされたりすることはない。
【０１３８】
次いで、前記実施の形態１と同様にして、上部電極２３ｃと、酸化タンタル等からなる絶縁膜２３ｂと、低抵抗ポリシリコンからなる蓄積電極２３ａとで構成される例えば筒状の情報蓄積用容量素子Ｃを形成する。これにより、メモリセル選択用ＭＯＳ・ＦＥＴＱとこれに直列に接続された情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメモリセルが完成する。
【０１３９】
続いて、情報蓄積用容量素子Ｃを覆うように、層間絶縁膜１１ｈ２ 上に、例えば膜厚１００ｎｍ程度の酸化シリコン等からなる層間絶縁膜（第４の層間絶縁膜）１１ｉを堆積する。この層間絶縁膜１１ｉは、例えばオゾン（Ｏ３ ）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。
【０１４０】
その後、層間絶縁膜１１ｉ上に、周辺回路領域に接続孔を穿孔するためのフォトレジストパターンを形成した後、これをマスクとして、ここから露出する層間絶縁膜１１ｉ， １１ｈ２ および絶縁膜２１ｂをエッチング除去することにより、プラグ１８ａの上部が露出するような接続孔１７ｂを穿孔する。
【０１４１】
この接続孔１７ｂの直径は、例えばゲート加工長（１．５〜３．０倍）μｍ程度、好ましくは０．４μｍ程度であり、上記した接続孔１７ａの直径よりも大きい。また、本実施の形態１では、プラグ１８ａの上部が情報蓄積用容量素子Ｃの高さの途中位置にあるので、接続孔１７ｂの深さを前記実施の形態１の場合よりも浅くすることができる。したがって、接続孔１７ｂの穴あけを前記実施の形態１の場合よりも容易にすることが可能となっている。その深さは、特に限定されないが、例えば１．３μｍ程度である。
【０１４２】
この接続孔１７ｂの形成に際しては、酸化シリコン膜と窒化シリコン膜とのエッチング選択比を大きくした状態でのエッチング処理を施す。すなわち、まず、酸化シリコン膜の方が速くエッチング除去されるようなエッチング処理を施すことにより、フォトレジストパターンから露出する層間絶縁膜１１ｉ， １１ｈ２ 部分を除去する。この時、下層の絶縁膜２１ｂは窒化シリコン等からなるのでエッチングストッパとして機能する。続いて、窒化シリコンの方が速くエッチング除去されるようなエッチング処理を施すことにより絶縁膜２１部分を除去する。この時、絶縁膜２１ｂの下層の層間絶縁膜１１ｈ１ は酸化シリコン等からなるので、この絶縁膜２１ｂの除去の際に大幅に除去されることもない。
【０１４３】
このように周辺回路領域に接続孔１７ｂを穿孔した後、図１５に示すように、前記実施の形態１と同様にして層間絶縁膜１１ｉの上面および接続孔１７ｂ内に導体膜２５を被着する。
【０１４４】
続いて、半導体基板１に対して異方性のドライエッチング処理を施すことにより、層間絶縁膜１１ｉ上面の導体膜２５を除去し、接続孔１７ｂ内の導体膜２５が残されるようにすることで、図１６に示すように、接続孔１７ｂ内にプラグ（第２の埋込導体膜）２５ａを形成する。
【０１４５】
本実施の形態１の場合、接続孔１７ｂの深さが前記実施の形態１の場合よりも浅いので、前記実施の形態１の場合よりも導体膜の埋め込みが容易である。このように本実施の形態２においても、周辺回路領域において、プラグ１８ａ上にプラグ２５ａが積み重ねられ互いに電気的に接続される構造となっている。
【０１４６】
その後、図１７に示すように、前記実施の形態１と同様に、第２層配線２６を形成した後、層間絶縁膜１１ｉ上に、例えば酸化シリコンからなる層間絶縁膜を堆積した後、その上に、上記第２層配線２６と同様にして第３層配線を形成し、さらに、その第３層配線を被覆するように、例えば酸化シリコン膜の単体膜または酸化シリコン膜上に窒化シリコン膜を積み重ねた積層膜からなる表面保護膜を堆積することでＤＲＡＭを製造する。
【０１４７】
このような本実施の形態２においては、前記実施の形態１で得られた効果の他に以下の効果を得ることが可能である。
【０１４８】
（１）．情報蓄積用容量素子Ｃを形成する際に、蓄積電極２３ａを層間絶縁膜１１ｈ１ および絶縁膜２１ａ， ２１ｂで支えるので、蓄積電極２３ａの倒壊防止能力を向上させることが可能となる。
【０１４９】
（２）．プラグ１８ａの最上部の高さを、情報蓄積用容量素子Ｃの高さの途中位置にすることにより、前記実施の形態１の場合よりも接続孔１７ｂを浅くすることができるので、そのアスペクト比を小さくすることができる。したがって、接続孔１７ｂの穴あけおよび導体膜での埋め込みをさらに容易にすることが可能となる。
【０１５０】
（実施の形態３）
図１８〜図２５は本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【０１５１】
本実施の形態３においても、例えば２５６Ｍ・ＤＲＡＭに本発明の技術的思想を適用した場合について説明する。図１８はそのＤＲＡＭの製造工程中における要部断面図を示している。なお、この図１８は図１と同じなので説明を省略する。
【０１５２】
まず、図１８に示す層間絶縁膜１１ｄ〜１１ｇに、図１９に示すように、プラグ１３ａの上面が露出するような接続孔１９および第１層配線１４ｂの一部が露出するような接続孔１７ａをフォトリソグラフィ技術およびドライエッチング技術によって穿孔する。
【０１５３】
すなわち、本実施の形態３においては、メモリセル領域の接続孔１９と周辺回路領域の接続孔１７ａとを同時に穿孔する。これにより、レジスト塗布、露光および現像の一連のフォトリソグラフィ処理を１回分減らすことができるので、製造工程を簡略化することが可能である。また、フォトリソグラフィ工程を減らせるので、異物の付着率を低減でき、ＤＲＡＭの歩留まりおよび信頼性を向上させることが可能となる。
【０１５４】
なお、この場合の接続孔１９の直径は、特に限定されないが、例えば０．２μｍ程度、深さは、特に限定されないが、例えば０．８μｍ程度である。また、この場合の接続孔１７ａの直径は、特に限定されないが、例えば０．２５μｍ程度、深さは、特に限定されないが、例えば０．７μｍ程度である。
【０１５５】
続いて、図２０に示すように、層間絶縁膜１１ｇ上および接続孔１７ａ， １９内に、例えば窒化チタンからなる導体膜２７をＣＶＤ法によって被着した後、その導体膜２７をエッチバック法またはＣＭＰ法等によって削る。
【０１５６】
この場合、その導体膜２７が接続孔１７ａ， １９内のみに残るようにし、層間絶縁膜１１ｇの上面には残らないようにする。これにより、図２１に示すように、接続孔１９内にプラグ２７ａを形成するとともに、接続孔１７ａ内にプラグ２７ｂを形成する。
【０１５７】
すなわち、本実施の形態３においては、メモリセル領域の情報蓄積用容量素子用のプラグ２７ａを形成する際に周辺回路領域のプラグ２７ｂも同時に形成する。これにより、導体膜の被着およびエッチバック等のような一連の処理を１回分減らすことができるので、ＤＲＡＭの製造工程数の低減および簡略化が可能となる。
【０１５８】
ただし、プラグ２７ａ， ２７ｂを形成するための導体膜２７は、窒化チタンに限定されるものではなく種々変更可能であり、例えば窒化チタン上にタングステンを被着してなる積層膜でも良い。この場合、窒化チタン膜は、例えばスパッタリングリング法で形成し、タングステン膜は、例えばＣＶＤ法で形成しても良く、両方ともＣＶＤ法で形成しても良い。
【０１５９】
その後、層間絶縁膜１１ｇおよびプラグ２７ａ， ２７ｂの上面を被覆するように、例えば窒化シリコン等からなる絶縁膜２１をＣＶＤ法等によって被着した後、図２２に示すように、その上面に、例えば酸化シリコン等からなる層間絶縁膜１１ｈをＣＶＤ法等によって被着する。
【０１６０】
次いで、前記実施の形態１と同様にして、上部電極２３ｃと、酸化タンタル等からなる絶縁膜２３ｂと、蓄積電極２３ａとで構成される例えば筒状の情報蓄積用容量素子Ｃを形成する。これにより、メモリセル選択用ＭＯＳ・ＦＥＴＱとこれに直列に接続された情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメモリセルが完成する。
【０１６１】
なお、プラグ２７ａが窒化チタンの場合は、蓄積電極２３ａは、例えばポリシリコン膜、タングステン、窒化タングステンで構成すると良い。また、プラグ２７ａが窒化チタンとタングステンとの積層膜の場合は、蓄積電極２３ａは、例えばタングステン、窒化タングステンで構成すると良い。
【０１６２】
続いて、情報蓄積用容量素子Ｃを覆うように、層間絶縁膜１１ｈ上に、例えば膜厚１００ｎｍ程度の酸化シリコン等からなる層間絶縁膜１１ｉを堆積する。この層間絶縁膜１１ｉは、例えばオゾン（Ｏ３ ）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。
【０１６３】
その後、層間絶縁膜１１ｉ上に、周辺回路領域に接続孔を穿孔するためのフォトレジストパターン２４ａを形成した後、これをマスクとして、ここから露出する層間絶縁膜１１ｉ， １１ｈおよび絶縁膜２１をエッチング除去することにより、プラグ２７ｂの上部が露出するような接続孔１７ｂを穿孔する。
【０１６４】
この接続孔１７ｂの直径は、例えばゲート加工長の１．５〜３．０倍程度、好ましくは０．４μｍ程度であり、上記した接続孔１７ａの直径よりも大きい。また、その深さは、特に限定されないが、例えば１．８μｍ程度である。
【０１６５】
この接続孔１７ｂの形成に際しては、酸化シリコン膜と窒化シリコン膜とのエッチング選択比を大きくした状態でのエッチング処理を施す。すなわち、まず、酸化シリコン膜の方が速くエッチング除去されるようなエッチング処理を施すことにより、フォトレジストパターンから露出する層間絶縁膜１１ｉ， １１ｈ部分を除去する。この時、下層の絶縁膜２１は窒化シリコン等からなるのでエッチングストッパとして機能する。続いて、窒化シリコンの方が速くエッチング除去されるようなエッチング処理を施すことにより絶縁膜２１部分を除去する。この時、絶縁膜２１の下層の層間絶縁膜１１ｈ１ は酸化シリコン等からなるので、この絶縁膜２１の除去の際に大幅に除去されることもない。
【０１６６】
このように周辺回路領域に接続孔１７ｂを穿孔した後、図２３に示すように、前記実施の形態１と同様にして層間絶縁膜１１ｉの上面および接続孔１７ｂ内に導体膜２５を被着する。
【０１６７】
続いて、半導体基板１に対して異方性のドライエッチング処理を施すことにより、層間絶縁膜１１ｉ上面の導体膜２５を除去し、接続孔１７ｂ内の導体膜２５が残されるようにすることで、図２４に示すように、接続孔１７ｂ内にプラグ２５ａを形成する。このように本実施の形態３においても、周辺回路領域において、プラグ２７ｂ上にプラグ２５ａが積み重ねられ互いに電気的に接続される構造となっている。
【０１６８】
その後、図２５に示すように、前記実施の形態１と同様に、第２層配線２６を形成した後、層間絶縁膜１１ｉ上に、例えば酸化シリコンからなる層間絶縁膜を堆積した後、その上に、上記第２層配線２６と同様にして第３層配線を形成し、さらに、その第３層配線を被覆するように、例えば酸化シリコン膜の単体膜または酸化シリコン膜上に窒化シリコン膜を積み重ねた積層膜からなる表面保護膜を堆積することでＤＲＡＭを製造する。
【０１６９】
このような本実施の形態３においては、前記実施の形態１で得られた効果の他に以下の効果を得ることが可能である。
【０１７０】
（１）．周辺回路領域における接続孔１７ａをメモリセル領域における接続孔１９の穿孔工程と同時に穿孔し、また、接続孔１９， １７ａを同時に埋め込みその各々にプラグ２７ａ， ２７ｂを同時に形成することにより、ＤＲＡＭの製造工程数を大幅に低減することができ、ＤＲＡＭの製造工程を簡略化することが可能となる。
【０１７１】
（２）．周辺回路領域における接続孔１７ａをメモリセル領域における接続孔１９の穿孔工程と同時に穿孔し、また、接続孔１９， １７ａを同時に埋め込みその各々にプラグ２７ａ， ２７ｂを同時に形成することにより、ＤＲＡＭの製造工程中に発生する異物の発生率を低減できるので、ＤＲＡＭの歩留まりおよび信頼性を向上させることが可能となる。
【０１７２】
（実施の形態４）
図２６〜図３４は本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【０１７３】
本実施の形態４においても、例えば２５６Ｍ・ＤＲＡＭに本発明の技術的思想を適用した場合について説明する。図２６はそのＤＲＡＭの製造工程中における要部断面図を示している。なお、この図２６は図１と同じなので説明を省略する。
【０１７４】
まず、図２６に示す層間絶縁膜１１ｅ〜１１ｇに、図２７に示すように、第１層配線１４ｂの一部が露出するような接続孔１７ａをフォトリソグラフィ技術およびドライエッチング技術によって穿孔する。この接続孔１７ａの深さは、例えば０．７μｍ程度であり、その直径は、特に限定されないが、例えばゲート加工長〜ゲート加工長×１．５倍μｍ程度、好ましくは０．２５μｍ程度である。
【０１７５】
続いて、図２８に示すように、層間絶縁膜１１ｇの上面および接続孔１７ａ内に導体膜１８をブランケットＣＶＤ法等によって被着する。すなわち、例えば窒化チタン膜からなる薄い導体膜をスパッタリング法等によって被着した後、その上にタングステン膜からなる厚い導体膜をＣＶＤ法等によって被着することで導体膜１８を形成する。この際、接続孔１７ａがその上部まで完全に導体膜１８で埋め込まれるようにする。
【０１７６】
その後、半導体基板１に対して異方性のドライエッチング処理あるいはＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ ）処理を施すことにより、層間絶縁膜１１ｇ上面の導体膜１８は除去し、導体膜１８が接続孔１７ａ内のみに残されるようにすることで、図２９に示すように、接続孔１７ａ内にプラグ（埋込導体膜）１８ａを形成する。
【０１７７】
この接続孔１７ａは、直径が小さくても浅いので、アスペクト比を小さくでき、その穴あけも導体膜１８による埋め込みも比較的容易である。したがって、接続孔１７ａ内のプラグ１８ａと第１層配線１４ｂとを良好に電気的に接続することが可能となっている。
【０１７８】
次いで、層間絶縁膜１１ｇの上面およびプラグ１８ａの露出面を覆うように、例えば厚さ１００ｎｍ程度の窒化シリコン等からなる絶縁膜２１をプラズマＣＶＤ法等によって形成する。
【０１７９】
この絶縁膜２１は、後述する情報蓄積用容量素子の蓄積電極を形成する工程で下部電極の間の酸化シリコン膜をエッチングする際のエッチングストッパとして機能する。また、本実施の形態４では、プラグ１８ａの上面が露出するような接続孔を形成する工程でプラグ１８ａ上の酸化シリコン膜をエッチング除去する際のエッチングストッパとして機能する。
【０１８０】
次いで、メモリセル領域における層間絶縁膜１１ｅ〜１１ｇにプラグ１３ａの上面が露出するような接続孔１９をフォトリソグラフィ技術およびドライエッチング技術によって形成した後、接続孔１９内にプラグ２０を形成する。この接続孔１９の直径は、特に限定されないが、例えばゲート加工長〜ゲート加工長×１．５倍μｍ程度、好ましくは０．２５μｍ程度である。
【０１８１】
このプラグ２０は、例えばｎ型不純物（例えばＰ（リン））をドープした低抵抗ポリシリコン膜をＣＶＤ法等で層間絶縁膜１１ｇ上および接続孔１９内に被着した後、このポリシリコン膜を異方性のドライエッチング法またはＣＭＰ法によってエッチバックして接続孔１９の内部に残すことにより形成する。
【０１８２】
ただし、本実施の形態４では、周辺回路領域のプラグ１８ａを形成した後、メモリ領域のプラグ２０を形成する場合について説明したが、これに限定されるものではなく、その逆でも良い。すなわち、メモリ領域のプラグ２０を形成した後、周辺回路領域のプラグ１８ａを形成しても良い。
【０１８３】
その後、図３０に示すように、層間絶縁膜１１ｇおよびプラグ２７ａ， ２７ｂの上面を被覆するように、例えば酸化シリコン等からなる層間絶縁膜１１ｈをＣＶＤ法等によって被着する。
【０１８４】
次いで、前記実施の形態１と同様にして、上部電極２３ｃと、酸化タンタル等からなる絶縁膜２３ｂと、蓄積電極２３ａとで構成される例えば筒状の情報蓄積用容量素子Ｃを形成する。これにより、メモリセル選択用ＭＯＳ・ＦＥＴＱとこれに直列に接続された情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメモリセルが完成する。
【０１８５】
続いて、情報蓄積用容量素子Ｃを覆うように、層間絶縁膜１１ｈ上に、例えば膜厚１００ｎｍ程度の酸化シリコン等からなる層間絶縁膜１１ｉを堆積する。この層間絶縁膜１１ｉは、例えばオゾン（Ｏ３ ）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。
【０１８６】
その後、層間絶縁膜１１ｉ上に、周辺回路領域に接続孔を穿孔するためのフォトレジストパターン２４ａを形成した後、これをマスクとして、ここから露出する層間絶縁膜１１ｉ， １１ｈおよび絶縁膜２１をエッチング除去することにより、プラグ１８ａの上部が露出するような接続孔１７ｂを穿孔する。この接続孔１７ｂの直径は、特に限定されないが、例えばゲート加工長の１．５〜３．０倍μｍ程度、好ましくは０．４μｍ程度であり、上記した接続孔１７ａの直径よりも大きい。また、その深さは、特に限定されないが、例えば１．８μｍ程度である。
【０１８７】
この接続孔１７ｂの形成に際しては、酸化シリコン膜と窒化シリコン膜とのエッチング選択比を大きくした状態でのエッチング処理を施す。すなわち、まず、酸化シリコン膜の方が速くエッチング除去されるようなエッチング処理を施すことにより、フォトレジストパターン２４ａから露出する層間絶縁膜１１ｉ， １１ｈ部分を除去する。この時、下層の絶縁膜２１は窒化シリコン等からなるのでエッチングストッパとして機能する。続いて、窒化シリコンの方が速くエッチング除去されるようなエッチング処理を施すことにより絶縁膜２１部分を除去する。この時、絶縁膜２１の下層の層間絶縁膜１１ｇは酸化シリコン等からなるので、この絶縁膜２１の除去の際に大幅に除去されることもない。
【０１８８】
このように周辺回路領域に接続孔１７ｂを穿孔した後、図３１に示すように、層間絶縁膜１１ｉの上面および接続孔１７ｂ内に導体膜２５をブランケットＣＶＤ法等によって被着する。
【０１８９】
すなわち、例えば窒化チタン膜からなる薄い導体膜をスパッタリング法等によって被着した後、その上にタングステン膜からなる厚い導体膜をＣＶＤ法等によって被着することで導体膜２５を形成する。この際、接続孔１７ｂがその上部まで導体膜２５で完全に埋め込まれるようにする。
【０１９０】
その後、半導体基板１に対して異方性のドライエッチング処理を施すことにより、層間絶縁膜１１ｉ上面の導体膜２５を除去し、接続孔１７ｂ内の導体膜２５が残されるようにすることで、図３２に示すように、接続孔１７ｂ内にプラグ２５ａを形成する。
【０１９１】
その後、図３３に示すように、前記実施の形態１と同様に、第２層配線２６を形成した後、層間絶縁膜１１ｉ上に、例えば酸化シリコンからなる層間絶縁膜を堆積した後、その上に、上記第２層配線２６と同様にして第３層配線を形成し、さらに、その第３層配線を被覆するように、例えば酸化シリコン膜の単体膜または酸化シリコン膜上に窒化シリコン膜を積み重ねた積層膜からなる表面保護膜を堆積することでＤＲＡＭを製造する。
【０１９２】
このような本実施の形態４においては、前記実施の形態１と同じ効果を得ることが可能となる。
【０１９３】
（実施の形態５）
図３４および図３７は本発明の他の実施の形態である半導体集積回路装置の要部平面図、図３５および図３６は図３４の半導体集積回路装置の一部を破断した要部斜視図である。
【０１９４】
本実施の形態５においては、図３４、図３５および図３６に示すように、上段の接続孔１７ｂの直径が、下段の２つの接続孔１７ａを包含する程度に個々の接続孔１７ａの直径よりも大きく、かつ、上段の接続孔１７ｂ内の１つのプラグ２５ａが、下段に並列に配置された２つの接続孔１７ａ内のプラグ１８ａと電気的に接続される構造となっている。すなわち、次の通りである。
【０１９５】
下段の接続孔１７ａおよび上段の接続孔１７ｂは、平面的には、第１層配線１４と第２層配線２６との交差領域に配置されている。
【０１９６】
このうち、下段の２個の接続孔１７ａは、例えば平面円形状に形成され、第１層配線１４の長手方向に沿って並列に配置されている。なお、接続孔１７ａ内のプラグ１８ａは第１層配線１４と電気的に接続されている。
【０１９７】
ただし、接続孔１７ａを第１層配線１４の幅方向に沿って２個並列に配置しても良い。すなわち、微細な２個の接続孔１７ａを流れる電流の方向に対して垂直な方向に沿って配置する。これにより、微細な接続孔１７ａに流れる電流を分散できるので、接続孔１７ａ， １７ｂ内でのエレクトロマイグレーション耐性を向上させることが可能となる。また、接続孔１７ａの数は２個に限定されるものではない。
【０１９８】
一方、上段の接続孔１７ｂは、例えば下段の接続孔１７ａと同じく平面円形状に形成されているが、その直径が、下段の接続孔１７ａの直径よりも大きく、しかも、２個の接続孔１７ａを含む大きさで形成されている。
【０１９９】
上段の接続孔１７ｂ内のプラグ２５ａは、その下部が下段の２個の接続孔１７ａ内のプラグ１８ａと電気的に接続され、かつ、その上部が第２層配線２６と電気的に接続されている。このように、本実施の形態５では、１個のプラグ２５ａに２個のプラグ１８ａを電気的に接続することにより、プラグ１８ａ， ２５ａにおける抵抗を下げることが可能となっている。
【０２００】
ただし、接続孔１７ｂの平面形状は円形状に限定されるものではなく種々変更可能であり、例えば図３７に示すように、楕円形状でも良い。この場合も上段の接続孔１７ｂを示す領域内に下段の２個の接続孔１７ａを示す領域が含まれている。
【０２０１】
このような本実施の形態５によれば、前記実施の形態１で得られた効果の他に、以下の効果を得ることが可能となる。
【０２０２】
（１）．第１層配線１４と第２層配線２６とを電気的に接続する接続孔１７ａ， １７ｂにおいて、接続孔１７ａを複数にして並列配置したことにより、プラグ２５ａと第１層配線１４ｂとの間の抵抗を下げることができるので、全体的な配線抵抗を低下させることが可能となる。
【０２０３】
（２）．接続孔１７ｂの平面的な大きさを２つの接続孔１７ａを平面的に包含できる大きさとしたことにより、接続孔１７ｂの穴あけおよび導体膜での埋め込みを容易にすることが可能となる。
【０２０４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０２０５】
例えば前記実施の形態１〜５においては、情報蓄積用容量素子の形状を筒形の場合について説明したが、これに限定されるものではなく種々適用可能であり、例えばフィン形の情報蓄積用容量素子にも適用できる。
【０２０６】
また、前記実施の形態１〜５においては、情報蓄積用容量素子を形成する場合に、層間絶縁膜に溝を形成した後、その溝内に蓄積電極を形成する方法について説明したが、これに限定されるものではなく種々変更可能であり、例えば次のようにしても良い。
【０２０７】
まず、蓄積電極形成用の導体膜を層間絶縁膜上に堆積した後、その上に絶縁膜を堆積する。続いて、その絶縁膜および導体膜をパターニングすることにより蓄積電極の底部を形成するとともに、その上に絶縁膜のパターンを形成する。その後、その絶縁膜および蓄積電極の底部の表面を覆うように蓄積電極形成用の導体膜を被着した後、それをエッチバックすることで上記絶縁膜の側壁のみに導体膜を残し、蓄積電極の側壁部を形成する。その後、蓄積電極の底部および側壁部に囲まれた絶縁膜を除去することで蓄積電極を形成する。
【０２０８】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＤＲＡＭ技術に適用した場合について説明したが、それに限定されるものではなく、例えばＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ）やフラッシュメモリ（ＥＥＰＲＯＭ；Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）等のような他のメモリ回路チップ、マイクロプロセッサ等のような論理回路チップまたは同一半導体チップに論理回路とメモリ回路とを有する論理付きメモリ回路チップ等、他の半導体集積回路装置に適用できる。
【０２０９】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０２１０】
（１）．本発明によれば、第１の接続孔と第２の接続孔とをそれぞれ別々に形成し、かつ、それぞれの接続孔の形成後に第１の埋込導体膜および第２の埋込導体膜で埋め込み、その第１の埋込導体膜と第２の埋込導体膜とを高さ方向に積み重ねて互いに電気的に接続することにより、第１の接続孔および第２の接続孔の穴あけおよび導体膜での埋め込みを容易にすることが可能となる。
【０２１１】
（２）．本発明によれば、ＤＲＡＭの周辺回路領域において第１層配線と第２層配線２とを電気的に接続する接続孔を第１の接続孔および第２の接続孔の２段に分け、それぞれの接続孔内に第１の埋込導体膜および第２の埋込導体膜を埋め込み形成することにより、その第１の接続孔および第２の接続孔の穴あけおよび導体膜での埋め込みを容易にすることが可能となる。
【０２１２】
（３）．上記（２） により、第１の接続孔および第２の接続孔での導通不良を低減することができるので、ＤＲＡＭの歩留まりおよび信頼性を向上させることが可能となる。
【０２１３】
（４）．上記（１） により、スタック形の情報蓄積用容量素子の高さの設定に際して、周辺回路領域に穿孔する接続孔から受ける制約を緩和することができるので、当該情報蓄積用容量素子を高くすることができる。したがって、情報蓄積用容量素の占有面積を増大させることなく、また、高度で複雑なプロセス技術を新たに導入することなく、情報蓄積に寄与する容量を増大させることが可能となる。
【０２１４】
（５）．上記（４） により、メモリセル領域の面積を増大させることなく、ＤＲＡＭのリフレッシュ特性および読み出し／書き込み動作の信頼性を向上させることが可能となる。
【０２１５】
（６）．本発明によれば、第２の接続孔の直径を第１の接続孔の直径よりも大径としたことにより、第２の接続孔を形成するためのフォトリソグラフィ工程での位置合わせ精度を緩和することができる。また、第２の接続孔を形成するためのエッチング工程での穴あけ処理を容易にすることができる。さらに、第２の接続孔内への導体膜の埋め込みを容易に、かつ、良好にすることが可能となる。
【０２１６】
（７）．本発明によれば、ＤＲＡＭの周辺回路領域における第１の接続孔をメモリセル領域における情報蓄積用容量素子に用いる接続孔の穿孔工程と同時に穿孔し、また、その各々の接続孔を同時に埋め込みその各々に埋込導体膜を同時に形成することにより、ＤＲＡＭの製造工程数を大幅に低減することができ、ＤＲＡＭの製造工程を簡略化することが可能となる。
【０２１７】
（８）．本発明によれば、ＤＲＡＭの周辺回路領域における第１の接続孔をメモリセル領域における情報蓄積用容量素子に用いる接続孔の穿孔工程と同時に穿孔し、また、その各々の接続孔を同時に埋め込みその各々に埋込導体膜を同時に形成することにより、ＤＲＡＭの製造工程中に発生する異物の発生率を低減できるので、ＤＲＡＭの歩留まりおよび信頼性を向上させることが可能となる。
【０２１８】
（９）．本発明によれば、第２の接続孔の直径を、第１の接続孔を複数包含できるように第１の接続孔の直径よりも大きくし、かつ、第２の接続孔内の１個の第２の埋込導体膜と、複数の第１の接続孔内における各々の第１の埋込導体膜とを電気的に接続することにより、第２の埋込導体膜と下層の接続部との間の抵抗を下げることができるので、全体的な配線抵抗を低下させることが可能となる。
【０２１９】
（１０）． 本発明によれば、第２の接続孔の直径を、第１の接続孔を複数包含できるように第１の接続孔の直径よりも大きくし、かつ、第２の接続孔内の１個の第２の埋込導体膜と、複数の第１の接続孔内における各々の第１の埋込導体膜とを電気的に接続することにより、第２の接続孔の穴あけおよび導体膜での埋め込みを容易にすることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【図２】図１に続く半導体集積回路装置の製造工程中における要部断面図である。
【図３】図１に続く半導体集積回路装置の製造工程中における要部断面図である。
【図４】図１に続く半導体集積回路装置の製造工程中における要部断面図である。
【図５】図１に続く半導体集積回路装置の製造工程中における要部断面図である。
【図６】図１に続く半導体集積回路装置の製造工程中における要部断面図である。
【図７】図１に続く半導体集積回路装置の製造工程中における要部断面図である。
【図８】図１に続く半導体集積回路装置の製造工程中における要部断面図である。
【図９】本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【図１０】本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１２】図１０に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１３】図１０に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１４】図１０に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１５】図１０に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１６】図１０に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１７】図１０に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１８】本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【図１９】図１８に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２０】図１８に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２１】図１８に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２２】図１８に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２３】図１８に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２４】図１８に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２５】図１８に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２６】本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【図２７】図２６に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２８】図２６に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２９】図２６に続く半導体集積回路装置の製造工程中における要部断面図である。
【図３０】図２６に続く半導体集積回路装置の製造工程中における要部断面図である。
【図３１】図２６に続く半導体集積回路装置の製造工程中における要部断面図である。
【図３２】図２６に続く半導体集積回路装置の製造工程中における要部断面図である。
【図３３】図２６に続く半導体集積回路装置の製造工程中における要部断面図である。
【図３４】本発明の他の実施の形態である半導体集積回路装置の要部平面図である。
【図３５】図３４の半導体集積回路装置の一部を破断した要部斜視図である。
【図３６】図３４の半導体集積回路装置の一部を破断した要部斜視図である。
【図３７】本発明の他の実施の形態である半導体集積回路装置の要部平面図である。
【符号の説明】
１ 半導体基板
２ｎｗ 深いｎウエル
３ｐｗｍ ｐウエル
３ｐｗｐ ｐウエル
４ 素子分離領域
４ａ 分離溝
４ｂ１，４ｂ２ 分離用の絶縁膜
５ａ， ５ｂ 半導体領域
５ｉ ゲート絶縁膜
５ｇ ゲート電極
６ キャップ絶縁膜
７ 絶縁膜
８ａ， ８ｂ 半導体領域
８ａ１，８ｂ１ 低濃度領域
８ａ２，８ｂ２ 高濃度領域
８ｃ シリサイド層
８ｉ ゲート絶縁膜
８ｇ ゲート電極
９ サイドウォール
１０ａ， １０ｂ 半導体領域
１０ａ１，１０ｂ１ 低濃度領域
１０ａ２，１０ｂ２ 高濃度領域
１０ｃ シリサイド層
１０ｉ ゲート絶縁膜
１０ｇ ゲート電極
１１ａ〜１１ｄ 層間絶縁膜
１１ｅ〜１１ｇ 層間絶縁膜（第１の層間絶縁膜）
１１ｈ 層間絶縁膜（第２の層間絶縁膜）
１１ｈ１ 層間絶縁膜（第２の層間絶縁膜）
１１ｈ２ 層間絶縁膜
１１ｉ 層間絶縁膜（第２の層間絶縁膜、第３の層間絶縁膜、第４の層間絶縁膜）
１２ａ， １２ｂ 接続孔
１３ａ， １３ｂ プラグ
１４， １４ａ〜１４ｃ 第１層配線
１５ 接続孔
１６ 接続孔
１７ａ 接続孔（第１の接続孔）
１７ｂ 接続孔（第２の接続孔）
１８ 導体膜
１８ａ プラグ（第１の埋込導体膜）
１９ 接続孔
２０ プラグ（容量素子用導体膜）
２１ 絶縁膜（第１の絶縁膜）
２１ａ 絶縁膜（第１の絶縁膜）
２１ｂ 絶縁膜（第２の絶縁膜）
２２ 溝
２３ａ 蓄積電極
２３ｂ 絶縁膜
２３ｃ 上部電極
２４ａ フォトレジストパターン
２５ 導体膜
２５ａ プラグ（第２の埋込導体膜）
２６ 第２層配線
２７ 導体膜
２７ａ プラグ（容量素子用導体膜）
２７ｂ プラグ（第１の埋込導体膜）
Ｑ メモリセル選択用ＭＯＳ・ＦＥＴ
Ｃ 情報蓄積用容量素子
Ｑｎ ＭＯＳ・ＦＥＴ
Ｑｐ ＭＯＳ・ＦＥＴ
ＢＬ ビット線
ＷＬ ワード線
Claims (9)
- メモリセル選択トランジスタと、これに直列に接続された情報蓄積用容量素子とで構成されるメモリセルを半導体基板に複数設けている半導体集積回路装置の製造方法であって、（ａ）前記半導体基板上にビット線および第１の配線を同一配線層に形成する工程と、（ｂ）前記半導体基板上に前記ビット線および第１の配線を被覆する第１の絶縁膜を形成する工程と、（ｃ）前記第１の絶縁膜において、前記メモリセルの形成領域以外の領域に前記第１の配線が露出される第１の接続孔を穿孔する工程と、（ｄ）前記第１の接続孔内に第１の導体膜を埋め込み、第１の接続部を形成する工程と、（ｅ）前記第１の絶縁膜および第１の接続部の上面を覆うように、前記第１の絶縁膜に対してエッチング選択比を相対的に大きくとれる材料からなる第２の絶縁膜を形成する工程と、（ｆ）前記メモリセルの形成領域において、第２の絶縁膜上に第３の絶縁膜を被着した後、前記第２の絶縁膜と第３の絶縁膜とのエッチング選択比を大きくした状態で第３の絶縁膜の方が第２の絶縁膜よりもエッチング除去され易い条件でエッチング処理を行なった後、引き続き前記第２の絶縁膜と第３の絶縁膜とのエッチング選択比を大きくした状態で前記第２の絶縁膜の方が前記第１の絶縁膜および第３の絶縁膜よりもエッチング除去され易い条件でエッチング処理を行うことにより、前記第２および第３の絶縁膜に情報蓄積用容量素子を形成するための溝を形成する工程と、前記溝内に第１の電極を形成する工程と、前記第１の電極の表面に容量絶縁膜を形成する工程と、前記容量絶縁膜を覆う第２の電極を形成する工程により、前記ビット線よりも上層に情報蓄積用容量素子を形成する工程と、（ｇ）前記メモリセルの形成領域以外の領域において、前記情報蓄積用容量素子の上方の配線層と前記第１の接続部との間に設けられた第２の絶縁膜および第２の絶縁膜に対してエッチング選択比を相対的に大きくとれる材料からなる第３の絶縁膜に前記第１の接続部が露出する第２の接続孔を、前記第２の絶縁膜と第３の絶縁膜とのエッチング選択比を大きくした状態で第３の絶縁膜の方が第２の絶縁膜よりもエッチング除去され易い条件でエッチング処理を行なった後、つづいて前記第２の絶縁膜と第３の絶縁膜とのエッチング選択比を大きくした状態で前記第２の絶縁膜の方が第１の絶縁膜および第３の絶縁膜よりもエッチング除去され易い条件でエッチング処理を行うことにより前記第１の接続部の平面寸法よりも接続部の平面寸法の大きい前記第２の接続孔を穿孔する工程と、（ｈ）前記第２の接続孔内に第２の導体膜を埋め込み、前記第１の接続部に直接接触された状態で電気的に接続された第２の接続部を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
- 請求項１記載の半導体集積回路装置の製造方法において、前記第２の接続部の平面寸法を、その平面寸法内に前記第１の接続部を複数包含するように第１の接続部の平面寸法よりも大きくしたことを特徴とする半導体集積回路装置の製造方法。
- 請求項１記載の半導体集積回路装置の製造方法において、前記第１の配線がタングステンまたはタングステンシリサイドで構成され、前記第１の接続部の第１の導体膜が第１の金属膜とその上にＣＶＤ法で形成されたタングステンからなる第２の金属膜とで構成されることを特徴とする半導体集積回路装置の製造方法。
- メモリセル選択トランジスタと、これに直列に接続された情報蓄積用容量素子とで構成されるメモリセルを半導体基板に複数設けている半導体集積回路装置の製造方法であって、（ａ）前記半導体基板上にビット線および第１の配線を同一配線層に形成する工程と、（ｂ）前記半導体基板上に前記ビット線および第１の配線を被覆する第１の絶縁膜を形成する工程と、（ｃ）前記第１の絶縁膜上に、前記第１の絶縁膜に対してエッチング選択比を相対的に大きくとれる材料からなる第２の絶縁膜を形成する工程と、（ｄ）前記第２の絶縁膜上に、前記第２の絶縁膜に対してエッチング選択比を相対的に大きくとれる材料からなる第４の絶縁膜を形成する工程と、（ｅ）前記第１の絶縁膜、第２の絶縁膜および第４の絶縁膜において、前記メモリセルの形成領域以外の領域に前記第１の配線が露出される第１の接続孔を穿孔する工程と、（ｆ）前記第１の接続孔内に第１の導体膜を埋め込み、第１の接続部を形成する工程と、（ｇ）前記第４の絶縁膜および第１の接続部の上面を覆うように、前記第４の絶縁膜に対してエッチング選択比を相対的に大きくとれる材料からなる第５の絶縁膜を形成する工程と、（ｈ）前記第５の絶縁膜上に、前記第５の絶縁膜に対してエッチング選択比を相対的に大きくとれる材料からなる第６の絶縁膜を形成する工程と、（ｉ）前記メモリセルの形成領域において、前記第２の絶縁膜、第４の絶縁膜、第５の絶縁膜および第６の絶縁膜に、情報蓄積用容量素子用の溝を形成した後、その溝内に情報蓄積用容量素子を形成する工程と、（ｊ）前記第６の絶縁膜上に情報蓄積用容量素子を被覆するように第７の絶縁膜を形成する工程と、（ｋ）前記メモリセルの形成領域以外の領域において、前記第５の絶縁膜と第６の絶縁膜および第７の絶縁膜とのエッチング選択比を大きくした状態で第６の絶縁膜および第７の絶縁膜の方が第５の絶縁膜よりもエッチング除去され易い条件でエッチング処理を行なった後、引き続き前記第５の絶縁膜と第６の絶縁膜および第７の絶縁膜とのエッチング選択比を大きくした状態で前記第５の絶縁膜の方が第４の絶縁膜、第６の絶縁膜および第７の絶縁膜よりもエッチング除去され易い条件でエッチング処理を行うことにより、前記第７の絶縁膜、第６の絶縁膜および第５の絶縁膜に前記第１の接続部が露出する第２の接続孔を穿孔する工程と、（ｌ）前記第２の接続孔内に第２の導体膜を埋め込み、前記第１の接続部に直接接触された状態で電気的に接続された第２の接続部を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
- 請求項４記載の半導体集積回路装置の製造方法において、前記第２の接続部の平面寸法を、前記第１の接続部の平面寸法よりも大きくしたことを特徴とする半導体集積回路装置の製造方法。
- 請求項４記載の半導体集積回路装置の製造方法において、前記第１の配線がタングステンまたはタングステンシリサイドで構成され、前記第１の接続部の第１の導体膜が第１の金属膜とその上にＣＶＤ法で形成されたタングステンからなる第２の金属膜とで構成されることを特徴とする半導体集積回路装置の製造方法。
- メモリセル選択トランジスタと、これに直列に接続された情報蓄積用容量素子とで構成されるメモリセルを半導体基板に複数設けている半導体集積回路装置の製造方法であって、（ａ）前記半導体基板上にビット線および第１の配線を同一配線層に形成する工程と、（ｂ）前記半導体基板上に前記ビット線および第１の配線を被覆する第１の絶縁膜を形成する工程と、（ｃ）前記第１の絶縁膜において、前記メモリセルの形成領域以外の領域に前記第１の配線が露出される第１の接続孔を穿孔し、かつ、前記メモリセルの形成領域に前記メモリセル選択トランジスタの拡散領域と前記情報蓄積用容量素子を接続するためのプラグの上面を露出する情報蓄積用容量素子用の接続孔を穿孔する工程と、（ｄ）前記第１の接続孔および前記情報蓄積用容量素子用の接続孔内に第１の導体膜を埋め込み、それぞれ第１の接続部および情報蓄積用容量素子用の接続部を形成する工程と、（ｅ）前記第１の絶縁膜、第１の接続部および情報蓄積用容量素子用の接続部の上面を覆うように、前記第１の絶縁膜に対してエッチング選択比を相対的に大きくとれる材料からなる第２の絶縁膜を形成する工程と、（ｆ）前記メモリセルの形成領域において、前記ビット線よりも上層に前記第２の絶縁膜に溝を形成して前記溝内に情報蓄積用容量素子を形成した後、前記情報蓄積用容量素子および前記第２の絶縁膜上に第２の絶縁膜に対してエッチング選択比を相対的に大きくとれる材料からなる第３の絶縁膜を形成する工程と、（ｇ）前記メモリセルの形成領域以外の領域において、前記情報蓄積用容量素子の上方の配線層と前記第１の接続部との間に設けられた前記第２の絶縁膜および第３の絶縁膜に前記第１の接続部が露出する第２の接続孔を穿孔する工程と、（ｈ）前記第２の接続孔内に第２の導体膜を埋め込み、前記第１の接続部に直接接触された状態で電気的に接続された第２の接続部を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
- 半導体基板の第１領域に、第１ＭＩＳＦＥＴとこれに直列接続された容量素子とで構成されたメモリセルが形成され、半導体基板の第２領域には、第２ＭＩＳＦＥＴが形成された半導体集積回路装置の製造方法であって、（ａ）半導体基板の第２領域に、第１配線を形成する工程と、（ｂ）前記第１配線上に、第１絶縁膜を形成する工程と、（ｃ）前記第１絶縁膜に、第１開孔を形成し、前記第１配線の一部を露出する工程と、（ｄ）前記第１開孔内に選択的に第１導体層を形成する工程と、（ｅ）前記第１絶縁膜および第１導体層上に第２絶縁膜を形成する工程と、（ｆ）前記第２絶縁膜上に第３絶縁膜を形成する工程と、（ｇ）前記第１領域において、前記第３絶縁膜に第２開孔を形成する工程と、（ｈ）前記第２開孔の内壁に沿って第２導体層を選択的に形成する工程と、（ｉ）前記第２導体層上に第４絶縁膜と、第３導体層を形成する工程と、（ｊ）前記第２領域において、前記第３絶縁膜および第２絶縁膜に、前記第１導体層の一部を露出するように、第１開口より面積が大きな第３開孔を形成する工程と、（ｋ）前記第３開孔内に第４導体層を形成する工程とを有し、
前記第２開孔の形成工程は、前記第２絶縁膜に対して前記第３絶縁膜のエッチングレートが大となる条件で、前記第３絶縁膜にエッチングが施され、
前記第３開孔の形成工程は、前記第２絶縁膜に対して前記第３絶縁膜のエッチングレートが大となる条件で、前記第３絶縁膜にエッチングが施された後、前記第３絶縁膜に対して前記第２絶縁膜のエッチングレートが大となる条件で、前記第２絶縁膜にエッチングが施されることを特徴とする半導体集積回路装置の製造方法。 - メモリセル選択トランジスタと、これに直列に接続された情報蓄積用容量素子とで構成されるメモリセルを半導体基板に複数設けている半導体集積回路装置の製造方法であって、（ａ）前記半導体基板上にビット線および第１の配線を同一配線層に形成する工程と、（ｂ）前記半導体基板上に前記ビット線および第１の配線を被覆する第１の絶縁膜を形成する工程と、（ｃ）前記第１の絶縁膜において、前記メモリセルの形成領域以外の領域に前記第１の配線が露出される第１の接続孔を穿孔する工程と、（ｄ）前記第１の接続孔内に第１の導体膜を埋め込み、第１の接続部を形成する工程と、（ｅ）前記第１の絶縁膜および第１の接続部の上面を覆うように、前記第１の絶縁膜に対してエッチング選択比を相対的に大きくとれる材料からなる第２の絶縁膜を形成する工程と、（ｆ）前記メモリセルの形成領域において、前記第２絶縁膜と前記第１絶縁膜を貫通する第３の接続孔を穿孔し、前記第３接続孔内に第３導体膜を埋め込み第３の接続部を形成する工程と、（ｇ）前記メモリセルの形成領域において、第２の絶縁膜上に第３の絶縁膜を被着した後、前記第２の絶縁膜と第３の絶縁膜とのエッチング選択比を大きくした状態で第３の絶縁膜の方が第２の絶縁膜よりもエッチング除去され易い条件でエッチング処理を行なった後、引き続き前記第２の絶縁膜と第３の絶縁膜とのエッチング選択比を大きくした状態で前記第２の絶縁膜の方が前記第１の絶縁膜および第３の絶縁膜よりもエッチング除去され易い条件でエッチング処理を行うことにより、前記第２および第３の絶縁膜に情報蓄積用容量素子を形成するための溝を形成する工程と、前記溝内に第１の電極を形成する工程と、前記第１の電極の表面に容量絶縁膜を形成する工程と、前記容量絶縁膜を覆う第２の電極を形成する工程により、前記ビット線よりも上層に情報蓄積用容量素子を形成する工程と、（ｈ）前記メモリセルの形成領域以外の領域において、前記情報蓄積用容量素子の上方の配線層と前記第１の接続部との間に設けられた第２の絶縁膜および第２の絶縁膜に対してエッチング選択比を相対的に大きくとれる材料からなる第３の絶縁膜に前記第１の接続部が露出する第２の接続孔を、前記第２の絶縁膜と第３の絶縁膜とのエッチング選択比を大きくした状態で第３の絶縁膜の方が第２の絶縁膜よりもエッチング除去され易い条件でエッチング処理を行なった後、つづいて前記第２の絶縁膜と第３の絶縁膜とのエッチング選択比を大きくした状態で前記第２の絶縁膜の方が第１の絶縁膜および第３の絶縁膜よりもエッチング除去され易い条件でエッチング処理を行うことにより前記第１の接続部の平面寸法よりも接続部の平面寸法の大きい前記第２の接続孔を穿孔する工程と、（ｉ）前記第２の接続孔内に第２の導体膜を埋め込み、前記第１の接続部に直接接触された状態で電気的に接続された第２の接続部を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
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| KR100402943B1 (ko) * | 2000-06-19 | 2003-10-30 | 주식회사 하이닉스반도체 | 고유전체 캐패시터 및 그 제조 방법 |
| US6232168B1 (en) * | 2000-08-25 | 2001-05-15 | Micron Technology, Inc. | Memory circuitry and method of forming memory circuitry |
| CN101174633A (zh) * | 2001-01-30 | 2008-05-07 | 株式会社日立制作所 | 半导体集成电路器件及其制造方法 |
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| KR100459707B1 (ko) * | 2002-03-21 | 2004-12-04 | 삼성전자주식회사 | 실린더형 커패시터를 포함하는 반도체 소자 및 그 제조 방법 |
| JP4536314B2 (ja) * | 2002-06-18 | 2010-09-01 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置及び半導体記憶装置の製造方法 |
| KR100502410B1 (ko) * | 2002-07-08 | 2005-07-19 | 삼성전자주식회사 | 디램 셀들 |
| KR100538098B1 (ko) * | 2003-08-18 | 2005-12-21 | 삼성전자주식회사 | 개선된 구조적 안정성 및 향상된 캐패시턴스를 갖는캐패시터를 포함하는 반도체 장치 및 그 제조 방법 |
| JP2005093714A (ja) * | 2003-09-17 | 2005-04-07 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| WO2005083781A1 (en) * | 2004-01-30 | 2005-09-09 | International Business Machines Corporation | Folded node trench capacitor |
| US7605033B2 (en) * | 2004-09-01 | 2009-10-20 | Micron Technology, Inc. | Low resistance peripheral local interconnect contacts with selective wet strip of titanium |
| JP2006245113A (ja) * | 2005-03-01 | 2006-09-14 | Elpida Memory Inc | 半導体記憶装置の製造方法 |
| US8405216B2 (en) * | 2005-06-29 | 2013-03-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structure for integrated circuits |
| KR100766233B1 (ko) * | 2006-05-15 | 2007-10-10 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 및 그의 제조 방법 |
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| JP4966116B2 (ja) * | 2007-07-09 | 2012-07-04 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の製造方法 |
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| US20120223413A1 (en) * | 2011-03-04 | 2012-09-06 | Nick Lindert | Semiconductor structure having a capacitor and metal wiring integrated in a same dielectric layer |
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|---|---|---|---|---|
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| JP3241242B2 (ja) * | 1995-09-22 | 2001-12-25 | 株式会社東芝 | 半導体記憶装置の製造方法 |
| JP4167727B2 (ja) * | 1995-11-20 | 2008-10-22 | 株式会社日立製作所 | 半導体記憶装置 |
| CN1150624C (zh) * | 1995-12-08 | 2004-05-19 | 株式会社日立制作所 | 半导体集成电路器件及其制造方法 |
| SG54456A1 (en) * | 1996-01-12 | 1998-11-16 | Hitachi Ltd | Semconductor integrated circuit device and method for manufacturing the same |
| JPH09321242A (ja) * | 1996-05-30 | 1997-12-12 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPH09321239A (ja) * | 1996-05-30 | 1997-12-12 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JP3563530B2 (ja) * | 1996-05-31 | 2004-09-08 | 株式会社日立製作所 | 半導体集積回路装置 |
| US6815762B2 (en) * | 1997-05-30 | 2004-11-09 | Hitachi, Ltd. | Semiconductor integrated circuit device and process for manufacturing the same including spacers on bit lines |
| KR100213209B1 (ko) * | 1996-07-29 | 1999-08-02 | 윤종용 | 반도체장치의 제조방법 |
| TW377495B (en) * | 1996-10-04 | 1999-12-21 | Hitachi Ltd | Method of manufacturing semiconductor memory cells and the same apparatus |
| JP3599548B2 (ja) * | 1997-12-18 | 2004-12-08 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| JP3697044B2 (ja) * | 1997-12-19 | 2005-09-21 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
| JPH11243180A (ja) * | 1998-02-25 | 1999-09-07 | Sony Corp | 半導体装置の製造方法 |
| US5956594A (en) * | 1998-11-02 | 1999-09-21 | Vanguard International Semiconductor Corporation | Method for simultaneously forming capacitor plate and metal contact structures for a high density DRAM device |
| US6143601A (en) * | 1998-12-09 | 2000-11-07 | United Microelectronics Corp. | Method of fabricating DRAM |
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