JP2741857B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2741857B2 JP2741857B2 JP62112365A JP11236587A JP2741857B2 JP 2741857 B2 JP2741857 B2 JP 2741857B2 JP 62112365 A JP62112365 A JP 62112365A JP 11236587 A JP11236587 A JP 11236587A JP 2741857 B2 JP2741857 B2 JP 2741857B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置に係り、特に電荷蓄積キヤ
パシタの信頼性を低下することなく、微細化が可能な半
導体記憶装置に関する。 〔従来の技術〕 ダイナミツク・ランダム・アクセス・メモリ（dRAM）
の高集積化は、目覚しい速度で実現されており、現在の
主流は64Kビツトから256Kビツトへと移り、1MビツトdRA
Mの量産も始まつている。この高集積化は素子寸法の微
細化により達成されてきた。しかし、微細化に伴うキヤ
パシタ（容量）の減少のために、S/N比の低下やα線に
よる信号反転（いわゆるソフトエラー）等の弊害が顕在
化し、信頼性の上で大きな問題になつている。このため
キヤパシタ容量を増加させる目的で、基板に堀つた溝壁
を利用する溝堀り型キヤパシタセル（トレンチキヤパシ
タセル）、あるいはアイ・イー・イー・イー，インター
ナシヨナル・エレクトロン・デバイシス・ミーテイング
・テクニカル・ダイジエスト（IEEE,Int,Electron Devi
ces Meeting Tech,Dig.）pp348-351,Dec（1978）におけ
るKoyanagi,Sunami,HashimotoおよびAshikawaらによる
“Novel high density,Stacked capacitor MOS RAM"と
題する文献などで論じられている。容量部を積上げ方式
にした積上げ型キヤパシタセル（スタツクド・キヤパシ
タセル）などが、従来の平面型キヤパシタに代るものと
して期待されるようになつてきた。これらのうち、後者
の積上げ型キヤパシタは、溝堀りキヤパシタと違つて、
基板に微細な溝を堀るという高度な技術を必要としない
ため、今後さらに素子の微細化が要求された時のキヤパ
シタ構造として注目されている。第３図に従来の積上げ
型キヤパシタを有する、dRAMの断面図を示す。その構造
方法を簡単に説明する。まず、単結晶基板３−１上に素
子間を絶縁分離するための酸化膜３−２を選択的に成長
させる。つぎに、トランジスタのゲート酸化膜３−３を
成長させる。ゲート電極３−４として不純物を含む多結
晶シリコンを堆積させ、それを加工したのちこのゲート
電極３−４および素子間分離酸化膜３−２をマスクにイ
オン打込み法等を用いて、拡散層３−５および３−６を
形成する。つぎに、拡散層３−６の領域上に不純物を含
む多結晶シリコン３−８を堆積させ加工する事により、
キヤパシタ下部電極３−８を形成する。この時、キヤパ
シタ下部電極３−８はゲート電極３−４や素子間分離酸
化膜３−２の上にも形成されるため、従来の平面だけを
利用する平面型キヤパシタに比べてキヤパシタ面積を大
きくすることが可能である。なお、ゲート電極３−４は
酸化膜等の層間絶縁膜３−７でおおつている。上記のよ
うにして形成したキヤパシタ下部電極３−８の上に酸化
膜等を形成しキヤパシタ絶縁膜３−９とする。この上に
さらに導電体を堆積させ加工することによりプレート電
極３−10を形成し、キヤパシタを完成させている。 さらに、この上に層間絶縁膜３−11を堆積させ、トラ
ンジスタの拡散層３−５の一部が露出するようにコンタ
クト孔３−12を開口した後に、データ線となる導電体層
３−13を形成する。 上記の製造方法により、基板平面上にのみキヤパシタ
を形成するプレーナ型dRAMセルに比べキヤパシタ容量を
大きくする事が可能となる。 〔発明が解決しようとする問題点〕 しかし、上記従来の積上げ容量型キヤパシタセルで
は、以下に述べる２つの理由により、キヤパシタ下部電
極３−８を十分に大きくすることができず、素子の微細
化とともにキヤパシタ容量が低下してしまうという問題
が顕著に起こり、さらに高集積なメモリー回路を構成す
る事が困難であつた。すなわち、第１に上記データ線３
−13と拡散層３−５とを電気的に接続するためには、コ
ンタクト孔３−12が必要である。またコンタクト孔３−
12とプレート電極３−10との間には加工合せの余裕を考
慮しなければならない。そのため、コンタクト孔３−12
および合せ余裕に必要な部分を避けてプレート電極３−
10を形成することが必要であり、面積を大きくすること
ができないという事情による。 このうち合せ余裕は、コンタクト孔３−12を形成した
際に、プレート電極３−10が露出し、その結果データ線
３−13とプレート電極３−10がシヨートするのを防ぐた
めに必要となる。第２に、キヤパシタの信頼性を高める
ためには、キヤパシタ下部電極３−８は、プレート電極
３−10に完全に覆われている必要があり、キヤパシタ下
部電極３−８は、加工合せ余裕分だけ、プレート電極３
−10より小さくする必要がある。従つて上記の理由によ
りキヤパシタ下部電極３−８を大きくすることができ
ず、結果的にキヤパシタ容量が小さくなつてしまうとい
う問題があつた。 一方、キヤパシタ容量は、キヤパシタ絶縁膜厚に反比
例するため、上記従来の積上げ容量形キヤパシタセルを
用いてより高集積なメモリー回路を構成し、かつ必要な
キヤパシタ容量を確保するためには、キヤパシタ絶縁膜
３−９をさらに薄膜化するという手段も考えられる。し
かし、キヤパシタ絶縁膜３−９を薄膜化すると、リーク
電流の増大等によりキヤパシタの信頼性が低下してしま
うという問題があり実用的ではない。 なお、データ線上にキャパシタを形成する技術、実開
昭55-178894号や特開昭59-231851号に開示されている。 本発明の目的は、微細化しても信頼性が高く、かつ、
キヤパシタ容量の大きな半導体記憶装置を提供すること
にある。 〔問題点を解決するための手段〕 上記目的を解決するための本発明の基本的な構成は、
半導体基体と、 上記半導体基体の第１導電型半導体表面に互いに離間
して形成された第２導電型を示す第１と第２の半導体領
域と、上記半導体表面上であって上記第１と第２の半導
体領域間に位置するゲート絶縁膜と、上記ゲート絶縁膜
上に形成されたワード線を構成するゲート電極とを有す
るスイッチング用電界効果トランジスタと、 上記第１の半導体領域に電気的に接続されたデータ線
と、 上記第２の半導体領域に電気的に接続された第１の電
極と、上記第１の電極表面に形成されたキャパシタ絶縁
膜と、そのキャパシタ絶縁膜表面に形成された第２の電
極とを有する電荷蓄積用キャパシタとを有し、 上記トランジスタと上記キャパシタとをメモリセルと
する半導体記憶装置の製造方法であって、 上記ゲート電極上面に第１層間絶縁膜および上記ゲー
ト電極側壁に側壁絶縁膜を有する上記スイッチング用電
界効果トランジスタを形成した後、上記側壁絶縁膜で規
定された上記第２の半導体領域におけるコンタクト部に
対して導体層を接続し、 上記第１の半導体領域に対し、上記データ線を電気的
に接続し、 上記データ線を覆うように上記半導体基体主面上に第
２の層間絶縁膜を被覆し、 しかる後、上記導体層表面が露出されるように上記第
２の層間絶縁膜にコンタクト孔を形成し、 上記コンタクト孔内において上記導体層に接続するよ
うに上記第１の電極を形成することを特徴とするもので
ある。 まず、本発明の実施例を説明する前に本発明者等によ
って考えられた半導体記憶装置の参考例を第１図を用い
て説明する。参考例においては、キヤパシタ下部電極１
−16,キヤパシタ絶縁膜１−17,プレート電極１−18から
なるキヤパシタをデータ線１−12上部に層間絶縁膜１−
13を介して配置し、コンタクト孔１−14を形成すること
によりキヤパシタ下部電極１−16と拡散層１−16との間
に導通を得ている。なお、第１図において１−１は半導
体単結晶基板、１−12は素子間分離領域、１−３はゲー
ト酸化膜、１−４はゲート電極、１−５は拡散層、１−
7,1−10は層間絶縁膜、１−11はコンタクト孔である。
第１図に示したような構造とすることにより、コンタク
ト孔１−11がプレート電極１−18内部に開口部を持つこ
とはなく、プレート電極１−18とコンタクト孔１−11と
は位置的に全く非干渉であり、加工合せ余裕を考慮する
必要がない。従つて、プレート電極１−18はセルのほぼ
全面に一体で形成できる。そのため、プレート電極１−
18とキヤパシタ下部電極１−16の加工合せ余裕も不要で
ある。以上の理由により、キヤパシタ下部電極１−16を
極めて大きく設計することができる。 〔作用〕 本発明による、半導体記憶装置では、キヤパシタ面積
を大きくすることが可能であり、キヤパシタ絶縁膜を薄
膜化せずに、十分なキヤパシタ容量を確保することがで
きる。従つて、信頼性を低下させる事なく、より微細化
することができる。 〔実施例〕 以下、本発明の一実施例を第２図により説明する。 まず、第２図（ａ）に示すように、半導体単結晶基板
２−１に素子間を電気的に分離するためのSiO2膜を、公
知のLOCOS法等により成長させ、素子間分離酸化膜２−
２とする。次に、通常の熱酸化法を用いて、ゲート酸化
膜２−３を成長させ、その上部に低抵抗多結晶シリコン
及び、SiO2膜をCVD法により堆積し、通常のリソグラフ
イー及びドライエツチング技術を用いて加工することに
より、ゲート電極２−４及び層間絶縁膜２−７を形成す
る。この後、CVD法により、SiO2膜を全面に堆積させ、
異方性ドライエツチングを施す事により側壁絶縁膜２−
19を形成した後、基板２−１と導電型の異なる拡散層２
−5,2−６をイオン打込み法等を用いて自己整合的に形
成する。この後熱処理を施す事により、導入された不純
物を活性化させる。拡散層２−5,2−６に公知の電界緩
和型の拡散層構造を用いることも可能である。 次に第２図（ｂ）に示すように、拡散層２−5,2−６
の一部を露出させるコンタクト孔を開け、低抵抗多結晶
シリコンをCVD法により堆積させ、通常のリソグラフイ
及びドライエツチング技術により導電体層２−8,2−９
を形成する。その後全体をCVD法により厚いSiO2膜でお
おつた後、通常のリソグラフイ及びドライエツチング技
術によりコンタクト孔２−11を形成し、一方の導電体層
２−９の一部のみを露出させる。ここで、データ線２−
12となる導電体層をCVD法あるいはスパツタ法等により
形成し、リソグラフイ及びドライエツチング法によりパ
ターニングする。ここで、導電体層２−９を用いず、直
接拡散層２−５に達するコンタクト孔を形成する方法も
可能であるが、コンタクト孔と拡散層の合せ余裕を小さ
くできる点で、本図に示した方式の方が優れている。ま
たデータ線材料として、本実施例では低抵抗多結晶シリ
コンを用いたが、Alなどの低抵抗金属、Ｗなど高融点金
属、そのシリコン化合物もしくはこれらの積層膜を用い
ることも可能である。 次に、全体をSiO2膜等の絶縁膜でおおつた後、リソグ
ラフイ及びドライエツチング技術によりコンタクト孔２
−14を形成し、導電体層２−８の一部を露出させる。本
発明の構造においては、データ線２−12とコンタクト孔
２−14とが平面的に重なり合わないことが重要である。
これを実現する１つの方法として、第２図に示したよう
にレイアウト的に重複を許しても、コンタクト孔２−14
形成の際に重なり合う部分のデータ線を除去する方法が
ある。また他の方法として、レイアウトを第６図のよう
にすることで、重複しない構造とする方法もある。 次に、層間絶縁膜２−15を異方性ドライエツチングす
る事により、第２図（ｄ）に示すように、コンタクト孔
２−14の側壁部にのみ層間絶縁膜２−15を残す。その
後、キヤパシタ下部電極２−16となる。低抵抗多結晶シ
リコンをCVD法により堆積させる。この時、堆積させる
低抵抗多結晶シリコンの膜厚をコンタクト孔２−14の半
径より小さくすれば、キヤパシタ下部電極２−16は、コ
ンタクト孔内部に窪みを持ち、この窪みもキヤパシタ面
積として利用できるので都合が良い。 次に、第２図（ｅ）に示すように、リソグラフイ及び
ドライエツチング技術により、キヤパシタ下部電極２−
16をパターニングする。このキヤパシタ下部電極２−16
の表面上にキヤパシタ絶縁膜２−17を形成する。キヤパ
シタ絶縁膜として、本実施例では、多結晶シリコンを熱
酸化法で酸化することにより形成したSiO2膜を用いた
が、CVD法で形成したSi3N4膜，五酸化タンタルなどの高
誘電率絶縁膜もしくはこれらの積層膜も利用可能であ
る。最後に、プレート電極２−18となる低抵抗多結晶シ
リコンをCVD法により全面に形成する。この後、必要に
応じてメモリアレー周辺で、プレート電極２−18に開口
部を持つコンタクト孔を設け、データ線２−12及びゲー
ト電極２−４をプレート電極２−18の上部に取り出し、
周辺回路との接続を行う。以上の工程により本発明の半
導体記憶装置が完成する。 なお、本実施例では、キヤパシタ下部電極２−16及
び、プレート電極２−18に低抵抗多結晶シリコンを用い
たが、この一方あるいは両方の電極材料として、Al,Au
などの低抵抗金属あるいは、Ｗなどの高融点金属、その
シリコン化合物もしくは、これらの積層膜を用いること
は可能である。 〔発明の効果〕 第４図には本発明によるキヤパシタセルのレイアウト
図を、また、第５図には、従来の積上げ型キヤパシタセ
ルのレイアウト図をそれぞれ概略図で示した。第４図，
第５図とも２交点セルの場合を示したが、本発明は１交
点セルにも適用可能である。なお、両図とも、合せ余
裕，線幅，スペース幅は同じである。 第４図に示した実施例では、プレート電極は、セル全
面をおおつており、第５図のプレート電極５−５のよう
な開口部が必要でない。これは、キヤパシタ部をデータ
線の上部まで持上げた本発明の構造により、従来の積上
げ型キヤパシタセルに見られた。プレート電極５−５と
コンタクト孔５−６との合せを考慮する必要がなくなつ
た為である。これにより、キヤパシタ下部電極４−４
は、隣接するセルのキヤパシタ下部電極に影響をおよぼ
さない範囲内で大きくできる為、同じセル面積でもキヤ
パシタ面積を著しく大きくすることが可能である。従来
の積上げ容量形キヤパシタセルにおけるキヤパシタ面積
は、キヤパシタ下部電極の側壁部を考慮に入れても、セ
ル面積の60％程度にしか達していない。これに対し、本
発明によれば、キヤパシタ面積は、セル面積の130％以
上に達し、キヤパシタ面積は２倍以上の増加が可能であ
る。実際に、第４図のレイアウトに従つて試作した結
果、キヤパシタ面積は、セル面積の140％に達してお
り、本発明の効果が確認された。
パシタの信頼性を低下することなく、微細化が可能な半
導体記憶装置に関する。 〔従来の技術〕 ダイナミツク・ランダム・アクセス・メモリ（dRAM）
の高集積化は、目覚しい速度で実現されており、現在の
主流は64Kビツトから256Kビツトへと移り、1MビツトdRA
Mの量産も始まつている。この高集積化は素子寸法の微
細化により達成されてきた。しかし、微細化に伴うキヤ
パシタ（容量）の減少のために、S/N比の低下やα線に
よる信号反転（いわゆるソフトエラー）等の弊害が顕在
化し、信頼性の上で大きな問題になつている。このため
キヤパシタ容量を増加させる目的で、基板に堀つた溝壁
を利用する溝堀り型キヤパシタセル（トレンチキヤパシ
タセル）、あるいはアイ・イー・イー・イー，インター
ナシヨナル・エレクトロン・デバイシス・ミーテイング
・テクニカル・ダイジエスト（IEEE,Int,Electron Devi
ces Meeting Tech,Dig.）pp348-351,Dec（1978）におけ
るKoyanagi,Sunami,HashimotoおよびAshikawaらによる
“Novel high density,Stacked capacitor MOS RAM"と
題する文献などで論じられている。容量部を積上げ方式
にした積上げ型キヤパシタセル（スタツクド・キヤパシ
タセル）などが、従来の平面型キヤパシタに代るものと
して期待されるようになつてきた。これらのうち、後者
の積上げ型キヤパシタは、溝堀りキヤパシタと違つて、
基板に微細な溝を堀るという高度な技術を必要としない
ため、今後さらに素子の微細化が要求された時のキヤパ
シタ構造として注目されている。第３図に従来の積上げ
型キヤパシタを有する、dRAMの断面図を示す。その構造
方法を簡単に説明する。まず、単結晶基板３−１上に素
子間を絶縁分離するための酸化膜３−２を選択的に成長
させる。つぎに、トランジスタのゲート酸化膜３−３を
成長させる。ゲート電極３−４として不純物を含む多結
晶シリコンを堆積させ、それを加工したのちこのゲート
電極３−４および素子間分離酸化膜３−２をマスクにイ
オン打込み法等を用いて、拡散層３−５および３−６を
形成する。つぎに、拡散層３−６の領域上に不純物を含
む多結晶シリコン３−８を堆積させ加工する事により、
キヤパシタ下部電極３−８を形成する。この時、キヤパ
シタ下部電極３−８はゲート電極３−４や素子間分離酸
化膜３−２の上にも形成されるため、従来の平面だけを
利用する平面型キヤパシタに比べてキヤパシタ面積を大
きくすることが可能である。なお、ゲート電極３−４は
酸化膜等の層間絶縁膜３−７でおおつている。上記のよ
うにして形成したキヤパシタ下部電極３−８の上に酸化
膜等を形成しキヤパシタ絶縁膜３−９とする。この上に
さらに導電体を堆積させ加工することによりプレート電
極３−10を形成し、キヤパシタを完成させている。 さらに、この上に層間絶縁膜３−11を堆積させ、トラ
ンジスタの拡散層３−５の一部が露出するようにコンタ
クト孔３−12を開口した後に、データ線となる導電体層
３−13を形成する。 上記の製造方法により、基板平面上にのみキヤパシタ
を形成するプレーナ型dRAMセルに比べキヤパシタ容量を
大きくする事が可能となる。 〔発明が解決しようとする問題点〕 しかし、上記従来の積上げ容量型キヤパシタセルで
は、以下に述べる２つの理由により、キヤパシタ下部電
極３−８を十分に大きくすることができず、素子の微細
化とともにキヤパシタ容量が低下してしまうという問題
が顕著に起こり、さらに高集積なメモリー回路を構成す
る事が困難であつた。すなわち、第１に上記データ線３
−13と拡散層３−５とを電気的に接続するためには、コ
ンタクト孔３−12が必要である。またコンタクト孔３−
12とプレート電極３−10との間には加工合せの余裕を考
慮しなければならない。そのため、コンタクト孔３−12
および合せ余裕に必要な部分を避けてプレート電極３−
10を形成することが必要であり、面積を大きくすること
ができないという事情による。 このうち合せ余裕は、コンタクト孔３−12を形成した
際に、プレート電極３−10が露出し、その結果データ線
３−13とプレート電極３−10がシヨートするのを防ぐた
めに必要となる。第２に、キヤパシタの信頼性を高める
ためには、キヤパシタ下部電極３−８は、プレート電極
３−10に完全に覆われている必要があり、キヤパシタ下
部電極３−８は、加工合せ余裕分だけ、プレート電極３
−10より小さくする必要がある。従つて上記の理由によ
りキヤパシタ下部電極３−８を大きくすることができ
ず、結果的にキヤパシタ容量が小さくなつてしまうとい
う問題があつた。 一方、キヤパシタ容量は、キヤパシタ絶縁膜厚に反比
例するため、上記従来の積上げ容量形キヤパシタセルを
用いてより高集積なメモリー回路を構成し、かつ必要な
キヤパシタ容量を確保するためには、キヤパシタ絶縁膜
３−９をさらに薄膜化するという手段も考えられる。し
かし、キヤパシタ絶縁膜３−９を薄膜化すると、リーク
電流の増大等によりキヤパシタの信頼性が低下してしま
うという問題があり実用的ではない。 なお、データ線上にキャパシタを形成する技術、実開
昭55-178894号や特開昭59-231851号に開示されている。 本発明の目的は、微細化しても信頼性が高く、かつ、
キヤパシタ容量の大きな半導体記憶装置を提供すること
にある。 〔問題点を解決するための手段〕 上記目的を解決するための本発明の基本的な構成は、
半導体基体と、 上記半導体基体の第１導電型半導体表面に互いに離間
して形成された第２導電型を示す第１と第２の半導体領
域と、上記半導体表面上であって上記第１と第２の半導
体領域間に位置するゲート絶縁膜と、上記ゲート絶縁膜
上に形成されたワード線を構成するゲート電極とを有す
るスイッチング用電界効果トランジスタと、 上記第１の半導体領域に電気的に接続されたデータ線
と、 上記第２の半導体領域に電気的に接続された第１の電
極と、上記第１の電極表面に形成されたキャパシタ絶縁
膜と、そのキャパシタ絶縁膜表面に形成された第２の電
極とを有する電荷蓄積用キャパシタとを有し、 上記トランジスタと上記キャパシタとをメモリセルと
する半導体記憶装置の製造方法であって、 上記ゲート電極上面に第１層間絶縁膜および上記ゲー
ト電極側壁に側壁絶縁膜を有する上記スイッチング用電
界効果トランジスタを形成した後、上記側壁絶縁膜で規
定された上記第２の半導体領域におけるコンタクト部に
対して導体層を接続し、 上記第１の半導体領域に対し、上記データ線を電気的
に接続し、 上記データ線を覆うように上記半導体基体主面上に第
２の層間絶縁膜を被覆し、 しかる後、上記導体層表面が露出されるように上記第
２の層間絶縁膜にコンタクト孔を形成し、 上記コンタクト孔内において上記導体層に接続するよ
うに上記第１の電極を形成することを特徴とするもので
ある。 まず、本発明の実施例を説明する前に本発明者等によ
って考えられた半導体記憶装置の参考例を第１図を用い
て説明する。参考例においては、キヤパシタ下部電極１
−16,キヤパシタ絶縁膜１−17,プレート電極１−18から
なるキヤパシタをデータ線１−12上部に層間絶縁膜１−
13を介して配置し、コンタクト孔１−14を形成すること
によりキヤパシタ下部電極１−16と拡散層１−16との間
に導通を得ている。なお、第１図において１−１は半導
体単結晶基板、１−12は素子間分離領域、１−３はゲー
ト酸化膜、１−４はゲート電極、１−５は拡散層、１−
7,1−10は層間絶縁膜、１−11はコンタクト孔である。
第１図に示したような構造とすることにより、コンタク
ト孔１−11がプレート電極１−18内部に開口部を持つこ
とはなく、プレート電極１−18とコンタクト孔１−11と
は位置的に全く非干渉であり、加工合せ余裕を考慮する
必要がない。従つて、プレート電極１−18はセルのほぼ
全面に一体で形成できる。そのため、プレート電極１−
18とキヤパシタ下部電極１−16の加工合せ余裕も不要で
ある。以上の理由により、キヤパシタ下部電極１−16を
極めて大きく設計することができる。 〔作用〕 本発明による、半導体記憶装置では、キヤパシタ面積
を大きくすることが可能であり、キヤパシタ絶縁膜を薄
膜化せずに、十分なキヤパシタ容量を確保することがで
きる。従つて、信頼性を低下させる事なく、より微細化
することができる。 〔実施例〕 以下、本発明の一実施例を第２図により説明する。 まず、第２図（ａ）に示すように、半導体単結晶基板
２−１に素子間を電気的に分離するためのSiO2膜を、公
知のLOCOS法等により成長させ、素子間分離酸化膜２−
２とする。次に、通常の熱酸化法を用いて、ゲート酸化
膜２−３を成長させ、その上部に低抵抗多結晶シリコン
及び、SiO2膜をCVD法により堆積し、通常のリソグラフ
イー及びドライエツチング技術を用いて加工することに
より、ゲート電極２−４及び層間絶縁膜２−７を形成す
る。この後、CVD法により、SiO2膜を全面に堆積させ、
異方性ドライエツチングを施す事により側壁絶縁膜２−
19を形成した後、基板２−１と導電型の異なる拡散層２
−5,2−６をイオン打込み法等を用いて自己整合的に形
成する。この後熱処理を施す事により、導入された不純
物を活性化させる。拡散層２−5,2−６に公知の電界緩
和型の拡散層構造を用いることも可能である。 次に第２図（ｂ）に示すように、拡散層２−5,2−６
の一部を露出させるコンタクト孔を開け、低抵抗多結晶
シリコンをCVD法により堆積させ、通常のリソグラフイ
及びドライエツチング技術により導電体層２−8,2−９
を形成する。その後全体をCVD法により厚いSiO2膜でお
おつた後、通常のリソグラフイ及びドライエツチング技
術によりコンタクト孔２−11を形成し、一方の導電体層
２−９の一部のみを露出させる。ここで、データ線２−
12となる導電体層をCVD法あるいはスパツタ法等により
形成し、リソグラフイ及びドライエツチング法によりパ
ターニングする。ここで、導電体層２−９を用いず、直
接拡散層２−５に達するコンタクト孔を形成する方法も
可能であるが、コンタクト孔と拡散層の合せ余裕を小さ
くできる点で、本図に示した方式の方が優れている。ま
たデータ線材料として、本実施例では低抵抗多結晶シリ
コンを用いたが、Alなどの低抵抗金属、Ｗなど高融点金
属、そのシリコン化合物もしくはこれらの積層膜を用い
ることも可能である。 次に、全体をSiO2膜等の絶縁膜でおおつた後、リソグ
ラフイ及びドライエツチング技術によりコンタクト孔２
−14を形成し、導電体層２−８の一部を露出させる。本
発明の構造においては、データ線２−12とコンタクト孔
２−14とが平面的に重なり合わないことが重要である。
これを実現する１つの方法として、第２図に示したよう
にレイアウト的に重複を許しても、コンタクト孔２−14
形成の際に重なり合う部分のデータ線を除去する方法が
ある。また他の方法として、レイアウトを第６図のよう
にすることで、重複しない構造とする方法もある。 次に、層間絶縁膜２−15を異方性ドライエツチングす
る事により、第２図（ｄ）に示すように、コンタクト孔
２−14の側壁部にのみ層間絶縁膜２−15を残す。その
後、キヤパシタ下部電極２−16となる。低抵抗多結晶シ
リコンをCVD法により堆積させる。この時、堆積させる
低抵抗多結晶シリコンの膜厚をコンタクト孔２−14の半
径より小さくすれば、キヤパシタ下部電極２−16は、コ
ンタクト孔内部に窪みを持ち、この窪みもキヤパシタ面
積として利用できるので都合が良い。 次に、第２図（ｅ）に示すように、リソグラフイ及び
ドライエツチング技術により、キヤパシタ下部電極２−
16をパターニングする。このキヤパシタ下部電極２−16
の表面上にキヤパシタ絶縁膜２−17を形成する。キヤパ
シタ絶縁膜として、本実施例では、多結晶シリコンを熱
酸化法で酸化することにより形成したSiO2膜を用いた
が、CVD法で形成したSi3N4膜，五酸化タンタルなどの高
誘電率絶縁膜もしくはこれらの積層膜も利用可能であ
る。最後に、プレート電極２−18となる低抵抗多結晶シ
リコンをCVD法により全面に形成する。この後、必要に
応じてメモリアレー周辺で、プレート電極２−18に開口
部を持つコンタクト孔を設け、データ線２−12及びゲー
ト電極２−４をプレート電極２−18の上部に取り出し、
周辺回路との接続を行う。以上の工程により本発明の半
導体記憶装置が完成する。 なお、本実施例では、キヤパシタ下部電極２−16及
び、プレート電極２−18に低抵抗多結晶シリコンを用い
たが、この一方あるいは両方の電極材料として、Al,Au
などの低抵抗金属あるいは、Ｗなどの高融点金属、その
シリコン化合物もしくは、これらの積層膜を用いること
は可能である。 〔発明の効果〕 第４図には本発明によるキヤパシタセルのレイアウト
図を、また、第５図には、従来の積上げ型キヤパシタセ
ルのレイアウト図をそれぞれ概略図で示した。第４図，
第５図とも２交点セルの場合を示したが、本発明は１交
点セルにも適用可能である。なお、両図とも、合せ余
裕，線幅，スペース幅は同じである。 第４図に示した実施例では、プレート電極は、セル全
面をおおつており、第５図のプレート電極５−５のよう
な開口部が必要でない。これは、キヤパシタ部をデータ
線の上部まで持上げた本発明の構造により、従来の積上
げ型キヤパシタセルに見られた。プレート電極５−５と
コンタクト孔５−６との合せを考慮する必要がなくなつ
た為である。これにより、キヤパシタ下部電極４−４
は、隣接するセルのキヤパシタ下部電極に影響をおよぼ
さない範囲内で大きくできる為、同じセル面積でもキヤ
パシタ面積を著しく大きくすることが可能である。従来
の積上げ容量形キヤパシタセルにおけるキヤパシタ面積
は、キヤパシタ下部電極の側壁部を考慮に入れても、セ
ル面積の60％程度にしか達していない。これに対し、本
発明によれば、キヤパシタ面積は、セル面積の130％以
上に達し、キヤパシタ面積は２倍以上の増加が可能であ
る。実際に、第４図のレイアウトに従つて試作した結
果、キヤパシタ面積は、セル面積の140％に達してお
り、本発明の効果が確認された。
【図面の簡単な説明】
第１図は、本発明の半導体記憶装置の参考例の断面図、
第２図（ａ）から（ｅ）は第１図に示した本発明の半導
体記憶装置を製造するため工程図、第３図は、従来構造
の半導体記憶装置の断面図、第４図および第６図は、本
発明の半導体記憶装置の平面レイアウト図、第５図は、
従来構造の半導体記憶装置の平面レイアウト図である。 １−１……半導体単結晶基板、１−２……素子間分離酸
化膜、１−３……ゲート酸化膜、１−４……ゲート電
極、１−５……拡散層、１−６……拡散層、１−７……
層間絶縁膜、１−10……層間絶縁膜、１−11……コンタ
クト孔、１−12……データ線、１−13……層間絶縁膜、
１−14……コンタクト孔、１−16……キヤパシタ下部電
極、１−17……キヤパシタ絶縁膜、１−18……プレート
電極。
第２図（ａ）から（ｅ）は第１図に示した本発明の半導
体記憶装置を製造するため工程図、第３図は、従来構造
の半導体記憶装置の断面図、第４図および第６図は、本
発明の半導体記憶装置の平面レイアウト図、第５図は、
従来構造の半導体記憶装置の平面レイアウト図である。 １−１……半導体単結晶基板、１−２……素子間分離酸
化膜、１−３……ゲート酸化膜、１−４……ゲート電
極、１−５……拡散層、１−６……拡散層、１−７……
層間絶縁膜、１−10……層間絶縁膜、１−11……コンタ
クト孔、１−12……データ線、１−13……層間絶縁膜、
１−14……コンタクト孔、１−16……キヤパシタ下部電
極、１−17……キヤパシタ絶縁膜、１−18……プレート
電極。
フロントページの続き
(72)発明者 飯島 晋平
国分寺市東恋ヶ窪１丁目280番地 株式
会社日立製作所中央研究所内
(72)発明者 木須 輝明
小平市上水本町1448番地 日立超エル・
エス・アイ・エンジニアリング株式会社
内
(56)参考文献 特開 昭54−91083（ＪＰ，Ａ)
特開 昭57−93566（ＪＰ，Ａ)
特開 昭57−120295（ＪＰ，Ａ)
特開 昭58−215067（ＪＰ，Ａ)
特開 昭59−231851（ＪＰ，Ａ)
特開 昭61−258467（ＪＰ，Ａ)
特開 昭62−36853（ＪＰ，Ａ)
特開 昭62−145765（ＪＰ，Ａ)
特開 昭63−209157（ＪＰ，Ａ)
実開 昭55−178894（ＪＰ，Ｕ)
Claims (1)
- (57)【特許請求の範囲】 １．半導体基体と、 上記半導体基体の第１導電型半導体表面に互いに離間し
て形成された第２導電型を示す第１と第２の半導体領域
と、上記半導体表面上であって上記第１と第２の半導体
領域間に位置するゲート絶縁膜と、上記ゲート絶縁膜上
に形成されたワード線を構成するゲート電極とを有する
スイッチング用電界効果トランジスタと、 上記第１の半導体領域に電気的に接続されたデータ線
と、 上記第２の半導体領域に電気的に接続された第１の電極
と、上記第１の電極表面に形成されたキャパシタ絶縁膜
と、そのキャパシタ絶縁膜表面に形成された第２の電極
とを有する電荷蓄積用キャパシタとを有し、 上記トランジスタと上記キャパシタとをメモリセルとす
る半導体記憶装置の製造方法であって、 上記ゲート電極上面に第１層間絶縁膜および上記ゲート
電極側壁に側壁絶縁膜を有する上記スイッチング用電界
効果トランジスタを形成した後、上記側壁絶縁膜で規定
された上記第２の半導体領域におけるコンタクト部に対
して導体層を接続し、 上記第１の半導体領域に対し、上記データ線を電気的に
接続し、 上記データ線を覆うように上記半導体基体主面上に第２
の層間絶縁膜を被覆し、 しかる後、上記導体層表面が露出されるように上記第２
の層間絶縁膜にコンタクト孔を形成し、 上記コンタクト孔内において上記導体層に接続するよう
に上記第１の電極を形成することを特徴とする半導体記
憶装置の製造方法。 ２．半導体基体と、 上記半導体基体の第１導電型半導体表面に互いに離間し
て形成された第２導電型を示す第１と第２の半導体領域
と、上記半導体基体表面上であって上記第１と第２の半
導体領域間に位置するゲート絶縁膜と、上記ゲート絶縁
膜上に形成されたワード線を構成するゲート電極とを有
するスイッチング用電界効果トランジスタと、 上記第１の半導体領域に電気的に接続されたデータ線
と、 上記第２の半導体領域に電気的に接続された第１の電極
と、上記第１の電極表面に形成されたキャパシタ絶縁膜
と、そのキャパシタ絶縁膜表面に形成された第２の電極
とを有する電荷蓄積用キャパシタとを有し、 上記トランジスタと上記キャパシタとをメモリセルとす
る半導体記憶装置の製造方法であって、 上記スイッチング用電界効果トランジスタを形成した
後、上記第２の半導体領域におけるコンタクト部に対し
て導体層を接続し、 上記導体層及び上記スイッチング用電界効果トランジス
タの上部に層間絶縁膜を被覆し、しかる後、 上記第１の半導体領域に対し、上記データ線を電気的に
接続し、かつ上記層間絶縁膜上に延在させ、 上記データ線を覆うように上記半導体基体主面上に他の
層間絶縁膜を被覆し、しかる後、 上記導体層表面が露出されるように上記他の層間絶縁膜
及び上記先の層間絶縁膜にコンタクト孔を形成し、 上記コンタクト孔内において上記導体層に接続するよう
に上記第１の電極を形成することを特徴とする半導体記
憶装置の製造方法。 ３．半導体基体と、 上記半導体基体の第１導電型半導体表面に互いに離間し
て形成された第２導電型を示す第１と第２の半導体領域
と、上記半導体基体表面上であって上記第１と第２の半
導体領域間に位置するゲート絶縁膜と、上記ゲート絶縁
膜上に形成されたワード線を構成するゲート電極とを有
するスイッチング用電界効果トランジスタと、 上記第１の半導体領域に電気的に接続されたデータ線
と、 上記第２の半導体領域に電気的に接続された第１の電極
と、上記第１の電極表面に形成されたキャパシタ絶縁膜
と、そのキャパシタ絶縁膜表面に形成された第２の電極
とを有する電荷蓄積用キャパシタとを有し、 上記トランジスタと上記キャパシタとをメモリセルとす
る半導体記憶装置の製造方法であって、 上記スイッチング用電界効果トランジスタを形成した
後、上記第２の半導体領域におけるコンタクト部に対し
て導体層を接続し、 上記導体層及び上記スイッチング用電界効果トランジス
タの上部に層間絶縁膜を被覆し、しかる後、 上記第１の半導体領域に対し、上記データ線を電気的に
接続し、かつ上記層間絶縁膜上に延在させ、 上記データ線を覆うように上記半導体基体主面上に他の
層間絶縁膜を被覆し、しかる後、 上記導体層表面が露出されるように、上記他の層間絶縁
膜及び上記先の層間絶縁膜にコンタクト孔及びそのコン
タクト孔の側壁部に側壁絶縁膜を形成し、 上記側壁絶縁膜を有するコンタクト孔内において上記導
体層に接続するように上記第１の電極を形成することを
特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62112365A JP2741857B2 (ja) | 1987-05-11 | 1987-05-11 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62112365A JP2741857B2 (ja) | 1987-05-11 | 1987-05-11 | 半導体記憶装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8124332A Division JP2846286B2 (ja) | 1996-05-20 | 1996-05-20 | 半導体記憶装置の製造方法 |
| JP8244463A Division JP2839874B2 (ja) | 1996-09-17 | 1996-09-17 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63278363A JPS63278363A (ja) | 1988-11-16 |
| JP2741857B2 true JP2741857B2 (ja) | 1998-04-22 |
Family
ID=14584865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62112365A Expired - Lifetime JP2741857B2 (ja) | 1987-05-11 | 1987-05-11 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2741857B2 (ja) |
Families Citing this family (28)
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|---|---|---|---|---|
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| US5374576A (en) * | 1988-12-21 | 1994-12-20 | Hitachi, Ltd. | Method of fabricating stacked capacitor cell memory devices |
| US20010008288A1 (en) | 1988-01-08 | 2001-07-19 | Hitachi, Ltd. | Semiconductor integrated circuit device having memory cells |
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| JP2755591B2 (ja) * | 1988-03-25 | 1998-05-20 | 株式会社東芝 | 半導体記憶装置 |
| JPH01248556A (ja) * | 1988-03-29 | 1989-10-04 | Nec Corp | 半導体記憶装置 |
| US5091761A (en) * | 1988-08-22 | 1992-02-25 | Hitachi, Ltd. | Semiconductor device having an arrangement of IGFETs and capacitors stacked thereover |
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| JP2943914B2 (ja) * | 1997-02-19 | 1999-08-30 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP2002076297A (ja) | 2000-08-28 | 2002-03-15 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100502410B1 (ko) * | 2002-07-08 | 2005-07-19 | 삼성전자주식회사 | 디램 셀들 |
| US20230225134A1 (en) * | 2020-06-11 | 2023-07-13 | Sony Semiconductor Solutions Corporation | Semiconductor storage device and method of manufacturing semiconductor storage device |
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|---|---|---|---|---|
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| JPS6236853A (ja) * | 1985-08-09 | 1987-02-17 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2702121B2 (ja) * | 1987-02-25 | 1998-01-21 | 日本電気株式会社 | 半導体記憶装置 |
-
1987
- 1987-05-11 JP JP62112365A patent/JP2741857B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63278363A (ja) | 1988-11-16 |
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