DE102004031385B4

DE102004031385B4 - Verfahren zur Herstellung von Stegfeldeffekttransistoren in einer DRAM-Speicherzellenanordnung, Feldeffekttransistoren mit gekrümmtem Kanal und DRAM-Speicherzellenanordnung

Info

Publication number: DE102004031385B4
Application number: DE102004031385A
Authority: DE
Inventors: Ulrike Grüning von Dr. Schwerin
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2004-06-29
Filing date: 2004-06-29
Publication date: 2010-12-09
Anticipated expiration: 2024-06-30
Also published as: US7635893B2; DE102004031385A1; US20060006446A1; US7312492B2; US20050285153A1; US20080108199A1

Abstract

Verfahren zur Herstellung von Stegfeldeffekttransistoren (FinFETs) und Stegfeldeffekttransistoren mit gekrümmtem Kanal (CFETs) für DRAM-Speicherzellenanordnungen mit den Schritten:
– Bereitstellen eines Halbleitersubstrats (1);
– Einbringen von streifenartigen, parallelen Grabenisolatorstrukturen (2) sowie von Zellenisolatorstrukturen (3) in das Halbleitersubstrat (1), wobei durch jeweils eine Grabenisolatorstruktur (2) voneinander beabstandete Zellenzeilen (110) und innerhalb der Zellenzeilen (110) jeweils durch jeweils eine Zellenisolatorstruktur (3) voneinander beabstandete Halbleiterstege (11) aus dem Halbleitersubstrat (1) ausgebildet werden,
– Vorsehen einer Lochmaske (7), wobei von der Lochmaske (7) die Grabenisolatorstrukturen (2) sowie an die Zellenisolatorstrukturen (3) anschließende äußere Maskenabschnitte der Halbleiterstege (11) abgedeckt und durch Öffnungen der Lochmaske (7) jeweils zwischen zwei Maskenabschnitten ausgebildete Grabenabschnitte der Halbleiterstege (11) freigelegt werden;
– Freilegen und Zurückbilden von jeweils an die Grabenabschnitte der Halbleiterstege (11) anschließenden Abschnitten der Grabenisolatorstrukturen (2), wobei jeweils beiderseits anschließend an die Grabenabschnitte der Halbleiterstege (11) in den Grabenisolatorstrukturen (2) Taschen (22) ausgebildet werden;...

Description

Die Erfindung bezieht sich auf ein Verfahren zur Herstellung von DRAM-Speicherzellenanordnungen mit Stegfeldeffekttransistoren (FinFETs) und von DRAM-Speicherzellenanordnungen mit Stegfeldeffekttransistoren mit gekrümmtem Kanal (CFETs) sowie auf eine DRAM-Speicherzellenanordnung mit CFETs.
Speicherzellen dynamischer Schreib-Lesespeicher (dynamic random access memories, DRAMs) umfassen einen Speicherkondensator zur Speicherung einer elektrischen Ladung, die einen Informationsgehalt der Speicherzelle charakterisiert, und einen Auswahltransistor zur Adressierung des Speicherkondensators. Der Auswahltransistor ist als Feldeffekttransistor in einem Halbleitersubstrat ausgebildet. Für die Kanallänge des Auswahltransistors ergibt sich eine untere Schranke, unterhalb der die Isolationseigenschaften des Auswahltransistors im abgeschalteten Zustand, entsprechend dem nicht adressierten Zustand der Speicherzelle, unzureichend sind. Die untere Schranke der effektiven Kanallänge Leff begrenzt die Skalierbarkeit planarer Transistorzellen (planar transistor cells, PTC) mit horizontal zu einer Substratoberfläche des Halbleitersubstrats ausgebildetem Auswahltransistor.
Für Speicherzellenanordnungen mit Grabenkondensatoren (nachfolgend auch Trenchkondensatoren genannt) als Speicherkondensatoren sind Zellenanordnungen mit vertikalen Transistorzellen (vertikal transistor cells, VTC) beschrieben. Dabei sind die Source/Drain-Bereiche des Auswahltransistors im Halbleitersubstrat im Wesentlichen vertikal zur Substratoberfläche ausgerichtet und zwischen der Substratober fläche und einer Oberkante des in der Tiefe des Halbleitersubstrats ausgeführten Grabenkondensators übereinander ausgebildet. Im adressierten Zustand der Speicherzelle wird ein durch eine Gateelektrode des Auswahltransistors gesteuerter Kanal zwischen den beiden Source/Drain-Bereichen senkrecht zur Substratoberfläche ausgebildet. Die Kanalbreite Weff ergibt sich in Abhängigkeit der kleinsten durch ein lithographisches Strukturierungsverfahren darstellbaren Strukturgröße F. Die Kanallänge Leff ist abhängig von der Tiefe, in der der untere Source/Drain-Bereich bzw. eine Unterkante der Gateelektrode ausgebildet wird.
Eine Trench-Speicherzelle mit Trenchkondensator und einem vertikal ausgebildeten Transistor, dessen Source/Drain-Bereiche in der oberen Seitenwand des Kondensatorgrabens ausgebildet sind, ist in der EP 1 017 095 A2 beschrieben. Die Gateelektrode umfasst jeweils einen auf der Substratoberfläche aufliegenden Abschnitt eines Gateleiters sowie einen weiteren Abschnitt, der den oberen Abschnitt des Kondensatorgrabens füllt.
Eine weitere Trench-Speicherzelle mit in der oberen Seitenwand des Kondensatorgrabens ausgebildetem Transistor und als Füllung des oberen Abschnitts des Kondensatorgrabens ausgebildeter Gateelektrode ist in der DE 102 20 542 A1 beschrieben. Die dort beschriebene Speicherzellenanordnung weist darüberhinaus zwischen jeweils zwei benachbarten Trench-Speicherzellen eine Kontaktstruktur zum Anschluss der beiden jeweils angrenzenden Kanalbereiche an das Substrat (Bodykontakt) auf.
Nachteile solcher vertikaler Transistorzellen sind deren aufwendige Integration in Speicherzellen mit Stapelkondensatoren sowie, bei der Integration in Speicherzellen mit Grabenkondensatoren, die Vergrößerung des Aspektverhältnisses eines Lochgrabens zur Ausbildung von Grabenkondensator und vertikaler Transistorzelle. Nachteilig sind ferner das parasitäre Einwirken der Gateelektrode des einen Auswahltransistors auf die dem Auswahltransistor benachbarten Auswahltransistoren sowie der betragsmäßig beschränkte Ein/Ausschaltstrom Ion.
Bei anderen vertikalen Speicherzellen mit vertikaler Transistorstruktur wird ein zwischen den beiden Source/Drain Bereichen ausgebildeter Bodybereich von der Gateelektrode vollständig umfangen (surrounded gate vertical transistor cell, SGT). Der erste Source/Drain-Bereich des Auswahltransistors ist im Sockelbereich eines Halbleiterstegs ausgebildet. Ein zweiter Source/Drain-Bereich ist an der Oberkante des Halbleiterstegs vorgesehen. Die Gateelektrode erstreckt sich entlang der vier Seitenwände des Halbleiterstegs. Die effektive Kanallänge Leff einer solchen vertikalen Transistorstruktur ergibt sich aus der Höhe des Halbleiterstegs. Die effektive Kanalbreite Weff entspricht dem Umriss des Stegs, wobei sich mindestens eine Seitenlänge des Halbleiterstegs in Abhängigkeit der minimalen Strukturgröße F ergibt. Entsprechend beträgt die gesamte effektive Kanalbreite 2 F bis 3 F. Die Integration von Transistorzellen mit umfangender Gateelektrode in Speicherzellen mit Stapelkondensatoren ist aufwendig. Bei der Integration in Speicherzellen mit Grabenkondensatoren sind die sich im Zuge der Prozessierung einstellenden hohen Aspektverhältnisse am Lochgraben sowie die dadurch bedingten Restriktionen bezüglich der Prozessierung nachteilig.
Bei Feldeffekttransistoren mit gekerbtem Kanal (recess channel array transistor) sind die beiden Source/Drain-Bereiche in einer zur Substratoberfläche horizontalen Ebene angeordnet. Die Gateelektrode ist in einem Recess-Graben vorgesehen, der zwischen den beiden Source/Drain-Bereichen des Feldeffekttransistors in das Halbleitersubstrat eingebracht wird. Die effektive Kanallänge Leff ergibt sich aus dem Abstand der beiden Source/Drain-Bereiche sowie der Tiefe, bis zu der der Recess-Graben in das Halbleitersubstrat eingebracht wird. Die effektive Kanalbreite Weff korrespondiert zur minimalen Strukturgröße F.
Der Ein/Ausschaltstrom Ion/off ist durch die weiterhin eingeschränkte effektive Kanalbreite in nachteiliger Weise begrenzt. Die Integration von Recess-Channel-FETs in Speicherzellenanordnungen mit hoher Speicherzellendichte ist durch das notwendige Justieren der Gateelektroden zu den Recess-Gräben erschwert, etwa wenn die Gateelektroden und die Recess-Gräben jeweils im Zuge eines eigenen photolithographischen Verfahrensschrittes strukturiert werden. Im Gegensatz zu FinFETs oder SGT-Transistorzellen wird das aktive Gebiet durch die Gateelektrode nicht gegen benachbarte Speicherzellen abgeschirmt, so dass es in nachteiliger Weise zu einem parasitären Durchgriff des Potentials einer Gateelektrode der einen Transistorstruktur auf die der einen Transistorstruktur benachbarten Transistorstrukturen kommt.
Eine Anordnung für Speicherzellen mit Grabenkondensatoren und Auswahltransistoren mit in das Halbleitersubstrat eingekerbter Gateelektrode ist in der US 5,945,707 A beschrieben.
Zur Ausbildung von Stegfeldeffekttransistoren (FinFETs) wird jeweils zwischen zwei horizontal zur Waferoberfläche ausgebildeten Source/Drain-Bereichen im Halbleitersubstrat ein Halbleitersteg ausgebildet. Quer zum Halbleitersteg wird eine Gateelektrodenstruktur vorgesehen, die an drei Seiten an den Halbleitersteg anschließt. Die effektive Kanallänge Leff des Stegfeldeffekttransistors wird durch die Länge des von der Gateelektrode ummantelten Abschnitts des Halbleiterstegs entsprechend der minimalen Strukturgröße F bestimmt. Die effektive Kanalbreite Weff bestimmt sich aus der Höhe des Halbleiterstegs, bzw. der Tiefe, bis zu der das Halbleitersubstrat zwischen den beiden Source/Drain-Bereichen beiderseits des Halbleiterstegs zurückgebildet ist.
Die nachveröffentlichte DE 10 2004 006 520 A1 beschreibt einen Stegfeldeffekttransistor in einer DRAM-Speicherzellenanordnung und eine DRAM-Speicherzellenanordnung, in der die Wortleitungen senktrecht zu den Halbleiterstegen verlaufen. In der nachveröffentlichten DE 103 61 695 B3 ist ein Feldeffekttransistor mit gekrümmtem Kanal (curved FET, CFET) beschrieben. Der CFET ist in einem aus dem Halbleitersubstrat gebildeten Halbleitersteg ausgebildet. Die beiden Source/Drain-Bereiche des CFETs sind als dotierte Gebiete an einander gegenüberliegenden Enden des Halbleiterstegs und anschließend an eine Substratoberfläche des Halbleitersubstrats ausgebildet. Zwischen den beiden Source/Drain-Bereichen ist der Halbleitersteg durch eine Groove-Ätzung eingekerbt, wodurch sich die Kanallänge des CFETs entsprechend der Kanallänge eines Recess-Channel-FETs ergibt. Die Gateelektrode erstreckt sich, durch ein Gatedie lektrikum vom Halbleitersteg isoliert, abschnittsweise entlang mindestens einer der Längsseiten des Halbleiterstegs. Gemäß dem in der obigen Anmeldung beschriebenen Verfahren zur Herstellung einer Speicherzellenanordnung mit CFETs als Auswahltransistoren werden die Halbleiterstege jeweils elektrisch voneinander isoliert in Längsrichtung hintereinander zu Zellenzeilen angeordnet. Die Gateelektroden von zu einer Zellenzeile angeordneten CFETs sind jeweils Abschnitte von vergrabenen Wortleitungen (buried wordlines), die in unterhalb der Substratoberfläche in längs der Halbleiterstege verlaufenden Wortleitungsgräben vorgesehen sind. Die Wortleitungen sind dabei in dielektrisches Material eingebettet, durch das die Wortleitungsgräben aufgefüllt werden.
In Speicherzellenanordnungen mit CFETs mit beidseitig des Halbleiterstegs angeordneten Gateelektrodenabschnitten liegen sich dabei im selben Wortleitungsgräben jeweils ein Strang zweier unterschiedlich angesteuerter Wortleitungen gegenüber. Eine hohe Speicherzellendichte führt zu einer hohen parasitären Koppelkapazität zwischen den innerhalb desselben Wortleitungsgrabens verlaufenden Wortleitungssträngen.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung einer DRAM-Speicherzellenanordnung mit FinFETs bzw. CFETs zur Verfügung zu stellen, mit dem benachbarte Wortleitungen zur Adressierung der Speicherzellen gut voneinander entkoppelt werden und bei dem die Justierung von Gateelektrodenstrukturen zu einem Bodybereich des jeweiligen CFETs bzw. FinFETs erleichtert wird. Von der Erfindung wird ein Feldeffekttransistor für ein DRAM-Transistorfeld mit CFETs mit zu einer Gategraben-Ätzung selbstjustierten Gateelektrodenabschnitten umfasst.
Die Aufgabe wird durch das im Patentanspruch 1 genannte Verfahren gelöst. Ein die Aufgabe lösender Feldeffekttransistor ist im Patentanspruch 14 und auf diesem beruhende DRAM-Transistorfelder sind in den Patentansprüchen 15 und 16 angegeben. Vorteilhafte Weiterbildungen ergeben sich aus den jeweiligen Unteransprüchen.
Gemäß dem erfindungsgemäßen Verfahren zur Herstellung von Stegfeldeffekttransistoren und Stegfeldeffekttransistoren mit gekrümmtem Kanal für DRAM-Speicherzellenanordnungen wird zunächst ein Halbleitersubstrat bereitgestellt. In das Halbleitersubstrat werden streifenartige, parallele Grabenisolatorstrukturen sowie Zellenisolatorstrukturen eingebracht. Dabei werden zwischen jeweils zwei Grabenisolatorstrukturen Zellenzeilen aus dem Halbleitersubstrat ausgebildet. Die Zellenisolatorstrukturen werden jeweils innerhalb der Zellenzeilen im Abstand einer Zellenlänge vorgesehen. Durch die Zellenisolatorstrukturen wird jeweils eine Zellenzeile in eine Mehrzahl von aus dem Halbleitersubstrat gebildeten Halbleiterstegen unterteilt. Die Grabenisolatorstrukturen und die Zellenisolatorstrukturen können in unterschiedlicher Reihenfolge oder gleichzeitig ausgebildet werden.
Eine Lochmaske wird ausgebildet, die mindestens die Grabenisolatorstrukturen sowie jeweils mindestens die zwei an die Zellenisolatorstrukturen anschließenden äußeren Maskenabschnitte der Halbleiterstege abdeckt. Durch die Öffnungen der Lochmaske wird jeweils mindestens ein zwischen den beiden äußeren Maskenabschnitten ausgebildeter innerer Grabenabschnitt der Halbleiterstege freigelegt.
Die Öffnungen der Lochmaske erstrecken sich dabei von der einen an den Halbleitersteg anschließenden Grabenisolatorstruk tur bis zur gegenüberliegenden anschließenden Grabenisolatorstruktur.
Jeweils an die Grabenabschnitte der jeweiligen Halbleiterstege anschließende Abschnitte der Grabenisolatorstrukturen werden freigelegt und zurückgebildet. Dabei werden in den Grabenisolatorstrukturen jeweils beidseitig anschließend an die freiliegenden Abschnitte der Halbleiterstege Taschen ausgebildet.
Zur Ausbildung von Gateleiterstrukturen wird leitfähiges Material abgeschieden, wobei die Taschen mit dem leitfähigen Material gefüllt werden. Das leitfähige Material wird zu Gateleiterstrukturen strukturiert, wobei senkrecht zu den Zellenzeilen verlaufende Wortleitungen ausgebildet werden. Die Wortleitungen bilden abschnittsweise Gateelektroden der in den Halbleiterstegen ausgebildeten Stegfeldeffekttransistoren aus.
Das Freilegen und Zurückbilden der jeweils an die Grabenabschnitte der Halbleiterstege anschließenden Abschnitte der Grabenisolatorstrukturen kann gleichzeitig bzw. sukzessiv im selben Prozessschritt erfolgen, etwa durch gleichzeitiges isotropes Rückätzen der Lochmaske und der Grabenisolatorabschnitte.
Das Freilegen und Zurückbilden von jeweils an die Grabenabschnitte der Halbleiterstege anschließenden Abschnitten der Grabenisolatorstrukturen kann auch nacheinander erfolgen, etwa durch isotropes Rückätzen der Lochmaske und anschließendes anisotropes Ätzen der Grabenisolatorstrukturen oder durch das Einbringen von Gategräben in die Grabenabschnitte des Halbleiterstegs, wobei vertikale Seitenwände der Grabenisolatorstrukturen freigelegt werden, und anschließendes isotropes Ätzen der Grabenisolatorstrukturen von den Gategräben aus. Bei der dritten Alternative werden die Stegfeldeffekttransistoren immer als CFETs ausgebildet.
Die jeweils an einem Halbleitersteg einander gegenüberliegenden, aus der Zurückbildung der Grabenisolatorstrukturen hervorgegangenen Taschen entsprechen Steggräben oder Fin-Trenches gemäß herkömmlicher Verfahren zur Herstellung von Stegfeldeffekttransistoren.
Die Ausbildung der Taschen erfolgt erfindungsgemäß selbstjustiert zu den Grabenabschnitten des Halbleiterstegs entsprechend den Bodybereichen der Stegfeldeffekttransistoren.
In herkömmlichen Verfahren werden zunächst die Grabenisolatorstrukturen bis zur Unterkante der auszubildenden Gateelektroden zurückgebildet. Das Material der Gateleiterstrukturen wird flächig abgeschieden und anschließend strukturiert. Zwischen den Gateleiterstrukturen ist das Material der Gateleiterstrukturen zu entfernen. Die Gateleiterstruktur wird dabei überätzt, um die Ausbildung störender leitfähiger Strukturen (poly stringers) auf vertikalen Seitenwänden des Halbleiterstegs im Bereich der Source/Drain-Bereiche und um Kurzschlüsse zwischen einander benachbarten Gateleiterstrukturen zu vermeiden. Erfindungsgemäß wird das Material der Gateleiterstruktur unterhalb der Substratoberfläche ausschließlich im Bereich der vergrabenen Abschnitte der Gateleiterstrukturen abgeschieden. Es entfällt daher in vorteilhafter Weise die Notwendigkeit, vergrabene Abschnitte der Gateleiterstruktur unterhalb einer Oberkante des Halbleiterstegs zurückzubilden.
In vorteilhafter Weise ist die Tiefe, bis zu der sich die vergrabenen Abschnitte der Gateelektroden erstrecken, durch einen gut kontrollierbaren Ätzschritt bezüglich der Grabenisolatorstruktur vorgegeben und damit die Prozesssteuerung verbessert.
Das Verfahren lässt sich sowohl zur Ausbildung von DRAM-Speicherzellenanordnungen mit Stapelkondensatoren (stack capacitor) als auch zur Ausbildung von DRAM-Speicherzellenanordnungen mit Grabenkondensatoren (trench capacitor) verwenden.
Für eine Speicherzellenanordnung im Checkerboard-Layout wird in jedem Halbleitersteg genau ein Stegfeldeffekttransistor ausgebildet. Ein Halbleitersteg umfasst im Checkerboard Layout die zwei an die Zellenisolatorstrukturen anschließenden äußeren Maskenabschnitte, in denen die Lochmaske aufliegt, sowie genau einen von den äußeren Maskenabschnitten begrenzten inneren Grabenabschnitt, der von der Lochmaske nicht abgedeckt wird.
In Layouts, die einen gemeinsamen Bitkontakt für jeweils zwei Speicherzellen vorsehen, etwa in einer Speicherzellenanordnung im MINT- oder Stack-Layout, werden in jedem Halbleitersteg zwei Stegfeldeffekttransistoren ausgebildet. Etwa in einem Stack-Layout umfasst ein Halbleitersteg die zwei an die Zellenisolatorstrukturen anschließenden äußeren Maskenabschnitte sowie einen inneren Maskenabschnitt, die jeweils von der Lochmaske abgedeckt werden. Zwischen jeweils einem der beiden äußeren Maskenabschnitte und dem inneren Maskenabschnitt ist jeweils einer von zwei Grabenabschnitten ausgeprägt, über denen die Lochmaske geöffnet wird.
Nach einer ersten bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens geht dem Zurückbilden der Grabenisolatorstrukturen das Einbringen von Gategräben in die Halbleiterstege voraus, wobei die an die Gategräben anschließenden Ab schnitte der Grabenisolatorstrukturen für eine isotrope Ätzung freigelegt werden. Durch das Einbringen der Gategräben werden Feldeffekttransistoren mit gekrümmtem Kanal (CFETs) ausgebildet.
Nach einer zweiten bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens wird die Lochmaske vor oder gleichzeitig mit der Rückbildung der Grabenisolatorstrukturen zurückgebildet.
In bevorzugter Weise werden dazu die Lochmaske und die Grabenisolatorstrukturen aus Materialien vorgesehen, die gemeinsam selektiv gegen das Material des Halbleitersubstrats ätzbar sind. In bevorzugter Weise wird die Lochmaske aus dem Material der Grabenisolatorstrukturen vorgesehen. Beim Zurückbilden der Grabenisolatorstrukturen in den an die Grabenabschnitte des Halbleiterstegs anschließenden Abschnitten werden die auf den Grabenisolatorstrukturen aufliegenden Abschnitte der Lochmaske sowie die Grabenisolatorstrukturen gleichzeitig in einem Ätzschritt mit hohem isotropen Anteil, bevorzugt einem Nassätzschritt, zurückgebildet.
Zum Vorsehen der Lochmaske wird in einer ersten bevorzugten Weise vor dem Einbringen der Grabenisolatorstrukturen sowie der Zellenisolatorstrukturen eine Schutzschicht auf das Halbleitersubstrat aufgebracht. Die Schutzschicht wird dabei aus einem anderen Material vorgesehen als die Grabenisolatorstrukturen. Auf eine dann abschnittsweise von der Schutzschicht, den Grabenisolatorstrukturen und den Zellenisolatorstrukturen gebildeten Prozessoberfläche wird eine Hilfsschicht aufgebracht. Die Hilfsschicht wird durch ein photolithographisches Verfahren strukturiert, wobei aus der Hilfsschicht eine Hilfsmaske mit streifenartigen Gräben, die orthogonal zu den Zellenzeilen verlaufen, ausgebildet wird.
Durch die Gräben der Hilfsmaske wird die Schutzschicht jeweils in der vertikalen Projektion der inneren Grabenabschnitte der Halbleiterstege freigelegt. In der vertikalen Projektion der Maskenabschnitte der Halbleiterstege wird die Schutzschicht von der Hilfsmaske abgedeckt. Die Schutzschicht wird selektiv zum Material der Grabenisolatorstrukturen zurückgebildet, so dass die Lochmaske nach dem Entfernen der Hilfsmaske abschnittsweise aus remanenten Abschnitten der Schutzschicht, den Grabenisolatorstrukturen sowie den Zellenisolatorstrukturen gebildet wird. Diese Art der Ausbildung der Lochmaske ist für Speicherzellenlayouts mit einem und mit zwei Auswahltransistoren pro Halbleitersteg geeignet.
Für Speicherzellenlayouts mit genau einem Auswahltransistor pro Halbleitersteg werden nach einer zweiten bevorzugten Weise zum Vorsehen der Lochmaske die Grabenisolatorstrukturen aus einem anderen Material vorgesehen als die Zellenisolatorstrukturen. Vor dem Einbringen der Grabenisolatorstrukturen sowie der Zellenisolatorstrukturen wird eine Schutzschicht auf das Halbleitersubstrat aufgebracht. Dabei wird die Schutzschicht aus einem anderen Material vorgesehen als die Grabenisolatorstrukturen und die Zellenisolatorstrukturen.
Die Zellenisolatorstrukturen werden selektiv sowohl zum Material der Schutzschicht als auch zum Material der Grabenisolatorstrukturen zurückgebildet, wobei vertikale Seitenwände der Schutzschicht zu den zurückgebildeten Zellenisolatorstrukturen hin freigelegt werden. Die Schutzschicht wird in einem Ätzschritt mit isotropem Anteil zurückgebildet. Dabei verringert sich die Schichtdicke der Schutzschicht. Zusätzlich wird die Schutzschicht von den freigelegten, den Zellenisolatorstrukturen zugewandten Abschnitten ausgehend zurückgebildet. Das Zurückbilden der Schutzschicht wird abgebrochen, sobald die äußeren Maskenabschnitte der Halbleiterstege freigelegt sind. Die mittleren, inneren Grabenabschnitte der Halbleiterstege bleiben jeweils durch einen Abschnitt der zurückgebildeten Schutzschicht abgedeckt. Ein Lochmaskenmaterial wird aufgebracht und bis mindestens zur Oberkante der Abschnitte der zurückgebildeten Schutzschicht abgetragen und planarisiert. Die Abschnitte der zurückgebildeten Schutzschicht werden selektiv zum Lochmaskenmaterial entfernt. Die Lochmaske wird in dieser Ausführungsform des erfindungsgemäßen Verfahrens vollständig aus dem Lochmaskenmaterial gebildet.
Bei dieser Art der Ausbildung der Lochmaske sind die Öffnungen der Lochmaske und damit die vergrabenen Abschnitte der Gateelektrode eines auf diese Weise ausgebildeten FinFETs in vorteilhafter Weise zu den Zellenisolatorstrukturen selbstjustiert ausgebildet. Für CFETs ist jeweils zusätzlich der Gategraben zu den Zellenisolatorstrukturen justiert.
Letzteres ist insbesondere dann vorteilhaft, wenn die Zellenisolatorstrukturen als Füllstrukturen oberer Abschnitte von Lochgräben vorgesehen sind, in deren unteren Abschnitten Grabenkondensatoren ausgebildet sind. Eine Fehljustierung (misalignment) zwischen den Gategräben und den Grabenkondensatoren, wie sie bei Verwendung zweier Masken für photolithographische Verfahren typisch ist und die mindestens zu unterschiedlichen Widerstandswerten einer vergrabenen Verbindung (buried strap) zwischen der Innenelektrode des Grabenkondensators und einem ersten Source/Drain-Bereich des jeweils zugeordneten Stegfeldeffekttransistors führen könnte, wird vermieden.
Das erfindungsgemäße Verfahren ist weiter insbesondere dann vorteilhaft, wenn die Halbleiterstege einander benachbarter Zellenzeilen um jeweils eine halbe Zellenlänge gegeneinander versetzt ausgebildet werden. In einem Checkerboard-Layout werden dann Wortleitungen, die senkrecht zu den Zellenzeilen vorgesehen werden und jeweils abschnittsweise die Gateelektroden ausbilden, abwechselnd über Gategräben und Grabenkondensatoren geführt. Während in herkömmlichen Verfahren die Grabenisolatorstrukturen zwischen jeweils einem Halbleitersteg und einem orthogonal zur Ausrichtung des Halbleiterstegs benachbarten Grabenkondensator komplett zurückgebildet werden und damit vergrabene Abschnitte der Wortleitung bzw. die vergrabenen Gateelektrodenabschnitte direkt an die Grabenkondensatoren anschließen, werden erfindungsgemäß die Grabenisolatorstrukturen lediglich in an den Halbleitersteg angrenzenden Abschnitten zurückgebildet. Die an den Grabenkondensator anschließenden Abschnitte bleiben dagegen erhalten. Gegenüber herkömmlichen Verfahren zur Herstellung von Stegfeldeffekttransistoren ermöglicht das erfindungsgemäße Verfahren daher eine gute kapazitive Entkopplung und resistive Isolation der Wortleitung von den von der Wortleitung traversierten bzw. überspannten Grabenkondensatoren.
Das erfindungsgemäße Verfahren führt zu einem neuartigen Feldeffekttransistor mit gekrümmtem Kanal (CFET) für DRAM-Speicherzellenanordnungen. Der Feldeffekttransistor mit gekrümmtem Kanal umfasst ein aktives Gebiet und eine Gateelektrode. Das aktive Gebiet ist in einem Halbleitersteg mit zwei parallelen Längsseiten ausgebildet, in den in einem inneren Grabenabschnitt von einer Stegoberfläche aus eine Gategrabenstruktur eingebracht ist, die sich von der einen Längsseite zur anderen Längsseite erstreckt.
Das aktive Gebiet umfasst zwei beiderseits der Gategrabenstruktur angeordnete, an die Stegoberfläche anschließende und jeweils als dotierte Gebiete ausgebildete Source/Drain-Bereiche sowie einen Bodybereich im Abschnitt zwischen den beiden Source/Drain-Bereichen des Halbleiterstegs. Die Unter kante des Bodybereichs ist unterhalb der Unterkante der Gategrabenstruktur vorgesehen, so dass sich der Bodybereich von dem einen Source/Drain-Bereich zum anderen Source/Drain-Bereich erstreckt.
Die Gateelektrode weist zwei sich jeweils entlang einer der Längsseiten des Halbleiterstegs erstreckende Plattenabschnitte auf. Die Plattenabschnitte erstrecken sich bis unter die Unterkante der Gategrabenstruktur, so dass durch ein Potential an der Gateelektrode die Ausbildung eines leitfähigen Kanals zwischen den beiden Source/Drain-Bereichen steuerbar ist.
Erfindungsgemäß erstrecken sich die Plattenabschnitte jeweils ausgehend von einer Schnittkante der Gategrabenstruktur mit der jeweiligen Längsseite des Halbleiterstegs gleichmäßig bis zu einer maximalen Tiefe von der halben Stegbreite entlang des aktiven Gebietes. Die Gategrabenstruktur ist als Grabenabschnitt der jeweiligen Gateelektrode ausgebildet, die die beiden Plattenabschnitte miteinander verbindet. Die Plattenabschnitte der Gateelektrode bilden ein Fin-Gate. Die Plattenabschnitte decken die Schnittfläche der Gategrabenstruktur mit der jeweiligen Längsseite des Halbleiterstegs ab und überlappen in gleichmäßiger Breite an die Schnittfläche anschließende Abschnitte des Bodybereichs.
Die erfindungsgemäße Transistorstruktur lässt sich durch das oben beschriebene erfindungsgemäße Verfahren vorteilhaft in einfacher Weise herstellen.
Ein erfindungsgemäßes DRAM-Transistorfeld mit Feldeffekttransistoren mit gekrümmtem Kanal für DRAM-Speicherzellenanordnungen weist eine Mehrzahl solcher Feldeffekttransistoren auf, die jeweils in Zellenzeilen angeordnet sind.
Dabei werden die Halbleiterstege einander benachbarter Zellenzeilen um jeweils eine halbe Zellenlänge gegeneinander versetzt vorgesehen. Zwischen den Zellenzeilen sind Grabenisolatorstrukturen vorgesehen.
In den Halbleiterstegen ist jeweils entweder genau ein Feldeffekttransistor oder ein Paar von Feldeffekttransistoren ausgebildet, wobei die beiden Feldeffekttransistoren spiegelbildlich zueinander angeordnet sind und ein erster Source/Drain-Bereich des einen Feldeffekttransistors und ein zweiter Source/Drain-Bereich des anderen Feldeffekttransistors als ein einziges zusammenhängendes dotiertes Gebiet vorgesehen sind.
Die Gateelektroden einer Mehrzahl von Feldeffekttransistoren sind jeweils Abschnitte von senkrecht zu Zellenzeilen verlaufenden Wortleitungen. Die Wortleitungen sind dabei abwechselnd über die Gategrabenstrukturen von FinFETs bzw. CFETs und Zellenisolatorstrukturen bzw. Grabenkondensatoren geführt. Die Wortleitungen sind in vorteilhafter Weise durch vergleichsweise dicke Abschnitte der im Anschluss an die Grabenkondensatoren nicht zurückgebildeten Grabenisolatorstrukturen gegen die Innenelektroden der jeweils traversierten Grabenkondensatoren isoliert und entkoppelt.
Nachfolgend werden die Erfindung und deren Vorteile anhand von Zeichnungen näher erläutert, wobei einander entsprechende Komponenten jeweils mit denselben Bezugszeichen bezeichnet sind. Es zeigen in jeweils vereinfachter, nicht maßstabsgetreuer und schematischer Darstellung:
1: eine Draufsicht auf ein DRAM-Zellenfeld mit einer Schnittlinie A-D entsprechend den 2 bis 5;
2: ein erstes Ausführungsbeispiel des erfindungsgemäßen Verfahrens mit photolithographischer Ausbildung der Lochmaske und CFETs als Stegfeldeffekttransistoren anhand von Querschnitten;
3: ein zweites Ausführungsbeispiel des erfindungsgemäßen Verfahrens mit nicht photolithographischer Ausbildung der Lochmaske und FinFETs als Stegfeldeffekttransistoren anhand von Querschnitten;
4: ein drittes Ausführungsbeispiel des erfindungsgemäßen Verfahrens zur Herstellung einer DRAM-Speicherzellenanordnung mit Stapelkondensatoren;
5: ein viertes Ausführungsbeispiel des erfindungsgemäßen Verfahrens mit nicht photolithographischer Ausbildung der Lochmaske und CFETs als Stegfeldeffekttransistoren anhand von Querschnitten;
6: einen Querschnitt durch ein Ausführungsbeispiel eines erfindungsgemäßen CFETs;
7: eine Draufsicht auf ein DRAM-Zellenfeld im Stack-Layout; und
8: ein fünftes Ausführungsbeispiel des erfindungsgemäßen Verfahren mit photolithographischer Ausbildung der Lochmaske und CFETs als Stegfeldeffekttransistoren in einem Stack-Layout anhand von Querschnitten.
In der 1 ist ein Stapel von Masken zur Ausbildung einer DRAM-Speicherzellenanordnung in einem Halbleitersubstrat dargestellt, aus der sich eine Draufsicht auf eine DRAM-Spei cherzellenanordnung ergibt. Dabei sind von Lochmasken die Öffnungen und von Streifenmasken aus den Streifenmasken resultierende Steg- oder Grabenstrukturen dargestellt. Im Bereich einer Speicherzelle 100 wird auf die anhand der Masken in photolithographischen Verfahren ausgebildeten Strukturen verwiesen.
Den Öffnungen 93 einer Trenchmaske entsprechen im Halbleitersubstrat ausgebildete Grabenkondensatoren 3' (im Folgenden Trenchkondensatoren). Die Trenchkondensatoren 3' sind innerhalb von Zellenzeilen 110 jeweils im Abstand einer Zellenlänge angeordnet. Jeweils benachbarte Zellenzeilen 110 sind um die halbe Zellenlänge gegeneinander versetzt vorgesehen.
Korrespondierend zu Stegabschnitten 91 einer Zellenzeilenmaske werden zwischen jeweils zwei in derselben Zellenzeile 110 benachbarten Trenchkondensatoren 3' Halbleiterstege 11 ausgebildet. Zwischen den Zellenzeilen 110 werden Grabenisolatorstrukturen 2 ausgebildet. Entsprechend zu Grabenabschnitten 92 einer Gategrabenmaske werden mittlere Abschnitte der Halbleiterstege 11 zurück- und dabei Gategräben 13 in den Halbleiterstegen 11 ausgebildet. Korrespondierend zu Stegabschnitten 98 einer Wortleitungsmaske werden oberhalb der Gategräben 13 Wortleitungen 8 ausgebildet. Die Wortleitungen 8 verlaufen senkrecht zu den Zellenzeilen 110 und überspannen abwechselnd Halbleiterstege 11 und Trenchkondensatoren 3'. Korrespondierend zu Öffnungen 90 einer Bitkontaktmaske werden auf den Halbleiterstegen 11 Bitleitungskontakte (Bitkontakte) 84 vorgesehen.
In dieser Darstellung ist von einer Speicherzelle 100 ein Trenchkondensator 3', ein an den Trenchkondensator 3' nach links anschließender Halbleitersteg 11 und der zugeordnete Bitkontakt 84 gezeigt. Der Halbleitersteg 11 ist zwischen dem Trenchkondensator 3' und dem Bitkontakt 84 durch den Gategra ben 13 eingekerbt. Der Halbleitersteg 11 bildet ein aktives Gebiet eines als CFET ausgebildeten Auswahltransistors der Speicherzelle 100. Eine Gateelektrode des CFETs wird durch einen Abschnitt der den Halbleitersteg 11 oberhalb des Gategrabens 13 querenden Wortleitung bzw. Gateleiterstruktur 8 ausgebildet.
Ein erster Source/Drain-Bereich 121 des CFETs ist zwischen dem Gategraben 13 und dem Trenchkondensator 3' im Halbleitersteg 11 ausgebildet und mit einer Innenelektrode des Trenchkondensators 3' verbunden. Ein zweiter Source/Drain-Bereich 122 des CFETs 4 ist unterhalb des Bitkontakts 84 im Halbleitersteg 11 ausgebildet. In Abhängigkeit eines Potentials der Wortleitung 8 wird im aktiven Gebiet des CFETs 4 ein leitfähiger Kanal zwischen dem ersten 121 und dem zweiten 122 Source/Drain-Bereich und unter den Gategraben 13 hindurch ausgebildet.
Die 2A bis 2F stellen Querschnitte entlang der Linie A-B-C-D der 1 in verschiedenen Phasen eines Ausführungsbeispiels des erfindungsgemäßen Verfahrens zur Herstellung einer DRAM-Speicherzellenanordnung mit Trenchkondensatoren und CFETs dar. Den Querschnitten sind jeweils Draufsichten auf die jeweiligen Strukturen mit Kennzeichnung der Schnittlinien beigefügt.
Ein Halbleitersubstrat 1 wird bereitgestellt und auf einer Substratoberfläche 10 des Halbleitersubstrats 1 eine Schutzschicht 6 aufgebracht. Die Schutzschicht 6 wird aus Siliziumnitrid vorgesehen. Der Schutzschicht 6 (pad nitride) können weitere Schichten unterliegen, etwa eine Spannungsausgleichsschicht. Im Halbleitersubstrat 1 werden Trenchkondensatoren 3' vorgesehen. Die Trenchkondensatoren 3' werden dabei jeweils an einen Lochgraben orientiert ausgebildet, der durch die Schutzschicht 6 hindurch in das Halbleitersubstrat 1 eingebracht wird. Eine nicht dargestellte Außenelektrode der Trenchkondensatoren 3' wird als dotiertes Gebiet in einem einen unteren Abschnitt des Lochgrabens umfangenden Abschnitt des Halbleitersubstrats 1 ausgebildet. Die Außenelektrode ist jeweils durch ein an der Wandung des Lochgrabens ausgebildetes Kondensatordielektrikum 35 von einer Füllung des Lochgrabens isoliert. Die Füllung wird aus einem leitfähigen Material vorgesehen und definiert eine Innenelektrode 31 des Trenchkondensators 3'. In einem mittleren Abschnitt des Lochgrabens ist die Innenelektrode 31 durch einen entlang der Wandung des Lochgrabens ausgebildeten Kragenisolator 32 gegen das umfangende Halbleitersubstrat 1 isoliert. Der Kragenisolator 32 ist einseitig zurückgebildet, so dass die Innenelektrode 31 im Bereich eines Buried-Strap-Fensters 33 an das Halbleitersubstrat 1 anschließt. Eine Zellenisolatorstruktur 3 ist als oxidische Füllung eines oberen Abschnitts des Lochgrabens etwa oberhalb der Substratoberfläche 10 ausgebildet.
Zwischen die Trenchkondensatoren 3' werden streifenartige Gräben geätzt und mit einem dielektrischen Material gefüllt. Aus der Füllung der Gräben gehen Grabenisolatorstrukturen 2, 21 hervor.
Gemäß dem in der 2A dargestellten Querschnitt B-C entlang einer Zellenzeile wird ein aus dem Halbleitersubstrat 1 ausgebildeter Halbleitersteg 11 innerhalb der Zellenzeile durch zwei einander benachbarte Trenchkondensatoren 3' begrenzt. Eine Innenelektrode 31 des einen Trenchkondensators 3' schließt im Bereich des Buried-Strap-Fensters 33 an einen der beiden in der Zellenzeile benachbarten Halbleiterstege 11 an. Zum anderen in derselben Zellenzeile benachbarten Halbleitersteg 11 ist die Innenelektrode 31 durch den Kragenisolator 32 isoliert. Gemäß der beigefügten Draufsicht sind in diesem Ausführungsbeispiel jeweils benachbarte Zellenzeilen jeweils um eine halbe Zellenlänge gegeneinander versetzt vorgesehen. Aus dem Querschnitt C-D durch den Mittelpunkt eines Trenchkondensators 3' senkrecht zur Zellenzeile ergibt sich, dass die Trenchkondensatoren 3' jeweils durch Grabenisolatorstrukturen 2 vom in der benachbarten Zellenzeile angrenzenden Halbleitersteg 11 isoliert sind.
Der Querschnitt A-B stellt einen Querschnitt senkrecht zur Zellenzeile in einem Abschnitt dar, in dem sich die Halbleiterstege 11 benachbarter Zellenzeilen überlappen.
Neben dem Querschnitt durch ein Zellenfeld 51 ist ein Querschnitt durch den simultan prozessierten Unterstützungsschaltungsbereich 52 eines DRAMs dargestellt. Im Unterstützungsschaltungsbereich 52 sind Flachgrabenstrukturen 21 ausgebildet, außerhalb derer das Halbleitersubstrat 1 durch die Schutzschicht 6 abgedeckt sind.
In der beigefügten Draufsicht ist die Schutzschicht 6 gezeigt, die innerhalb der Zellenzeilen durch Zellenisolatorstrukturen 3 und zwischen den Zellenzeilen durch Grabenisolatorstrukturen 2 in einzelne Felder gegliedert wird. Die Felder der Schutzschicht 6 liegen jeweils im Bereich der Halbleiterstege 11 auf der Substratoberfläche 10 auf.
Auf die abschnittsweise aus den Feldern der Schutzschicht 6, den Grabenisolatorstrukturen 2, 2' und den Zellenisolatorstrukturen 3 gebildete Prozessfläche wird eine Hilfsschicht aufgebracht und photolithographisch strukturiert. Dabei werden in der Hilfsschicht zu den Zellenzeilen orthogonale streifenartige Gräben 71' ausgebildet, die die Halbleiterstege 11 jeweils in einem mittleren Abschnitt kreuzen. Mit der auf diese Weise aus der Hilfsschicht entwickelten Hilfsmaske 71 als Ätzmaske wird das Material der Schutzschicht 6 selektiv gegen das Material der Grabenisolatorstrukturen 2 und der Zellenisolatorstrukturen 3 bis zur Substratoberfläche 10 zurückgeätzt.
Nach diesem Ätzschritt ist gemäß der 2B jeweils ein mittlerer Abschnitt der Halbleiterstege 11 freigelegt. Die Hilfsmaske 71 weist Grabenöffnungen 71' auf, die im Schnitt B-C im Querschnitt und im Schnitt C-D im Längsschnitt dargestellt sind. Unterhalb der Grabenöffnungen 71' sind innerhalb der Felder der Schutzschicht 6 jeweils der mittlere Abschnitt der Halbleiterstege 11 durch Fensteröffnungen 71'' freigelegt. Außerhalb der Felder der Schutzschicht 6 ist ein Zurückbilden der Grabenisolatorstrukturen 2 bzw. der Zellenisolatorstrukturen 3 angedeutet, wobei die Graben- und Zellenisolatorstrukturen 2, 3 weniger weit zurückgebildet wurden als die Schutzschicht 6. Während der Ätzung der Fensteröffnungen 71'' ist der Unterstützungsschaltungsbereich 52 vollständig durch die Hilfsmaske 71 abgedeckt. Die Grabenisolatorstrukturen 2 sowie die Zellenisolatorstrukturen 3 sind in diesem Ausführungsbeispiel aus Siliziumoxid vorgesehen. Wird in folgenden Verfahrensschritten auf Siliziumoxid Bezug genommen, so werden damit beide Strukturen umfasst.
Nach dem Entfernen der Hilfsmaske 71 wird das Halbleitersubstrat 1 selektiv gegen das Siliziumnitrid der Schutzschicht 6 und das Siliziumoxid der Graben- und Zellenisolatorstrukturen 2, 3 geätzt.
Entsprechend dem Querschnitt B-C der 2C ist jeweils in einem mittleren Abschnitt der Halbleiterstege 11 ein Gategraben 13 eingebracht. Der Gategraben 13 wird innerhalb der Zellenzeile durch die nicht zurück geätzten Abschnitte des Halbleiterstegs 11 und senkrecht zur Zellenzeile entsprechend dem Querschnitt C-D durch das Siliziumoxid der Grabenisolatorstrukturen 2 begrenzt. Die Felder der Schutzschicht 6 sowie das Siliziumoxid der Graben- und Zellenisolatorstrukturen 2, 3 bilden eine Lochmaske 7 aus.
In der beigefügten Draufsicht sind die zwischen dem Siliziumdioxid der Graben- und Zellenisolatorstrukturen 2, 3 eingebetteten Felder der Schutzschicht 6 zu erkennen, wobei durch Fensteröffnungen 72'' der Lochmaske 7 die mittleren Abschnitte der Halbleiterstege 11 freigelegt sind. Die Verlängerungen der Gategräben 13 im Siliziumoxid 2, 3 sind als rillenartige Vertiefungen ausgeprägt, die im Nebeneffekt bei der Ätzung der Schutzschicht 6 entstanden sind.
Das Siliziumoxid der Graben- und Zellenisolatorstrukturen 2, 3 wird in einem Nassätzschritt isotrop zurückgebildet.
Es ergibt sich in vereinfachter Darstellung die in der 2D dargestellte Struktur. Durch die isotrope Ätzung sind die Grabenisolatorstrukturen 2 und die Zellenisolatorstrukturen 3 in vertikaler Richtung zurückgebildet. Die Zurückbildung des Siliziumoxids erfolgt zudem von freigelegten vertikalen Abschnitten des Siliziumoxids aus in horizontaler Richtung. Vertikale Abschnitte der Grabenisolatorstruktur 2 sind beiderseits des Gategrabens 13 freigelegt. Entsprechend dem Querschnitt C-D ist die Grabenisolatorstruktur 2 im Bereich des Gategrabens 13 zusätzlich in horizontaler Richtung gedünnt. Es ergeben sich beiderseits des Gategrabens 13 Taschen 22, die sich am Boden des Gategrabens 13 in die Tiefe der Grabenisolatorstrukturen 2 fortsetzen.
Die Taschen 22 sind in einem Querschnitt parallel zur Querschnittslinie B-C ausgebildet und strichliert dargestellt.
In der beigefügten Draufsicht sind die Taschen 22 beiderseits der Fensteröffnungen 73'' als Vertiefungen dargestellt, die sich jeweils entlang der Längsseiten des Halbleitersteges 11 über die Fensteröffnung 73'' hinaus erstrecken. Im dargestellten Ausführungsbeispiel beträgt die Ätztiefe zur Rückbildung des Siliziumoxids der Graben- und Zellenisolatorstrukturen 2, 3 etwa die halbe Stegbreite.
Die Schutzschicht 6 wird vollständig entfernt.
Es ergibt sich die in der 2E dargestellte Struktur, bei der die Oberfläche der Halbleiterstege 11 freigelegt ist.
Im Folgenden werden Implantationen zur Ausbildung von Source/Drain-Bereichen 121, 122 der Auswahltransistoren 4 ausgeführt. Etwa durch Oxidation des Halbleitersubstrats 1 oder durch Abscheidung eines dielektrischen Materials wird auf den freiliegenden Abschnitten der Halbleiterstege 11 ein Gatedielektrikum 80 ausgebildet. Teillagen 81, 82, 83 eines Gateleiterschichtstapels werden nacheinander abgeschieden, wobei die Taschen 22 mit einem leitfähigen Material gefüllt werden. Der Gateleiterschichtstapel wird mittels eines photolithographischen Verfahrens strukturiert, wobei oberhalb der Gategräben 13 senkrecht zu den Zellenzeilen verlaufende Gateleiterstrukturen bzw. Wortleitungen 8 ausgebildet werden.
Die 2F zeigt im Schnitt C-D eine Wortleitung 8 im Längsschnitt und im Abschnitt B-C jeweils eine über einen Trenchkondensator 3' geführte passive und eine über den Halbleitersteg 11 der Speicherzelle geführte aktive Wortleitung 8 im Querschnitt. Die Wortleitung 8 umfasst eine Basislage 81 aus einem leitfähigen Material, etwa dotiertem Polysilizium. Vergrabene Abschnitte 811 der Basislage 81 füllen die Taschen 22 und die Gategräben 13. Auf der Basislage 81 ist eine hoch leitfähige Lage 82 und auf der hochleitfähigen Lage 82 eine Isolatorlage 83 aufgebracht. Die Basislage 81 der Wortleitung 8 ist durch das Gatedielektrikum 80 vom Halbleitersteg 11 isoliert.
Im Querschnitt B-C ist eine Speicherzelle 100 im Längsschnitt dargestellt. Die Speicherzelle 100 umfasst einen Trenchkondensator 3' und einen CFET als Auswahltransistor 4. Der Auswahltransistor 4 umfasst ein in einem Halbleitersteg 11 ausgebildetes aktives Gebiet 12. Das aktive Gebiet 12 umfasst einen ersten Source/Drain-Bereich 121, der im Bereich des Buried-Strap-Fensters 33 an die Innenelektrode 31 des Trenchkondensators 3' der Speicherzelle 100 anschließt. Das aktive Gebiet 12 umfasst ferner einen zweiten Source/Drain-Bereich 122, der durch einen Kragenisolator 32 vom in derselben Zellenzeile an die Speicherzelle 100 anschließenden Trenchkondensator 3' der benachbarten Speicherzelle isoliert ist.
Zwischen die beiden Source/Drain-Bereiche 121, 122 ist ein vergrabener Abschnitt 811 einer Basislage 81 der Gateleiterstruktur 8 eingebracht, die in einem zum Querschnitt B-C parallelen Querschnitt den Bodybereich 125 an beiden Längsseiten in gleichmäßiger Breite überlappt. Bei Anlegen eines geeigneten Potentials an die Gateleiterstruktur 8 wird ein leitfähiger Kanal in einem von der Gateleiterstruktur 8 abgedeckten Kanalabschnitt eines zwischen den beiden Source/Drain-Bereichen 121, 122 ausgebildeten Bodybereichs 125 ausgebildet. Der Kanalabschnitt erstreckt sich entlang der Wandung des Gategrabens 113 und abschnittsweise an beiden Längsseiten des Halbleiterstegs 11.
Die Prozessierung von Gateleiterstrukturen 8' im Unterstützungsschaltungsbereich 52 erfolgt analog der Gateleiterstruk tur 8 im Zellenfeld 51. Bitkontakte 84 zur Kontaktierung der zweiten Source/Drain-Bereiche 122 werden ausgebildet. Jeweils eine Mehrzahl von Bitkontakten 84 werden mittels Bitleitungen miteinander verbunden, die senkrecht zu den Wortleitungen 8 ausgebildet werden. Ein üblicher BEOL-Prozess zur Komplettierung einer DRAM-Speicherzellenanordnung folgt.
Im Ausführungsbeispiel der 3 ergeben sich die Zellenisolatorstrukturen durch die Füllung der Lochgräben mit dotiertem Polysilizium bis zur Oberkante der Schutzschicht 6.
Die in der 3A im Querschnitt dargestellte Struktur unterscheidet sich von der in der 2A dargestellten Struktur durch die unterschiedliche Materialwahl für die Zellenisolatorstrukturen 3 und die Grabenisolatorstrukturen 2. Das Material der Zellenisolatorstrukturen 3 ist Polysilizium, das Material der Grabenisolatorstrukturen Siliziumoxid.
In der beigefügten Draufsicht sind zwei parallele, um eine halbe Zellenlänge gegeneinander versetzte Zellenzeilen dargestellt, die durch eine Grabenisolatorstruktur 2 voneinander isoliert sind. Innerhalb der Zellenzeilen werden jeweils zwei benachbarte, von Feldern der Schutzschicht 6 abgedeckte Halbleiterstege 11 durch als obere Abschnitte von Trenchkondensatoren 3' ausgebildete Zellenisolatorstrukturen 3 aus Polysilizium voneinander isoliert.
Das Polysilizium wird in den Lochgräben bis unter die Unterkante der Schutzschicht 6 zurückgeätzt. Die zu den Zellenisolatorstrukturen 3 orientierten Stirnseiten der Felder der Schutzschicht 6 werden freigelegt. In einem anschließenden Ätzprozess mit isotropem Anteil werden die Felder der Schutzschicht 6 gedünnt und von den freigelegten Stirnseiten der Halbleiterstege 11 her zurückgebildet.
Der 3B ist zu entnehmen, dass die zurückgebildeten Abschnitte 6' der Schutzschicht 6 jeweils mittlere Abschnitte der Halbleiterstege 11 von einer Grabenisolatorstruktur 2 zur gegenüberliegenden Grabenisolatorstruktur 2 bedecken.
Siliziumoxid wird abgeschieden und dabei die Struktur gefüllt. Das abgeschiedene Siliziumoxid wird planarisiert und bis mindestens zur Oberkante der zurückgebildeten Abschnitte 6' der Schutzschicht abgetragen.
Entsprechend der 3C bedeckt eine abschnittsweise aus Abschnitten der Grabenisolatorstrukturen 2 und dem abgeschiedenen Siliziumoxid gebildete Zwischenstruktur 74 die Oberfläche der Struktur. Lediglich jeweils die mittleren Abschnitte der Halbleiterstege 11 werden durch die zurückgebildeten Abschnitte 6' der Schutzschicht abgedeckt.
Das Siliziumnitrid der zurückgebildeten Abschnitte 6' der Schutzschicht wird selektiv gegen das Siliziumoxid der Zwischenstruktur 74 entfernt.
Die Zwischenstruktur 74 bildet eine Lochmaske 7, die in der 3D dargestellt ist. Durch Öffnungen 74'' der Lochmaske 7 sind die mittleren Abschnitte der Halbleiterstege 11 von einer Längsseite bis zur gegenüberliegenden Längsseite des Halbleiterstegs 11 freigelegt.
Im Zuge einer Nassätzung wird das Siliziumoxid der Zwischenstruktur 74 isotrop zurückgeätzt. Dabei werden ausgehend von den Fensteröffnungen 74'' an die Fensteröffnungen 74'' anschließende Abschnitte der Grabenisolatorstrukturen 2 freigelegt und ebenfalls zurückgeätzt.
Wie in der 3E dargestellt, ist aus der Zwischenstruktur 74 der 3F eine gedünnte Zwischenstruktur 75 mit vergrößerten Fensteröffnungen 75'' hervorgegangen. An die Fensteröffnungen 75'' anschließende Abschnitte der Gateisolatorstrukturen 2 sind zurückgebildet und an deren Stelle Taschen 22 entstanden.
Die Taschen 22 erstrecken sich bis zu einer Tiefe von etwa der halben Stegbreite in horizontaler und vertikaler Richtung in die Grabenisolatorstrukturen 2 hinein.
Entsprechend der 3F werden Wortleitungen 8 und Source/Drain-Bereiche 121, 122 ausgebildet. Im Unterschied zur 2F, die ein Zellenfeld mit CFETs darstellt, ergibt sich gemäß der 3F eine Zellenstruktur mit FinFETs.
Die 4 bezieht sich auf die Herstellung eines Transistorfeldes für eine DRAM-Speicherzellenanordnung mit Stapelkondensatoren. Im Unterschied zu den 3A bzw. 2A mit einer Ausbildung der Zellenisolatorstrukturen 3 als obere Abschnitte einer Füllung von Lochgräben, in deren unteren Abschnitt Trenchkondensatoren 3' ausgebildet sind, sind die Zellenisolatorstrukturen 3 einfache Isolatorstrukturen, die etwa in einem Verfahren analog der 2 teilweise gleichzeitig mit den Grabenisolatorstrukturen 2 ausgebildet werden können.
Ausgehend von der in der 4 dargestellten Struktur erfolgt die Prozessierung eines Zellenfeldes für DRAM-Speicherzellenanordnungen mit Stapelkondensatoren entsprechend den 3A bis 3F für Speicherzellenanordnungen mit FinFETs als Auswahltransistoren bzw. 5A bis 5F für Speicherzellenanordnungen mit CFETs als Auswahltransistoren. Im Anschluss er folgt jeweils zusätzlich eine Kontaktierung der jeweils ers ten Source/Drain-Bereiche 121 der Auswahltransistoren sowie die Ausbildung von Stapelkondensatoren, die jeweils mit den ersten Source/Drain-Bereichen 121 verbunden werden.
Das anhand der Zeichnungen der 5 dargestellte Ausführungsbeispiel unterscheidet sich von dem anhand der 3 dargestellten Ausführungsbeispiel dadurch, dass vor dem isotropen Zurückbilden des Siliziumoxids im Zuge eines Nassätzprozesses mit der Zwischenstruktur 74 als Lochmaske 7 Gategräben 13 in die Halbleiterstege 11 geätzt werden. Dabei ist der Unterstützungsschaltungsbereich 52 durch eine Resistmaske 76 abgedeckt. Die Ausbildung der Taschen 22 und die weitere Prozessierung erfolgt dabei weit gehend analog der 2E.
Im in der 6 dargestellten Ausführungsbeispiel eines CFETs sind in einem Halbleitersteg 11 anschließend an eine Substratoberfläche 10 entlang einer Längsachse ein erster Source/Drain-Bereich 121 und ein zweiter Source/Drain-Bereich 122 ausgebildet. Die beiden Source/Drain-Bereiche 121, 122 werden durch einen Gategraben 13 voneinander beabstandet. Der Gategraben 13 ist von der Substratoberfläche 10 bis unter eine Unterkante der Source/Drain-Bereiche 121, 122 reichend eingebracht. Unterhalb der Source/Drain-Bereiche 121, 122 ist im Halbleitersteg 11 ein Bodybereich 125 des CFETs 4 ausgebildet. Der Bodybereich 125 schließt an die beiden Source/Drain-Bereiche 121, 122 an und erstreckt sich bis unter die Unterkante des Gategrabens 13. Ausgehend von den Schnittflächen der Längsseiten des Halbleiterstegs 11 mit dem Gategraben 13 überlappen Plattenabschnitte 851 einer Gateelektrode 85 den Bodybereich 125 auf beiden Seiten des Halbleiterstegs 11 in gleichmäßiger Weite. Ein Grabenabschnitt 852 der Gateelektrode 85 ist als Füllung des Gategrabens 13 vorgesehen. Durch den Grabenabschnitt 852 sind die beiden Plattenabschnitte 851 der Gateelektrode 85 miteinander verbunden. Die Gateelektrode 85 ist durch ein Gatedielektrikum 80 vom Halbleitersteg 11 beabstandet. An den Längsseiten des CFETs 4 schließen Isolatorstrukturen 2 an.
Im Betrieb des CFETs 4 wird durch ein geeignetes Potential an der Gateelektrode 85 in einem an das Gatedielektrikum 80 anschließenden Abschnitt des Bodybereichs 125 ein leitfähiger Kanal 14 zwischen den beiden Source/Drain-Bereichen 121, 122 ausgebildet. Durch den Kanal 14 fließt ein Zellenstrom 15. Die Länge des Kanals 14 wird im Wesentlichen durch die Tiefe des Gategrabens 13 bestimmt. Die Source/Drain-Bereiche 121, 122 sowie der Bodybereich 125 bilden das aktive Gebiet 12 des CFETs 4.
Bei dieser Ausbildung der Plattenabschnitte 851 ist kein kritischer Rückätzschritt des Gateelektrodenmaterials unterhalb der Substratoberfläche notwendig. Die Ausbildung der Platten abschnitte kann selbstjustiert zu den Gategräben 13 erfolgen.
In der 7 ist entsprechend der 1 ein Stapel von Masken zur Ausbildung einer DRAM-Speicherzellenanordnung in einem Halbleitersubstrat dargestellt, aus der sich eine Draufsicht auf eine DRAM-Speicherzellenanordnung in einem Stack-Layout ergibt. Dabei sind von Lochmasken die Öffnungen und von Streifen- und Gittermasken die aus den jeweiligen Masken resultierenden Stegstrukturen dargestellt.
Korrespondierend zu Öffnungen 96 in einer AA-Gittermaske zur Formierung aktiver Gebiete (aktive areas, AA) von Stegfeldeffekttransistoren werden längs von Zellenzeilen 110 verlaufende und innerhalb derselben Zellenzeile 110 voneinander separierte Halbleiterstege aus einem Halbleitersubstrat ausgebildet. Zwischen den Zellenzeilen 110 werden Grabenisolator strukturen und zwischen den jeweils in derselben Zellenzeile 110 benachbarten Halbleiterstegen Zellenisolatorstrukturen ausgebildet. Korrespondierend zu Öffnungen 92 einer Gategrabenmaske im Bereich der Halbleiterstege werden die Halbleiterstege jeweils in zwei Grabenabschnitten korrespondierend zu Lochmaskenöffnungen 92' zurückgebildet und dabei in die Halbleiterstege Gategräben eingebracht. Oberhalb der Gategräben werden Stegabschnitte 98 einer Wortleitungsmaske ausgebildet. Die mit der Wortleitungsmaske strukturierten Wortleitungen verlaufen senkrecht zu den Zellenzeilen 110 und überspannen abwechselnd Halbleiterstege und Zellenisolatorstrukturen. Korrespondierend zu Öffnungen 90, 94 einer oder mehrerer Kontaktmasken werden auf äußeren Maskenabschnitten der Halbleiterstege jeweils Bitkontakte und auf einem inneren Maskenabschnitt jeweils ein Speicherknotenkontakt angeordnet. Die Speicherknotenkontakte werden über Verbindungstrukturen entsprechend Öffnungen 90' einer Verbindungsmaske mit Bitleitungen entsprechend Stegabschnitten 95 einer Bitleitungsmaske verbunden werden.
Die 8A bis 8G stellen jeweils links der strichlierten Linie einen Längsschnitt durch einen Halbleitersteg entlang der Zellenzeile und rechts der strichlierten Linie einen Querschnitt durch den Halbleitersteg quer zur Zellenzeile in verschiedenen Phasen eines Ausführungsbeispiels des erfindungsgemäßen Verfahrens zur Herstellung einer DRAM-Speicherzellenanordnung mit CFETs in einem Stack-Layout dar.
Ein Halbleitersubstrat 1 wird bereitgestellt und auf eine Substratoberfläche des Halbleitersubstrats 1 eine Schutzschicht 6 aufgebracht. Die Schutzschicht 6 wird aus Siliziumnitrid vorgesehen. Der Schutzschicht 6 (pad nitride) können weitere Schichten unterliegen, etwa eine Spannungsausgleichs Schicht.
In einem photolithographischen Verfahren wird durch die Schutzschicht 6 ein Grabengitter in das Halbleitersubstrat 1 eingebracht. Das freigelegte Halbleitersubstrat 1 wird oxidiert und das Grabengitter mit einem dielektrischen Material gefüllt. Das Füllen umfasst das Abscheiden des dielektrischen Materials und den Abtrag des außerhalb des Grabengitters abgeschiedenen dielektrischen Materials durch Planarisieren.
Gemäß dem in der 8A dargestellten Querschnitt sind entlang einer Zellenzeile aus dem Halbleitersubstrat 1 ausgebildete Halbleiterstege 11 innerhalb der Zellenzeile durch Zellenisolatorstrukturen 3 und von benachbarten Zellenzeilen 110 durch Grabenisolatorstrukturen 2 separiert, wobei sowohl die Zellenisolatorstrukturen 3 als auch die Grabenisolatorstrukturen 2 durch Füllen des Grabengitters mit einem dielektrischen Material hervorgegangen sind.
Auf die abschnittsweise aus den Feldern der Schutzschicht 6, den Grabenisolatorstrukturen 2 und den Zellenisolatorstrukturen 3 gebildete Prozessfläche wird eine Hilfsschicht aufgebracht und photolithographisch strukturiert. Dabei werden in der Hilfsschicht zu den Zellenzeilen 110 orthogonale streifenartige Gräben 71' ausgebildet, die die Halbleiterstege 11 jeweils über zwei Grabenabschnitten kreuzen. Der Strukturierungsprozess wird so gesteuert, dass die Weite der streifenartigen Gräben 71' geringer ist als die jeweilige lithographiebedingt minimale Strukturweite F. Mit der auf diese Weise aus der Hilfsschicht entwickelten Hilfsmaske 7l als Ätzmaske wird das Material der Schutzschicht 6 selektiv gegen das Material der Grabenisolatorstrukturen 2 bzw. der Zellenisolatorstrukturen 3 bis mindestens zur Substratoberfläche zurückgeätzt.
Nach diesem Ätzschritt sind gemäß der 8B jeweils zwei Grabenabschnitte der Halbleiterstege 11 freigelegt. Die Hilfsmaske 71 weist Grabenöffnungen 71' auf, die links im Querschnitt und rechts im Längsschnitt dargestellt sind. Unterhalb der Grabenöffnungen 71' sind innerhalb der Felder der Schutzschicht 6 jeweils die inneren Grabenabschnitte der Halbleiterstege 11 durch Fensteröffnungen 71'' freigelegt. Außerhalb der Felder der Schutzschicht 6 ist ein Zurückbilden der Grabenisolatorstrukturen 2 bzw. der Zellenisolatorstrukturen 3 angedeutet. Die Grabenisolatorstrukturen 2 sowie die Zellenisolatorstrukturen 3 sind in diesem Ausführungsbeispiel aus Siliziumoxid vorgesehen.
Nach dem Entfernen der Hilfsmaske 71 wird das Halbleitersubstrat 1 zweistufig jeweils selektiv gegen das Siliziumnitrid der Schutzschicht 6 und das Siliziumoxid der Graben- und Zellenisolatorstrukturen 2, 3 geätzt. Zunächst erfolgt eine anisotrope Ätzung von Gategräben 13 etwa 40 Nanometer tief in das Halbleitersubstrat 1. In einem zweiten Schritt erfolgt eine isotrope Siliziumätzung, um Silizium von den vertikalen Seitenwänden der Gategräben 13 entlang der Grabenisolatorstrukturen 2 sicher zu entfernen.
Entsprechend dem linken Querschnitt der 8C sind jeweils in die zwei inneren Grabenabschnitte der Halbleiterstege 11 Gategräben 13 eingebracht. Die Gategräben 13 sind jeweils innerhalb der Zellenzeile durch die nicht zurück geätzten Maskenabschnitte der Halbleiterstege 11 und senkrecht zur Zellenzeile entsprechend dem rechten Querschnitt durch das Siliziumoxid der Grabenisolatorstrukturen 2 begrenzt. In der Folge des isotropen Ätzschritts unterschneiden die Gategräben 13 die angrenzenden Abschnitte der Schutzschicht 6 um etwa 0,1 F. Die Weite der Gategräben 13 beträgt danach etwa 0,7 F bis 0,9 F. Die Felder der Schutzschicht 6 sowie das Siliziumoxid der Graben- und Zellenisolatorstrukturen 2, 3 bilden eine Lochmaske 7 aus.
Das Siliziumoxid der Graben- und Zellenisolatorstrukturen 2, 3 wird in einem Nassätzschritt um etwa 0,2 F bis 0,3 F isotrop zurückgebildet.
Es ergibt sich in vereinfachter Darstellung die in der 8D dargestellte Struktur. Durch die isotrope Ätzung sind die Grabenisolatorstrukturen 2 und die Zellenisolatorstrukturen 3 in vertikaler Richtung zurückgebildet. Die Zurückbildung des Siliziumoxids erfolgt zudem von freigelegten vertikalen Abschnitten des Siliziumoxids aus in horizontaler Richtung. Vertikale Abschnitte der Grabenisolatorstruktur 2 sind beiderseits der Gategräben 13 freigelegt. Die Grabenisolatorstrukturen 2 sind im Bereich der Gategräben 13 in horizontaler Richtung gedünnt. Es ergeben sich beiderseits der Gategräben 13 jeweils Taschen 22, die sich am Boden des jeweiligen Gategrabens 13 in die Tiefe der Grabenisolatorstrukturen 2 fortsetzen.
Die Taschen 22 sind in einem Querschnitt parallel zur linken Querschnittslinie ausgebildet und strichliert dargestellt.
In der Draufsicht erstrecken sich die Taschen 22 beiderseits der Gategräben 13 entlang der Längsseiten des Halbleitersteges 11 über die Gategräben 13 hinaus.
Durch einen anisotropen Ätzschritt wird das Siliziumoxid um weitere 25 Nanometer zurückgebildet und dabei die Unterkante der Taschen 22 weiter in das Silizium getrieben.
In der 8E sind die erweiterten Taschen 22' dargestellt. Die Vertiefung der Taschen führt im Folgenden zu einer Erhö hung der Kanalbreite der im Halbleitersteg 11 formierten CFETs.
Auf die freiliegenden Abschnitte der Halbleiterstege 11 wird ein Opferoxid aufgewachsen. Die Schutzschicht 6 wird vollständig entfernt. Wannen-Implantationen und Implantationen von dotierten Gebieten 126 zur Ausbildung oder zur Vorbereitung der Ausbildung von Source/Drain-Bereichen 121, 122 in den Halbleiterstegen 11 werden, teilweise als Schrägimplantationen, ausgeführt. Etwa durch Oxidation des Halbleitersubstrats 1 oder durch Abscheidung eines dielektrischen Materials wird auf den freiliegenden Abschnitten der Halbleiterstege 11 ein Gatedielektrikum 80 ausgebildet. Eine Basislage 81 eines Gateleiterschichtstapels wird abgeschieden, wobei die Taschen 22 mit dem Material der Basislage, etwa Polysilizium, gefüllt werden.
In der 8F ist die Basislage 81 dargestellt, deren vergrabene Abschnitte die Gategräben 13 und die erweiterten Taschen 22' in den Gategrabenisolatorstrukturen 2 füllen.
Eine hochleitfähige Lage 82, etwa mit Wolfram, und eine Isolatorlage 83, etwa aus Siliziumnitrid, des Gateleiterschichtstapels wird abgeschieden und der Gateleiterschichtstapel mittels eines photolithographischen Verfahrens strukturiert, wobei oberhalb der Gategräben 13 senkrecht zu den Zellenzeilen verlaufende Gateleiterstrukturen bzw. Wortleitungen 8 ausgebildet werden. An den Seitenwänden der Basislage 81 wird ein Seitenwandoxid vorgesehen und die Seitenwände der Wortleitungen 8 mit Seitenwand-Spacerstrukturen 86 abgedeckt. Auf den freiliegenden Abschnitten der Halbleiterstege 11 wird optional dotiertes Silizium aufgewachsen. Das Aufwachsen wird so gesteuert, dass das vertikale Wachstum höher ist als das horizontale Wachstum.
Die 8G zeigt rechts eine Wortleitung 8 im Längsschnitt und links drei Wortleitungen 8 im Querschnitt. Die Wortleitungen 8 umfassen eine Basislage 81 aus einem leitfähigen Material, etwa dotiertem Polysilizium. Vergrabene Abschnitte 811 der Basislage 81 füllen die Taschen 22 und die Gategräben 13. Auf der Basislage 81 ist eine hochleitfähige Lage 82 und auf der hochleitfähigen Lage 82 eine Isolatorlage 83 aufgebracht. Die Basislage 81 der Wortleitung 8 ist durch das Gatedielektrikum 80 vom Halbleitersteg 11 isoliert.
Das Halbleitersubtrat 1 schließt epitaktisch aufgewachsene Abschnitte 111 ein. Im linken Halbleitersteg 11 sind die aktiven Gebiete 125 zweier CFETs ausgebildet, die jeweils in den aufgewachsenen Abschnitten 111 einen ersten, jeweils an die Zellenisolatorstruktur 3 anschließenden Source/Drain-Bereich 121, und einen gemeinsamen zweiten Source/Drain-Bereich 122' in der Mitte des Halbleiterstegs 11 sowie einen Bodybereich 12a, 12b umfassen.
Im Folgenden werden Bitleitungs- und Speicherknotenkontakte zur Verbindung der ersten und zweiten Source/Drain-Bereiche 121, 122' mit Bitleitungen und Stapelkondensatoren vorgesehen. Jeweils eine Mehrzahl von Bitleitungskontakten wird mittels Bitleitungen miteinander verbunden, die parallel zu den Zellenzeilen 110 ausgebildet werden. Ein üblicher BEOL-Prozess zur Komplettierung einer DRAM-Speicherzellenanordnung mit Stapelkondensatoren schließt an.

1: Halbleitersubstrat
10: Substratoberfläche
11: Halbleitersteg
111: aufgewachsener Abschnitt
12: aktives Gebiet
12a: erstes aktives Gebiet
12b: zweites aktives Gebiet
121: erster S/D-Bereich
122: zweiter S/D-Bereich
122': verbundener zweiter S/D-Bereich
123: Kanalbereich
124: Buried-Strap-Gebiet
125: Bodybereich
126: dotiertes Gebiet
13: Gategraben
14: Kanal
15: Zellenstrom
2: Grabenisolatorstruktur
2': zurückgebildete Grabenisolatorstruktur
21: Flachgrabenisolatorstruktur
22: Tasche
22': erweiterte Tasche
3: Zellenisolatorstruktur
3': Trenchkondensator
31: Innenelektrode
32: Kragenisolator
33: Buried-Strap-Fenster
34: Deckelisolator
35: Kondensatordielektrikum
4: Auswahltransistor
51: Zellenfeldbereich
52: Unterstützungsschaltungsbereich
6: Schutzschicht
6': Schutzschichtabschnitte
7: Lochmaske
71: Hilfsmaske
71': Grabenöffnung von 71
71'': Fensteröffnung von 71
72: Zwischenstruktur
72': Grabenöffnung von 72
72'': Fensteröffnung von 72
73: Zwischenstruktur
73'': Fensteröffnung von 73
74: Zwischenstruktur
74': Fensteröffnung von 74
74'': Fensteröffnung von 74
75: Zwischenstruktur
75': Fensteröffnung von 75
76: Resistmaske
8: Gateleiterstruktur
8': Gateleiterstruktur
80: Gatedielektrikum
81: Basislage
811: vergrabener Abschnitt der Basislage
82: hochleitfähige Lage
83: Isolatorlage
84: Bitkontakt
85: Gateelektrode
851: Plattenabschnitt
852: Grabenabschnitt
86: Seitenwand-Spacerstrukturen
90: Bitkontaktmaskenöffnung
90': Verbindungsmaskenöffnung
91: Stegabschnitte der Zellenzeilemaske
92: Gategrabenmaskenöffnung
92': Lochmaskenöffnung
93: Trenchmaskenöffnung
94: Speicherknotenkontaktmaskenöffnung
95: Stegabschnitte der Bitleitungsmaske
96: Öffnungen der AA-Gittermaske
98: Stegabschnitte der Wortleitungsmaske
100: Speicherzelle
110: Zellenzeile

Claims

Verfahren zur Herstellung von Stegfeldeffekttransistoren (FinFETs) und Stegfeldeffekttransistoren mit gekrümmtem Kanal (CFETs) für DRAM-Speicherzellenanordnungen mit den Schritten: – Bereitstellen eines Halbleitersubstrats (1); – Einbringen von streifenartigen, parallelen Grabenisolatorstrukturen (2) sowie von Zellenisolatorstrukturen (3) in das Halbleitersubstrat (1), wobei durch jeweils eine Grabenisolatorstruktur (2) voneinander beabstandete Zellenzeilen (110) und innerhalb der Zellenzeilen (110) jeweils durch jeweils eine Zellenisolatorstruktur (3) voneinander beabstandete Halbleiterstege (11) aus dem Halbleitersubstrat (1) ausgebildet werden, – Vorsehen einer Lochmaske (7), wobei von der Lochmaske (7) die Grabenisolatorstrukturen (2) sowie an die Zellenisolatorstrukturen (3) anschließende äußere Maskenabschnitte der Halbleiterstege (11) abgedeckt und durch Öffnungen der Lochmaske (7) jeweils zwischen zwei Maskenabschnitten ausgebildete Grabenabschnitte der Halbleiterstege (11) freigelegt werden; – Freilegen und Zurückbilden von jeweils an die Grabenabschnitte der Halbleiterstege (11) anschließenden Abschnitten der Grabenisolatorstrukturen (2), wobei jeweils beiderseits anschließend an die Grabenabschnitte der Halbleiterstege (11) in den Grabenisolatorstrukturen (2) Taschen (22) ausgebildet werden; – Ausbilden eines Gatedielektrikums (80) durch Oxidation oder Abscheiden eines dielektrischen Materials auf freiliegende Abschnitte der Halbleiterstege (11); und – Ausbilden von abschnittsweise Gateelektroden der Transistoren ausbildenden Gateleiterstrukturen (8), wobei die Taschen (22) mit leitfähigem Material gefüllt werden und die Halbleiterstege (11) jeweils im Bereich der Grabenabschnitte von drei Seiten von einer der Gateleiterstrukturen (8) umfangen werden, sowie von an eine Stegoberfläche der Halbleiterstege (11) anschließenden Source/Drain-Bereichen (121, 122) beiderseits der Grabenabschnitte der Halbleiterstege (11), wobei in Abschnitten der Halbleiterstege (11) zwischen den Source/Drain-Bereichen (121, 122) jeweils ein Bodybereich (125) eines Transistors ausgebildet wird und wobei bei Anlegen eines geeigneten Potentials an die Gateleiterstruktur (8) im Bodybereich (125) ein leitfähiger Kanal zwischen den beiden anschließenden Source/Drain-Bereichen (121, 122) ausgebildet wird.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass durch die Öffnungen der Lochmaske (7) die Grabenabschnitte jeweils von der einen anschließenden Grabenisolatorstruktur (2) bis zur gegenüberliegenden anschließenden Grabenisolatorstruktur (2) freigelegt werden.
Verfahren nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass die Zellenisolatorstrukturen (3) innerhalb der Zellenzeilen (110) jeweils im Abstand einer Zellenlänge vorgesehen werden.
Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass das Freilegen von jeweils an die Grabenabschnitte der Halbleiterstege (11) anschließenden Abschnitten der Grabenisolatorstrukturen (2) durch Einbringen von Gategräben (13) in die Halbleiterstege (11) unter Verwendung der Lochmaske (7) erfolgt, wobei die Gategräben (13) bis unter eine Unterkante der Source/Drain-Bereiche (121, 122) reichend eingebracht werden, so dass sich ein gekrümmter Kanal ergibt.
Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass – die Lochmaske (7) und die Grabenisolatorstrukturen (2) aus Materialien vorgesehen werden, die gemeinsam selektiv gegen das Halbleitersubstrat (1) ätzbar sind und – das Freilegen der jeweils an die Grabenabschnitte der Halbleiterstege (11) anschließenden Abschnitte der Grabenisolatorstrukturen (2) und das Zurückbilden der freigelegten Abschnitte im Zuge eines Ätzprozesses mit hohem isotropen Anteil gleichzeitig erfolgt.
Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die Grabenisolatorstrukturen (2) und die Lochmaske (7) aus demselben Material vorgesehen werden.
Verfahren nach einem der Ansprüche 5 oder 6, dadurch gekennzeichnet, dass das Zurückbilden durch einen Nassätzschritt erfolgt.
Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass das Vorsehen der Lochmaske (7) die Schritte umfasst: – Aufbringen einer Schutzschicht (6) auf das Halbleitersubstrat (1) vor dem Einbringen der Grabenisolatorstrukturen (2) und der Zellenisolatorstrukturen (3), wobei die Schutzschicht (6) aus einem anderen Material vorgesehen wird als die Grabenisolatorstrukturen (2); – Aufbringen einer Hilfsschicht; – photolithographisches Strukturieren der Hilfsschicht, wobei aus der Hilfsschicht eine Hilfsmaske (71) mit streifenartige Gräben orthogonal zu den Zellenzeilen (110) ausgebildet wird und die Schutzschicht (6) jeweils in der Projektion der Grabenabschnitte der Halbleiterstege (11) freigelegt wird; und – Zurückbilden der Schutzschicht (6) selektiv zum Material der Grabenisolatorstrukturen (2), wobei die Lochmaske (7) abschnittsweise aus remanenten Abschnitten (6') der Schutzschicht, den Grabenisolatorstrukturen (2) und den Zellenisolatorstrukturen (3) gebildet wird.
Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass durch Öffnungen der Lochmaske (7) jeweils genau ein zwischen den zwei äußeren Maskenabschnitten ausgebildeter Grabenabschnitt des jeweiligen Halbleiterstegs (11) freigelegt wird.
Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass durch Öffnungen der Lochmaske (7) jeweils zwei jeweils zwischen einem der äußeren Maskenabschnitte und einem mittleren Maskenabschnitt ausgebildete Grabenabschnitte des jeweiligen Halbleiterstegs (11) freigelegt werden.
Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Halbleiterstege (11) jeweils mit genau einem Grabenabschnitt und den zwei äußeren Maskenabschnitten vorgesehen werden und dabei das Vorsehen der Lochmaske (7) die Schritte umfasst: – Aufbringen einer Schutzschicht (6) auf das Halbleitersubstrat (1) vor dem Einbringen der Grabenisolatorstrukturen (2) und der Zellenisolatorstrukturen (3), wobei die Schutzschicht (6) aus einem anderen Material vorgesehen wird als die Grabenisolatorstrukturen (2) und die Zellenisolatorstrukturen (3); – Vorsehen der Grabenisolatorstrukturen (2) und der Zellenisolatorstrukturen (3) aus unterschiedlichen Materialien; – Rückbilden der Zellenisolatorstrukturen (3) selektiv zum Material der Schutzschicht (6) und dem Material der Grabenisolatorstrukturen (2); – isotropes Rückbilden der Schutzschicht (6), wobei die Grabenabschnitte der Halbleiterstege (11) jeweils durch Abschnitte (6') der zurückgebildeten Schutzschicht abgedeckt bleiben und die zwei an die Zellenisolatorstruktur (3) anschließenden äußeren Maskenabschnitte der Halbleiterstege (11) freigelegt werden; – Aufbringen des Materials der Lochmaske (7); – Planarisieren und Abtrag des Materials der Lochmaske (7) bis mindestens zur Oberkante der Abschnitte (6') der zurückgebildeten Schutzschicht; und – Entfernen der Abschnitte (6') der zurückgebildeten Schutzschicht selektiv zum Material der Lochmaske (7).
Verfahren nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass die Halbleiterstege (11) einander benachbarter Zellenzeilen (110) um jeweils eine halbe Zellenlänge gegeneinander versetzt ausgebildet werden.
Verfahren nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass die Zellenisolatorstrukturen (3) jeweils als Füllung eines oberen Abschnitts eines Lochgrabens ausgebildet werden, in dessen unterem Abschnitt ein Grabenkondensator (3') ausgebildet wird.
Feldeffekttransistor mit gekrümmtem Kanal in einer DRAM-Speicherzellenanordnung mit – einem aktiven Gebiet (12), das in einem Halbleitersteg (11) mit zwei parallelen Längsseiten ausgebildet ist, in dem von einer Stegoberfläche (10) in einem Grabenabschnitt des Halbleiterstegs (11) eine sich von der einen Längsseite zur anderen Längsseite erstreckende Gategrabenstruktur (852) eingebracht ist, mit – zwei in beiderseits der Gategrabenstruktur (852) anschließenden äußeren Abschnitten des Halbleiterstegs (11) jeweils als dotiertes Gebiet ausgebildeten und an die Stegoberfläche anschließenden Source/Drain-Bereichen (121, 122), wobei der Gategraben (13) bis unter die Unterkante der Source/Drain-Bereiche (121, 122) reicht und – einem an die beiden Source/Drain-Bereiche (121, 122) anschließenden und sich entlang der Gategrabenstruktur (852) bis unter die Unterkante des Gategrabens (13) erstreckenden Bodybereich (125) sowie – einer vom Halbleitersteg (11) durch ein Gatedielektrikum (80) isolierten Gateelektrode (85) mit zwei sich jeweils entlang einer der Längsseiten erstreckenden Plattenabschnitten (851), wobei die Plattenabschnitte (851) jeweils ausgehend von der Schnittfläche der Gategrabenstruktur (852) mit der Längsseite des Halbleiterstegs (11) das aktive Gebiet (12) gleichmäßig bis zu einer Weite von maximal der halben Breite des Halbleiterstegs (11) überlappen und durch die als Grabenabschnitt (852) der Gateelektrode (85) ausgebildete Gategrabenstruktur miteinander verbunden sind, wobei die Wortleitungen senkrecht zu den Längsseiten des Halbleiterstegs (11) verlaufen.
Transistorfeld mit Feldeffekttransistoren mit gekrümmtem Kanal für DRAM-Speicherzellenanordnungen mit einer Mehrzahl von jeweils in Zellenzeilen (110) angeordneten Feldeffekttransistoren nach Anspruch 14, dadurch gekennzeichnet, dass – in den Halbleiterstegen (11) jeweils genau ein Feldeffekt-Transistor ausgebildet ist, – die Zellenzeilen durch jeweils eine Grabenisolatorstruktur (2) voneinander beabstandet sind, – einander benachbarte Zellenzeilen (100) um jeweils eine halbe Zellenlänge gegeneinander versetzt ausgebildet sind und – die Gateelektroden (85) von gegeneinander nicht versetzt ausgebildeten Zellenzeilen (100) als Abschnitte von senkrecht zu den Zellenzeilen (100) verlaufenden Wortleitungen (8) ausgebildet sind.
Transistorfeld mit Feldeffekttransistoren mit gekrümmtem Kanal für DRAM-Speicherzellenanordnungen mit einer Mehrzahl von jeweils in Zellenzeilen (110) angeordneten Feldeffekttransistoren nach Anspruch 14, dadurch gekennzeichnet, dass – in den Halbleiterstegen (11) jeweils zwei Feldeffekttransistoren spiegelbildlich zueinander ausgebildet sind und dabei ein erster Source/Drain-Bereich (121) des einen Feldeffekttransistors und ein zweiter Source/Drain-Bereich (122) des anderen Feldeffekttransistors als ein einziges dotiertes Gebiet vorgesehen sind, – die Zellenzeilen durch jeweils eine Grabenisolatorstruktur (2) voneinander beabstandet sind und – die Gateelektroden (85) als Abschnitte von senkrecht zu den Zellenzeilen (100) verlaufenden Wortleitungen (8) ausgebildet sind.
Transistorzellenfeld nach Anspruch 16, dadurch gekennzeichnet, dass einander benachbarte Zellenzeilen (100) um jeweils eine halbe Zellenlänge gegeneinander versetzt ausgebildet sind und die Wortleitungen (8) abschnittsweise jeweils durch die Gateelektroden (85) von gegeneinander nicht versetzt ausgebildeten Zellenzeilen (100) ausgebildet sind.