KR101353343B1 - 활성 영역 상에서 비트라인 패턴의 일 측부로부터 서로다른 거리들로 각각 이격되는 스토리지 노드들을 가지는반도체 장치들 및 그 형성방법들 - Google Patents

활성 영역 상에서 비트라인 패턴의 일 측부로부터 서로다른 거리들로 각각 이격되는 스토리지 노드들을 가지는반도체 장치들 및 그 형성방법들 Download PDF

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Abstract

활성 영역 상에서 비트라인 패턴의 일 측부로부터 서로 다른 거리들로 각각 이격되는 스토리지 노드들을 가지는 반도체 장치들 및 그 형성방법들을 제공한다. 이 반도체 장치들 및 그 형성방법들은 계속적인 디자인 룰의 축소에도 불구하고 활성 영역 상에서 반도체 패턴들의 점유율을 높이는 방안을 제시한다. 이를 위해서, 반도체 기판에 활성 영역을 한정하는 비활성 영역이 배치된다. 상기 활성 영역 및 비활성 영역 상에 게이트 패턴들 및 비트라인 패턴이 차례로 형성된다. 상기 게이트 패턴들 및 비트라인 패턴은 서로 직각으로 교차한다. 상기 비트라인 패턴은 비활성 영역 상에 위치해서 소정 영역을 통하여 활성 영역과 전기적으로 접속한다. 상기 비트라인 패턴 상에 활성 영역과 부분적으로 중첩해서 활성 영역과 전기적으로 접속하는 스토리지 노드들이 형성된다.
Figure R1020070094723
스토리지 노드, 비트라인 패턴, 게이트 패턴, 활성 영역 및 반도체 기판

Description

활성 영역 상에서 비트라인 패턴의 일 측부로부터 서로 다른 거리들로 각각 이격되는 스토리지 노드들을 가지는 반도체 장치들 및 그 형성방법들{ Semiconductor Devices Having Storage Nodes Respectively Spaced away To Different Distances From One Side Of Bit Line Pattern On Active and Methods Of Forming The Same }
본 발명은 반도체 장치들 및 그 형성방법들에 관한 것으로써, 상세하게는, 활성 영역 상에서 비트라인 패턴의 일 측부로부터 서로 다른 거리들로 각각 이격되는 스토리지 노드들을 가지는 반도체 장치들 및 그 형성방법들에 관한 것이다.
전형적으로, 반도체 장치는 집적도 향상을 위하여 디자인 룰을 계속적으로 축소시키면서 제조되고 있다. 상기 반도체 장치는 활성 영역, 게이트 패턴들, 비트라인 패턴 및 스토리지 노드들을 가질 수 있다. 이때에, 상기 활성 영역, 게이트 패턴들, 비트라인 패턴 및 스토리지 노드들의 크기는 축소된 디자인 룰에 따라서 줄어들 수 있다. 더우기, 상기 활성 영역은 축소되기 이전의 디자인 룰 대비 단위 면적당 집적도를 높이려고 게이트 패턴들 또는 비트라인 패턴에 대해서 반도체 기판에 사선으로 배치시킬 수 있다. 상기 게이트 패턴들 및 비트라인 패턴은 활성 영 역 상에 차례로 배치시킬 수 있다. 그리고, 상기 스토리지 노드들은 게이트 패턴들 및 비트라인 패턴 사이에서 노출되는 활성 영역의 가장 자리에 배치시킬 수 있다. 이를 통해서, 상기 반도체 장치는 축소된 디자인 룰을 가지고 집적도를 향상시킬 수 있다.
그러나, 상기 반도체 장치는 축소된 디자인 룰을 가지고 사선 배치된 활성 영역 상에 게이트 패턴들, 비트라인 패턴 및 스토리지 노드들의 점유율을 크게 증가시키는 구조를 가지지 못할 수 있다. 왜냐하면, 상기 게이트 패턴들, 비트라인 패턴 및 스토리지 노드들은 반도체 기판의 행들 및 열들을 따라서 수평 및 수직으로 이동하는 반도체 포토 장비의 정렬 시스템을 무시하면서 활성 영역과 중첩되기 때문이다. 즉, 상기 게이트 패턴들, 비트라인 패턴 및 스토리지 노드들은 그들 사이의 전기적인 쇼트를 피하면서 활성 영역과 양호하게 정렬하기가 어렵다. 따라서, 상기 게이트 패턴들, 비트라인 패턴 및 스토리지 노드들은 그들 사이의 전기적인 쇼트를 피하기 위해서 활성 영역 상에서 낮은 점유율을 갖도록 배치될 수 있다. 상기 활성 영역은 게이트 패턴들, 비트라인 패턴 및 스토리지 노드들과 양호하지 못한 전기적인 상호 작용을 할 수 있다. 이를 통해서, 상기 활성 영역, 게이트 패턴들, 비트라인 패턴 및 스토리지 노드들은 축소된 디자인 룰에서 반도체 장치의 전기적인 특성을 열화시킬 수 있다.
상기 활성 영역들, 워드라인들, 비트라인들 및 스토리지 노드들을 가지는 반도체 장치가 미국등록특허공보 US 7,183,603 에 제민 박(Je-Min Park) 에 의해서 개시되었다. 상기 미국등록특허공보 US 7,183,603 에 따르면, 상기 활성 영역들은 워드라인들 또는 비트라인들에 대해서 반도체 기판에 사선으로 배치된다. 상기 워드라인들 및 비트라인들은 서로 직각으로 교차하도록 활성 영역들 상에 차례로 배치된다. 상기 비트라인들은 활성 영역들에 전기적으로 접속하도록 활성 영역들의 중앙 영역을 지나도록 배치된다. 상기 스토리지 노드들은 워드라인들 및 비트라인들로 노출되는 활성 영역들의 가장 자리에 배치된다.
그러나, 상기 미국등록특허공보 US 7,183,603 은 계속적으로 축소되는 디자인 룰에 대응하지 못하는 반도체 장치를 제공할 수 있다. 왜냐하면, 상기 반도체 장치는 활성 영역들 상에서 서로 직각으로 교차하는 워드라인들 및 비트라인들을 가지기 때문이다. 즉, 상기 워드라인들 및 비트라인들은 사선 배치된 활성 영역들 상에서 점유율을 크게 가질 수 있다. 더우기, 상기 활성 영역들은 워드라인들 또는 비트라인들에 대해서 사선으로 배치되기 때문에 계속적으로 축소되는 디자인 룰에서 워드라인들 및 비트라인들로 노출되는 면적도 점점 작게 가질 수 있다. 이를 통해서, 상기 스토리지 노드들은 계속적으로 축소되는 디자인 룰에서 활성 영역들과 전기적으로 양호하게 접속하지 못할 수 있다.
이후로, 상기 상술한 종래 기술의 문제점을 해결하고 그리고 상기 종래 기술 대비 우수한 기술적 장점을 가지는 본 발명을 설명하기로 한다.
본 발명이 해결하고자 하는 기술적 과제는 활성 영역 상에서 비트라인 패턴의 일 측부로부터 서로 다른 거리들로 각각 이격되는 스토리지 노드들을 가지는 반도체 장치들을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는 계속적인 디자인 룰의 축소에도 불구하고 활성 영역 상에서 점유율을 높일 수 있도록 하는 활성 영역 상에서 비트라인 패턴의 일 측부로부터 서로 다른 거리들로 각각 이격되는 스토리지 노드들을 가지는 반도체 장치의 형성방법들을 제공하는데 있다.
상기 기술적 과제를 해결하는 수단으로써, 본 발명은 선택된 하나의 활성 영역 상에서 비트라인 패턴의 일 측부로부터 서로 다른 거리들로 각각 이격되는 스토리지 노드들을 가지는 반도체 장치 및 그의 형성방법을 제공한다.
본 발명의 양태에 따르는 반도체 장치는 반도체 기판에 배치된 활성 영역을 포함한다. 상기 활성 영역은 일 측부로부터 타 측부를 향해서 순서적으로 위치하는 제 1 내지 제 3 영역들을 갖는다. 상기 활성 영역을 한정하도록 상기 반도체 기판에 비활성 영역이 배치된다. 상기 활성 영역 및 상기 비활성 영역에 부분적으로 매립되는 게이트 패턴들이 배치된다. 상기 게이트 패턴들은 상기 활성 영역과 직각으로 교차하도록 상기 제 1 및 제 2 영역들 사이, 그리고 상기 제 2 및 제 3 영역들 사이에 각각 위치해서 상기 활성 영역 및 상기 비활성 영역을 지난다. 상기 게이트 패턴들 상에 위치해서 상기 게이트 패턴들과 직각으로 교차하는 비트라인 패턴이 배치된다. 상기 비트라인 패턴은 상기 비활성 영역과 중첩하고 그리고 상기 제 2 영역과 소정 영역을 통하여 전기적으로 접속한다. 상기 게이트 패턴들을 덮고 그리고 상기 비트라인 패턴을 둘러싸는 층간절연막이 배치된다. 상기 층간절연막은 상기 비트라인 패턴을 노출시킨다. 상기 층간절연막 상에 위치해서 상기 제 1 및 제 3 영역들과 전기적으로 각각 접속하는 스토리지 노드가 배치된다. 상기 스토리지 노드들은 선택된 하나를 통하여 상기 제 1 영역 및 상기 비활성 영역과 중첩하고 그리고 나머지를 통하여 상기 제 3 영역 및 상기 비활성 영역 및 상기 비트라인 패턴과 중첩한다.
본 발명의 선택된 실시예들에 따르면, 상기 스토리지 노드들 중 선택된 하나는 상기 제 3 영역에서 상기 비트라인 패턴과 접촉할 수 있다.
본 발명의 선택된 실시예들에 따르면, 상기 반도체 장치는 상기 활성 영역, 상기 게이트 패턴들, 상기 비트라인 패턴, 상기 노드 콘택들 및 상기 스토리지 노드들을 상기 반도체 기판의 행(Row)들 및 열(Column)들의 교차점들의 각각에 더 포함할 수 있다.
본 발명의 선택된 실시예들에 따르면, 상기 반도체 기판의 선택된 하나의 행에서 두 개의 인접하는 활성 영역들은 상기 제 1 내지 제 3 영역들을 통해서 서로 마주볼 수 있다. 그리고, 상기 반도체 기판의 선택된 하나의 열에서 두 개의 인접하는 활성 영역들은 상기 제 1 및 제 3 영역들을 통해서 서로 마주볼 수 있다.
본 발명의 선택된 실시예들에 따르면, 상기 반도체 기판의 상기 행(Row)들 및 상기 열(Column)들의 상기 교차점들에서, 상기 게이트 패턴들은 상기 행들의 각각을 따라서 배치될 수 있다. 상기 비트라인 패턴은 상기 열들의 각각을 따라서 배치될 수 있다. 그리고, 상기 게이트 패턴들 및 상기 비트라인 패턴은 상기 교차점들에서 서로 직각으로 교차할 수 있다.
본 발명의 선택된 실시예들에 따르면, 상기 반도체 기판의 상기 행들 및 상기 열들의 상기 교차점들에서, 상기 비트라인 패턴은 상기 반도체 기판의 상기 선택된 하나의 행에서 상기 두 개의 인접하는 활성 영역들 사이의 상기 비활성 영역에 배치될 수 있다.
본 발명의 나머지 실시예들에 따르면, 상기 반도체 기판의 상기 행들 및 상기 열들의 상기 교차점들에서, 상기 스토리지 노드들은 선택된 하나의 활성 영역에서 그 활성 영역의 주변에 위치하는 두 개의 인접한 비트라인 패턴들과 부분적으로 각각 중첩할 수 있다.
본 발명의 나머지 실시예들에 따르면, 상기 반도체 기판의 상기 행들 및 상기 열들의 상기 교차점들에서, 상기 스토리지 노드들은 상기 선택된 하나의 활성 영역에서 그 활성 영역의 주변에 위치하는 상기 두 개의 인접한 비트라인 패턴들 사이에 한정되도록 서로 대각선으로 마주보도록 배치될 수 있다.
본 발명의 나머지 실시예들에 따르면, 상기 반도체 기판의 상기 행들 및 상기 열들의 상기 교차점들에서, 상기 두 개의 인접한 비트라인 패턴들 사이의 스토리지 노드들은 지그재그로 활성 영역들 상에 배치될 수 있다.
본 발명의 나머지 실시예들에 따르면, 상기 반도체 기판의 상기 행들 및 상 기 열들의 상기 교차점들에서, 세 개의 인접하는 비트라인 패턴들 사이에서 서로 이웃하는 스토리지 노드들은 일 방향을 향하여 활성 영역들을 달리해서 상기 세 개의 인접하는 비트라인 패턴들 사이에 대각선으로 배치되고 그리고 그 방향과 직각되는 타 방향을 향하여 상기 활성 영역들 중 선택된 하나에 두 개씩 대응해서 상기 세 개의 인접하는 비트라인 패턴들 사이에 대각선으로 배치될 수 있다.
본 발명의 양태에 따르는 반도체 장치의 형성방법은 반도체 기판에 비활성 영역을 형성하는 것을 포함한다. 상기 비활성 영역은 활성 영역을 한정하도록 형성된다. 상기 활성 영역을 직각으로 교차하도록 상기 활성 영역 및 상기 비활성 영역에 두 개의 게이트 패턴들을 형성한다. 상기 게이트 패턴들을 덮도록 상기 활성 영역 상에 제 1 층간절연막을 형성한다. 상기 제 1 층간 절연막 상에 위치해서 상기 게이트 패턴들과 직각으로 교차하는 비트라인 패턴을 형성한다. 상기 비트라인 패턴은 상기 활성 영역의 주변의 상기 비활성 영역 상에 위치하고 그리고 상기 제 1 층간 절연막을 통해서 상기 게이트 패턴들 사이의 상기 활성 영역과 전기적으로 접속하도록 형성된다. 상기 비트라인 패턴을 덮도록 상기 제 1 층간 절연막 상에 제 2 층간 절연막을 형성한다. 상기 제 1 및 제 2 층간 절연막들을 통해서 상기 게이트 패턴들의 주변의 상기 활성 영역, 상기 비활성 영역 및 상기 비트라인 패턴과 중첩하고 그리고 상기 게이트 패턴들의 주변의 상기 활성 영역과 전기적으로 접속하는 스토리지 노드들을 형성한다.
본 발명의 선택된 실시예들에 따르면, 상기 게이트 패턴들을 형성하는 것은 상기 반도체 기판에 상기 게이트 패턴들에 대응하는 몰딩 홀들을 형성하고, 상기 몰딩 홀들에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 위치해서 상기 몰딩 홀들을 부분적으로 각각 채우는 게이트들을 형성하고, 상기 게이트들 상에 위치해서 상기 몰딩 홀들을 각각 채우고 그리고 상기 활성 영역 및 상기 비활성 영역의 주 표면들로부터 돌출하는 게이트 캡핑 패턴들을 형성하는 것을 포함할 수 있다. 이때에, 상기 게이트는 도전 물질을 사용해서 형성될 수 있다.
본 발명의 선택된 실시예들에 따르면, 상기 비트라인 패턴을 형성하는 것은 상기 제 1 층간 절연막에 비트라인 콘택홀을 형성하고, 상기 비트라인 콘택홀을 채우는 비트라인 콘택을 형성하고, 상기 비트라인 콘택을 덮도록 비트라인 도전막 및 비트라인 캡핑막을 형성하고, 그리고 상기 제 1 층간절연막을 노출시키도록 상기 비트라인 캡핑막 및 상기 비트라인 도전막을 순서적으로 식각하는 것을 포함할 수 있다. 이때에, 상기 비트라인 콘택홀은 상기 게이트 패턴들 사이의 상기 활성 영역을 노출시키도록 형성될 수 있다. 상기 비트라인 콘택은 도전 물질을 사용해서 형성될 수 있다. 그리고, 상기 비트라인 패턴은 그 패턴의 소정 영역을 통해서 상기 비트라인 콘택과 접촉할 수 있다.
본 발명의 선택된 실시예들에 따르면, 상기 스토리지 노드들을 상기 게이트 패턴들의 주변의 상기 활성 영역과 전기적으로 접속시키는 것은, 상기 제 1 및 제 2 층간 절연막들에 노드 콘택홀들을 형성하고, 상기 노드 콘택홀들을 각각 채우는 노드 콘택들을 형성하고, 그리고 상기 스토리지 노드들을 상기 노드 콘택들과 각각 접촉시키는 것을 포함할 수 있다. 이때에, 상기 비트라인 콘택홀은 상기 노드 콘택홀들 사이에 형성될 수 있다. 그리고, 상기 노드 콘택홀들은 상기 게이트 패턴들의 주변의 상기 활성 영역을 노출시키도록 형성될 수 있다. 상기 노드 콘택은 도전 물질을 사용해서 형성될 수 있다.
본 발명의 선택된 실시예들에 따르면, 상기 스토리지 노드들 중 하나는 상기 노드 콘택들 중 선택된 하나 및 상기 비트라인 패턴과 접촉할 수 있다.
본 발명의 선택된 실시예들에 따르면, 상기 활성 영역, 상기 게이트 패턴들, 상기 비트라인 패턴, 상기 노드 콘택들 및 상기 스토리지 노드들을 상기 반도체 기판의 행들 및 열들의 교차점들의 각각에 위치시키는 것을 더 포함할 수 있다.
본 발명의 선택된 실시예들에 따르면, 상기 반도체 기판의 선택된 하나의 행에 따라서 배치된 활성 영역들은 동일 중심 및 동일 면적을 가지고 수평적으로 차례로 형성될 수 있다. 그리고, 상기 반도체 기판의 선택된 하나의 열에 따라서 배치된 활성 영역들은 동일 중심 및 동일 면적을 가지고 수직적으로 차례로 형성될 수 있다.
본 발명의 선택된 실시예들에 따르면, 상기 반도체 기판의 상기 행들 및 상기 열들의 상기 교차점들에서, 상기 게이트 패턴들은 상기 행들의 각각을 따라서 형성될 수 있다. 상기 비트라인 패턴은 상기 열들의 각각을 따라서 형성될 수 있다. 그리고, 상기 게이트 패턴들 및 상기 비트라인 패턴은 상기 교차점들에서 서로 직각으로 교차하도록 형성될 수 있다.
본 발명의 나머지 실시예들에 따르면, 상기 반도체 기판의 상기 행들 및 상기 열들의 상기 교차점들에서, 상기 비트라인 패턴은 상기 반도체 기판의 상기 선택된 하나의 행에서 상기 두 개의 인접하는 활성 영역들 사이의 상기 비활성 영역 에 형성될 수 있다.
본 발명의 나머지 실시예들에 따르면, 상기 반도체 기판의 상기 행들 및 상기 열들의 상기 교차점들에서, 상기 스토리지 노드들은 선택된 하나의 활성 영역에서 그 활성 영역의 주변에 위치하는 두 개의 인접한 비트라인 패턴들과 부분적으로 각각 중첩하도록 형성될 수 있다.
본 발명의 나머지 실시예들에 따르면, 상기 반도체 기판의 상기 행들 및 상기 열들의 상기 교차점들에서, 상기 스토리지 노드들은 상기 선택된 하나의 활성 영역에서 그 활성 영역의 주변에 위치하는 상기 두 개의 인접한 비트라인 패턴들 사이에 한정되도록 서로 대각선으로 마주보게 형성될 수 있다.
본 발명의 나머지 실시예들에 따르면, 상기 반도체 기판의 상기 행들 및 상기 열들의 상기 교차점들에서, 상기 두 개의 인접한 비트라인 패턴들 사이의 스토리지 노드들은 지그재그로 활성 영역들 상에 형성될 수 있다.
본 발명의 나머지 실시예들에 따르면, 상기 반도체 기판의 상기 행들 및 상기 열들의 상기 교차점들에서, 세 개의 인접하는 비트라인 패턴들 사이에서 서로 이웃하는 스토리지 노드들은 일 방향을 향하여 활성 영역들을 달리해서 상기 세 개의 인접하는 비트라인 패턴들 사이에 대각선으로 형성되고 그리고 그 방향과 직각되는 타 방향을 향하여 상기 활성 영역들 중 선택된 하나에 두 개씩 대응해서 상기 세 개의 인접하는 비트라인 패턴들 사이에 대각선으로 형성될 수 있다.
상기 기술적 과제를 해결하는 수단을 통해서, 본 발명은 계속적인 디자인 룰 의 축소에도 불구하고 활성 영역 상에서 반도체 패턴들의 점유율을 높이는 방안을 제시한다. 이를 위해서, 본 발명은 활성 영역 상에 위치해서 활성 영역과 직교하는 게이트 패턴들, 상기 게이트 패턴들과 직각으로 교차하면서 비활성 영역 상에 위치하는 비트라인 패턴, 상기 게이트 패턴들 및 상기 비트라인 패턴 사이의 활성 영역 상에 위치하는 스토리지 노드들을 제공할 수 있다. 이를 통해서, 본 발명은 게이트 패턴들 및 비트라인 패턴 사이를 통해서 활성 영역 및 스토리지 노드들의 정렬 마진을 종래 기술 대비 증가시킬 수 있다.
본 발명의 양태들은 이후로 첨부 도면들을 참조해서 보다 상세하게 설명하기로 한다. 그러나, 본 발명은 여러가지 다른 형태들로 구체화되어질 수 있고, 그리고 여기에서 설명되는 양태들로 한정되는 것으로 해석되지 않는다. 오히려, 상기 양태들은 본 발명을 더욱 철저하고 그리고 완전하게 되도록 해주며, 당업자에게 본 발명의 영역을 충분히 전달할 수 있도록 해준다. 비록 제 1, 제 2 .. 등을 지칭하는 용어들이 여러 구성 요소들을 기술하기 위하여 여기에서 사용되어질 수 있다면, 상기 구성 요소들은 이러한 용어들로 한정되지 않는 것으로 이해되어질 것이다. 단지, 이러한 용어들은 어떤 구성 요소로부터 다른 구성 요소를 구별하기 위해서 사용되어질 뿐이다. 여기에서, 사용되어진 바와 같이, "행들 및 열들" 은 반도체 기판 상에 반도체 패턴들의 이차원적인 배열을 설명하기 위해서 사용되어질 수 있다. 그리고, "및/ 또는" 을 지칭하는 용어는 하나 이상으로 관련을 가지고 열거된 항목들에 대해서 유추할 수 있는 모든 조합들을 포함한다. 더불어서, "상부, 하부, 주 변, 대응, 부분적으로, 일부, 나머지, 마주보는 및 상에" 등과 같이 특별히 상대적인 용어들은 선택된 구성 요소, 다른 구성 요소와 어떤 형상과의 상대적인 관계, 또는 도면들에 도시된 형상을 간단하게 설명하는데 설명의 간소화를 위해서 사용되어질 수 있다. 그리고, 여기에서 전문용어의 사용은 특별한 양태들을 단지 설명하기 위함이지 본 발명을 한정하려는 것은 아니다.
이제, 본 발명의 선택된 하나의 활성 영역 상에서 비트라인 패턴의 일 측부로부터 서로 다른 거리들로 각각 이격되는 스토리지 노드들을 가지는 반도체 장치들은 첨부 도면들을 참조해서 보다 성세하게 설명하기로 한다.
도 1 은 본 발명에 따르는 반도체 장치를 보여주는 평면도이고, 그리고 도 2a 내지 2c 는 각각이 도 1 의 절단선들 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 를 따라 취해서 반도체 장치를 보여주는 단면도들이다.
도 1, 및 도 2a 내지 2c 를 참조하면, 본 발명의 양태에 따르는 반도체 장치(150)는 반도체 기판(3)의 행(Row)들을 따라서 반도체 기판(3)에 배치되는 게이트 패턴(34)들을 도 1 및 2a 와 같이 포함한다. 좀 더 상세하게 설명하면, 상기 게이트 패턴(34)들 중 인접한 두 개는 반도체 기판(3)의 선택된 하나의 행에 대응하도록 도 1 과 같이 배치될 수 있다. 상기 게이트 패턴(34)들은 게이트(26) 및 게이트 캡핑 패턴(33)을 도 2a 와 같이 가질 수 있다. 상기 게이트 패턴(34)들 상에 비트라인 패턴(69)들이 도 1, 및 도 2a 내지 2c 와 같이 배치된다. 상기 비트라인 패턴(69)들은 반도체 기판(3)의 열(Column)들을 따라서 도 1 과 같이 배치될 수 있다. 상기 비트라인 패턴(69)들은 반도체 기판(3)의 행들 및 열들의 교차점들에서 게이트 패턴(34)들과 직각으로 교차하도록 배치될 수 있다. 상기 비트라인 패턴(69)들의 각각은 비트라인(63) 및 비트라인 캡핑 패턴(66)을 도 2a 내지 2c 와 같이 가질 수 있다. 상기 게이트(26) 및 비트라인(63)은 도전 물질로 이루어질 수 있다. 상기 게이트 캡핑 패턴(33) 및 비트라인 캡핑 패턴(66)은 절연 물질로 이루어질 수 있다.
본 발명의 양태에 따라서, 상기 게이트 패턴(34)들 및 비트라인 패턴(69)들 아래에 활성 영역(9)들이 도 1, 및 도 2a 내지 2c 와 같이 배치된다. 상기 활성 영역(9)들은 반도체 기판(3)의 행들 및 열들의 교차점들에 도 1 과 같이 각각 대응하도록 배치될 수 있다. 상기 활성 영역(9)들은 비트라인 패턴(69)들 사이에 위치하도록 배치될 수 있다. 상기 활성 영역(9)들의 각각은 반도체 기판(3)의 선택된 하나의 행을 따라서 일 측부로부터 타측부를 향해서 제 1 내지 제 3 영역들(9-1, 9-2, 9-3)을 가지도록 형성될 수 있다. 본 발명의 실시예들에 따라서, 상기 반도체 기판(3)의 선택된 하나의 행에서 두 개의 인접하는 활성 영역(9)들은 제 1 내지 제 3 영역들(9-1, 9-2, 9-3)을 통해서 서로 마주보도록 배치될 수 있다. 그리고, 상기 반도체 기판(3)의 선택된 하나의 열에서 두 개의 인접하는 활성 영역(9)들은 제 1 및 제 3 영역들(9-1, 9-3)을 통해서 서로 마주보도록 배치될 수 있다. 상기 활성 영역(9)들은 비활성 영역(6)으로 도 2a 내지 2c 와 같이 한정될 수 있다. 상기 비활성 영역(6)은 소자 분리막을 가질 수 있다. 상기 비트라인 패턴(69)들은 비활성 영역(6) 상에 배치될 수 있다.
본 발명의 양태에 따라서, 상기 활성 영역(9)들은 반도체 기판(3)의 행들 중 선택된 하나에서 두 개의 인접한 게이트 패턴(34)들과 대응하도록 도 1 과 같이 배치될 수 있다. 좀 더 상세하게 설명하면, 상기 두 개의 인접한 게이트 패턴(34)들은 선택된 하나의 활성 영역(9)의 제 1 및 제 2 영역들(9-1, 9-2) 사이 그리고 제 2 및 제 3 영역들(9-2, 9-3) 사이에 배치될 수 있다. 상기 게이트 패턴(34)들은 활성 영역(9)들 및 비활성 영역(6)에 도 1 및 2a 와 같이 배치될 수 있다. 상기 게이트 패턴(34)들의 각각의 게이트(26)는 활성 영역(9)들 및 비활성 영역(6)에 매립될 수 있다. 상기 게이트 패턴(34)들의 각각의 게이트 캡핑 패턴(33)은 게이트(26) 상에 위치해서 활성 영역(9)들 및 비활성 영역(6)의 주 표면들로부터 도 2a 와 같이 돌출하도록 형성될 수 있다. 상기 게이트 패턴(34)들을 덮도록 활성 영역(9)들 및 비활성 영역(6) 상에 게이트 층간 절연막(43)이 도 2a 내지 도 2c 와 같이 배치된다.
다시 도 1, 및 도 2a 내지 2c 를 참조하면, 본 발명의 양태에 따라서 상기 게이트 층간 절연막(43)에 비트라인 콘택(49)들이 도 2a 및 2c 와 같이 배치된다. 상기 비트라인 콘택(49)들은 게이트 층간 절연막(43)으로부터 노출된다. 상기 비트라인 콘택(49)들의 각각은 두 개의 인접한 게이트 패턴(34)들 사이의 선택된 하나의 활성 영역(9)의 제 2 영역(9-2)과 도 1 및 2a 과 같이 접촉하도록 배치될 수 있다. 상기 비트라인 콘택(49)들은 도전 물질로 이루어질 수 있다. 상기 비트라인 콘택(49)들은 비트라인 패턴(69)들과 도 2a 및 2c 와 같이 접촉하도록 배치될 수 있다. 좀 더 상세하게 설명하면, 상기 비트라인 패턴(69)들의 각각은 그 패턴(69)의 소정 영역들에서 비활성 영역(6)으로부터 활성 영역(9)들을 향하여 돌출해서 비트 라인 콘택(49)들과 접촉하도록 도 1 및 2c 와 같이 배치될 수 있다. 상기 비트라인 패턴(69)들을 덮도록 게이트 층간 절연막(43) 상에 비트라인 층간 절연막(78)이 도 2a 내지 2c 와 같이 배치된다. 상기 비트라인 층간절연막(78)은 비트라인 패턴(69)들을 노출하도록 배치될 수 있다. 상기 게이트 층간 절연막(43) 및 비트라인 층간 절연막(78)에 노드 콘택(99)들이 도 2a 내지 도 2c 와 같이 배치된다. 상기 노드 콘택(99)들은 비트라인 층간 절연막(78)으로부터 노출될 수 있다. 상기 노드 콘택(99)들은 활성 영역(9)들과 접촉하도록 배치될 수 있다. 상기 노드 콘택(99)들은 도전 물질로 이루어질 수 있다.
본 발명의 양태에 따라서 상기 선택된 하나의 활성 영역(9) 내 노드 콘택(99)들은 제 1 및 제 3 영역들(9-1, 9-3)에 위치해서 서로 대각선으로 마주보도록 도 1 과 같이 배치될 수 있다. 상기 노드 콘택(99)들 상에 스토리지 노드(103)들이 도 1, 도 2a 및 2b 와 같이 각각 배치된다. 상기 스토리지 노드(103)들은 노드 콘택(99)들과 접촉하도록 배치될 수 있다. 상기 스토리지 노드(103)들은 도전 물질로 이루어질 수 있다. 상기 선택된 하나의 활성 영역(9) 내 스토리지 노드(103)들은 제 1 영역(9-1) 및 상기 제 1 영역(9-1) 주변에 위치하는 비활성 영역(6)과 중첩하고 그리고 제 3 영역(9-3) 및 상기 제 3 영역(9-3) 주변에 위치하는 비활성 영역(6)과 중첩하도록 배치될 수 있다. 상기 선택된 하나의 활성 영역(9) 내 스토리지 노드(103)들은 선택된 하나의 활성 영역(9)의 주변에 위치하는 비트라인 패턴(69)들과 도 2a 및 2b 와 같이 접촉할 수 있다.
본 발명의 선택된 실시예들에 따라서, 상기 선택된 하나의 활성 영역(9) 내 스토리지 노드(103)들은 상기 선택된 하나의 활성 영역(9)의 주변에 위치하는 두 개의 인접한 비트라인 패턴(69)들 사이에 한정되어서 서로 대각선으로 마주보도록 도 1 과 같이 배치될 수 있다. 상기 두 개의 인접한 비트라인 패턴(69)들 사이의 스토리지 노드(103)들은 지그재그로 활성 영역(9)들 상에 도 1 과 같이 배치될 수 있다. 상기 비트라인 패턴(69)들 중 인접하는 세 개 사이에서 서로 이웃하는 스토리지 노드(103)들은 일 방향을 향하여 활성 영역(9)들을 달리해서 세 개의 인접하는 비트라인 패턴(69)들 사이에 대각선으로 도 1 과 같이 배치될 수 있다. 그리고, 상기 비트라인 패턴(69)들 중 인접하는 세 개 사이에서 서로 이웃하는 스토리지 노드(103)들은 일 방향과 직각되는 타 방향을 향하여 선택된 하나의 활성 영역(9)에 두 개씩 대응해서 세 개의 인접하는 비트라인 패턴(69)들 사이에 대각선으로 도 1 과 같이 배치될 수 있다.
또 다시 도 1, 및 도 2a 내지 2c 를 참조하면, 본 발명의 양태에 따라서 상기 비트라인 패턴(69)들, 노드 콘택(99)들, 스토리지 노드(103)들을 덮도록 비트라인 층간절연막(78) 상에 유전막(106) 및 플레이트(109)가 배치될 수 있다. 상기 유전막(106)은 실리콘 옥사이드, 실리콘 나이트라이드, 금속 옥사이드 또는 이들의 조합물질로 이루어질 수 있다. 상기 플레이트(109)는 도전 물질로 이루어질 수 있다. 상기 스토리지 노드(103)들의 각각은 커패시터의 하부전극에 대응될 수 있다. 상기 플레이트(109)는 커패시터의 상부 전극에 대응될 수 있다. 한편, 상기 비트라인 패턴(69)들의 측벽에 비트라인 스페이서(74)들이 배치될 수 있다. 상기 비트라인 스페이서(74)들은 절연 물질로 이루어질 수 있다. 그리고, 상기 활성 영역(9)들 에 불순물 확산 영역(36)들이 배치될 수 있다. 상기 불순물 확산 영역(36)들은 게이트 패턴(34)들 사이에 위치해서 비트라인 콘택(49)들 및 노드 콘택(99)들과 접촉될 수 있다. 상기 불순물 확산 영역(36)들은 반도체 기판(3)과 다른 도전성을 가질 수 있다.
다음으로, 본 발명의 활성 영역 상에서 비트라인 패턴의 일 측부로부터 서로 다른 거리들로 각각 이격되는 스토리지 노드들을 가지는 반도체 장치의 형성방법들은 나머지 첨부 도면들을 참조해서 설명하기로 한다.
도 3a, 4a, 5a, 6a, 7a, 8a 및 9a 는 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 반도체 장치의 형성방법을 설명해주는 단면도들이고, 그리고 도 3b, 4b, 5b, 6b, 7b, 8b 및 9b 는 각각이 도 1 의 절단선 Ⅱ-Ⅱ' 를 따라 취해서 반도체 장치의 형성방법을 설명해주는 단면도들이다. 또한, 도 3c, 4c, 5c, 6c, 7c, 8c 및 9c 는 각각이 도 1 의 절단선 Ⅲ-Ⅲ' 를 따라 취해서 반도체 장치의 형성방법을 설명해주는 단면도들이다.
도 1, 및 도 3a 내지 3c 를 참조하면, 본 발명의 양태에 따라서 반도체 기판(3)에 비활성 영역(6)을 도 3a 내지 3c 와 같이 형성한다. 상기 비활성 영역(6)은 소자 분리막으로 채워질 수 있다. 상기 소자 분리막은 하나 이상의 절연막들을 사용해서 형성될 수 있다. 상기 비활성 영역(6)은 활성 영역(9)들을 한정하도록 형성될 수 있다. 상기 활성 영역(9)들은 반도체 기판(3)의 행들 및 열들을 따라서 도 1 과 같이 형성될 수 있다. 좀 더 상세하게 설명하면, 상기 반도체 기판(3)의 선택된 하나의 행에 따라서 배치된 활성 영역(9)들은 동일 중심 및 동일 면적을 가지고 수평적으로 차례로 형성될 수 있다. 상기 반도체 기판(3)의 선택된 하나의 열에 따라서 배치된 활성 영역(9)들은 동일 중심 및 동일 면적을 가지고 수직적으로 차례로 형성될 수 있다. 상기 활성 영역(9)들을 덮도록 비활성 영역(6) 상에 패드 기저막(13) 및 패드 마스크막(16)을 도 3a 내지 3c 와 같이 형성한다. 상기 패드 기저막(13) 및 패드 마스크막(16)은 서로 다른 식각률들을 각각 가지는 절연 물질들을 사용해서 형성될 수 있다.
본 발명의 양태에 따라서 상기 패드 기저막(13) 및 패드 마스크막(16)을 지나서 활성 영역(9)들 및 비활성 영역(6)에 몰딩 홀(19)들을 도 3a 와 같이 형성한다. 상기 몰딩 홀(19)들은 반도체 기판(3)의 행들을 따라서 위치해서 활성 영역(9)들과 직각을 이루도록 형성될 수 있다. 상기 몰딩 홀(19)들은 활성 영역(9)들에 대해서 직각으로 정렬하기 때문에 종래 기술과 같이 활성 영역들에 대해서 사선으로 정렬시키는 경우보다 불안정한 반도체 제조 공정에서도 활성 영역(9)들과 양호하게 정렬될 수 있다. 상기 몰딩 홀(19)들은 활성 영역(9)들 및 비활성 영역(6)의 주 표면들로부터 반도체 기판(3)의 하부을 향해서 연장하도록 형성될 수 있다. 상기 몰딩 홀(19)들은 도 3a 내지 도 3c 에 도시되지 않았지만 활성 영역(9)들을 지나서 비활성 영역(6)으로 연장하도록 형성될 수 있다. 상기 활성 영역(9)들의 각각은 반도체 기판(3)의 선택된 열에서 몰딩 홀(19) 및 비활성 영역(6) 사이에 소정 폭(W1)을 가지도록 도 1 및 3a 와 같이 형성될 수 있다. 그리고, 상기 활성 영역(9)들의 각각은 반도체 기판(3)의 선택된 행에서 소정 폭(W2)을 가지고 비활성 영역(6)으로 둘러싸이도록 도 1 및 3c 와 같이 형성될 수 있다.
도 1, 및 도 4a 내지 4c 를 참조하면, 본 발명의 양태에 따라서 상기 패드 기저막(13) 및 패드 마스크막(16)을 마스크로 사용해서 몰딩 홀(19)들에 게이트 절연막(23)을 도 4a 와 같이 형성한다. 상기 게이트 절연막(23)은 실리콘 옥사이드, 실리콘 옥시나이트라이드 및 금속 옥사이드를 사용해서 형성될 수 있다. 상기 게이트 절연막(23) 상에 위치해서 몰딩 홀(19)들을 부분적으로 각각 채우는 게이트(26)들을 도 4a 와 같이 형성한다. 상기 게이트(26)들은 금속 나이트라이드를 사용해서 형성될 수 있다. 상기 게이트(26)들 상에 위치해서 패드 기저막(13) 및 패드 마스크막(16)을 덮는 게이트 캡핑막(29)을 도 4a 내지 4c 와 같이 형성한다. 상기 게이트 캡핑막(29)은 패드 마스크막(16)과 동일한 식각률을 가지는 절연 물질을 사용해서 형성될 수 있다.
도 1, 및 도 5a 내지 5c 를 참조하면, 본 발명의 양태에 따라서 상기 패드 기저막(13)을 식각 버퍼막으로 사용해서 게이트 캡핑막(29) 및 패드 마스크막(16) 상에 화학 기계적 연마 공정을 수행하여 게이트 캡핑 패턴(33)들을 도 5a 와 같이 형성한다. 상기 게이트 캡핑 패턴(33)들은 게이트(26)들 상에 각각 위치하도록 형성될 수 있다. 상기 게이트 캡핑 패턴(33)들은 몰딩 홀(19)들을 각각 채우고 그리고 활성 영역(9)들 및 비활성 영역(6)의 주 표면들로부터 돌출하도록 형성될 수 있다. 상기 화학 기계적 연마 공정 대신에 에칭 백 공정을 수행할 수 있다. 계속해서, 상기 게이트 캡핑 패턴(33)들을 식각 버퍼막으로 사용해서 패드 기저막(13)을 제거하여 반도체 기판(3)을 도 5a 내지 5c 와 같이 노출시킨다. 이를 통해서, 상기 게이트(26)들 및 게이트 캡핑 패턴(33)들은 몰딩 홀(19)들로 한정되는 게이트 패 턴(34)들을 도 1 및 5a 와 같이 형성할 수 있다.
본 발명의 양태에 따라서 상기 게이트 패턴(34)들은 몰딩 홀(19)들로 한정되기 때문에 반도체 기판(3)의 행들을 따라서 활성 영역(9)들과 직각으로 교차하도록 형성될 수 있다. 상기 반도체 기판(3)의 행들 중 선택된 하나에서 두 개의 인접하는 게이트 패턴(34)들은 하나의 활성 영역(9)에 대응하도록 도 1 및 5a 와 같이 형성될 수 있다. 상기 게이트 패턴(34)들 및 비활성 영역(6)을 마스크로 사용해서 활성 영역(9)들에 불순물 확산 영역(36)들을 형성한다. 상기 불순물 확산 영역(36)들은 게이트 패턴(34)들 사이, 그리고 게이트 패턴(34) 및 비활성 영역(6) 사이에 위치하도록 형성될 수 있다. 상기 불순물 확산 영역(36)들은 반도체 기판(3)과 다른 도전성을 가지도록 형성될 수 있다. 본 발명의 선택된 실시예들에 따라서, 상기 반도체 기판(3)의 행들을 따라서 게이트 패턴(34)들 사이의 활성 영역(9)들의 중안 영역에 랜딩 패드(39)들이 도 1 및 5a 와 같이 각각 형성될 수 있다. 상기 랜딩 패드(39)들은 도전 물질일 수 있다. 상기 게이트 패턴(34)들을 덮도록 활성 영역(9)들 및 비활성 영역(6) 상에 게이트 층간 절연막(43)을 도 5a 내지 5c 와 같이 형성한다. 상기 게이트 층간 절연막(43)은 게이트 캡핑 패턴(33)들 및 랜딩 패드(39)들과 다른 식각률을 가질 수 있다.
도 1, 및 도 6a 내지 6c 를 참조하면, 본 발명의 양태에 따라서 상기 게이트 층간 절연막(43)에 비트라인 콘택홀(46)들을 도 6a 및 6c 와 같이 형성한다. 상기 비트라인 콘택홀(46)들은 반도체 기판(3)의 행들을 따라서 게이트 패턴(34)들 사이의 활성 영역(9)의 중앙 영역들에 도 1 과 같이 각각 형성될 수 있다. 상기 비 트라인 콘택홀(46)들은 활성 영역(9)들을 노출시키도록 형성될 수 있다. 도 5a 의 랜딩 패드(39)들이 형성되는 경우에, 상기 비트라인 콘택홀(46)들은 랜딩 패드(39)들 상에 각각 형성될 수 있다. 상기 비트라인 콘택홀(46)들에 비트라인 콘택(49)들을 도 1, 6a 및 6c 와 같이 각각 형성한다. 상기 비트라인 콘택(49)들은 불순물 확산 영역(36)들과 각각 접촉하도록 형성될 수 있다. 상기 비트라인 콘택(49)들은 도전 물질을 사용해서 형성될 수 있다. 상기 비트라인 콘택(49)들을 덮도록 게이트 층간 절연막(43) 상에 비트라인 도전막(54) 및 비트라인 캡핑막(58)을 도 6a 내지 6c 와 같이 차례로 형성한다. 상기 비트라인 도전막(54)은 도전 물질을 사용해서 형성한다. 상기 비트라인 캡핑막(58)은 게이트 캡핑 패턴(34)과 동일한 식각률을 가지는 절연 물질을 사용해서 형성될 수 있다.
도 1, 및 도 7a 내지 7c 를 참조하면, 본 발명의 양태에 따라서 상기 게이트 층간 절연막(43)을 노출시키도록 비트라인 캡핑막(58) 및 비트라인 도전막(54)을 순서적으로 식각해서 비트라인 패턴(69)들을 도 7a 내지 7c 과 같이 형성한다. 상기 비트라인 패턴(69)들의 각각은 비트라인(63) 및 비트라인 캡핑 패턴(66)을 가지도록 형성될 수 있다. 상기 비트라인 패턴(69)들은 반도체 기판(3)의 행들 및 열들의 교차점들에서 게이트 패턴(34)들과 직각으로 교차하도록 도 1 과 같이 형성될 수 있다. 상기 비트라인 패턴(69)들은 반도체 기판(3)의 열들을 따라서 활성 영역(9)들 사이의 비활성 영역(6) 상에 형성될 수 있다. 상기 비트라인 패턴(69)들은 비활성 영역(6)에 위치해서 활성 영역(9)들에 대해서 평행하게 정렬하기 때문에 종래 기술과 같이 활성 영역들에 대해서 사선으로 지나도록 정렬시키는 경우보다 불 안정한 반도체 제조 공정에서도 활성 영역(9)들을 더 많이 노출시킬 수 있다. 상기 반도체 기판(3)의 선택된 열에서, 상기 비트라인 패턴(69)들은 그 패턴(69)들의 소정 영역들을 통해서 비활성 영역(6)으로부터 활성 영역(9)들을 향해서 연장하도록 도 1, 7a 및 7c 와 같이 형성될 수 있다. 상기 비트라인 패턴(69)들의 측벽에 비트라인 스페이서(74)들을 도 7a 내지 7c 과 같이 형성한다. 상기 비트라인 스페이서(74)들은 비트라인 캡핑 패턴(66)들과 동일한 식각률을 가지도록 형성될 수 있다.
본 발명의 양태에 따라서 상기 비트라인 패턴(69)들 및 비트라인 스페이서(74)들을 덮도록 게이트 층간 절연막(43) 상에 비트라인 층간 절연막(78)을 도 7a 내지 7c 과 같이 형성한다. 상기 비트라인 층간 절연막(78)은 게이트 층간 절연막(43)과 동일한 식각률을 가지도록 형성될 수 있다. 상기 비트라인 층간 절연막(78) 상에 노드 마스크 패턴(83)들을 도 7a 및 7c 과 같이 형성한다. 상기 노드 마스크 패턴(83)들은 비트라인 층간 절연막(78)과 다른 식각률을 가지도록 형성될 수 있다. 상기 노드 마스크 패턴(83)들은 반도체 기판(3)의 행들을 따라서 형성될 수 있다. 상기 노드 마스크 패턴(83)들 중 일부는 게이트 패턴(34)들과 중첩하도록 게이트 패턴(34)들을 따라서 도 1 과 같이 형성될 수 있다. 상기 노드 마스크 패턴(83)들 중 나머지는 게이트 패턴(34)들 사이에 위치해서 비활성 영역(6)에 도 1 과 같이 형성될 수 있다. 상기 노드 마스크 패턴(83)들의 측벽에 마스크 스페이서(86)들을 도 7a 및 7c 과 같이 형성한다. 상기 마스크 스페이서(86)들은 비트라인 캡핑 패턴(66)들과 동일한 식각률을 가지도록 형성될 수 있다.
도 1, 및 도 8a 내지 8c 를 참조하면, 본 발명의 양태에 따라서 상기 비트라인 패턴(69)들, 비트라인 스페이서(74)들, 노드 마스크 패턴(83)들 및 마스크 스페이서(86)들을 식각 마스크로 사용해서 비트라인 층간 절연막(78) 및 게이트 층간 절연막(43)을 차례로 식각하여 도 8a 및 8b 와 같이 노드 콘택홀(93)을 형성한다. 상기 노드 콘택홀(93)들은 활성 영역(9)들의 각각에 두 개씩 대응하도록 도 1, 8a 및 8b 와 같이 형성될 수 있다. 좀 더 상세하게 설명하면, 상기 노드 콘택홀(93)들 중 인접하는 두 개는 활성 영역(9)들 중 선택된 하나에 대각선으로 서로 마주보도록 형성될 수 있다. 상기 노드 콘택홀(93)들은 비트라인 패턴(69)들, 비트라인 스페이서(74)들 및 활성 영역(9)들을 노출시키도록 도 8a 및 8b 와 같이 형성될 수 있다. 상기 노드 콘택홀(93)들을 채우도록 노드 마스크 패턴(83)들을 덮는 노드 콘택막(96)을 도 8a 내지 8c 와 같이 형성한다. 상기 노드 콘택막(86)은 도전 물질을 사용해서 형성될 수 있다.
도 1, 및 도 9a 내지 9c 를 참조하면, 본 발명의 양태에 따라서 상기 비트라인 패턴(69)들, 비트라인 스페이서(74)들을 식각 버퍼막으로 사용해서 노드 마스크 패턴(83)들, 마스크 스페이서(86)들 및 비트라인 층간 절연막(78) 상에 화학 기계적 연마 공정을 수행한다. 상기 화학 기계적 연마 공정은 노드 콘택홀(93)들에 노드 콘택(99)들을 도 1, 9a 및 9b 와 같이 각각 형성시킬 수 있다. 상기 노드 콘택(99)들은 비트라인 콘택(49)들의 주변에 위치하는 불순물 확산 영역(36)들과 접촉하도록 형성될 수 있다. 상기 노드 콘택(99)들 상에 스토리지 노드(103)들을 도 1, 9a 및 9b 와 같이 각각 형성한다. 상기 스토리지 노드(103)들은 비트라인 패 턴(69)들에 대해서 평행하게 위치하는 활성 영역(9)들과 정렬하기 때문에 비트라인 패턴(69)들에 대해서 사선으로 위치하는 종래 기술의 활성 영역들과 정렬시키는 경우보다 불안정한 반도체 제조 공정에서도 활성 영역(9)들과 양호하게 정렬될 수 있다. 상기 스토리지 노드(103)들은 도전 물질을 사용해서 형성될 수 있다. 상기 스토리지 노드(103)들은 비활성 영역(6), 활성 영역(9)들 및 비트라인 패턴(69)들과 중첩하도록 도 1, 9a 및 9b 와 같이 형성될 수 있다. 상기 활성 영역(9)들 중 선택된 하나 내 스토리지 노드(103)들은 선택된 하나의 활성 영역(9) 주변에 위치하는 비트라인 패턴(69)들과 부분적으로 각각 접촉하도록 도 9a 및 9b 와 같이 형성될 수 있다.
본 발명의 선택된 실시예들에 따라서 상기 활성 영역(9)들 중 선택된 하나 내 스토리지 노드(103)들은 선택된 하나의 활성 영역(9) 주변에 위치하는 비트라인 패턴(69)들 사이에 한정되어서 서로 대각선으로 마주보도록 도 1 과 같이 형성될 수 있다. 상기 비트라인 패턴(69)들 중 인접하는 두 개 사이의 스토리지 노드(103)들은 지그재그로 활성 영역(9)들 상에 형성될 수 있다. 상기 비트라인 패턴(69)들 중 인접하는 세 개 사이에서 서로 이웃하는 스토리지 노드(103)들은 일 방향을 향하여 활성 영역(9)들을 달리해서 세 개의 인접하는 비트라인 패턴(69)들 사이에 대각선으로 형성될 수 있다. 그리고, 상기 비트라인 패턴(69)들 중 인접하는 세 개 사이에서 서로 이웃하는 스토리지 노드(103)들은 일 방향과 직각되는 타 방향을 향하여 상기 활성 영역(9)들 중 선택된 하나에 두 개씩 대응해서 세 개의 인접하는 비트라인 패턴(69)들 사이에 대각선으로 형성될 수 있다. 상기 스토리지 노드(103) 들은 게이트 패턴(69)들 주변의 활성 영역(9)들과 부분적으로 중첩하기 때문에 계속적인 디자인 룰의 축소에서도 활성 영역(9)들과 양호한 중첩을 이룰 수 있는 공정 마진을 가질 수 있다.
계속해서, 상기 스토리지 노드(103)들을 덮도록 비트라인 패턴(69)들, 비트라인 층간 절연막(78), 노드 콘택(99)들 상에 유전막(106) 및 플레이트(109)를 형성한다. 상기 유전막(103)은 실리콘 옥사이드, 실리콘 나이트라이드, 금속 옥사이드 또는 이들의 조합 물질을 사용해서 형성될 수 있다. 상기 플레이트(109)는 도전 물질을 사용해서 형성될 수 있다. 상기 유전막(106) 및 플레이트(109)는 스토리지 노드들과 함께 커패시터들을 형성한다. 상기 커패시터들은 게이트 패턴(34)들 및 비트라인 패턴(69)들과 함께 본 발명에 따르는 반도체 장치(115)를 구성할 수 있다.
도 1 은 본 발명에 따르는 반도체 장치를 보여주는 평면도이다.
도 2a 내지 2c 는 각각이 도 1 의 절단선들 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 를 따라 취해서 반도체 장치를 보여주는 단면도들이다.
도 3a, 4a, 5a, 6a, 7a, 8a 및 9a 는 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 반도체 장치의 형성방법을 설명해주는 단면도들이다.
도 3b, 4b, 5b, 6b, 7b, 8b 및 9b 는 각각이 도 1 의 절단선 Ⅱ-Ⅱ' 를 따라 취해서 반도체 장치의 형성방법을 설명해주는 단면도들이다.
도 3c, 4c, 5c, 6c, 7c, 8c 및 9c 는 각각이 도 1 의 절단선 Ⅲ-Ⅲ' 를 따라 취해서 반도체 장치의 형성방법을 설명해주는 단면도들이다.

Claims (23)

  1. 비활성 영역 및 상기 비활성 영역에 의해 정의되는 활성 영역을 포함하되, 상기 활성 영역은 제 1 영역, 제 2 영역 및 제 3 영역을 포함하는 반도체 기판;
    상기 반도체 기판 내에 위치하되, 상기 활성 영역의 상기 제 1 영역과 상기 제 2 영역 사이 및 상기 제 2 영역과 상기 제 3 영역 사이를 가로지르는 게이트 패턴들; 및
    상기 반도체 기판의 상기 비활성 영역 상에 위치하고, 상기 게이트 패턴들과 직각으로 교차하되, 상기 활성 영역의 상기 제 2 영역과 전기적으로 연결되는 비트라인 패턴을 포함하되,
    상기 활성 영역의 상기 제 1 영역, 상기 제 2 영역 및 상기 제 3 영역은 상기 비트라인 패턴과 평행한 방향을 따라 일렬로 배열되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 활성 영역의 상기 제 1 영역 및 상기 제 2 영역 상에 위치하는 노드 콘택들, 상기 활성 영역의 상기 제 2 영역 상에 위치하는 비트라인 콘택 및 상기 비트라인 패턴 상에 위치하되 상기 노드 콘택들과 접촉하는 스토리지 노드들을 더 포함하되,
    상기 비트라인 패턴은 상기 활성 영역의 상기 제 2 영역 상으로 돌출되어 상기 비트라인 콘택과 접촉하는 돌출 영역을 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 활성 영역의 상기 제 2 영역과 상기 비트라인 콘택 사이에 위치하는 랜딩 패드를 더 포함하는 반도체 장치.
  4. 제 2 항에 있어서,
    상기 활성 영역의 상기 제 3 영역 상에 위치하는 노드 콘택과 접촉하는 스토리지 노드는 상기 활성 영역의 상기 제 1 영역 상에 위치하는 노드 콘택과 접촉하는 스토리지 노드보다 상기 비트라인 패턴에 가까이 위치하는 반도체 장치.
  5. 제 2 항에 있어서,
    상기 활성 영역, 상기 게이트 패턴들, 상기 비트라인 패턴, 상기 노드 콘택들 및 상기 스토리지 노드들을 상기 반도체 기판의 행(Row)들 및 열(Column)들의 교차점들의 각각에 더 포함하되, 상기 반도체 기판의 상기 행들 및 상기 열들의 상기 교차점들에서,
    상기 게이트 패턴들은 상기 행들의 각각을 따라서 배치되고, 상기 비트라인 패턴은 상기 열들의 각각을 따라서 배치되고, 그리고 상기 게이트 패턴들 및 상기 비트라인 패턴은 상기 교차점들에서 서로 직각으로 교차하는 것이 특징인 반도체 장치.
  6. 제 5 항에 있어서,
    상기 반도체 기판의 선택된 하나의 행에서 두 개의 인접하는 활성 영역들은 상기 제 1 내지 제 3 영역들을 통해서 서로 마주보되,
    상기 반도체 기판의 상기 행들 및 상기 열들의 상기 교차점들에서,
    상기 비트라인 패턴은 상기 반도체 기판의 상기 선택된 하나의 행에서 상기 두 개의 인접하는 활성 영역들 사이의 상기 비활성 영역에 배치되는 것이 특징인 반도체 장치.
  7. 제 6 항에 있어서,
    상기 반도체 기판의 상기 행들 및 상기 열들의 상기 교차점들에서,
    상기 스토리지 노드들은 선택된 하나의 활성 영역에서 그 활성 영역의 주변에 위치하는 두 개의 인접한 비트라인 패턴들과 각각 중첩하는 것이 특징인 반도체 장치.
  8. 제 7 항에 있어서,
    상기 반도체 기판의 상기 행들 및 상기 열들의 상기 교차점들에서,
    상기 스토리지 노드들은 상기 선택된 하나의 활성 영역에서 그 활성 영역의 주변에 위치하는 상기 두 개의 인접한 비트라인 패턴들 사이에 한정되어서 서로 대각선으로 마주보도록 배치되는 것이 특징인 반도체 장치.
  9. 제 8 항에 있어서,
    상기 반도체 기판의 상기 행들 및 상기 열들의 상기 교차점들에서,
    상기 두 개의 인접한 비트라인 패턴들 사이의 스토리지 노드들은 지그재그로 활성 영역들 상에 배치되는 것이 특징인 반도체 장치.
  10. 제 9 항에 있어서,
    상기 반도체 기판의 상기 행들 및 상기 열들의 상기 교차점들에서,
    세 개의 인접하는 비트라인 패턴들 사이에서 서로 이웃하는 스토리지 노드들은 일 방향을 향하여 활성 영역들을 달리해서 상기 세 개의 인접하는 비트라인 패턴들 사이에 대각선으로 배치되고 그리고 그 방향과 직각되는 타 방향을 향하여 상기 활성 영역들 중 선택된 하나에 두 개씩 대응해서 상기 세 개의 인접하는 비트라인 패턴들 사이에 대각선으로 배치되는 것이 특징인 반도체 장치.
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