JP2859288B2 - 半導体集積回路装置及びその製造方法 - Google Patents

半導体集積回路装置及びその製造方法

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文雄 大塚
和功 鳥居
勇 浅野
伸郎 大和田
光明 堀内
剛 田丸
英雄 青木
伸宏 大塚
精一郎 白井
雅一 佐川
良広 池田
徹 加賀
正年 恒岡
朋次 新名
秀次 大岸
修 笠原
弘充 榎並
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裕之 秋森
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圭亮 船津
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正佳 古賀野
賢 津金
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    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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Description

【発明の詳細な説明】
〔産業上の利用分野〕 本発明は、半導体技術に関し、特に、DRAM（Dynamic
Random Access Memory）を有する半導体集積回路装置及
びその形成技術に適用して有効な技術に関するものであ
る。 〔従来の技術〕 DRAMの１［bit］の情報を保持するメモリセルはメモ
リセル選択用MISFETと情報蓄積用容量素子との直列回路
で構成されている。前記メモリセルのメモリセル選択用
MISFETは半導体基板（又はウエル領域）の活性領域の主
面に構成されている。この半導体基板の活性領域は前記
半導体基板の非活性領域に形成された素子間分離用絶縁
膜（フィールド絶縁膜）及びチャネルストッパ領域で周
囲を規定された領域内に設けられている。前記メモリセ
ル選択用MISFETのゲート電極は行方向に延在するワード
線に接続されている。メモリセル選択用MISFETの一方の
半導体領域は相補性データ線に接続されている。他方の
半導体領域は前記情報蓄積用容量素子の一方の電極に接
続されている。情報蓄積用容量素子の他方の電極には所
定電位が印加されている。 この種のDRAMは大容量化のために集積化され、メモリ
セルのサイズが縮小される傾向にある。メモリセルのサ
イズが縮小された場合、情報蓄積用容量素子のサイズも
縮小されるので、情報となる電荷蓄積量が低下する。電
荷蓄積量の低下はα線ソフトエラー耐圧を低下させる。
このため、特に１［Mbit］以上の大容量を有するDRAMは
このα線ソフトエラー耐圧の向上が重要な技術的課題の
一つとなっている。 このような技術的課題に基づき、DRAMのメモリセルの
情報蓄積用容量素子にスタックド構造（STC構造）が採
用される傾向にある。このスタックド構造の情報蓄積用
容量素子は、下層電極層、誘電体膜、上層電極層の夫々
を順次積層し構成されている。下層電極層は、メモリセ
ル選択用MISFETの他方の半導体領域に一部が接続され、
他の領域がゲート電極上まで引き伸ばされている。上層
電極層は前記下層電極層の表面上に誘電体膜を介在させ
て形成されている。この上層電極層は、隣接する他のメ
モリセルのスタックド構造の情報蓄積用容量素子の上層
電極層と一体に構成され、共通プレート電極として使用
されている。 なお、スタックド構造の情報蓄積用容量素子でメモリ
セルを構成するDRAMについては例えば特願昭62−235906
号に記載されている。 〔発明が解決しようとする課題〕 本発明者は16［Mbit］の大容量を有するDRAMの開発中
に以下に記載する問題点を見出した。 DRAMにおいて、現在、メモリセル間の分離は素子間分
離用絶縁膜及びチャネルストッパ領域で行っている。素
子間分離用絶縁膜は、半導体基板の活性領域の主面上に
形成された耐酸化マスク（窒化珪素膜）を用い、半導体
基板の非活性領域の主面を酸化することにより形成され
ている。一方、チャネルストッパ領域は、半導体基板の
活性領域（メモリセルアレイのみ）及び非活性領域の主
面部に導入された不純物例えばＢにより形成されてい
る。この不純物は、素子間分離用絶縁膜を形成した後、
この素子間分離用絶縁膜を通過する程度の高エネルギの
イオン打込法により導入されている。つまり、半導体基
板の非活性領域の素子間分離用絶縁膜下の主面部に導入
されてた不純物が前記チャネルストッパ領域として形成
される。半導体基板の活性領域の主面部に導入された不
純物は、非活性領域の主面部に導入された不純物に比べ
て深い領域に導入されるので、メモリセルに悪影響を与
えることがない。この高エネルギのイオン打込法を使用
するチャネルストッパ領域の形成方法はメモリセル選択
用MISFETの挟チャネル効果を低減することができる特徴
がある。つまり、前記形成方法は、素子間分離用絶縁膜
に対して自己整合的にチャネルストッパ領域を形成する
ことができるので、チャネルストッパ領域を形成する不
純物の活性領域側の拡散量を低減することができる。 ところが、本発明者が開発中のDRAMは、16［Mbit］の
大容量化がなされ、メモリセル面積及びメモリセル間の
分離面積を充分に確保することが難い。つまり、前記素
子間分離用絶縁膜は横方向の酸化量（バーズピーク）が
大きいので、素子間分離用絶縁膜の面積が必要以上に増
大する。この素子間分離用絶縁膜の面積の増大は逆にメ
モリセル面積を必要以上に縮小する。そこで、前記素子
間分離用絶縁膜の膜厚を薄くし、横方向の酸化量を低減
した場合、半導体基板の活性領域の主面部の浅い領域に
チャネルストッパ領域を形成する不純物が導入される。
この半導体基板の活性領域の主面部に導入された不純物
は、表面の不純物濃度を高めるので、メモリセルのメモ
リセル選択用MISFETのしきい値電圧を変動させる。この
ため、メモリセル面積を確保しかつメモリセル間の分離
面積を縮小することができないので、DRAMの高集積化を
図ることができないという問題があった。 本発明の目的は下記のとおりである。 （１）記憶機能を有する半導体集積回路装置において、
集積度を向上することが可能な技術を提供することにあ
る。 （２）前記半導体集積回路装置において、電気的信頼性
を向上することが可能な技術を提供することにある。 （３）前記半導体集積回路装置において、ソフトエラー
耐圧を向上することが可能な技術を提供することにあ
る。 （４）前記半導体集積回路装置において、製造工程数を
低減することが可能な技術を提供することにある。 （５）前記半導体集積回路装置において、製造上の加工
精度を向上することが可能な技術を抵抗することにあ
る。 （６）前記半導体集積回路装置において、半導体素子の
駆動能力を向上することが可能な技術を提供することに
ある。 （７）前記半導体集積回路装置において、製造上の歩留
りを向上することが可能な技術を提供することにある。 （８）前記半導体集積回路装置において、動作速度の高
速化を図ることが可能な技術を提供することにある。 （９）前記半導体集積回路装置において、配線の断線不
良を防止することが可能な技術を提供することにある。 （10）前記半導体集積回路装置において、耐湿性を向上
することが可能な技術を提供することにある。 （11）冗長用ヒューズ素子を有する半導体集積回路装置
において、前記冗長用ヒューズ素子の形成工程を簡単化
することが可能な技術を提供することにある。 （12）前記半導体集積回路装置において、それに使用さ
れる膜の膜質を向上することが可能な技術を提供するこ
とにある。 （13）前記（12）の製造装置を提供することにある。 本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。 〔課題を解決するための手段〕 本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。 （１）基板の非活性領域で周囲を囲まれた活性領域内の
主面にMISFETを形成する半導体集積回路装置の製造方法
において、前記基板の活性領域の主面上に耐酸化マス
ク、エッチングマスクの夫々を順次積層した第１マスク
を形成する工程と、この第１マスクの側壁にそれに対し
て自己整合で形成された、前記第１マスクの耐酸化マス
クに比べて薄い膜厚の耐酸化マスク、エッチングマスク
の夫々を順次積層した第２マスクを形成する工程と、前
記第１マスク及び第２マスクを用いて前記基板の非活性
領域の主面にエッチング処理を施し、この基板の非活性
領域に溝を形成する工程と、前記第１マスク及び第２マ
スクを用いて酸化処理を施し、前記基板の非活性領域の
主面上に素子間分離用絶縁膜（フィールド絶縁膜）を形
成する工程と、前記第１マスク及び第２マスクを除去し
た後に、前記基板の活性領域及び非活性領域を含むすべ
ての主面部に不純物を導入し、前記基板の素子間分離用
絶縁膜下の主面部に前記チャネルストッパ領域を形成す
る工程とを備える。 （２）前記（１）の素子間分離用絶縁膜を形成する工程
は1050〜1150℃の範囲の高温酸化法で行う。 （３）メモリセルを形成する第1MISFET、周辺回路を形
成する第2MISFETの夫々が、基板の素子間分離用絶縁膜
及びチャネルストッパ領域で形成された非活性領域で周
囲を囲まれた領域内の活性領域の主面に構成された記憶
機能を有する半導体集積回路装置において、前記基板の
第1MISFETを形成する活性領域及びその周囲を囲む非活
性領域の主面部に、前記非活性領域は素子間分離用絶縁
膜を通過させて不純物を導入して形成される第１チャネ
ルストッパ領域を設け、前記基板の第2MISFETを形成す
る活性領域の周囲を囲む非活性領域の主面部に、不純物
を導入して前記第１チャネルストッパ領域と同一導電型
の第２チャネルストッパ領域を設ける。 （４）前記（３）の第1MISFET、第2MISFETの夫々は基板
の主面部に形成されたそれと同一導電型でかつそれに比
べて高い不純物濃度を有するウエル領域の主面部に設け
る。 （５）基板の非活性領域の主面部に形成されたチャネル
ストッパ領域で周囲を規定された、前記基板の夫々異な
る活性領域内の主面にメモリセル、周辺回路の素子の夫
々を配置する、記憶機能を有する半導体集積回路装置に
おいて、前記メモリセルの周囲を囲む第１チャネルスト
ッパ領域、前記周辺回路の素子の周囲を囲む前記第１チ
ャネルストッパ領域と同一導電型の第２チャネルストッ
パ領域の夫々を別々の製造工程で独立に構成し、前記第
１チャネルストッパ領域、第２チャネルストッパ領域の
夫々の境界領域には前記メモリセル、前記周囲回路の素
子、それ以外の素子等、活性領域を配置しない。また、
前記第１チャネルストッパ領域、第２チャネルストッパ
領域の夫々はその境界領域において重合させるか、或は
離隔させてる。 （６）入出力段回路として使用されるLDD構造の第1MISF
ET、内部回路として使用される前記第1MISFETと同一導
電型チャネルのLDD構造の第2MISFETの夫々を有する半導
体集積回路装置において、前記第1MISFETの使用電圧を
前記第2MISFETの使用電圧に比べて高く構成し、前記第1
MISFETのゲート長寸法を前記第2MISFETのゲート長寸法
に比べて長く構成し、前記第1MISFET、第2MISFETの夫々
のLDD構造を形成する低不純物濃度の半導体領域のゲー
ト長方向の寸法を実質的に同一寸法で構成する。 （７）入出力段回路として使用される高電圧用のLDD構
造の第1MISFET、内部回路として使用される低電圧用の
前記第1MISFETと同一導電型チャネルのLDD構造の第2MIS
FETの夫々を有する半導体集積回路装置の製造方法であ
って、基板の夫々異なる活性領域の主面に第1MISFET、
第2MISFETの夫々のゲート絶縁膜及びゲート電極を同一
製造工程で形成する工程と、前記基板の夫々の活性領域
の主面部に第1MISFET、第2MISFETの夫々のゲート電極に
対して自己整合でLDD構造を形成する低不純物濃度の半
導体領域を同一製造工程で形成する工程と、前記第1MIS
FET、第2MISFETの夫々のゲート電極の側壁にサイドウォ
ールスペーサを同一製造工程で形成する工程と、前記基
板の夫々の活性領域の主面部に第1MISFET、第2MISFETの
夫々のサイドウォールスペーサに対して自己整合で高不
純物濃度の半導体領域を形成する工程とを備える。 （８）LDD構造のｎチャネルMISFET、LDD構造のｐチャネ
ルMISFETの夫々を有する半導体集積回路装置において、
前記ｐチャネルMISFETのゲート電極の側壁にそれに対し
て自己整合で形成されるサイドウォールスペーサのゲー
ト長方向の寸法を、前記ｎチャネルMISFETのゲート電極
の側壁にそれに対して自己整合で形成されるサイドウォ
ールスペーサのゲート長方向の寸法に比べて長く構成す
る。 （９）メモリセル選択用MISFETとスタックド構造の情報
蓄積用容量素子との直列回路で構成されるメモリセル、
周辺回路を構成するLDD構造の相補型MISFETの夫々を有
する、DRAMを備えた半導体集積回路装置の製造方法にお
いて、前記メモリセルのメモリセル選択用MISFET、前記
周辺回路のｎチャネルMISFET、ｐチャネルMISFETの夫々
のゲート絶縁膜、ゲート電極の夫々を順次形成する工程
と、このゲート電極に対して自己整合で、前記メモリセ
ル選択用MISFET、ｎチャネルMISFET、ｐチャネルMISFET
の夫々のLDD構造を形成する低不純物濃度の半導体領域
を形成する工程と、このメモリセル選択用MISFET、ｎチ
ャネルMISFET、ｐチャネルMISFETの夫々のゲート電極の
側壁に第１サイドウォールスペーサを形成する工程と、
この第１サイドウォールスペーサに対して自己整合で、
前記ｎチャネルMISFETの高不純物濃度の半導体領域を形
成する工程と、前記メモリセルのスタックド構造の情報
蓄積用容量素子を形成する工程と、前記ｐチャネルMISF
ETのゲート電極の側壁に第１サイドウォールスペーサを
介在させて前記ゲート電極に対して自己整合で第２サイ
ドウォールスペーサを形成する工程と、この第２サイド
ウォールスペーサに対して自己整合で、前記ｐチャネル
MISFETの高不純物濃度の半導体領域を形成する工程とを
備える。 （10）前記（９）のｎチャネルMISFETの高不純物濃度の
半導体領域を形成する工程後、前記メモリセルのスタッ
クド構造の情報蓄積用容量素子を形成する工程の前には
層間絶縁膜を形成する工程を備え、この層間絶縁膜を形
成した後、前記第２サイドウォールスペーサは前記層間
絶縁膜を利用して形成する。 （11）メモリセル選択用MISFETとスタックド構造の情報
蓄積用容量素子との直列回路でメモリセルを構成するDR
AMを有する半導体集積回路装置において、前記スタック
ド構造の情報蓄積用容量素子の前記メモリセル選択用MI
SFETの一方の半導体領域に接続される側の下層電極層
を、低濃度に抵抗値を低減する不純物を導入した珪素
膜、高濃度に前記不純物を導入した珪素膜の夫々を順次
積層した複合膜で構成する。 （12）メモリセル選択用MISFETとスタックド構造の情報
蓄積用容量素子との直列回路でメモリセルを構成するDR
AMを有する半導体集積回路装置の製造方法において、基
板の前記メモリセル選択用MISFET上を含む全面に第１層
目の珪素膜を堆積した後、この第１層目の珪素膜に抵抗
値を低減する不純物を導入する工程と、この第１層目の
珪素膜上の全面に第２層目の珪素膜を堆積後、この第２
層目の珪素膜に抵抗値を低減する不純物を導入する工程
と、この第２層目の珪素膜、前記第１層目の珪素膜の夫
々に異方性エッチングにより所定のパターンニングを順
次施し、前記スタックド構造の情報蓄積用容量素子の下
層電極層を形成する工程とを備える。 （13）一方の半導体領域がデータ線に接続されたメモリ
セル選択用MISFETと、その上層に形成される下層電極
層、誘電体膜、上層電極層の夫々を順次積層したスタッ
クド構造の情報蓄積用容量素子との直列回路でメモリセ
ルを構成するDRAMを有する半導体集積回路装置の製造方
法において、前記メモリセルの誘電体膜上にCVD法で珪
素膜を堆積し、この珪素膜に異方性エッチングにより所
定のパターンニングを施して前記上層電極層を形成する
工程と、この上層電極層の表面上に酸化法による酸化珪
素膜を形成する工程とを備える。 （14）一方の半導体領域にデータ線が接続されたメモリ
セル選択用MISFETと、その上層に形成される下層電極
層、誘電体膜、上層電極層の夫々を順次積層したスタッ
クド構造の情報蓄積用容量素子との直列回路でメモリセ
ルを構成するDRAMを有する半導体集積回路装置におい
て、前記スタックド構造の情報蓄積用容量素子の上層電
極層の上層に、層間絶縁膜を介在させ、CVD法で堆積し
た珪素膜、遷移金属シリサイド膜の夫々を順次積層した
複合膜で形成された前記データ線を構成し、前記上層電
極層とデータ線との間の層間絶縁膜の膜厚を、前記メモ
リセルのスタックド構造の情報蓄積用容量素子の下層電
極層と最小間隔で隣接する他のメモリセルのスタックド
構造の情報蓄積用容量素子の下層電極層との間の前記上
層電極層を介在させた間隔の２分の１よりも厚く構成す
る。 （15）メモリセルアレイ上に相補性データ線、ワード
線、カラムセレクト信号線の夫々を有し、前記メモリセ
ルアレイの周辺回路の領域に２層の配線層を有する記憶
機能を備えた半導体集積回路装置において、前記メモリ
セルアレイ上の相補性データ線を、CVD法で堆積した珪
素膜、遷移金属シリサイド膜の夫々を順次積層した複合
膜で構成し、前記カラムセレクト信号線を、前記相補性
データ線の上層に、スパッタ法で堆積した遷移金属膜で
構成し、前記ワード線を、前記カラムセレクト信号線の
上層に、スパッタ法で堆積したアルミニウム膜又はその
合金膜で構成し、このワード線と同一導電層、その下層
のカラムセレクト信号線と同一導電層の夫々を、両者間
の層間絶縁膜に形成された接続孔内に、選択CVD法で埋
込まれた遷移金属膜を介在させて接続し、前記周辺回路
の領域の２層の配線層のうち、下層の配線は前記カラム
セレクト信号線と同一導電層で構成され、前記２層の配
線層のうち、上層の配線は前記ワード線と同一導電層で
構成され、前記２層の配線層の下層の配線、上層の配線
の夫々は前記選択CVD法で接続孔内に埋込まれた遷移金
属膜を介在させて接続する。 （16）下地の層間絶縁膜に形成された接続孔内に選択CV
D法で埋込まれた遷移金属膜、前記層間絶縁膜上に延在
するSiが添加されたアルミニウム合金配線の夫々を接続
する半導体集積回路装置において、前記接続孔内に埋込
まれた遷移金属膜とアルミニウム合金配線との間を含む
前記アルミニウム合金配線と下地の層間絶縁膜との間に
遷移金属シリサイド膜又は遷移金属窒化膜を設ける。 （17）下地の層間絶縁膜に形成された接続孔内に選択CV
D法で埋込まれた遷移金属膜、前記層間絶縁膜上に延在
するCuが添加されたアルミニウム合金配線の夫々を接続
する半導体集積回路装置において、前記接続孔内に埋込
まれた遷移金属膜とアルミニウム合金配線との間にバリ
ア性を有する遷移金属窒化膜を設ける。 （18）前記（16）、（17）の夫々の接続孔内に埋込まれ
た遷移金属膜とアルミニウム合金配線との間に結晶の配
向が（200）のTiN膜を設ける。 （19）アルミニウム膜又はその合金膜で形成された配線
層上にパッシベーション膜が設けられた半導体集積回路
装置において、前記パッシベーション膜を、テトラエポ
キシシランガスをソースガスとするコンフォーマルプラ
ズマCVD法で堆積した酸化珪素膜、プラズマCVD法で堆積
した窒化珪素膜の夫々を順次積層した複合膜で構成し、
このパッシベーション膜の下層の酸化珪素膜を、前記配
線間隔と前記配線の膜厚とのアスペクト比が１以上の領
域の前記配線間隔の２分の１又はそれ以上の膜厚で構成
する。 （20）相補型MISFETを有する半導体集積回路装置の製造
方法において、第１導電型チャネルの第1MISFETのしき
い値電圧を設定する不純物濃度で他の領域と電気的に分
離された第２導電型の第１半導体領域、第２導電型チャ
ネルの第2MISFETのしきい値電圧を設定する不純物濃度
で他の領域と電気的に分離された第１導電型の第２半導
体領域の夫々を半導体基板の異なる領域の主面部に形成
する工程と、前記第１半導体領域の前記第1MISFETと異
なる領域の主面部に、しきい値電圧調整用不純物を導入
し、前記第1MISFETのしきい値電圧と異なる第１導電型
チャネルの第3MISFETのしきい値電圧を設定すると共
に、前記第２半導体領域の前記第2MISFETと異なる領域
の主面部に、しきい値電圧調整用不純物を導入し、前記
第2MISFETのしきい値電圧と異なる第２導電型チャネル
の第4MISFETのしきい値電圧を設定する工程とを備え
る。 （21）前記（20）の第１半導体領域、第２半導体領域の
夫々は半導体基板の主面部に夫々自己整合で形成された
ウエル領域である。 （22）基準電圧を発生させる第1MISFET及び第2MISFET、
それ以外の第3MISFETの夫々を同一導電型チャネルで形
成する半導体集積回路装置の製造方法において、前記基
準電圧を発生させる第1MISFETのしきい値電圧を設定す
る不純物濃度で基板（又はウエル領域）を形成する工程
と、前記基板の前記第1MISFETと異なる領域に、しきい
値電圧調整用不純物を導入し、前記基準電圧を発生させ
る第2MISFET（又は第3MISFET）のしきい値電圧を設定す
る工程と、前記基板の前記第1MISFET、第2MISFET（又は
第3MISFET）と異なる領域に、しきい値電圧調整用不純
物を導入し、前記第3MISFET（又は第2MISFET）のしきい
値電圧を設定する工程とを備える。 （23）相補性データ線とワード線との交差部にメモリセ
ル選択用MISFETとスタックド構造の情報蓄積用容量素子
との直列回路で形成されたメモリセルを配置し、前記相
補性データ線又はワード線のうち欠陥相補性データ線又
は欠陥ワード線を救済するレーザ切断用冗長ヒューズ素
子を有する、DRAMを備えた半導体集積回路装置におい
て、前記相補性データ線をCVD法で堆積した珪素膜、遷
移金属シリサイド膜の夫々を順次積層した複合膜で構成
し、前記レーザ切断用冗長ヒューズ素子を前記相補性デ
ータ線と同一導電層で構成する。 （24）半導体ウエーハの表面又はこの半導体ウエーハの
表面に堆積された珪素膜の表面に導電膜又は絶縁膜を堆
積する膜堆積方法において、真空系内で前記半導体ウエ
ーハの表面又は珪素膜の表面を洗浄し、この半導体ウエ
ーハの表面又は珪素膜の表面を露出させる工程と、前記
洗浄工程と同一真空系内で前記半導体ウエーハの表面又
は珪素膜の表面に前記導電膜又は絶縁膜を堆積する工程
とを備える。 （25）半導体ウエーハの表面又はこの半導体ウエーハの
表面に堆積された珪素膜の表面に絶縁膜を堆積する膜堆
積方法において、真空系内で前記半導体ウエーハの表面
又は珪素膜の表面をハロゲン化合物を使用する異方性エ
ッチングで洗浄し、この半導体ウエーハの表面又は珪素
膜の表面を露出させる工程と、前記洗浄工程と同一真空
系内で前記露出された半導体ウエーハの表面又は珪素膜
の表面に紫外線を照射する工程と、前記洗浄工程と同一
真空系内で前記半導体ウエーハの表面又は珪素膜の表面
に前記絶縁膜を堆積する工程とを備える。 （26）段差形状を有する下地表面上に珪素膜を堆積する
膜堆積方法において、前記下地表面上に、抵抗値を低減
する不純物を含有する珪素膜、前記不純物を含有しない
珪素膜の夫々を交互に複数層堆積する工程と、この積層
された珪素膜に熱処理を施し、前記不純物を含有する珪
素膜から不純物を含有しない珪素膜に前記不純物を拡散
する工程とを備える。 （27）段差形状を有する下地表面上に珪素膜を堆積する
膜堆積方法において、前記珪素膜を堆積する真空系内に
シランガスを一定の流量で流し、熱分解に基づき不純物
を含有しない珪素膜を堆積すると共に、前記真空系内に
流量を定期的に増減してフォスフィンガスを流し、前記
堆積される珪素膜に定期的にリンを含有させる。 （28）夫々異なる３層のパターンをＸ方向及びＹ方向に
アライメントするアライメント方法において、前記第２
層目のパターンをその下層の第１層目のパターンに対し
てＸ方向及びＹ方向にアライメントし、この第２層目の
パターン上に形成される第３層目のパターンをその下層
の第２層目のパターンに対してＸ方向（又はＹ方向）に
アライメントすると共にさらに下層の第１層目のパター
ンに対してＹ方向（又はＸ方向）にアライメントする。 （29）段差形状を有する下地表面上に層間絶縁膜を形成
し、この層間絶縁膜の前記下地表面の段差形状の高い領
域に浅い第１接続孔、段差形状の低い領域に深い第２接
続孔の夫々を形成し、前記第１接続孔、第２接続孔の夫
々に埋込まれた導電膜に接続するように前記層間絶縁膜
上に配線を延在させる半導体集積回路装置であって、前
記第１接続孔、第２接続孔の夫々に埋込まれる導電膜を
選択CVD法で堆積した同一導電層の遷移金属膜で構成
し、この遷移金属膜を前記浅い第１接続孔の深さと同程
度の膜厚で堆積する。 （30）下地絶縁膜上にCVD法で堆積した遷移金属膜で配
線を形成する半導体集積回路装置において、前記下地絶
縁膜と前記配線との間に、スパッタ法で堆積した前記配
線と実質的に同種の遷移金属膜を設ける。 （31）相補性データ線とワード線との交差部に、メモリ
セル選択用MISFETと下層電極層、誘電体膜、上層電極層
の夫々を順積積層したスタックド構造の情報蓄積用容量
素子との直列回路で形成されたメモリセルを配置するDR
AMを有する半導体集積回路装置において、前記相補性デ
ータ線と前記メモリセル選択用MISFETの一方の半導体領
域との間に、前記一方の半導体領域に一部が自己整合で
形成されかつ前記メモリセル選択用MISFETのゲート電極
上に他部が引き出されると共に、前記スタックド構造の
情報蓄積用容量素子の下層電極層の下層にそれと別層で
形成された中間導電膜を設ける。 （32）前記（31）の中間導電膜は前記スタックド構造の
情報蓄積用容量素子の下層電極層の膜厚に比べて薄い膜
厚で構成する。 （33）前記（31）のDRAMにおいて、周辺回路を構成する
MISFETの半導体領域とそれに接続される配線との間には
前記メモリセルに設けられる中間導電膜と同一導電層で
形成された中間導電膜を設ける。 ［作用］ 上述した手段（１）によれば、前記第２マスクの耐酸
化マスクの膜厚を薄くし、素子間分離用絶縁膜の横方向
の酸化量を低減することができるので、素子間分離用絶
縁膜のサイズを縮小し、かつその膜厚を厚くすることが
でき、前記溝を利用して素子間分離用絶縁膜の下面の位
置を基板の活性領域の主面に比べて深くし、MISFET間の
離隔寸法を基板の深さ方向で稼ぐことができるので、MI
SFET間の分離能力を高めることができ、前記素子間分離
用絶縁膜の膜厚を厚く形成し、前記チャネルストッパ領
域を形成する不純物を導入する際に基板の活性領域の主
面部に導入される不純物を基板の深いいいに導入するこ
とができるので、前記不純物の導入に基づくMISFETのし
き値電圧の変動を低減することができる。 上述した手段（２）によれば、前記素子間分離用絶縁
膜を形成する際に高温酸化法に基づく酸化珪素膜の流動
性を促進し、素子間分離用絶縁膜と基板の非活性領域の
主面との間に発生するストレスを低減することができる
ので、特に基板の非活性領域の主面に形成された溝の角
部分における結晶欠陥の発生を低減することができる。 上述した手段（３）によれば、前記第１チャネルスト
ッパ領域で寄生MOSのしきい値電圧を高め、メモリセル
及びそれを形成する第1MISFETとその周囲の素子との間
の分離能力を確保し、かつ前記第１チャネルストッパ領
域は前記素子間分離用絶縁膜に対して自己整合で形成さ
れ、第１チャネルストッパ領域を形成する不純物は活性
領域側への拡散量を小さくすることができるので、前記
第1MISFETの挟チャネル効果を低減することができると
共に、前記第２チャネルストッパ領域を形成する不純物
は非活性領域だけに導入され、前記第2MISFETを形成す
る活性領域には導入されないので、基板効果の影響を低
減し、しきい値電圧の変動を低減することができる。な
お、前記第2MISFETは第1MISFETに比べてサイズが大きく
構成されているので、第2MISFETは第２チャネルストッ
パ領域を形成する不純物の活性領域側への拡散量が相対
的に小さく挟チャネル効果をほとんど生じない。また、
前記第2MISFETは、活性領域に第２チャネルストッパ領
域を形成する不純物が導入されず、前記活性領域の表面
の不純物濃度を低減することができるので、しきい値電
圧を低減し、駆動能力を増大することができる。特に、
第2MISFETを出力段回路として使用する場合には出力信
号レベルを充分に確保することができる。 上述した手段（４）によれば、前記ウエル領域は第
１、第2MISFETの夫々のチャネル形成領域の不純物濃度
を高くしているので、短チャネル効果を低減することが
できると共に、前記ウエル領域、前記基板の夫々の不純
物濃度の差でポテンシャルバリア領域を形成することが
できるので、特にメモリセルのα線ソフトエラー耐圧を
向上することができる。また、前記第2MISFETはカラム
アドレスデコーダ回路やセンスアンプ回路等を構成する
場合、同様にα線ソフトエラー耐圧を向上することがで
きる。 上述した手段（５）によれば、前記第１チャネルスト
ッパ領域、第２チャネルストッパ領域の夫々が前記境界
領域で重なる場合はその領域の不純物濃度が高くなる
が、前記境界領域には活性領域は配置していないので、
基板と素子との接合耐圧を向上することができる。ま
た、前記第１チャネルストッパ領域、第２チャネルスト
ッパ領域の夫々が前記境界領域で離隔する場合は前記境
界領域にその面積に対応した大きな反転層が発生し易く
なり、前記境界領域に活性領域が存在するとこの活性領
域に形成される素子の面積が見かけ上前記反転層を加算
した分増加し、基板と素子との接合部においてリーク電
流量が増大するが、前記境界領域には活性領域は配置し
ていないので、前記接合部においてリーク電流量を低減
することができる。 上述した手段（６）によれば、前記第1MISFETは、ゲ
ート長寸法を長くしてホットキャリア耐圧を向上したの
で、経時的なしきい値電圧の劣下を低減し、電気的特性
を向上することができると共に、前記第2MISFETは、低
電圧を使用してホットキャリア耐圧を確保しながら低電
圧の使用により低消費電力化を図ることができ、しか
も、前記第1MISFETはゲート長寸法を長くし、第2MISFET
は低電圧の使用により夫々ホットキャリア耐圧を向上し
ているので、前記LDD構造を形成する低不純物濃度の半
導体領域のゲート長方向の長さを独立に制御することが
でき、前記第1MISFET、第2MISFETの夫々の低不純物濃度
の半導体領域のゲート長方向の長さを実質的に同一にす
ることができる。 上述した手段（７）によれば、前記第1M1ISFET、第2M
ISFETの夫々の形成工程をすべて兼用し、特に夫々のサ
イドウォールスペーサを同一製造工程で形成することが
できるので、半導体集積回路装置の製造工程数を低減す
ることができる。 上述した手段（８）によれば、前記ｎチャネルMISFET
のサイドウォールスペーサのゲート長方向の寸法を短く
し、LDD構造を形成する低不純物濃度の半導体領域のゲ
ート長方向の長さを短くすることができるので、ｎチャ
ネルMISFETの伝達コンダクタンスを向上し、動作速度の
高速化を図ることができると共に、前記ｐチャネルMISF
ETのサイドウォールスペーサのゲート長方向の寸法を長
くし、ソース領域及びドレイン領域を形成する高不純物
濃度の半導体領域のチャネル形成領域側への回り込みを
低減することができるので、ｐチャネルMISFETの短チャ
ネル効果を低減し、高集積化を図ることができる。 上述した手段（９）によれば、前記ｎチャネルMISFET
は、単層の第１サイドウォールスペーサでLDD構造を形
成する低不純物濃度の半導体領域のゲート長方向の寸法
を規定しているので、前記低不純物濃度の半導体領域の
ゲート長方向の寸法を短くすることができ、前記ｐチャ
ネルMISFETは、複数層の第１、第２サイドウォールスペ
ーサで高不純物濃度の半導体領域のチャネル形成領域側
への回り込み量を規定し、かつ前記メモリセルのスタッ
クド構造の情報蓄積用容量素子を形成する熱処理（例え
ば不純物の熱拡散処理や誘電体膜の酸化処理）を施した
後に高不純物濃度の半導体領域を形成しているので、前
記高不純物濃度の半導体領域のチャネル形成領域側への
回り込み量をより低減することができる。 上述した手段（10）によれば、前記第２サイドウォー
ルスペーサを形成する工程の一部を前記層間絶縁膜を形
成する工程で兼用することができるので、この工程を兼
用押した分、半導体集積回路装置の製造工程数を低減す
ることができる。 上述した手段（11）によれば、前記メモリセルのスタ
ックド構造の情報蓄積用容量素子の下層電極層の膜厚を
厚くし、この膜厚を厚くした分、下層電極層の側壁の面
積を高さ方向に稼ぐことができるので、電荷蓄積量を増
加し、メモリセルの面積を縮小して集積度を向上するこ
とができ、前記下層電極層の上層の珪素膜の表面の不純
物濃度が高いので、電荷蓄積量を増加し、同様に集積度
をより向上することができ、しかも、前記下層電極層の
珪素膜の不純物濃度を低くし、メモリセル選択用MISFET
の一方の半導体領域側への不純物の拡散量を低減するこ
とができるので、メモリセル選択用MISFETの短チャネル
効果を低減し、メモリセルの面積を縮小してさらに集積
度を向上することができる。 上述した手段（12）によれば、前記スタックド構造の
情報蓄積用容量素子の下層電極層の膜厚を厚くしても、
それに導入された不純物量がある程度確保されかつ均一
化されているので、異方性エッチングの異方性を高めか
つエッチング速度を速くすることができる。異方性エッ
チングの異方性の向上は、下層電極層のサイズを縮小す
ることができるので、メモリセル面積を縮小し、集積度
を向上することができる。 上述した手段（13）によれば、前記珪素膜のパターン
ニング後に下地表面の段差部分に残存する珪素膜のエッ
チング残りを、この後に行われる酸化工程により酸化す
ることができるので、前記上層電極層とデータ線との短
絡を防止し、製造上の歩留りを向上することができる。
特に、電荷蓄積量を向上するためにスタックド構造の情
報蓄積用容量素子の下層電極層の膜厚を厚くすると、上
層電極層の下地表面の段差形状が大きくなるので、前述
の方法は有効である。 上述した手段（14）によれば、前記データ線の上層の
遷移金属シリサイド膜は不純物の相互拡散を生じるの
で、層間絶縁膜としてBPSG膜やPSG膜を使用してフロー
を施し、前記データ線の下地表面の平坦化を促進するこ
とができないが、前記最小間隔で隣接する下層電極層間
の間隔の寸法に基づき前記層間絶縁膜の膜厚を制御し、
前記下層電極層間の間隔を前記層間絶縁膜で埋込みこの
層間絶縁膜の表面の平坦化を図ることができるので、前
記データ線の加工時に前記下層電極層間において層間絶
縁膜の段差部分に残存するエッチング残りに起因するデ
ータ線間の短絡を防止し、電気的信頼性を向上すること
ができる。 上述した手段（15）によれば、前記メモリセルアレイ
上の相補性データ線は、耐熱処理性及び耐酸化性に優
れ、かつ下層のCVD法で堆積した珪素膜のステップカバ
レッジが高いので断線不良を低減することができ、前記
カラムセレクト信号線は、前記相補性データ線の上層に
形成し、相補性データ線とメモリセルとの接続部を回避
することなく略直線状に延在させることができるので、
信号伝達速度を速めて情報書込み動作及び情報読出し動
作の夫々の速度を速くすることができると共に、前記相
補性データ線と別層で形成したので、下層の相補性デー
タ線の配線間隔を縮小して集積度を向上することがで
き、前記ワード線（実際にはシャント用ワード線）は、
下層の相補性データ線やカラムセレクト信号線に比べて
抵抗値が低いので、ワード線の抵抗値を低減し、情報書
込み動作及び情報読出し動作の夫々の速度を速くするこ
とができ、前記カラムセレクト信号線と同一導電層、ワ
ード線と同一導電層の夫々を接続する遷移金属膜は、上
層のワード線と同一導電層の接続部でのステップカバレ
ッジを補い、この導電層の断線不良を低減することがで
きると共に、下地の導電層を同種の遷移金属膜とするこ
とで、下地の遷移金属膜との間のストレスを低減するこ
とができ、前記周辺回路の領域の下層の配線特に前記メ
モリセルアレイの直接周辺回路（センスアンプ回路やデ
コーダ回路）は、遷移金属膜なのでマイグレーション耐
圧が高く、配線間隔を縮小することができるので、集積
度を向上することができる。 上述した手段（16）によれば、前記アルミニウム合金
配線の下地を前記接続孔内に埋込まれた遷移金属膜上、
層間絶縁膜上の夫々において均一化し、前記アルミニウ
ム合金配線に添加されたSiが前記接続孔内に埋込まれた
遷移金属膜とアルミニウム合金配線との界面に析出され
ることを低減することができるので、前記界面の抵抗値
を低減することができる。また、前記アルミニウム合金
配線の下層に設けられた遷移金属シリサイド膜は、前記
アルミニウム合金配線が例えばマイグレーション現象に
より切断されてもこの切断部を介在させてアルミニウム
合金配線間を接続することができるので、配線の断線不
良を低減することができる。 上述した手段（17）によれば、前記接続孔内に埋込ま
れた遷移金属膜とアルミニウム合金配線との界面におい
て、遷移金属とアルミニウムとの相互拡散による合金化
反応を防止し、前記界面の抵抗値を低減することができ
る。 上述した手段（18）によれば、前記（200）の結晶の
配向を有するTiN膜は、（111）の結晶の配向を有するTi
N膜や（111）と（200）との混合の結晶の配向を有するT
iN膜に比べてSiの析出量を低減することができるので、
より前記界面の抵抗値を低減することができ、又前記
（200）の結晶の配向を有するTiN膜は、前記他の結晶の
配向を有するTiN膜に比べて比抵抗値が小さいので、よ
り前記界面での抵抗値を低減することができ、或は膜密
度が高いので、よりバリア性を向上することができる。 上述した手段（19）によれば、前記パッシベーション
膜の下層の酸化珪素膜は、前記配線を溶融しない低温度
でしかも高ステップカバレッジで堆積することができ、
前記配線層で形成される段差形状を平坦化することがで
きるので、前記パッシベーション膜の上層の耐湿性に優
れた窒化珪素膜を前記段差形状に基づく巣を生じること
なく形成することができる。この結果、前記パッシベー
ション膜の上層の窒化珪素膜に巣が発生しないので、前
記窒化珪素膜の割れの発生や前記巣に水分が溜まること
がないので、前記パッシベーション膜の耐湿性を向上す
ることができる。 上述した手段（20）によれば、前記第1MISFETのしき
い値電圧を第１半導体領域の不純物濃度で設定すると共
に、前記第2MISFETのしきい値電圧を第２半導体領域の
不純物濃度で設定することができ、４種類のしきい値電
圧の設定を２回のしきい値電圧調整用不純物の導入で行
うことができるので、しきい値電圧調整用不純物の導入
工程数を低減することができる。 上述した手段（21）によれば、前記ウエル領域以外に
半導体基板の表面を露出させる工程がいらないので、こ
の工程に相当する分、製造工程数を低減することができ
る。 上述した手段（22）によれば、前記基準電圧を発生さ
せる第1MISFETのしきい値電圧を基板又はウエル領域の
不純物濃度で設定することができ、３種類のしきい値電
圧の設定を２回のしきい値電圧調整用不純物の導入で行
うことができるので、しきい値電圧調整用不純物の導入
工程数を低減することができる。 上述した手段（23）によれば、前記相補性データ線は
前記メモリセルのメモリセル選択用MISFET及びスタック
ド構造の情報蓄積用容量素子よりも上層で形成されてい
るので、前記レーザ切断用冗長ヒューズ素子の上層の絶
縁膜の層数が低減され、このレーザ切断用冗長ヒューズ
素子の上層の絶縁膜の開口プロセスを簡単化することが
できると共に、前記珪素膜及び遷移金属シリサイド膜で
形成された複合膜はレーザ光の吸収率が相補性データ線
上に形成される配線（例えばアルミニウム配線）に比べ
て高いので、前記レーザ切断用冗長ヒューズ素子の切断
を簡単に行うことができる。 上述した手段（24）によれば、前記半導体ウエーハの
表面又は珪素膜の表面に形成される自然酸化珪素を洗浄
工程で除去した後、大気に触れることなく、前記半導体
ウエーハの表面又は珪素膜の表面に導電膜又は絶縁膜を
堆積することができるので、前記半導体ウエーハの表面
又は珪素膜の表面と前記導電膜又は絶縁膜との間に前記
自然酸化珪素膜を介在させることがなくなる。この結
果、前記半導体ウエーハの表面又は珪素膜の表面とその
表面上に堆積される導電膜との間の導通を確実に行うこ
とができる。また、前記半導体ウエーハの表面又は珪素
膜の表面とその表面上に堆積される絶縁膜例えば誘電体
膜の厚さを前記自然酸化珪素膜に相当する分薄く（又は
誘電体膜を窒化珪素膜で形成した場合には誘電率を大き
く）することができるので、容量素子の電荷蓄積量を増
加することができる。 上述した手段（25）によれば、前記半導体ウエーハの
表面又は珪素膜の表面を洗浄した際にその表面に付着す
るハロゲン元素のラジカルを前記紫外線で除去すること
ができるので、前記半導体ウエーハの表面又は珪素膜の
表面に堆積される絶縁膜例えば窒化珪素膜のリーク電流
の増大やエッチング速度の変化を低減することができ
る。 上述した手段（26）によれば、前記下地表面の段差形
状の領域において、不純物を含有する珪素膜のステップ
カバレッジを不純物を含有しない珪素膜で補うことがで
きるので、珪素膜の膜厚を均一化することができると共
に、前記不純物を含有する珪素膜から不純物を含有しな
い珪素膜に前記不純物を拡散することができるので、前
記複数積層された珪素膜の不純物濃度を均一化しながら
厚い膜厚を確保することができる。 上述した手段（27）によれば、前記（26）の不純物を
含有する珪素膜、不純物を含有しない珪素膜の夫々を同
一真空系内で連続的に堆積することができるので、スル
ープットを向上することができる。 上述した手段（28）によれば、前記第１層目のパター
ンと第２層目のパターンとの間のアライメントのずれ
量、前記第１層目のパターンと第３層目のパターンとの
間のアライメントのずれ量の夫々を実質的に同一にする
ことができるので、第１層目のパターンと第３層目のパ
ターンとの間のアライメントのずれ量を低減することが
できる。この結果、前記アライメント方法を半導体集積
回路装置に適用する場合、製造工程におけるマスク合せ
余裕寸法に相当する分、素子サイズを縮小することがで
きるので、半導体集積回路装置の集積度を向上すること
ができる。 上述した手段（29）によれば、前記第１接続孔、第２
接続孔の夫々に埋込まれる遷移金属膜を浅い第１接続孔
の深さと同程度の膜厚で形成し、第１接続孔、第２接続
孔の夫々から前記遷移金属膜が突出することがないの
で、前記配線の加工精度の向上や配線の信頼性を向上す
ることができる。 上述した手段（30）によれば、前記スパッタ法で堆積
した遷移金属膜は前記下地絶縁膜、配線の夫々との接着
性が高いので、前記下地絶縁膜と配線との接着性を向上
することができると共に、前記スパッタ法で堆積した遷
移金属膜はその上層の配線と実質的に同種の遷移金属膜
で形成されているので、配線及びその下層の遷移金属膜
の加工精度を向上することができる。 上述した手段（31）によれば、前記中間導電膜を介在
させているので、メモリセル選択用MISFETの一方の半導
体領域と相補性データ線との間の製造工程におけるマス
ク合せ余裕寸法に相当する分、メモリセル面積を縮小し
て集積度を向上することができると共に、前記中間導電
膜とスタックド構造の情報蓄積用容量素子の下層電極層
との離隔寸法がなくなり、中間導電膜と独立に下層電極
層の面積を増加することができるので、スタックド構造
の情報蓄積用容量素子の電荷蓄積量を増加してメモリセ
ル面積を縮小し、集積度を向上することができる。 上述した手段（32）によれば、前記スタックド構造の
情報蓄積用容量素子は、下層電極層の膜厚を厚くし、高
さ方向に面積を稼ぐことができるので、電荷蓄積量を向
上してメモリセル面積を縮小し、集積度を向上すること
ができると共に、前記中間導電膜は、その膜厚を薄く形
成しているので、加工を簡単化することができる。 上述した手段（33）によれば、DRAMのメモリセルに形
成される中間導電膜を形成する工程で周辺回路の中間導
電膜を形成することができるので、製造工程数を低減す
ることができる。 以下、本発明の構成について、メモリセル選択用MISF
ETとスタックド構造の情報蓄積用容量素子との直列回路
でメモリセルを構成するDRAMに本発明を適用した一実施
例とともに説明する。 なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。 〔発明の実施例〕 （実施例Ｉ） 本発明の実施例ＩであるDRAMを封止する樹脂封止型半
導体装置を第２図（部分断面斜視図）で示す。 第２図に示すように、DRAM（半導体ペレット）１はSO
J（Small Out−line J−bend）型の樹脂封止型半導体装
置２で封止されている。前記DRAM1は、16［Mbit］×１
［bit］の大容量で構成され、16.48［mm］×8.54［mm］
の平面長方形状で構成されている。このDRAM1は400［mi
l］の樹脂封止型半導体装置２に封止される。 前記DRAM1の主面には主にメモリセルアレイ及び周辺
回路が配置されている。メモリセルアレイは後に詳述す
るが１［bit］の情報を記憶するメモリセル（記憶素
子）を行列状に複数配置している。前記周辺回路は直接
周辺回路及び間接周辺回路で構成されている。直接周辺
回路はメモリセルの情報書込み動作や情報読出し動作を
直接制御する回路である。直接周辺回路はロウアドレス
デコーダ回路、カラムアドレスデコーダ回路、センスア
ンプ回路等を含む。間接周辺回路は前記直接周辺回路の
動作を間接的に制御する回路である。間接周辺回路はク
ロック信号発生回路、バッファ回路等を含む。 前記DRAM1の主面つまり前記メモリセルアレイ及び周
辺回路を配置した表面上にはインナーリード3Aを配置し
ている。DRAM1とインナーリード3Aとの間には絶縁性フ
ィルム４を介在している。絶縁性フィルム４は例えばポ
リイミド系樹脂膜で形成されている。この絶縁性フィル
ム４のDRAM1側、インナーリード3A側の夫々の表面には
接着層（図示しない）が設けられている。接着層として
は例えばポリエーテルアミドイミド系樹脂やエポキシ系
樹脂を使用する。この種の樹脂封止型半導体装置２はDR
AM1上にインナーリード3Aを配置したLOC（Lead On Chi
p）構造を採用している。LOC構造を採用する樹脂封止型
半導体装置２は、DRAM1の形状に規制されずにインナー
リード3Aを自由に引き回せるので、この引き回しに相当
する分、サイズの大きなDRAM1を封止することができ
る。つまり、LOC構造を採用する樹脂封止型半導体装置
２は、大容量化に基づきDRAM1のサイズが大型化して
も、封止サイズは小さく抑えられるので、実装密度を高
めることができる。 前記インナーリード3Aはその一端側をアウターリード
3Bと一体に構成している。アウターリード3Bは、標準規
格に基づき、夫々に印加される信号が規定され、番号が
付されている。同第２図中、左端手前は１番端子、右端
手前は14番端子である。右端裏側（端子番号はインナー
リード3Aに示す）は15番端子、左端裏側は28番端子であ
る。つまり、この樹脂封止型半導体装置２は１〜６番端
子、９〜14番端子、15〜20番端子、23〜28番端子の合計
24端子で構成されている。 前記１番端子は電源電圧Vcc端子である。前記電源電
圧Vccは例えば回路の動作電圧５［Ｖ］である。２番端
子はデータ入力信号端子（Ｄ）、３番端子は空き端子、
４番端子はライトイネーブル信号端子（）、５番端子
はロウアドレスストローブ信号端子（▲▼）、６番
端子はアドレス信号端子（A11）である。 ９番端子はアドレス信号端子（A10）、10番端子はア
ドレス信号端子（A0）、11番端子はアドレス信号端子
（A1）、12番端子はアドレス信号端子（A2）、13番端子
はアドレス信号端子（A3）である。14番端子は電源電圧
Vcc端子である。 15番端子は基準電圧Vss端子である。前記基準電圧Vss
は例えば回路の基準電圧０［Ｖ］である。16番端子はア
ドレス信号端子（A4）、17番端子はアドレス信号端子
（A5）、18番端子はアドレス信号端子（A6）、19番端子
はアドレス信号端子（A7）、20番端子はアドレス信号端
子（A8）である。 23番端子はアドレス信号端子（A9）、24番端子は空き
端子、25番端子はカラムアドレスストローブ信号端子
（▲▼）、26番端子は空き端子、27番端子はデータ
出力信号端子である。28番端子は基準電圧Vss端子であ
る。 前記インナーリード3Aの他端側は、DRAM1の長方形状
の夫々の長辺を横切り、DRAM1の中央側に引き伸ばされ
ている。インナーリード3Aの他端側の先端はボンディン
グワイヤ５を介在させてDRAM1の中央部分に配列された
外部端子（ボンディングパッド）BPに接続されている。
ボンディングワイヤ５はアルミニウム（Al）ワイヤを使
用する。また、ボンディングワイヤ５としては、金（A
u）ワイヤ、銅（Cu）ワイヤ、金属ワイヤの表面に絶縁
性樹脂を被覆した被覆ワイヤ等を使用してもよい。ボン
ディングワイヤ５は熱圧着に超音波振動を併用したボン
ディング法によりボンディングされている。 前記インナーリード3Aのうち１番端子、14番端子の夫
々のインナーリード（Vcc）3Aは一体に構成され、DRAM1
の中央部分をその長辺に平行に引き伸ばされている。同
様に、15番端子、28番端子の夫々のインナーリード（Vs
s）3Aは一体に構成され、DRAM1の中央部分をその長辺に
平行に引き伸ばされている。インナーリード（Vcc）3
A、インナーリード（Vss）3Aの夫々は、その他のインナ
ーリード3Aの他端側の先端で規定された領域内において
平行に延在させている。このインナーリード（Vcc）3
A、インナーリード（Vss）3Aの夫々はDRAM1の主面のど
の位置においても電源電圧Vcc、基準電圧Vssを供給する
ことができるように構成されている。つまり、この樹脂
封止型半導体装置２は、電源ノイズを吸収し易く構成さ
れ、DRAM1の動作速度の高速化を図れるように構成され
ている。 前記DRAM1の長方形状の短辺にはペレット支持用リー
ド3Cが設けられている。 前記インナーリード3A、アウターリード3B、ペレット
支持用リード3Cの夫々はリードフレームから切断されか
つ成型されている。リードフレームは例えばFe−Ni（例
えばNi含有率42又は50［％］）合金、Cu等で形成されて
いる。 前記DRAM1、ボンディングワイヤ５、インナーリード3
A及びペレット支持用リード3Cは樹脂封止部６で封止さ
れている。樹脂封止部６は、低応力化を図るために、フ
ェノール系硬化剤、シリコーンゴム及びフィラーが添加
されたエポキシ系樹脂を使用している。シリコーンゴム
はエポキシ系樹脂の熱膨張率を低下させる作用がある。
フィラーは球形の酸化珪素粒で形成されており、同様に
熱膨張率を低下させる作用がある。 次に、前記樹脂封止型半導体装置２に封止されたDRAM
1の概略構成を第３図（チップレイアウト図）に示す。 第３図に示すように、DRAM1の表面の略全域にメモリ
セルアレイ（MA）11が配置されている。本実施例のDRAM
1は、これに限定されないが、メモリセルアレイ11は大
きく４個のメモリセルアレイ11A〜11Dに分割されてい
る。同第３図中、DRAM1の上側に２個のメモリセルアレ
イ11A及び11Bが配置され、下側に２個のメモリセルアレ
イ11C及び11Dが配置されている。この４個に分割された
メモリセルアレイ11A〜11Dの夫々はさらに16個のメモリ
セルアレイ（MA）11Eに細分化されている。つまり、DRA
M1は64個のメモリセルアレイ11Eを配置する。この64個
に細分化された１個のメモリセルアレイ11Eは256［Kbi
t］の容量で構成されている。 前記DRAM1の64個に細分化されたうちの２個のメモリ
セルアレイ11Eの間には夫々センスアンプ回路（SA）13
が配置されている。センスアンプ回路13は相補型MISFET
（CMOS）で構成されている。DRAM1の４個に分割された
うちのメモリセルアレイ11A、11Bの夫々の下側に一端に
はカラムアドレスデコーダ回路（YDEC）12が配置されて
いる。同様に、メモリセルアレイ11C、11Dの夫々の上側
の一端にはカラムアドレスデコーダ回路（YDEC）12が配
置されている。 前記DRAM1の４個に分割されたうちのメモリセルアレ
イ11A、11Cの夫々の右側の一端にはワードドライバ回路
（WD）14、ロウアドレスデコーダ回路（XDEC）15、単位
マット制御回路16の夫々が左側から右側に向って順次配
置されている。同様に、メモリセルアレイ11B、11Dの夫
々の左側の一端にはワードドライバ回路14、ロウアドレ
スデコーダ回路15、単位マット制御回路16の夫々が右側
から左側に向かって順次配置されている。 前記センスアンプ回路13、カラムアドレスデコーダ回
路12、ワードドライバ回路14、ロウアドレスデコーダ回
路15の夫々はDRAM1の周辺回路のうちの直接周辺回路を
構成する。この直接周辺回路はメモリセルアレイ11の細
分化されたメモリセルアレイ11Eに配置されたメモリセ
ルを直接制御する回路である。 前記DRAM1の４個に分割されたうちのメモリセルアレ
イ11A、11Bの夫々の間、メモリセルアレイ11C、11Dの夫
々の間には、夫々周辺回路17及び外部端子BPが配置され
ている。周辺回路17としてはメインアンプ回路1701、出
力バッファ回路1702、基板電位発生回路（VBBジェネレ
ータ回路）1703、電源回路1704の夫々を配置している。
メインアンプ回路1701は４個単位に合計16個配置されて
いる。出力バッファ回路1702は合計４個配置されてい
る。 前記外部端子BPは、前記樹脂封止型半導体装置２をLO
C構造で構成し、DRAM1の中央部までインナーリード3Aを
引き伸しているので、DRAM1の中央部分に配置されてい
る。外部端子BPは、メモリセルアレイ11A及び11C、11B
及び11Dの夫々で規定された領域内に、DRAM1の上端側か
ら下端側に向って配置されている。外部端子BPに印加さ
れる信号は、前述の第２図に示す樹脂封止型半導体装置
２において説明したので、ここでの説明は省略する。基
本的には、DRAM1の表面上の上端側から下端側に向って
基準電圧（Vss）、電源電圧（Vcc）の夫々が印加された
インナーリード3Aが延在するので、DRAM1はその延在方
向に沿って基準電圧（Vss）用、電源電圧（Vcc）用の夫
々の外部端子BPを複数配置している。つまり、DRAM1は
基準電圧（Vss）、電源電圧（Vcc）の夫々の電源の供給
が充分に行えるように構成されている。データ入力信号
（Ｄ）、データ出力信号（Ｑ）、アドレス信号（A0〜A
11）、クロック系信号、制御信号の夫々はDRAM1の中央
部分に集中的に配置されている。 前記DRAM1の４個に分割されたうちのメモリセルアレ
イ11A、11Cの夫の間、11B、11Dの夫々の間には夫々周辺
回路18が配置されている。周辺回路18のうち左側にはロ
ウアドレスストローブ（RE）系回路1801、ライトイネー
ブル（Ｗ）系回路1802、データ入力バッファ回路1803、
VCC用リミッタ回路1804、Ｘアドレスドライバ回路（論
理段）1805、Ｘ系冗長回路1806、Ｘアドレスバッファ回
路1807の夫々が配置されている。周辺回路18のうち右側
にはカラムアドレスストローブ（CE）系回路1808、テス
ト回路1809、VDL用リミッタ回路1810、Ｙアドレスドラ
イバ回路（論理段）1811、Ｙ系冗長回路1812、Ｙアドレ
スバッファ回路1813の夫々が配置されている。周辺回路
18のうち中央にはＹアドレスドライバ回路（ドライブ
段）1814、Ｘアドレスドライバ回路（ドライブ段）181
5、マット選択信号回路（ドライブ段）1816の夫々が配
置されている。 前記周辺回路17、18（16も含む）はDRAM1の間接周辺
回路として使用されている。 次に、前記DRAM1の16個に細分化されたメモリセルア
レイ11Eの要部及びその周辺回路の要部について、第４
図（要部等価回路図）を用いて説明する。 第４図に示すように、前記DRAM1はフォールデットビ
ットライン方式（折り返しビット線方式又は２交点方
式）で構成されている。DRAM1の16個に細分化された夫
々のメモリセルアレイ11E内には行列状にメモリセルＭ
を複数配置している。メモリセルＭは相補性データ線
（相補性ビット線）DL,▲▼とワード線WLとの交差
部分に配置されている。相補性データ線DLは、同第４図
中行方向に延在し、列方向に複数本配置されている。ワ
ード線WLは、列方向に延在し、行方向に複数本配置され
ている。行方向に延在する相補性データ線DLにはシェア
ードセンス方式のセンスアンプ回路Sa、プリチャージ回
路DP、入出力信号選択回路VOの夫々が接続されている。
前記ワード線WLは前記第３図に示すワードドライバ回路
（WD）14を介在させてロウアドレスデコーダ回路（XDE
C）15に接続されている。同第４図においては図示しな
いが、前記ワード線WLに沿った位置には列方向に延在す
るシャント用ワード線WLが配置されている。シャント用
ワード線WLは、所定部において（例えば所定数のメモリ
セル毎に）ワード線WLと短絡され、ワード線WLの比抵抗
を低減するように構成されている。 前記メモリセルＭはメモリセル選択用MISFETQsと情報
蓄積用容量素子Ｃとの直列回路で構成されている。メモ
リセル選択用MISFETQsはｎチャネルで構成されている。
メモリセル選択用MISFETQsの一方の半導体領域は前記相
補性データ線DLに接続されている。他方の半導体領域は
情報蓄積用容量素子Ｃの一方の電極（下層電極層）に接
続されている。ゲート電極はワード線WLに接続されてい
る。情報蓄積用容量素子Ｃの他方の電極は低電源電圧1/
2Vccに接続されている。前記DRAM1は外部装置とのイン
ターフェイスとして使用される入力段回路及び出力段回
路の動作電圧に前述の電源電圧Vccつまり５［Ｖ］を使
用している。DRAM1の内部回路すなわちメモリセルアレ
イ11、直接周辺回路（12,13,14,15）、間接周辺回路（1
6,17,18）の夫々の動作電圧に電源電圧Vccよりも低い低
電源電圧Vcc例えば3.3［Ｖ］を使用している。低電源電
圧Vccは、特にDRAM1の情報書込み動作及び情報読出し動
作時において、相補性データ線DLの充放電量を低減する
ことができるので、DRAM1の消費電力を低減することが
できる。したがって、前記低電源電圧1/2Vccは低電源電
圧Vccと基準電圧Vssとの中間の電位約1.65［Ｖ］であ
る。 前記プリチャージ回路DPは、プリチャージ信号線φpc
に夫々ゲート電極が接続された２個のプリチャージ用MI
SFET、同様にプリチャージ信号線φpcにゲート電極が接
続された１個の短絡用MISFETで構成されている。プリチ
ャージ用MISFETは、一方の半導体領域を相補性データ線
DLに接続し、他方の半導体領域をコモンソース線（基準
電圧Vss）PNに接続している。短絡用MISFETの夫々の半
導体領域は相補性データ線DLの夫々に接続されている。
プリチャージ用MISFET、短絡用MISFETの夫々はｎチャネ
ルで構成されている。 センスアンプ回路Saは２個のｎチャネルMISFETQn及び
２個のｐチャネルMISFETQpで構成されている。センスア
ンプ回路SaのｎチャネルMISFETQnの夫々の一方の半導体
領域は相補性データ線DLに接続され、夫々の他方の半導
体領域はコモンソース線（基準電圧Vss）PNに接続され
ている。ｎチャネルMISFETQnの夫々のゲート電極は互い
に交差し一方の半導体領域が接続された相補性データ線
DLの一方のデータ線と異なる他方のデータ線に接続され
ている。センスアンプ回路SaのｐチャネルMISFETQpの夫
々の一方の半導体領域は相補性データ線DLに接続され、
夫々の他方の半導体領域はコモンソース線（Vcc:3.3
［Ｖ］）PPに接続されている。ｐチャネルMISFETQpの夫
々のゲート電極は同様に互いに交差し一方の半導体領域
が接続された相補性データ線DLの一方のデータ線と異な
る他方のデータ線に接続されている。 入出力信号選択回路VOはｎチャネルで形成された入出
力選択用MISFET（カラムスイッチ）で構成されている。
この入出力選択用MISFETは相補性データ線DLのデータ線
毎に配置されている。入出力選択用MISFETは一方の半導
体領域を相補性データ線DLに接続し他方の半導体領域を
相補性入出力信号線I/Oのいずれかに接続している。前
記入出力選択用MISFETのゲート電極にはカラムセレクト
信号線YSLが接続されている。カラムセレクト信号線YSL
はカラムアドレスデコーダ回路12に接続されている。 前記センスアンプ回路13には上側のメモリセルアレイ
11Eの相補性データ線DLとセンスアンプ回路Saとの間、
下側のメモリセルアレイ11Eの相補性データ線DLと入出
力信号選択回路VOとの間の夫々にマット選択用MISFETが
設けられている。このマット選択用MISFETは、ｎチャネ
ルで構成され、マット選択信号SHL、SHRの夫々で制御さ
れるように構成されている。前記センスアンプ回路13の
近傍において、メモリセルアレイ11Eには相補性データ
線DLとダミーワード線DWLとの交差部にダミーセルDSが
配置されている。このダミーセルDSはｎチャネルMISFET
で構成されている。 また、前記メモリセルアレイ11Eのワード線WLのワー
ドドライバ回路14に接続される側と反対側にはクリア用
MISFETが配置されている。このクリア用MISFETはクリア
信号WLCにより制御される。 次に、前記DRAM1のメモリセルＭ及び周辺回路（セン
スアンプ回路やデコーダ回路等）を構成する素子の具体
的な構造について説明する。メモリセルアレイ11Eの平
面構造は第５図（要部平面図）で示す。メモリセルアレ
イ11Eの断面構造及び周辺回路の素子の断面構造は第１
図（要部断面図）で示す。なお、第１図の左側に示すメ
モリセルＭの断面構造は第５図のＩ−Ｉ切断線で切った
部分の断面構造を示している。また、第１図の右側は周
辺回路を構成する相型型MISFET（CMOS）の断面構造を示
している。 第１図及び第５図に示すように、DRAM1は単結晶珪素
からなるp-型半導体基板20で構成されている。p-型半導
体基板20は、（100）結晶面を素子形成面として使用
し、例えば10［Ω/cm］程度の抵抗値で形成されてい
る。p-型半導体基板20の一部の主面はイオン打込法によ
る約1015［atoms/cm2］以上のｎ型不純物の導入が行わ
れていない。一部の領域とは少なくともメモリセルアレ
イ11Eの領域である。前記ｎ型不純物の導入は結晶欠陥
を多量に発生させ、情報となる電荷をリークさせてしま
うので、不純物の導入の領域が部分的に制限されてい
る。したがって、Fe等の重金属による汚染を低減するた
めに、本実施例のDRAM1は半導体基板20の深い領域にゲ
ッタリング層を有したものが使用されている。 前記p-型半導体基板20のメモリセルＭ（メモリセルア
レイ11E）、ｎチャネルMISFETQnの夫々の形成領域の主
面部にはp-型ウエル領域22が設けられている。また、p-
型半導体基板20のｐチャネルMISFETQpの形成領域の主面
部にはn-型ウエル領域21が設けられている。つまり、本
実施例のDRAM1はツインウエル構造で構成されている。
後述する製造方法において説明するが、p-型ウエル領域
22はn-型ウエル領域２に対して自己整合で形成されてい
る。 前記ウエル領域21、22の夫々の半導体素子形成領域間
の主面（非活性領域）上には素子間分離用絶縁膜（フィ
ールド絶縁膜）23が設けられている。前記p-型ウエル領
域22のメモリセルアレイ11Eの形成領域の主面部におい
て、素子間分離用絶縁膜23下（非活性領域）にはｐ型チ
ャネルストッパ領域25Aが設けられている。素子間分離
用絶縁膜23をゲート絶縁膜とする寄生MOSはｎ型反転し
易いので、チャネルストッパ領域は少なくともp-ウエル
領域22の主面部に設けられている。ｐ型チャネルストッ
パ領域25Aはp-型半導体基板20、p-ウエル領域22の夫々
に比べて高い不純物濃度で構成されている。 メモリセルアレイ11EのメモリセルＭの形成領域にお
いて、p-型ウエル領域22の主面部にはｐ型半導体領域25
Bが設けられている。ｐ型半導体領域25Bは実質的にメモ
リセルアレイ11Eの活性領域の全面に設けられている。
ｐ型半導体領域25Bは前記ｐ型チャネルストッパ領域25A
と同一製造工程で形成されている。ｐ型半導体領域25B
及びｐ型チャネルストッパ領域25Aは、後に詳細する
が、前記素子間分離用絶縁膜23を形成した後に、p-型ウ
エル領域22のメモリセルアレイ11Eの活性領域、非活性
領域の夫々の主面部に不純物を導入し、この不純物を活
性化することにより形成されている。不純物としては例
えばＢを使用し、この不純物は高いエネルギのイオン打
込法により導入される。p-型ウエル領域22の非活性領域
の主面部には前記素子間分離用絶縁膜23を通過させて不
純物を導入している。p-型ウエル領域22の活性領域（メ
モリセルＭの形成領域）の主面部には、前記素子間分離
用絶縁膜23の膜厚に相当する分、前記主面から深い位置
に前記不純物を導入している。 このように構成される前記ｐ型チャネルストッパ領域
25Aは素子間分離用絶縁膜23に対して自己整合で形成さ
れ、かつ後述するが素子間分離用絶縁膜23を形成する熱
処理の後に形成しているので、前記ｐ型チャネルストッ
パ領域25Aを形成するｐ型不純物の活性領域側への拡散
量を低減することができる。このｐ型不純物の拡散量の
低減はメモリセルＭのメモリセル選択用MISFETQsの狭チ
ャネル効果を低減することができる。また、前記ｐ型半
導体領域25Bは、メモリセルＭ下に形成され、少数キャ
リアに対するポンテシャルバリア領域として作用するの
で、α線ソフトエラー耐圧を高めることができる。ま
た、前記ｐ型半導体領域25Bは、p-型ウエル領域22の主
面の不純物濃度を若干高め、メモリセル選択用MISFETQs
のしきい値電圧を高くすることができるので、非選択状
態のワード線WL等にノイズが発生しても誤導通すること
がない。また、ｐ型半導体領域25Bは、メモリセル選択
用MISFETQsの情報蓄積用容量素子Ｃの電極と接続される
側の半導体領域（29）に形成されるpn接合容量を増加す
ることができるので、情報蓄積用容量素子Ｃの電荷蓄積
量を高めることができる。 前記メモリセルＭのメモリセル選択用MISFETQsは第１
図、第５図及び第６図（所定の製造工程における要部平
面図）に示すようにp-型ウエル領域22の主面部に構成さ
れている。実際には、メモリセル選択用MISFETQsは、ｐ
型半導体領域25Bで周囲を覆われた、若干不純物濃度が
高く形成されたp-ウエル領域22の主面部に構成されてい
る。メモリセル選択用MISFETQsは素子間分離用絶縁膜23
及びｐ型チャネルストッパ領域25Aで規定された領域内
に構成されている。メモリセル選択用MISFETQsは主にp-
型ウエル領域22、ゲート絶縁膜26、ゲート電極27、ソー
ス領域及びドレイン領域である一対のｎ型半導体領域29
で構成されている。 前記p-型ウエル領域22はチャネル形成領域として使用
されている。ゲート絶縁膜26はp-型ウエル領域22の主面
を酸化して形成した酸化珪素膜で形成されている。ま
た、ゲート絶縁膜26の薄膜化に伴い絶縁耐圧を確保する
場合には、ゲート絶縁膜26は酸化珪素膜、窒化珪素膜の
夫々を順次積層した複合膜で形成してもよい。 ゲート電極27はゲート絶縁膜26の上部に設けられてい
る。ゲート電極27は、例えば、CVD法で堆積した多結晶
珪素膜で形成し、200〜300［nm］程度の膜厚で形成され
ている。この多結晶珪素膜は抵抗値を低減するｎ型不純
物（Ｐ或はAs）を導入している。また、ゲート電極27
は、遷移金属（高融点金属Mo,Ti,Ta,W）膜や遷移金属シ
リサイド（高融点金属シリサイドMoSi2，TiSi2，TaS
i2，WSi2）膜の単層で構成してもよい。また、ゲート電
極27は、多結晶珪素膜上に前記遷移金属膜や遷移金属シ
リサイド膜を積層した複合膜で構成してもよい。 ゲート電極27は、第５図及び第６図に示すように、列
方向に延在するワード線（WL）27と一体に構成されてい
る。つまり、ゲート電極27、ワード線27の夫々は同一導
電層で形成されている。ワード線27は列方向に配置され
た複数のメモリセルＭのメモリセル選択用MISFETQsの夫
々のゲート電極27を接続するように構成されている。 第６図に示すように、メモリセル選択用MISFETQsのゲ
ート電極27のゲート長寸法はワード線27の幅寸法に比べ
て長く構成されている。例えば、ゲート電極27のゲート
長寸法は0.7［μｍ］に対してワード線27の幅寸法は0.5
［μｍ］で構成されている。つまり、メモリセル選択用
MISFETQsは、実効ゲート長（実効チャネル長）寸法を確
保し、短チャネル効果を低減できるように構成されてい
る。一方、ワード線27は、ワード線27間隔を最小限に小
さくし、メモリセルＭの面積を縮小して集積度を向上す
るように構成されている。このワード線27は、後述する
が、シャント用ワード線（WL）55で抵抗値を低減してい
るので、幅寸法を縮小しても情報書込み動作、情報読出
し動作の夫々の動作速度を低下することがない。なお、
本実施例においてDRAM1は最小加工寸法を0.5［μｍ］と
する所謂0.5［μｍ］製造プロセスを採用している。 ｎ型半導体領域29は、周辺回路を構成するMISFETQnの
n+型半導体領域（32）に比べて、低不純物濃度で形成さ
れている。具体的に、ｎ型半導体領域29は１×1014［at
oms/cm2］未満の低不純物濃度のイオン打込法で構成さ
れている。つまり、ｎ型半導体領域29は、不純物の導入
に起因する結晶欠陥の発生を低減し、しかも不純物の導
入後の熱処理によって結晶欠陥を充分に回復できるよう
に形成されている。したがって、ｎ型半導体領域29は、
p-型ウエル領域22とのpn接合部においてリーク電流量が
少ないので、情報蓄積用容量素子Ｃに蓄積された情報と
なる電荷を安定に保持することができる。 前記ｎ型半導体領域29は、ゲート電極27に対して自己
整合で形成され、チャネル形成領域側が低不純物濃度で
構成されているので、LDD（Lightly Doped Drain）構造
のメモリセル選択用MISFETQsを構成する。 また、前記メモリセル選択用MISFETQsの一方（相補性
データ線50の接続側）のｎ型半導体領域29は、後述する
接続孔（40A）で規定された領域内において、相補性デ
ータ線（50）の下層の多結晶珪素膜（50A）に導入され
たｎ型不純物が拡散され、若干不純物濃度が高く構成さ
れている。このｎ型半導体領域29に導入されるｎ型不純
物は、ｎ型半導体領域29、相補性データ線（50）の夫々
をオーミック接続することができるので、接続部分の抵
抗値を低減することができる。また、前記ｎ型不純物
は、ｎ型半導体領域29と前記接続孔（40A）との間に製
造工程におけるマスク合せずれが生じ、前記接続孔（40
A）が素子間分離用絶縁膜23に重合し、接続孔（40A）内
にp-型ウエル領域22の主面が露出した場合においても、
相補性データ線（50）とp-型ウエル領域22が短絡しない
ように、ｎ型半導体領域を形成するようになっている。 また、メモリセル選択用MISFETQsの他方（情報蓄積用
容量素子Ｃの接続側）のｎ型半導体領域29は、接続孔
（34）で規定される領域内において、後述する情報蓄積
用容量素子Ｃの下層電極層（35）に導入されたｎ型不純
物が拡散され、若干不純物濃度が高く形成されている。
このｎ型半導体領域29に導入されるｎ型不純物は、ｎ型
半導体領域29、下層電極層（35）の夫々をオーミック接
続することができるので、接続部分の抵抗値を低減する
ことができる。また、前記ｎ型不純物は、ｎ型半導体領
域29の不純物濃度を高め、ｎ型半導体領域29とp-型ウエ
ル領域22とで形成されるpn接合容量を増加することがで
きるので、情報蓄積用容量素子Ｃの電荷蓄積量を増加す
ることができる。 前記メモリセル選択用MISFETQsのゲート電極27の上層
には絶縁膜28が設けられ、ゲート電極27、絶縁膜28の夫
々の側壁にはサイドウォールスペーサ31が設けられてい
る。絶縁膜28は主にゲート電極27、その上に形成される
情報蓄積用容量素子Ｃの各電極（特に35）の夫々を電気
的に分離するように構成されている。サイドウォールス
ペーサ31は、メモリセルＭの形成領域において、メモリ
セル選択用MISFETQsのゲート電極27に対して自己整合
で、他方のｎ型半導体領域29、情報蓄積用容量素子Ｃの
下層電極層35の夫々を接続するために形成されている。
また、サイドウォールスペーサ31は、周辺回路の形成領
域において、CMOSをLDD構造にするために構成されてい
る。前記絶縁膜28、サイドウォールスペーサ31の夫々
は、その製造方法については後述するが、無機シランガ
ス及び酸化窒素ガスをソースガスとするCVD法で堆積さ
れた酸化珪素膜で形成されている。この酸化珪素膜は、
有機シランガスをソースガスとするCVD法で堆積した酸
化珪素膜に比べて、下地の段差部分でのステップカバレ
ッジが高く、又膜の縮みが小さい。つまり、この方法で
形成される前記絶縁膜28、サイドウォールスペーサ31の
夫々は膜の縮みによる両者間の剥離を低減することがで
きるので、前記ゲート電極27とそれ以外の導電層例えば
下層電極層35との間の短絡を防止することができる。 前記メモリセルＭの情報蓄積用容量素子Ｃは、第１
図、第５図及び第７図（所定の製造工程における要部平
面図）に示すように、主に、下層電極層35、誘電体膜3
6、上層電極層37の夫々を順次積層して構成されてい
る。情報蓄積用容量素子Ｃは所謂スタックド構造（積層
型:STC）で構成されている。 このスタックド構造の情報蓄積用容量素子Ｃの下層電
極層35の一部（中央部分）はメモリセル選択用MISFETQs
の他方のｎ型半導体領域29に接続されている。この接続
は層間絶縁膜33に形成された絶縁孔33A、サイドウォー
ルスペーサ31及び33Bで規定された接続孔34の夫々を通
して行われている。接続孔34の行方向の開口サイズはメ
モリセル選択用MISFETQsのゲート電極27、それに隣接す
るワード線27の夫々の離隔寸法及びサイドウォールスペ
ーサ31、33Bの夫々の膜厚で規定されている。接続孔33A
の開口サイズと接続孔34の開口サイズとの差は少なくと
も製造工程におけるマスク合せ余裕寸法に相当する分よ
り大きくなっている。下層電極層35の他部（周辺部分）
はゲート電極27、ワード線27の夫々の上部まで引き伸ば
されている。 前記層間絶縁膜33はその下層の絶縁膜28、サイドウォ
ールスペーサ31の夫々と同様の絶縁膜で形成されてい
る。つまり、無機シランガス及び酸化窒素ガスをソース
ガスとするCVD法で堆積した酸化珪素膜で形成されてい
る。 前記下層電極層35は例えばCVD法で堆積した多結晶珪
素膜で形成し、この多結晶珪素膜には抵抗値を低減する
ｎ型不純物（As或はＰ）が高濃度に導入されている。下
層電極層35はその表面のうち側壁の面積を増加してスタ
ックド構造の情報蓄積用容量素子Ｃの電荷蓄積量を増加
するように構成されている。下層電極層35は、その表面
が平坦化されるように、前記接続孔34の開口サイズのゲ
ート長方向の２分の１のサイズと同等か又はそれ以上の
膜厚で形成されている。例えば、下層電極層35は400〜6
00［nm］程度の比較的厚い膜厚で形成されている。下層
電極層35の平面形状は、第５図及び第７図に示すよう
に、相補性データ線（50）が延在する行方向に長い長方
形状で構成されている。 誘電体膜36は、基本的には下層電極層（多結晶珪素
膜）35の上層（表面上）にCVD法で堆積させた窒化珪素
膜36A、この窒化珪素膜36Aを高圧で酸化した酸化珪素膜
36Bを積層した２層構造で構成されている。実際には、
誘電体膜36は、下層電極層35である多結晶珪素膜の表面
に自然酸化珪素膜（５［nm］未満の非常に薄い膜厚なの
で図示しない）が形成されるので、自然酸化珪素膜、窒
化珪素膜36A、酸化珪素膜36Bの夫々を順次積層した３層
構造で構成されている。前記誘電体膜36の窒化珪素膜36
Aは、CVD法で堆積されるので、下地の多結晶珪素膜（下
層電極層35）の結晶状態や段差形状に影響されず、下地
に対して独立なプロセス条件で形成することができる。
つまり、窒化珪素膜36Aは、多結晶珪素膜の表面を酸化
して形成した酸化珪素膜に比べて、絶縁耐圧が高く、単
位面積当りの欠陥数が少ないので、リーク電流が非常に
少ない。しかも、窒化珪素膜36Aは酸化珪素膜に比べて
誘電率が高い特徴がある。酸化珪素膜36Bは、非常に良
質な膜で形成することができるので、前記窒化珪素膜36
Aの前記特性をさらに向上させることができる。また、
後に詳述するが、酸化珪素膜36Bは、高圧酸化（1.5〜10
［toll］）で形成されるので、常圧酸化に比べて短い酸
化時間つまり熱処理時間で形成することができる。 誘電体膜36は、下層電極層35の上面及び側壁に沿って
設けられており、下層電極層35の側壁部分を利用して高
さ方向に面積を稼いでいる。誘電体膜36の面積の増加は
スタックド構造の情報蓄積用容量素子Ｃの電荷蓄積量を
向上することができる。この誘電体膜36の平面形状は上
層電極層37の平面形状で規定され、実質的に上層電極層
37と同一形状で構成されている。 前記上層電極層37は誘電体膜36を介在させて下層電極
層35を覆うようにその上部に設けられている。上層電極
層37は隣接する他のメモリセルＭのスタックド構造の情
報蓄積用容量素子Ｃの上層電極層37と一体に構成されて
いる。上層電極層37には低電源電圧1/2Vccが印加されて
いる。上層電極層37は例えばCVD法で堆積した多結晶珪
素膜で形成され、この多結晶珪素膜には抵抗値を低減す
るｎ型不純物が導入されている。上層電極層37は例えば
前記下層電極層35に比べて薄い膜厚で形成されている。
前記上層電極層37の表面には絶縁膜38が設けられてい
る。絶縁膜38は後述するが上層電極層37を加工した際に
下地表面の段差部分に残存するエッチング残りを除去す
る際に形成される。 前記スタックド構造の情報蓄積用容量素子Ｃの誘電体
膜36は、下層電極層35以外の領域において、層間絶縁膜
33上に形成されている。層間絶縁膜33は前述のように無
機シランガス及び酸化窒素ガスをソースガスとするCVD
法で堆積した酸化珪素膜で形成されている。つまり、誘
電体膜36の特に下層の窒化珪素膜36Aはそれに対して膜
の縮みが少ない層間絶縁膜33に接触しているので、この
スタックド構造の情報蓄積用容量素子Ｃは誘電体膜36の
ストレスに基づく破壊を防止することができるように構
成されている。 前記メモリセルＭは第１図、第５図、第６図及び第７
図に示すように行方向に隣接する他の１個のメモリセル
Ｍと接続されている。つまり、行方向に隣接する２個の
メモリセルＭは、夫々のメモリセル選択用MISFETQsの一
方のｎ型半導体領域29を一体に構成し、その部分を中心
に反転パターンで構成されている。この２個のメモリセ
ルＭは列方向に複数配置され、この２個のメモリセルＭ
と列方向に隣接する他の２個のメモリセルＭとは行方向
に２分の１ピッチずれて配置されている。 メモリセルＭのメモリセル選択用MISFETQsの一方のｎ
型半導体領域29には第１図及び第５図に示すように相補
性データ線（DL）50が接続されている。相補性データ線
50は層間絶縁膜33、40の夫々に形成された接続孔40Aを
通してｎ型半導体領域29に接続されている。 前記層間絶縁膜40は例えば無機シランガス及び酸化窒
素ガスをソースガスとするCVD法で堆積した酸化珪素膜
で形成されている。前記スタックド構造の情報蓄積用容
量素子Ｃは下層電極層35、誘電体膜36、上層電極層37の
夫々を順次重ね合せしかも下層電極層35の膜厚を厚く形
成しているので段差形状が大きくなる。そこで、層間絶
縁膜40はその表面を平坦化している。つまり、層間絶縁
膜40は前記下層電極層35の膜厚に相当する分表面の段差
形状が大きく成長するので、前記下層電極層35と隣接す
る他の下層電極層35との間を層間絶縁膜40で埋込むこと
により、層間絶縁膜40の表面は平坦化される。隣接する
メモリセルＭのスタックド構造の情報蓄積用容量素子Ｃ
の下層電極層35間のうち、最小間隔の領域はアスペクト
比が１以上の大きな段差形状を形成する。本実施例にお
いて、下層電極層35間の最小間隔は約0.5［μｍ］であ
る。この下層電極層35間には誘電体膜36及び上層電極層
37を介在する。したがって、層間絶縁膜40は前記誘電体
膜36及び上層電極層37を介在させた下層電極層35間の最
小間隔の２分の１以上の膜厚で形成する。しかも、層間
絶縁膜40は絶縁耐圧を確保しかつ寄生容量を低減できる
膜厚で形成する。層間絶縁膜40は例えば250〜350［nm］
程度の膜厚で形成されている。 前記相補性データ線50は多結晶珪素膜50A、遷移金属
シリサイド膜50Bの夫々を順次積層した２層構造の複合
膜で構成されている。下層の多結晶珪素膜50Aは、CVD法
で堆積し、例えば100〜150［nm］程度の膜厚で形成され
ている。この多結晶珪素膜50Aには抵抗値を低減するｎ
型不純物例えばＰが導入されている。下層の多結晶珪素
膜50Aは、下地段差部分においてステップカバレッジが
良好であるので、相補性データ線50の断線不良を低減す
ることができる。上層の遷移金属シリサイド膜50Bは、C
VD法（又はスパッタ法）で堆積され、例えば100〜200
［nm］程度の膜厚で形成されている。上層の遷移金属シ
リサイド膜50Bは相補性データ線50の抵抗値を低減し、
情報書込み動作、情報読出し動作の夫々の動作速度を速
くすることができる。また、上層の遷移金属シリサイド
膜50Bは下地段差部分においてステップカバレッジが良
好であるので、相補性データ線50の断線不良を低減する
ことができる。この相補性データ線50の下層の多結晶珪
素膜50A、上層の遷移金属シリサイド膜50Bの夫々は耐熱
性及び耐酸化性を有している。相補性データ線50は例え
ば0.6［μｍ］程度の配線幅で形成されている。 このように、（請求項23−手段14）一方のｎ型半導体
領域29に相補性データ線50が接続されるメモリセル選択
用MISFETQsと、その上層に形成される下層電極層35、誘
電体膜36、上層電極層37の夫々を順次積層したスタック
ド構造の情報蓄積用容量素子Ｃとの直列回路でメモリセ
ルＭを構成するDRAM1において、前記スタックド構造の
情報蓄積用容量素子Ｃの上層電極層37の上層に、層間絶
縁膜49を介在させ、CVD法で堆積した多結晶珪素膜50A、
遷移金属シリサイド膜50Bの夫々を順次積層した複合膜
で形成された前記相補性データ線50を構成し、前記上層
電極層37と相補性データ線50との間の層間絶縁膜40の膜
厚を、前記メモリセルＭのスタックド構造の情報蓄積用
容量素子Ｃの下層電極層35と最小間隔で隣接する他のメ
モリセルＭのスタックド構造の情報蓄積用容量素子Ｃの
下層電極層35との間の前記上層電極層37を介在させた間
隔の２分の１よりも厚く構成する。この構成により、前
記相補性データ線50の上層の遷移金属シリサイド膜50B
は不純物の相互拡散を生じるので、層間絶縁膜40として
BPSG膜やPSG膜を使用してフローを施し、前記相補性デ
ータ線50の下地表面の平坦化を促進することができない
が、前記最小間隔で隣接する下層電極層35間の間隔の寸
法に基づき前記層間絶縁膜40の膜厚を制御し、前記下層
電極層35間の間隔を前記層間絶縁膜40で埋込みこの層間
絶縁膜40の表面の平坦化を図ることができるので、前記
相補性データ線50の加工時に前記下層電極層35間におい
て層間絶縁膜40の段差部分に残存するエッチング残りに
起因する相補性データ線50間の短絡を防止し、電気的信
頼性を向上することができる。 前記相補性データ線50の上層には層間絶縁膜51を介在
させてカラムセレクト信号線（YSL）52が構成されてい
る。 前記層間絶縁膜51は例えばCVD法で堆積した酸化珪素
膜51A、CVD法で堆積したBPSG膜51Bの夫々を順次積層し
た２層構造の複合膜で構成されている。下層の酸化珪素
膜51Aは上層のBPSG膜51Bに添加されたＢやＰが下層に漏
れることを防止するために設けられている。下層の酸化
珪素膜51Aは例えば無機シランガス及び酸化窒素ガスを
ソースガスとするCVD法で堆積した酸化珪素膜で形成さ
れている。下層の酸化珪素膜51Aは例えば100〜200［n
m］程度の膜厚で形成されている。上層のBPSG膜51Bはそ
の表面を平坦化するようにフローが施されている。BPSG
膜51Bは例えば250〜350［nm］程度の膜厚で形成されて
いる。 前記カラムセレクト信号線52は、下地の層間絶縁膜51
の表面上に堆積させるので、例えばスパッタ法で堆積し
た遷移金属膜で形成されている。この遷移金属膜は例え
ばＷ膜で形成する。カラムセレクト信号線52は例えば35
0〜450［nm］程度の膜厚で形成されている。このカラム
セレクト信号線52は、前記相補性データ線50と異なる上
層で形成しているので、相補性データ線50の配線ピッチ
に規定されず、又相補性データ線50とメモリセルＭとの
接続部分を回避する必要がない。つまり、カラムセレク
ト信号線52は、相補性データ線50の配線幅寸法に比べて
広く、又実質的に直線的に延在させることができるの
で、抵抗値を低減することができる。カラムセレクト信
号線52は例えば2.0［μｍ］程度の配線幅寸法で形成さ
れている。 前記カラムセレクト信号線52の上層には層間絶縁膜53
を介在させてシャント用ワード線（WL）55が構成されて
いる。シャント用ワード線55は、図示しないが、数十〜
数百個のメモリセルＭ毎に相当する所定領域において、
前記ワード線（WL）27に接続されている。ワード線27は
メモリセルアレイ11Eにおいて延在方向に複数個に分割
されており、シャント用ワード線55は前記分割された複
数個の夫々のワード線27に接続されている。シャント用
ワード線55は、ワード線27の抵抗値を低減し、情報書込
み動作、情報読出し動作の夫々においてメモリセルＭの
選択速度を速くできるように構成されている。 前記層間絶縁膜53は、第１図に示すように、酸化珪素
膜（堆積型絶縁膜）53A、酸化珪素膜（塗布型絶縁膜）5
3B、酸化珪素膜（堆積型絶縁膜）53Cの夫々を順次積層
した複数膜で形成される３層構造で構成されている。層
間絶縁膜53の下層の酸化珪素膜53A、上層の酸化珪素膜5
3Cの夫々はテトラエポシシラン（TEOS:Si(OC2H5)4）ガ
スをソースガスとするコンフォーマルプラズマCVD（以
下、Ｃ−CVD）法で堆積されている。Ｃ−CVD法で堆積さ
れた下層の酸化珪素膜53A、上層の酸化珪素膜53Cの夫々
は低温度（約400［℃］以下）で堆積することができ、
高いステップカバレッジを有している。下層の酸化珪素
膜53A、上層の酸化珪素膜53Cの夫々は例えば250〜350
［nm］程度の膜厚で形成されている。層間絶縁膜53の中
層の酸化珪素膜53BはSOG（Spin On Glass）法で塗布し
た後ベーク処理を施した酸化珪素膜で形成されている。
この中層の酸化珪素膜53Bは層間絶縁膜53の表面を平坦
化する目的で形成されている。中層の酸化珪素膜53B
は、塗布した後ベーク処理を施し、さらに全表面にエッ
チング処理を施して段差部の凹部のみに埋込むように形
成されている。特に、中層の酸化珪素膜53Bは後述する
が層間絶縁膜53に形成される接続孔53Dの内壁の表面に
おいて残存しないようにエッチング処理により除去され
ている。つまり、中層の酸化珪素膜53Bはそれに含まれ
る水分により前記シャント用ワード線55のアルミニウム
膜又はその合金膜が腐食されることを低減できるように
構成されている。中層の酸化珪素膜53Bは例えば100［n
m］程度の膜厚で塗布される。 前記シャント用ワード線55は、遷移金属窒化膜（又は
遷移金属シリサイド膜）55A、アルミニウム合金膜（又
はアルミニウム膜）55Bの夫々を順次積層して形成され
た複合膜で構成されている。 下層の遷移金属窒化膜55Aは、上層のアルミニウム合
金膜55BにCuが添加されている場合、バリア性を有する
例えばTiN膜で形成する。また、下層の遷移金属窒化膜5
5Aは、上層のアルミニウム合金膜55BにSiが添加されて
いる場合、例えばTiN膜で形成する。また、この場合、
遷移金属シリサイド膜例えばMoSi2等で形成する。この
下層の遷移金属窒化膜55Aは、例えばスパッタ法で堆積
され、100［nm］程度の膜厚で形成されている。下層の
遷移金属窒化膜55AとしてTiN膜を使用する場合、後に詳
細するが、（200）の結晶の配向性を有するTiN膜を使用
する。 上層のアルミニウム合金膜55BはアルミニウムにCu及
びSiを添加している。Cuは、マイグレーション現象を低
減するために添加され、例えば0.5［重量％］程度添加
されている。Siは、アロイスパイク現象を低減するため
に添加され、例えば1.5［重量％］程度添加されてい
る。アルミニウム合金膜50Bは、例えばスパッタ法で堆
積され、600〜800［nm］程度の膜厚で形成されている。 前記シャント用ワード線55は例えば0.7［μｍ］程度
の配線幅寸法で構成されている。 このように、本実施例のDRAM1のメモリセルアレイ11E
は４層ゲート配線構造上に２層配線構造を設けた合計６
層の多層配線構造で構成されている。前記４層ゲート配
線構造はメモリセル選択用MISFETQsのゲート電極27（又
はワード線27）、スタックド構造の情報蓄積用容量素子
Ｃの下層電極層35、上層電極層37及び相補性データ線50
で構成されている。前記２層の配線構造はカラムセレク
ト信号線52及びシャント用ワード線55で構成されてい
る。 前記DRAM1の周辺回路を構成するCMOSは前記第１図の
右側に示すように構成されている。CMOSのｎチャネルMI
SFETQnは、素子間分離用絶縁膜23及びｐ型チャネルスト
ッパ領域24で周囲を囲まれた領域内において、p-型ウエ
ル領域22の主面部に構成されている。ｎチャネルMISFET
Qnは、主に、p-ウエル領域22、ゲート絶縁膜26、ゲート
電極27、ソース領域及びドレイン領域である一対のｎ型
半導体領域29及び一対のn+型半導体領域32で構成されて
いる。 前記ｎチャネルMISFETQnの周囲を囲むｐ型チャネルス
トッパ領域24は前記メモリセルＭのメモリセル選択用MI
SFETQsの周囲を囲むｐ型チャネルストッパ領域25Aと別
の製造工程で形成されている。ｐ型チャネルストッパ領
域24は、前記素子間分離用絶縁膜23を形成するマスクと
同一マスクを使用してｐ型不純物を導入し、このｐ型不
純物を素子間分離用絶縁膜23を形成する熱処理で活性化
することにより形成されている。このｐ型チャネルスト
ッパ領域24は、素子間分離用絶縁膜23と同一製造工程で
形成されるので、ｐ型不純物の活性領域側への拡散量が
若干大きいが、ｎチャネルMISFETQnはメモリセル選択用
MISFETQsに比べて大きいサイズで形成されているので、
前記ｐ型不純物の拡散量は相対的に小さい。したがっ
て、ｎチャネルMISFETQnは狭チャネル効果の影響が小さ
い。逆に、ｐ型チャネルストッパ領域24を形成するｐ型
不純物は、p-型ウエル領域22の非活性領域の主面部にし
か導入しないので、p-型ウエル領域22の活性領域の主面
の不純物濃度を低くすることができる。つまり、ｎチャ
ネルMISFETQnはしきい値電圧を低くすることができるの
で、基板効果を低減し、駆動能力を高めることができ
る。特に、ｎチャネルMISFETQnを出力段回路として使用
する場合、出力信号レベルを充分に確保することができ
る。 前記p-型ウエル領域22、ゲート絶縁膜26、ゲート電極
27及びｎ型半導体領域29の夫々は、前記メモリセル選択
用MISFETQsと同一製造工程で構成され、実質的に同様の
機能を有している。つまり、ｎチャネルMISFETQnはLDD
構造で構成されている。 高不純物濃度のn+型半導体領域32はソース領域、ドレ
イン領域の夫々の比抵抗値を低減するように構成されて
いる。n+型半導体領域32は、ゲート電極26の側壁に自己
整合で形成されたサイドウォールスペーサ31に規定され
て形成され、ゲート電極27に対して自己整合で形成され
る。前記サイドウォールスペーサ31は前記LDD構造を形
成するｎ型半導体領域29のゲート長方向の長さを規定す
るようになっている。サイドウォールスペーサ31は、ｎ
チャネルMISFETQnの形成領域において単層で形成されて
いるので、前記ｎ型半導体領域29のゲート長方向の寸法
を短くすることができる。ｎ型半導体領域29は不純物濃
度が低いので、高い抵抗値を有しているが、ｎ型半導体
領域29の長さが短いので、ｎチャネルMISFETQnは伝達コ
ンダクタンスを向上できるようになっている。 ｎチャネルMISFETQnのうち、入出力段回路で使用され
るｎチャネルMISFETQnは、単一電源電圧Vcc（５
［Ｖ］）で外部装置とインターフェイスが行われるの
で、電源電圧Vccで駆動される。このｎチャネルMISFETQ
nは、例えばゲート長を８［μｍ］程度で構成し、ドレ
イン領域近傍での電界強度を緩和している。一方、内部
回路例えば直接周辺回路や間接周辺回路で使用されるｎ
チャネルMISFETQnは低消費電力化を図るために低電源電
圧Vcc（約3.3［Ｖ］）で駆動されている。このｎチャネ
ルMISFETQnは高集積化を図るためにゲート長を例えば0.
8〜1.4［μｍ］程度の範囲で構成し、ドレイン領域近傍
の電界強度は低電源電圧Vccの導入で緩和されている。
この入出力段回路、内部回路の夫々のｎチャネルMISFET
Qnは、ゲート長の寸法を変化させかつ使用電源を変える
だけで、実質的に同一構造で構成されている。つまり、
入出力段回路、内部回路の夫々のｎチャネルMISFETQn
は、ゲート絶縁膜26、ゲート電極27、ｎ型半導体領域29
及びn+型半導体領域32で構成することができる。さら
に、夫々のｎチャネルMISFETQnはサイドウォールスペー
サ31のゲート長方向のサイズを実質的に同一寸法で構成
することができる。 このように、（11−６）入出力段回路として使用され
るLDD構造のｎチャネルMISFETQn、内部回路として使用
されるLDD構造のｎチャネルMISFETQnの夫々を有するDRA
M1において、前記入出力段回路のｎチャネルMISFETQsの
使用電圧を前記内部回路のｎチャネルMISFETQnの使用電
圧に比べて高く構成し、前記入出力段回路のｎチャネル
MISFETQnのゲート長寸法を前記内部回路のｎチャネルMI
SFETQnのゲート長寸法に比べて長く構成し、前記入出力
段回路、内部回路の夫々のｎチャネルMISFETのLDD構造
を形成する低不純物濃度のｎ型半導体領域29のゲート長
方向の寸法を実質的に同一寸法で構成する。この構成に
より、前記入出力段回路のｎチャネルMISFETQnは、ゲー
ト長寸法を長くしてホットキャリア耐圧を向上したの
で、経時的なしきい値電圧の劣下を低減し、電気的特性
を向上することができると共に、前記内部回路のｎチャ
ネルMISFETQnは、低電源電圧Vccを使用してホットキャ
リア耐圧を確保しながら低電源電圧Vccの使用により低
消費電力化を図ることができ、しかも、前記入出力段回
路のｎチャネルMISFETQnはゲート長寸法を長くし、内部
回路のｎチャネルMISFETQnは低電源電圧Vccの使用によ
り夫々ホットキャリア耐圧を向上しているので、前記LD
D構造を形成する低不純物濃度のｎ型半導体領域29のゲ
ート長方向の長さを独立に制御することができ、前記入
出力段回路、内部回路の夫々のｎチャネルMISFETQnの夫
々の低不純物濃度のｎ型半導体領域29のゲート長方向の
長さ（又はサイドウォールスペーサ31のゲート長方向の
長さ）を実質的に同一にすることができる。つまり、DR
AM1は、低消費電力化を図ると共にホットキャリア耐圧
を向上することができ、しかも後述するがｎチャネルMI
SFETQnを形成するための製造工程数を低減することがで
きる。 前記ｎチャネルMISFETQnのn+型半導体領域32には層間
絶縁膜40及び層間絶縁膜51に形成された接続孔51Cを通
して配線52が接続されている。配線52は前記カラムセレ
クト信号線52と同一導電層である２層配線構造の下層の
配線層で形成されている。 CMOSのｐチャネルMISFETQpは、素子間分離用絶縁膜23
で周囲を囲まれた領域内において、n-ウエル領域21の主
面部に構成されている。ｐチャネルMISFETQpは、主に、
n-型ウエル領域21、ゲート絶縁膜26、ゲート電極27、ソ
ース領域及びドレイン領域である一対のｐ型半導体領域
30及び一対のp+型半導体領域39で構成されている。 n-型ウエル領域21、ゲート絶縁膜26及びゲート電極27
の夫々は、前記メモリセル選択用MISFETQs、ｎチャネル
MISFETQnの夫々と実質的に同様の機能を有している。 低不純物濃度のｐ型半導体領域30はLDD構造のｐチャ
ネルMISFETQpを構成する。高不純物濃度のp+型半導体領
域39はゲート電極27の側壁にそれに対して自己整合で形
成されたサイドウォールスペーサ31及び33Cに対して自
己整合で形成されている。つまり、ｐチャネルMISFETQp
の高不純物濃度のp+型半導体領域39は、サイドウォール
スペーサ31の側壁にサイドウォールスペーサ33Cを積層
した２層構造のもので形成されている。このサイドウォ
ールスペーサ31及び33Cは、ｎチャネルMISFETQnのサイ
ドウォールスペーサ31に比べて、サイドウォールスペー
サ33Cに相当する分、ゲート長方向の寸法が長く構成さ
れている。つまり、サイドウォールスペーサ31及び33C
は、そのゲート長方向の寸法を長くし、前記p+型半導体
領域39のｐ型不純物のチャネル形成領域側への拡散量を
低減することができるので、実効チャネル長を確保し、
ｐチャネルMISFETQpの短チャネル効果を低減できるよう
に構成されている。ｎ型不純物に比べてｐ型不純物は拡
散係数が大きいので、ｐチャネルMISFETQpは前述の構造
で構成されている。 このように、（15−８）LDD構造のｎチャネルMISFETQ
n、LDD構造のｐチャネルMISFETQpの夫々を有するDRAM1
において、前記ｐチャネルMISFETQpのゲート電極27の側
壁にそれに対して自己整合で形成されるサイドウォール
スペーサ31及び33Cのゲート長方向の寸法を、前記ｎチ
ャネルMISFETQnのゲート電極27の側壁にそれに対して自
己整合で形成されるサイドウォールスペーサ31のゲート
長方向の寸法に比べて長く構成する。この構成により、
前記ｎチャネルMISFETQnのサイドウォールスペーサ31の
ゲート長方向の寸法を短くし、LDD構造を形成する低不
純物濃度のｎ型半導体領域29のゲート長方向の長さを短
くすることができるので、ｎチャネルMISFETQnの伝達コ
ンダクタンスを向上し、動作速度の高速化を図ることが
できると共に、前記ｐチャネルMISFETQpのサイドウォー
ルスペーサ31及び33Cのゲート長方向の寸法を長くし、
高不純物濃度のp+型半導体領域39のチャネル形成領域側
への回り込みを低減することができるので、ｐチャネル
MISFETQpの短チャネル効果を低減し、高集積化を図るこ
とができる。 前記ｐチャネルMISFETQpのp+型半導体領域39には前記
接続孔51Cを通して配線52が接続されている。 前記第１図の右側に示すように、配線52は層間絶縁膜
53に形成された接続孔53D内に埋込まれた遷移金属膜54
を介在させて上層の配線55に接続されている。前記層間
絶縁膜53上に延在する配線55は前記シャント用ワード線
55と同一導電層である２層配線構造の上層の配線層で形
成されている。前記接続孔53D内に埋込まれた遷移金属
膜54は例えば選択CVD法で前記接続孔53D内から露出する
配線52の表面上に選択的に堆積したＷ膜で形成されてい
る。前記遷移金属膜54は配線55の接続孔53Dで形成され
る段差形状においてステップカバレッジを向上するため
に形成されている。 前記配線55（シャント用ワード線55も含む）は前述の
ように遷移金属窒化膜55A、アルミニウムウ合金膜55Bの
夫々を順次積層した複合膜で形成されている。配線55は
主に上層のアルミニウム合金膜55Bにより信号伝達速度
が律則されている。配線55の下層の遷移金属窒化膜（遷
移金属シリサイド膜）55Aは、上層のアルミニウム合金
膜55BにSiが添加されている場合、配線55と接続孔53D内
に埋込まれた遷移金属膜54との接続部分を含む、上層の
アルミニウム合金膜55Bと層間絶縁膜53との間の全域に
設けられている。つまり、配線55は、上層のアルミニウ
ム合金膜55Bの下地の材質を前記接続孔53D部分、層間絶
縁膜53部分の夫々において均一化している。また、配線
55の下層の遷移金属膜55Aはマイグレーション耐圧が上
層のアルミニウム合金膜55Bに比べて高い。つまり、上
層のアルミニウム合金膜55Bがマイグレーション現象で
断線した場合においても、下層の遷移金属膜55Aで信号
を伝達することができるので、配線55の断線不良を低減
することができる。 このように、（29−16）下地の層間絶縁膜53に形成さ
れた接続孔53D内に選択CVD法で埋込まれた遷移金属膜5
4、前記層間絶縁膜53上に延在するSiが添加されたアル
ミニウム合金膜55Bの夫々を接続するDRAM1において、前
記接続孔53内に埋込まれた遷移金属膜54とアルミニウム
合金膜55Bとの間を含む前記アルミニウム合金膜55Bと下
地の層間絶縁膜53との間に遷移金属窒化膜（又は遷移金
属シリサイド膜）55Aを設ける。この構成により、前記
アルミニウム合金膜55Bの下地を前記接続孔53D内に埋込
まれた遷移金属膜54上、層間絶縁膜53上の夫々において
均一化し、前記アルミニウム合金膜55Bに添加されたSi
が前記接続孔53D内に埋込まれた遷移金属膜54とアルミ
ニウム合金膜55Bとの界面に析出されることを低減する
ことができるので、前記界面の抵抗値を低減することが
できる。また、前記アルミニウム合金膜55Bの下層に設
けられた遷移金属窒化膜55Aは、前記アルミニウム合金
膜55Bが例えばマイグレーション現象により断線されて
もこの断線部を介在させてアルミニウム合金膜55B間を
接続することができるので、配線55の断線不良を低減す
ることができる。 前記配線55（シャント用ワード線55も含む）は、上層
のアルミニウム合金膜55BにCuが添加されている場合、
少なくともアルミニウム合金膜55Bと接続孔53D内に埋込
まれた遷移金属膜54との接続部分（界面部分）に遷移金
属窒化膜55Aが設けられている。この遷移金属窒化膜55A
は前述のようにバリア性を有している。つまり、配線55
は上層のアルミニウム合金膜55Bのアルミニウムと接続
孔53D内に埋込まれた遷移金属膜54のＷとの相互拡散に
よる合金化反応を防止するように構成されている。 このように、（31−17）下地の層間絶縁膜53に形成さ
れた接続孔53D内に選択CVD法で埋込まれた遷移金属膜5
4、前記層間絶縁膜53上に延在するCuが添加されたアル
ミニウム合金膜55Bの夫々を接続するDRAM1において、前
記接続孔53D内に埋込まれた遷移金属膜54とアルミニウ
ム合金膜55Bとの間にバリア性を有する遷移金属窒素化
膜55Aを設ける。この構成により、前記接続孔53D内に埋
込まれた遷移金属膜54とアルミニウム合金膜55Bとの界
面において、遷移金属とアルミニウムとの相互拡散よる
合金化反応を防止し、前記界面の抵抗値を低減すること
ができる。 前記配線55の下層の遷移金属窒化膜55Aは前述のよう
に結晶の配向性が（200）のものを積極的に使用する。
第８図にスパッタ時のターゲット電圧［KW］と比抵抗値
［μΩ−cm］との関係を示す。データ（Ａ）、（Ｂ）の
夫々は半導体ウエーハの表面にスパッタ法で堆積された
TiN膜の半導体ウエーハの中心からの距離を示してい
る。データ（Ａ）は半導体ウエーハの中心からの距離が
０［μｍ］つまり半導体ウエーハの中心のTiN膜の特性
を表している。データ（Ｂ）は半導体ウエーハの中心か
らの距離が50［um］の位置のTiN膜の特性を表してい
る。 同第８図に示すように、データ（Ｂ）つまり半導体ウ
エーハの中心からの距離が遠い程、TiN膜は比抵抗値が
低くなっている。この第８図に示す比抵抗値が高い領域
Ｃ以上例えば460［μΩ−cm］以上の領域において、TiN
膜にＸ線回折スペクトルを行った結果を第９図（Ｘ線の
入射角度とＸ線回折強度との関係を示す図）に示す。ま
た、比抵抗値が低い領域Ｄ以下例えば約400［μΩ−c
m］以下の領域において、TiN膜にＸ線回折スペクトルを
行った結果を第10図（Ｘ線の入射角度とＸ線回折強度と
の関係を示す図）に示す。前記第９図に示すように、比
抵抗値が高い領域において、TiN膜は（111）の結晶の配
向、（200）の結晶の配向の夫々が混り合っている。こ
れに対して、第10図に示すように、TiN膜は（200）の単
独の結晶の配向を有している。つまり、（200）の結晶
の配向を有するTiN膜は、（111）の単独や（111）及び
（200）の混在した結晶の配向を有するTiN膜に比べて、
第８図に示すように比抵抗値が低いので膜密度が高い物
理的性質がある。したがって、この（200）の結晶の配
向を有するTiN膜は耐熱性（バリア性）に優れ、又Siの
析出を低減できる特徴がある。 このように、（33−18）前記配線55の下層の遷移金属
窒化膜55A特に少なくとも前記接続孔53D内に埋込まれた
遷移金属膜54と上層のアルミニウム合金膜55Bとの間の
遷移金属窒化膜55Aを結晶の配向が（200）のTiN膜で構
成する。この構成により、前記（200）の結晶の配向を
有するTiN膜は、（111）の結晶の配向を有するTiN膜や
（111）と（200）との混合の結晶の配向を有するTiN膜
に比べてSiの析出量を低減することができるので、前記
界面（54−55B界面）の抵抗値をより低減することがで
き、又前記他の結晶の配向を有するTiN膜に比べて比抵
抗値が小さいので、より前記界面での抵抗値を低減する
ことができ、又膜密度が高いので、よりバリア性を向上
することができる。 前記第１図及び第15図（前記第１図に示す断面構造と
異なる位置の断面構造を示す要部断面図）に示すよう
に、DRAM1の周辺回路の領域において、２層配線構造の
うちの下層の配線52は、高集積化で配線幅寸法が縮小さ
れ、アルミニウム膜やアルミニウム合金膜ではマイグレ
ーション耐圧を確保できないので、前述のように遷移金
属膜を使用している。周辺回路として特に直接周辺回路
は、メモリセルアレイ11EのメモリセルＭの配列ピッチ
に対応させてｎチャネルMISFETQn、ｐチャネルMISFETQp
の夫々を配置しているので、配線52のレイアウトルール
を厳しくしている。 また、周辺回路の領域において、ｎチャネルMISFETQn
のn+型半導体領域32、ｐチャネルMISFETQpのp+型半導体
領域39の夫々を接続する場合、遷移金属シリサイド膜又
その積層膜（例えば相補性データ線50と同一導電層）で
配線を形成した場合には不純物の相互拡散を生じる。し
たがって、配線52は、前記メモリセルアレイ11Eで使用
される相補性データ線50と同一導電層を使用せずに、前
記不純物の相互拡散が生じない前述の遷移金属膜を使用
している。 このように、（26−15）メモリセルアレイ11E上に相
補性データ線、シャント用ワード線、カラムセレクト信
号線の夫々を有し、前記メモリセルアレイ11Eの周辺回
路の領域に２層の配線層を有するDRAM1において、前記
メモリセルアレイ11E上の相補性データ線50を、CVD法で
堆積した多結晶珪素膜50A、遷移金属シリサイド膜50Bの
夫々を順次積層した複合膜で構成し、前記カラムセレク
ト信号線52を、前記相補性データ線50の上層に、スパッ
タ法で堆積した遷移金属膜で構成し、前記シャント用ワ
ード線55を、前記カラムセレクト信号線52の上層に、ス
パッタ法で堆積したアルミニウム合金膜55B（遷移金属
窒化膜55Aも含む）で構成し、このシャント用ワード線5
5と同一導電層（55）、その下層のカラムセレクト信号
線52と同一導電層（52）の夫々を、両者間の層間絶縁膜
53に形成された接続孔53D内に、選択CVD法で埋込まれた
遷移金属膜54を介在させて接続し、前記周辺回路の領域
の２層の配線層のうち、下層の配線52は前記カラムセレ
クト信号線52と同一導電層で形成され、前記２層の配線
層のうち、上層の配線55は前記シャント用ワード線55と
同一導電層で構成され、前記２層の配線層の下層の配線
52、上層の配線55の夫々は前記選択CVD法で接続孔53D内
に埋込まれた遷移金属膜54を介在させて接続する。この
構成により以下の効果を奏することができる。 （１）前記メモリセルアレイ11E上の相補性データ線50
は、耐熱処理性及び耐酸化性に優れ、かつ下層のCVD法
で堆積した多結晶珪素膜50Aのステップカバレッジが高
いので断線不良を低減することができる。また、前記相
補性データ線50は、上層の遷移金属シリサイド膜50BをC
VD法で堆積しているので、よりステップカバレッジを向
上し、断線不良を低減することができる。 （２）前記カラムセレクト信号線52は、前記相補性デー
タ線50の上層に形成し、相補性データ線50とメモリセル
Ｍとの接続部（接続孔40A）を回避することなく略直線
状に延在させることができるので、信号伝達速度を速め
て情報書込み動作及び情報読出し動作の夫々の速度を速
くすることができると共に、前記相補性データ線50と別
層で形成したので、下層の相補性データ線50の配線間隔
を縮小して集積度を向上することができる。 （３）前記シャント用ワード線55は、下層の相補性デー
タ線50やカラムセレクト信号線52に比べて抵抗値が低い
ので、シャント用ワード線55の抵抗値を低減し、情報書
込み動作及び情報読出し動作の夫々の速度を速くするこ
とができる。 （４）前記カラムセレクト信号線52と同一導電層52、シ
ャント用ワード線55と同一導電層（55）の夫々を接続す
る遷移金属膜54は、上層のシャント用ワード線55と同一
導電層（55）の接続部でのステップカバレッジを補い、
この導電層（55）の断線不良を低減することができると
共に、下地の導電層（52）を同種の遷移金属膜（52）と
することで、下地の遷移金属膜（52）との間のストレス
を低減することができる。 （５）前記周辺回路の領域の下層の配線52特に前記メモ
リセルアレイ11Eの直接周辺回路（センスアンプ回路や
デコーダ回路）は、遷移金属膜なのでマイグレーション
耐圧が高く、配線52幅を縮小する（メモリセルＭの配置
ピッチに対応させて縮小する）ことができるので、集積
度を向上することができる。 前記第１図に示うように、DRAM1のシャント用ワード
線55及び配線55の上層にはパッシベーション膜56が設け
られている。パッシベーション膜56は酸化珪素膜56A、
窒化珪素膜56Bの夫々を順次積層した複合膜で構成され
ている。 下層の酸化珪素膜56Aはその表面つまり上層の窒化珪
素膜56Bの下地表面を平坦化するように構成されてい
る。下層の酸化珪素膜56Aは、その下層のシャント用ワ
ード線55、配線55の夫々の上層にアルミニウム合金膜55
Bを形成しているので、このアルミニウム合金膜55Bを溶
融させない低温度で堆積する。すなわち、下層の酸化珪
素膜56Aは例えばテトラエポキシシランガスをソースガ
スとするＣ−CVD法で堆積する。下層の酸化珪素膜56A
は、下地表面の段差部分のステップカバレッジが良好で
あるので、表面を平坦化するには、シャント用ワード線
55間又は配線55間とその膜厚との比であるアスペクト比
が１以上の領域において、前記シャント用ワード線55間
又は配線55間の２分の１以上の膜厚で形成する。前記ア
スペクト比が１以上の領域は最小配線間隔又はそれに近
い寸法に相当し、アスペクト比が１以下の領域において
は前記上層の窒化珪素膜56のステップカバレッジが問題
とならない。前記シャント用ワード線55間は約0.7［μ
ｍ］程度の配線間隔で形成されているので、前記下層の
酸化珪素膜56Aは350〜500［nm］程度の膜厚で形成す
る。 前記パッシベーション膜56の上層の窒化珪素膜56Bは
耐湿性を向上するために形成されている。この上層の窒
化珪素膜56Bは、例えばプラズマCVD法で堆積され、1000
〜1200［nm］程度の膜厚で形成されている。この上層の
窒化珪素膜56Bは、下層の酸化珪素膜56Aの表面が平坦化
されているので、下地の段差部分においてオーバーハン
グ形状の成長による巣等の発生を防止することができ
る。 このように、（34−19）アルミニウム合金膜55Bを主
体とした配線55上にパッシベーション膜56が設けられた
DRAM1において、前記パッシベーション膜56を、テトラ
エポキシシランガスをソースガスとするＣ−CVD法で堆
積した酸化珪素膜56A、プラズマCVD法で堆積した窒化珪
素膜56Bの夫々を順次積層した複合膜で構成し、このパ
ッシベーション膜56の下層の酸化珪素膜56Aを、前記配
線55間隔と前記配線55の膜厚とのアスペクト比が１以上
の領域の前記配線55の間隔の２分の１又はそれ以上の膜
厚で構成する。この構成により、前記パッシベーション
膜56の下層の酸化珪素膜56Aは、前記配線55のアルミニ
ウム合金膜55Bを溶融しない低温度でしかも高ステップ
カバレッジで堆積することができ、前記配線55で形成さ
れる段差形状を平坦化することができるので、前記パッ
シベーション膜56の上層の耐湿性に優れた窒化珪素膜56
Bを前記段差形状に基づく巣を生じることなく形成する
ことができる。この結果、前記パッシベーション膜56の
上層の窒化珪素膜56Bに巣が発生しないので、前記窒化
珪素膜56の割れの発生や前記巣に水分が溜まることがな
いので、前記パッシベーション膜56の耐湿性を向上する
ことができる。 前記DRAM1のメモリセルアレイ（MA）11Eと周辺回路と
の境界領域は第11図（概略平面図）及び第12図（前記第
11図の要部拡大平面図）に示すように構成されている。
つまり、メモリセルアレイ11Eの非活性領域に形成され
るｐ型チャネルストッパ領域25A、周辺回路の非活性領
域に形成されるｐ型チャネルストッパ領域24の夫々は前
記境界領域において重ね合せていない。メモリセルアレ
イ11Eのｐ型チャネルストッパ領域25A、周辺回路のｐ型
チャネルストッパ領域24の夫々は別々の製造工程で形成
されているので、前記境界領域で前記重合させずに、前
記境界領域である非活性領域の不純物濃度は低くされて
いる。これは、活性領域に形成されたｎ型半導体領域2
9、n+型半導体領域32の夫々とp-型ウエル領域22の前記
境界領域の主面部とのpn接合耐圧を高めることができ
る。ところが、p-型ウエル領域22の前記境界領域の非活
性領域の主面の不純物濃度が低いので、寄生MOSのしき
い値電圧は低下し、ｎ型反転層が発生しやすい。このｎ
型反転層はメモリセルアレイ11Eを取り囲む大面積で形
成され、前記境界領域を横切るように又はその近傍に活
性領域が存在すると、活性領域の面積が前記ｎ型反転層
の面積に相当する分増加する。これは、見かけ上、pn接
合面積を増大し、pn接合部においてリーク電流量を増加
する。したがって、第12図に示すように、活性領域Act
例えば周辺回路のｎチャネルMISFETQnは前記境界領域か
ら離隔させる（前記境界領域を横切らない）。この離隔
は、少なくとも製造工程におけるマスク合せずれ量、及
びｎ型半導体領域29、n+型半導体領域32の夫々のｎ型不
純物の拡散量を考慮した寸法で行う。 また、前記メモリセルアレイ（MA）11Eと周辺回路と
の境界領域は第13図（概略平面図）及び第14図（前記第
13図の要部拡大平面図）に示すように構成してもよい。
つまり、メモリセルアレイ11Eのｐ型チャネルストッパ
領域25A、周辺回路のｐ型チャネルストッパ領域24の夫
々は前記境界領域で重ね合せる。この重ね合せは少なく
とも製造工程におけるマスク合せ余裕寸法に相当する分
重ね合せる。ｐ型チャネルストッパ領域24、25Aの夫々
を重ね合せた場合は非活性領域の前記境界領域の不純物
濃度が高くなる。p-型ウエル領域22の非活性領域の主面
部の不純物濃度が高くなると、寄生MOSのしきい値電圧
を高めて分離能力を向上することができるが、逆に前記
境界領域と活性領域に形成されたｎ型半導体領域29、n+
型半導体領域32の夫々とのpn接合耐圧が劣化する。した
がって、第14図に示すように、活性領域Act例えば周辺
回路のｎチャネルMISFETQnは前記境界領域から離隔させ
る。この離隔は、少なくとも製造工程におけるマスク合
せずれ量、及びｐ型チャネルストッパ領域24、25Aの夫
々のｐ型不純物やｎ型半導体領域29、n+型半導体領域32
の夫々のｎ型不純物の拡散量を考慮した寸法で行う。 前記境界領域には通常基板電位発生回路（VBBジェネ
レータ回路）1703から発生する少数キャリアがメモリセ
ルアレイ11Eに侵入することを防止する図示しないガー
ドリング領域が配置されている。このガードリング領域
は、メモリセルアレイ11Eの周辺に配置され、ｎ型半導
体領域29又はn+型半導体領域32で構成されている。この
ガードリング領域は、前記ｐ型チャネルストッパ領域25
A、24の夫々の境界領域の内側であるメモリセルアレイ1
1E内（前記境界領域とは離隔させる）に設ける。このガ
ードリング領域の上部には、前記メモリセルＭのスタッ
クド構造の情報蓄積用容量素子Ｃの下層電極層35、上層
電極層37又は両者の層と同一導電層で形成された段差緩
和層が設けられている。この段差緩和層は、メモリセル
アレイ11Eと周辺回路との間に発生する段差形状を緩和
し、上層配線例えばカラムセレクト信号線52やシャント
用ワード線55の加工精度の向上や断線不良の低減を図る
ように構成されている。 このように、（８−５）p-型ウエル領域22の非活性領
域の主面部に形成されたｐ型チャネルストッパ領域で周
囲を規定された、前記p-型ウエル領域22の夫々異なる活
性領域内の主面にメモリセルＭ、周辺回路のｎチャネル
MISFETQnの夫々を配置する、DRAM1において、前記メモ
リセルＭの周囲を囲むｐ型チャネルストッパ領域25A、
前記周辺回路のｎチャネルMISFETQnの周囲を囲むｐ型チ
ャネルストッパ領域24の夫々を別々の製造工程で独立に
構成し、前記ｐ型チャネルストッパ領域25A、ｐ型チャ
ネルストッパ領域24の夫々の境界領域には前記メモリセ
ルＭ、前記周辺回路路のｎチャネルMISFETQn等、活性領
域Actを配置しない。この構成により、前記ｐ型チャネ
ルストッパ領域25A、ｐ型チャネルストッパ領域24の夫
々が前記境界領域で離隔する場合は前記境界領域にその
面積に対応した大きなｎ型反転層が発生し易くなり、前
記境界領域に活性領域Actが存在するとこの活性領域Act
に形成されるｎ型半導体領域29やn+型半導体領域32の面
積が見かけ上前記ｎ型反転層を加算した分増加し、p-型
ウエル領域22とｎ型半導体領域29やn+型半導体領域32と
の接合部においてリーク電流量が増大するが、前記境界
領域には活性領域Actは配置していなので、前記接合部
においてリーク電流量を低減することができる。また、
前記ｐ型チャネルストッパ領域25A、ｐ型チャネルスト
ッパ領域24の夫々が前記境界領域で重なる場合はその領
域の不純物濃度が高くなるが、前記境界領域には活性領
域Actは配置していないので、p-型ウエル領域22とｎ型
半導体領域29やn+型半導体領域32とのpn接合耐圧を向上
することができる。 次に、前述のDRAM1の具体的な製造方法について、第1
6図乃至第49図（各製造工程毎に示す要部断面図）を用
いて簡単に説明する。 まず、単結晶珪素からなるp-型半導体基板20を用意す
る。
【ウエル形成工程】
次に、前記p-型半導体基板20の主面上に酸化珪素膜6
0、窒化珪素膜61の夫々を順次積層する。酸化珪素膜60
は、約900〜1000［℃］程度の高温度のスチーム酸化法
により形成し、例えば40〜50［nm］程度の膜厚で形成す
る。この酸化珪素膜60はバッファ層として使用される。
前記窒化珪素膜61は不純物導入マスク、耐酸化マスクの
夫々に使用する。窒化珪素膜61は、例えばCVD法で堆積
させ、40〜60［nm］程度の膜厚で形成する。 次に、n-型ウエル領域（21）形成領域の窒化珪素膜61
を除去し、マスクを形成する。マスク（61）の形成はフ
ォトリソグラフィ技術（フォトレジストマスクの形成技
術）及びエッチング技術を用いて行う。 次に、第16図に示すように、前記マスク（61）を用
い、酸化珪素膜60を通してp-型半導体基板20の主面部に
ｎ型不純物21nを導入する。ｎ型不純物21nは、例えば10
13［atoms/cm2］程度の不純物濃度のＰを用い、120〜13
0［KeV］程度のエネルギのイオン打込法で導入する。 次に、前記マスク（61）を用い、第17図に示すよう
に、マスクから露出する酸化珪素膜60を成長させ、それ
に比べて厚い酸化珪素膜60Aを形成する。酸化珪素膜60A
は、n-型ウエル領域（21）形成領域だけに形成され、前
記マスク（61）を除去するマスク及び不純物導入マスク
として使用される。酸化珪素膜60Aは、約900〜1000
［℃］程度の高温度のスチーム酸化法により形成し、例
えば最終的に110〜130［nm］程度の膜厚になるように形
成する。この酸化珪素膜60Aを形成する熱処理工程によ
って、前記導入されたｎ型不純物21nは若干拡散され
る。 次に、前記マスク（61）を例えば熱リン酸で選択的に
除去する。 次に、第18図に示すように、前記酸化珪素膜60Aを不
純物導入マスクとして用い、酸化珪素膜60を通したp-型
半導体基板20の主面部にｐ型不純物22pを導入する。こ
のｐ型不純物22pは、例えば1012〜1013［atoms/cm2］程
度の不純物濃度のＢ（又はBF2）を用い、20〜30［KeV］
程度のエネルギのイオン打込法で導入する。このｐ型不
純物22pは、酸化珪素膜60Aの膜厚を厚く形成しているの
で、n-型ウエル領域（21）の形成領域には導入されな
い。 次に、前記ｎ型不純物21n、ｐ型不純物22pの夫々に引
き伸し拡散を施し、第19図に示すように、n-型ウエル領
域21及びp-型ウエル領域22を形成する。n-型ウエル領域
21及びp-型ウエル領域22は1100〜1300［℃］程度の高温
度の雰囲気中で熱処理を施すことによって形成する。結
果的に、p-型ウエル領域22はn-型ウエル領域21に対して
自己整合で形成される。
【分離領域形成工程】
次に、前記酸化珪素膜60、60Aの夫々を除去し、n-型
ウエル領域21、p-型ウエル領域22の夫々の主面を露出す
る。 次に、第20図に示すように、前記n-型ウエル領域21、
p-型ウエル領域22の夫々の主面上に、酸化珪素膜62、窒
化珪素膜63、多結晶珪素膜64の夫々を順次積層する。前
記下層の酸化珪素膜62はバッファ層として使用される。
この酸化珪素膜62は、例えば約900〜1000［℃］程度の
高温度のスチーム酸化法により形成し、15〜25［nm］程
度の膜厚で形成される。中層の窒化珪素膜63は主に耐酸
化マスクとして使用される。この窒化珪素膜63は、例え
ばCVD法で堆積し、150〜250［nm］程度の膜厚で形成さ
れる。上層の多結晶珪素膜64は、主に、その下層の窒化
珪素膜63のエッチングマスク、溝堀深さ判定用マスク、
サイドウォールスペーサの長さ制御用のマスクの夫々と
して使用される。前記多結晶珪素膜64は、例えばCVD法
で堆積し、80〜120［nm］程度の膜厚で形成される。 次に、第21図に示すように、n-型ウエル領域21、p-型
ウエル領域22の夫々の非活性領域の主面上の上層の多結
晶珪素膜64を除去し、活性領域に残存する多結晶珪素膜
64でマスクを形成する。このマスク（64）はフォトリソ
グラフィ技術及びエッチング技術を用いて形成される。
マスク（64）を形成した後は前記フォトリソグラフィ技
術で形成されたエッチングマスク（フォトレジスト膜）
は除去される。 次に、第22図に示すように、前記マスク（64）をエッ
チングマスクとして用い、非活性領域に露出された窒化
珪素膜63を除去し、前記マスク（64）下にマスク（63）
を形成する。このマスク（63）のパターンニングは、フ
ォトレジスト膜から汚染物質がn-型ウエル領域21、p-型
ウエル領域22の夫々の主面や酸化珪素膜62中に捕獲され
ることを防止するため、前記マスク（64）をパターンニ
ングするフォトレジスト膜を使用せずにマスク（64）で
行っている。 次に、第23図に示すように、前記マスク（64）上を含
む基板全面に窒化珪素膜65、酸化珪素膜66の夫々を順次
積層する。下層の窒化珪素膜65は、主に耐酸化マスクと
して使用され、前記マスク（63）に比べて薄い膜厚で形
成されている。この窒化珪素膜65は、例えばCVD法で堆
積し、15〜25［nm］程度の膜厚で形成される。上層の酸
化珪素膜66は主にエッチングマスクとして使用される。
この酸化珪素膜66は、例えば無機シランガス（SiH4又は
SiH2Cl2）及び酸化窒素ガス（N2O）をソースガスとする
CVD法で堆積し、150〜250［nm］程度の膜厚で形成され
る。 次に、第24図に示すように、前記酸化珪素膜66、窒化
珪素膜65の夫々に堆積された膜厚に相当する分異方性エ
ッチングを施し、前記マスク（63）及び（64）の夫々の
側壁にそれに対して自己整合でマスク（65）、（66）の
夫々を形成する。このマスク（65）、（66）の夫々は所
謂サイドウォールスペーサとして形成されている。 次に、第25図に示すように、前記マスク（64）、（6
6）の夫々をエッチングマスクとして用い、n-型ウエル
領域21、p-型ウエル領域22の夫々の非活性領域の主面に
浅溝67を形成する。浅溝67は、後の工程で形成される素
子間分離用絶縁膜（23）の下面の深さを例えばｎ型半導
体領域（29）や（32）の接合深さに比べて深く形成し、
素子間の分離能力を高めるために形成されている。この
浅溝67の深さは、前記マスク（64）の膜厚で制御されて
いる。つまり、浅溝67を形成すると共にマスク（64）が
除去され、このマスク（64）の反応ガス成分を検出し、
このマスク（64）の反応ガス成分がなくなった時点又は
その近傍で浅溝67を形成するエッチングを停止する。浅
溝67は、例えばRIE等の異方性エッチングで形成し、約8
0〜120［nm］程度の深さで形成される。 このように、（請求項３）前記n-型ウエル領域21、p-
型ウエル領域22の夫々と実質的に同等のエッチング速度
を有する材料で形成されたマスク（64）を用い、前記n-
型ウエル領域21、p-型ウエル領域22の夫々の非活性領域
の主面を前記マスク（64）の膜厚に相当する分エッチン
グして浅溝67を形成する。この構成により、前記マスク
（64）の膜厚で浅溝67の深さを制御することができるの
で、前記浅溝67の深さの制御性を向上することができ
る。 次に、前記浅溝67を形成したことにより露出されたn-
型ウエル領域21、p-型ウエル領域22の夫々の非活性領域
の主面上に酸化珪素膜62Aを形成する。この酸化珪素膜6
2Aは不純物を導入する際のバッファ層として使用され
る。酸化珪素膜62Aは、例えば熱酸化法で形成し、８〜1
2［nm］程度の膜厚で形成する。 次に、第26図に示すように、周辺回路の形成領域にお
いて、p-型ウウエル領域22の非活性領域の主面部に、前
記酸化珪素膜62Aを通してｐ型不純物24pを導入する。ｐ
型不純物24pの導入には前記マスク（63）、（66）、図
示しないフォトレジストマスクの夫々を不純物導入マス
クとして使用する。ｐ型不純物24pは、例えば1013［ato
ms/cm2］程度の不純物濃度のBF2を用い、50〜70［KeV］
程度のエネルギのイオン打込法で導入する。このｐ型不
純物24pは、周辺回路の形成領域において、活性領域に
対して自己整合で導入される。 次に、前記マスク（63）、（65）の夫々を主に耐酸化
マスクとして用い、n-型ウエル領域21、p-型ウエル領域
22の夫々の非活性領域の主面の酸化珪素膜62A部分に素
子間分離用絶縁膜（フィールド絶縁膜）23を形成する。
このとき、酸化珪素膜66は素子間分離用絶縁膜23の形成
前にフッ酸系エッチング液により除去する。素子間分離
用絶縁膜23は、例えば1050〜1150［℃］程度のかなり高
温度で酸素を微量（約１［％］以下）含む窒素ガス雰囲
気中において約30〜40［分］の熱処理を行った後、スチ
ーム酸化法により約30〜50［分］程度酸化することで形
成することができる。素子間分離用絶縁膜23は例えば40
0〜600［nm］程度の膜厚で形成する。 前記素子間分離用絶縁膜23の活性領域側の端部は、薄
い膜厚のマスク（65）を基板に直接々触させているの
で、酸化初期の横方向（活性領域側）への成長が低減さ
れ、かつ厚い膜厚のマスク（63）は酸化が進行しても、
横方向への成長を低減することができるので、バーズビ
ークを少なくすることができる。一方、薄い膜厚のマス
ク（65）は、酸化が進むにつれ、バーズビーク上に持ち
上り、ストレスを緩和し、欠陥の発生を低減することが
できる。つまり、素子間分離用絶縁膜23は、バーズビー
クが少なく、厚い膜厚で形成することができる。したが
って、素子間分離用絶縁膜23は、それを形成するマスク
（63）のサイズにある程度等しいサイズで形成すること
ができるので、素子間の分離面積を縮小すると共に活性
領域の有効面積を増加することができる。 前記素子間分離用絶縁膜23を形成する熱処理により、
実質的に同一製造工程によって、前記p-型ウエル領域22
の主面部に導入されたｐ型不純物24pが引き伸し拡散さ
れ、ｐ型チャネルストッパ領域24が形成される。前記熱
処理は、ｐ型不純物24pを横方向（活性領域側）へも拡
散させるが、周辺回路のｎチャネルMISFETQnは、メモリ
セルＭのメモリセル選択用MISFETQsのサイズに比べて大
きいので、前記ｐ型不純物24pの横方向の拡散量は相対
的に小さい。つまり、ｎチャネルMISFETQnは挟チャネル
効果の影響が小さい。 次に、前記マスク（63）、（65）、酸化珪素膜62の夫
々を除去し、n-型ウエル領域21、p-型ウエル領域22の夫
々の活性領域の主面を露出させる。この後、第27図に示
すように、前記露出させたn-型ウエル領域21、p-型ウエ
ル領域22の夫々の主面上に酸化珪素膜68を形成する。酸
化珪素膜68は、主に素子間分離用絶縁膜23の形成の際に
使用される窒化珪素膜（マスク）63、65の夫々によって
素子間分離用絶縁膜23の端部に形成される珪素の窒化物
所謂ホワイトリボンを酸化するために行う。酸化珪素膜
68は、例えば900〜1000［℃］程度の高温度のスチーム
酸化法で形成し、40〜100［nm］程度の膜厚で形成す
る。 次に、第28図に示すように、メモリセルアレイ11Eの
形成領域において、p-型ウエル領域22の主面部にｐ型チ
ャネルストッパ領域25A、ｐ型半導体領域25Bの夫々を形
成する。ｐ型チャネルストッパ領域25Aは素子間分離用
絶縁膜23下の非活性領域に形成される。ｐ型半導体領域
25BはメモリセルＭの形成領域である活性領域に形成さ
れる。前記ｐ型チャネルストッパ領域25A、ｐ型半導体
領域25Bの夫々は、例えば1012〜1013［atoms/cm2］程度
の不純物濃度のＢを、200〜300［KeV］程度の高エネル
ギのイオン打込法で導入することにより形成される。p-
型ウエル領域22の非活性領域の主面部においては、前記
ｐ型不純物は素子分離用絶縁膜23を通して導入される。
活性領域の主面部においては、前記素子間分離用絶縁膜
23の膜厚に相当する分、前記ｐ型不純物はp-型ウエル領
域22の主面部の深い位置に導入される。この方法で形成
されるｐ型チャネルストッパ領域25A、ｐ型半導体領域2
5Bの夫々は素子間分離用絶縁膜23に対して自己整合で形
成されている。 このように、（１−１）p-型ウエル領域22の非活性領
域で周囲を囲まれた活性領域内の主面にメモリセル選択
用MISFETQsを形成するDRAM1において、前記p-型ウエル
領域22の活性領域の主面上にマスク（63）、（64）の夫
々を順次積層した第１マスクを形成する工程と、この第
１マスクの側壁にそれに対して自己整合で形成された、
前記第１マスクのマスク（63）に比べて薄い膜厚のマス
ク（65）、（66）の夫々を順次積層した第２マスクを形
成する工程と、前記第１マスク及び第２マスクを用いて
前記p-型ウエル領域22の非活性領域の主面にエッチング
処理を施し、このp-型ウエル領域22の非活性領域に浅溝
67を形成する工程と、前記第１マスク及び第２マスクを
用いて熱酸化処理を施し、前記p-型ウエル領域22の非活
性領域の主面上に素子間分離用絶縁膜（フィールド絶縁
膜）23を形成する工程と、前記第１マスク及び第２マス
クを除去した後に、前記p-型ウエル領域22の活性領域及
び非活性領域を含むすべての主面部にｐ型不純物を導入
し、前記p-型ウエル領域22の素子間分離用絶縁膜23下の
主面部に前記ｐ型チャネルストッパ領域25Aを形成する
工程とを備える。この構成により、前記素子間分離用絶
縁膜23の横方向の酸化量を低減することができるので、
素子間分離用絶縁膜23のサイズを縮小し、かつその膜厚
を厚くすることができ、前記浅溝67を利用して素子間分
離用絶縁膜23の下面の位置をp-型ウエル領域22の活性領
域の主面に比べて深くし、メモリセル選択用MISFETQs間
の離隔寸法をp-型ウエル領域22の深さ方向で稼ぐことが
できるので、メモリセル選択用MISFETQs間の分離能力を
高めることができ、前記素子間分離用絶縁膜23の膜厚を
厚く形成し、前記ｐ型チャネルストッパ領域25Aを形成
するｐ型不純物を導入する際にp-型ウエル領域22の活性
領域の主面部に導入されるｐ型不純物をp-型ウエル領域
22の深い位置に導入することができるので、前記ｐ型不
純物の導入に基づくメモリセル選択用MISFETQsのしきい
値電圧の変動を低減することができる。 また、（４−２）前記素子間分離用絶縁膜23を形成す
る工程は約1050〜1150［℃］の範囲の高温酸化法で行
う。この構成により、前記素子間分離用絶縁膜23を形成
する際に高温酸化法に基づく酸化珪素膜の流動性を促進
し、素子間分離用絶縁膜23とn-型ウエル領域21、p-型ウ
エル領域22の夫々の非活性領域の主面との間に発生する
ストレスを低減することができるので、特にn-型ウエル
領域21、p-型ウエル領域22の夫々の非活性領域の主面に
形成された浅溝67の角部分における結晶欠陥の発生を低
減することができる。 また、前記n-型ウエル領域21、p-型ウエル領域22の夫
々の非活性領域の主面に形成される浅溝67は、結晶欠陥
が回復できない場合や特に必要のない場合には形成しな
くてもよい。この場合は、マスク（64）をなくし、マス
ク（65）の膜厚を200〜300［nm］としてもよい。 また、（５−３）メモリセルＭを形成するメモリセル
選択用MISFETQs、周辺回路を形成するｎチャネルMISFET
Qnの夫々が、p-型ウエル領域22の素子間分離用絶縁膜23
及びｐ型チャネルストッパ領域で形成された非活性領域
で周囲を囲まれた領域内の活性領域の主面に構成された
DRAM1において、前記p-型ウエル領域22のメモリセル選
択用MISFETQsを形成する活性領域及びその周囲を囲む非
活性領域の主面部に、前記非活性領域は素子間分離用絶
縁膜23を通過させてｐ型不純物を導入して形成されるｐ
型チャネルストッパ領域25Aを設け、前記p-型ウエル領
域22のｎチャネルMISFETQnを形成する活性領域の周囲を
囲む非活性領域の主面部に、ｐ型不純物24pを導入して
ｐ型チャネルストッパ領域24を設ける。この構成によ
り、前記ｐ型チャネルストッパ領域25Aで寄生MOSのしき
い値電圧を高め、メモリセルＭ及びそれを形成するメモ
リセル選択用MISFETQsとその周囲のメモリセルＭとの間
の分離能力を確保し、かつ前記ｐ型チャネルストッパ領
域25Aは前記素子間分離用絶縁膜23に対して自己整合で
形成され、ｐ型チャネルストッパ領域25Aを形成するｐ
型不純物は活性領域側への拡散量を小さくすることがで
きるので、前記メモリセル選択用MISFETQsの挟チャネル
効果を低減することができると共に、前記ｐ型チャネル
ストッパ領域24を形成するｐ型不純物24pは非活性領域
だけに導入され、前記ｎチャネルMISFETQnを形成する活
性領域には導入されないので、基板効果の影響を低減
し、ｎチャネルMISFETQnのしきい値電圧の変動を低減す
ることができる。なお、前述のように、前記ｎチャネル
MISFETQnはメモリセルＭのメモリセル選択用MISFETQsに
比べてサイズが大きく構成されているので、ｎチャネル
MISFETQnはｐ型チャネルストッパ領域24pを形成するｐ
型不純物24pの活性領域側への拡散量が相対的に小さ
く、挟チャネル効果をほとんど生じない。また、前記ｎ
チャネルMISFETQnは、活性領域にｐ型チャネルストッパ
領域24を形成するｐ型不純物24pが導入されず、前記活
性領域の表面の不純物濃度を低減することができるの
で、しきい値電圧を低減し、駆動能力を増大することが
できる。特に、前記ｎチャネルMISFETQnは出力段回路と
して使用する場合に出力信号レベルを充分に確保するこ
とができる。 また、（７−４）前記メモリセルＭのメモリセル選択
用MISFETQs、ｎチャネルMISFETQnの夫々はp-型半導体基
板20に比べて高い不純物濃度を有するp-型ウエル領域22
の主面部に設ける。この構成により、前記p-型ウエル領
域22のメモリセル選択用MISFETQs、ｎチャネルMISFETQn
の夫々のチャネル形成領域の不純物濃度を高くできるの
で、短チャネル効果を低減することができると共に、前
記p-型ウエル領域22、前記p-型半導体領域基板20の夫々
の不純物濃度の差でポテンシャルバリア領域を形成する
ことができるので、特にメモリセルＭのα線ソフトエラ
ー耐圧を向上することができる。また、前記ｎチャネル
MISFETQnは、カラムアドレスデコーダ回路（YDEC）12や
センスアンプ回路（SA）13等の直接周辺回路を構成する
場合、同様にα線ソフトエラー耐圧を向上することがで
きる。
【ゲート絶縁膜形成工程】
次に、前記n-型ウエル領域21、p-型ウエル領域22の夫
々の活性領域の主面上に酸化珪素膜68Aを形成する。酸
化珪素膜68Aは前記酸化珪素膜68を除去した後改めて形
成する。この酸化珪素膜68Aは15〜25［nm］程度の膜厚
でよい。 次に、第29図に示すように、周辺回路の形成領域にお
いて、n-型ウエル領域21、p-型ウエル領域22の夫々の素
子間分離用絶縁膜23で規定される活性領域の主面部にし
きい値電圧を調整するｐ型不純物69pを導入する。ｐ型
不純物69pは、例えば1012［atoms/cm2］程度の不純物濃
度のＢを用い、20〜30［KeV］程度のエネルギのイオン
打込法で導入する。このｐ型不純物69pは主にｎチャネ
ルMISFETQn、Qpの夫々のしきい値電圧を調整するために
導入されている。また、ｐ型不純物69pはn-型ウエル領
域21、p-型ウエル領域22の夫々の主面部に別々の工程に
より導入してもよい。 次に、前記酸化珪素膜68Aを選択的に除去し、p-型ウ
エル領域22、n-型ウエル領域21の夫々の主面を露出させ
る。 次に、露出させたp-型ウエル領域22、n-型ウエル領域
21の夫々の主面上にゲート絶縁膜26を形成する。ゲート
絶縁膜26は、800〜1000［℃］程度の高温度のスチーム
酸化法で形成し、12〜18［nm］程度の膜厚で形成する。
【ゲート配線形成工程１】 次に、ゲート絶縁膜26上及び素子間分離用絶縁膜23上
を含む基板全面に多結晶珪素膜を形成する。多結晶珪素
膜は、CVD法で堆積させ、200〜300［nm］程度の膜厚で
形成する。多結晶珪素膜には、熱拡散法により、抵抗値
を低減するｎ型不純物例えばＰが導入されている。この
後、多結晶珪素膜の表面上に図示しない酸化珪素膜を熱
酸化法により形成する。この多結晶珪素膜は製造工程に
おける第１層目のゲート配線形成工程によって形成され
る。 次に、前記多結晶珪素膜上の全面に層間絶縁膜28を形
成する。この層間絶縁膜28は無機シランガス及び酸化窒
素ガスをソースガスとするCVD法で形成する。層間絶縁
膜28は例えば250〜350［nm］程度の膜厚で形成する。 次に、第30図に示すように、図示しないエッチングマ
スクを用い、前記層間絶縁膜28、多結晶珪素膜の夫々を
順次エッチングし、ゲート電極27及びワード線（WL）27
を形成する。また、ゲート電極27、ワード線27の夫々の
上部には層間絶縁膜28を残存させておく。前記エッチン
グは異方性エッチングで行う。
【低濃度の半導体領域形成工程】
次に、不純物導入に起因する汚染を低減するために、
基板全面に酸化珪素膜（符号を付けない）を形成する。
この酸化珪素膜は前記エッチングで露出されたp-型ウエ
ル領域22、n-型ウエル領域21の夫々の主面上やゲート電
極27、ワード線27の夫々の側壁に形成される。酸化珪素
膜は、例えば850〜950［℃］程度の高温度の酸素ガス雰
囲気中で形成され、10〜20［nm］程度の膜厚で形成され
る。 次に、素子間分離用絶縁膜23及び層間絶縁膜28（及び
ゲート電極27）を不純物導入マスクとして用い、メモリ
セルアレイ11E、ｎチャネルMISFETQnの夫々の形成領域
において、p-型ウエル領域22の主面部にｎ型不純物29n
を導入する。ｎ型不純物29nはゲート電極27に対して自
己整合で導入される。ｎ型不純物29nは、例えば1013［a
toms/cm2］程度の不純物濃度のＰ（又はAs）を用い、30
〜50［KeV］程度のエネルギのイオン打込法で導入す
る。図示しないが、このｎ型不純物29nの導入の際には
ｐチャネルMISFETQpの形成領域は不純物導入マスク（例
えばフォトレジスト膜）で覆われている。 次に、第31図に示すように、素子間分離用絶縁膜23及
び層間絶縁膜28（及びゲート電極27）を不純物導入マス
クとして用い、ｐチャネルMISFETQpの形成領域におい
て、n-型ウエル領域21の主面部にｐ型不純物30pを導入
する。ｐ型不純物30pはゲート電極27に対して自己整合
で導入される。ｐ型不純物30pは、例えば1012［atoms/c
m2］程度の不純物濃度のＢ（又はBF2）を用い、20〜30
［KeV］程度のエネルギのイオン打込法で導入する。図
示しないが、ｐ型不純物30pの導入の際にはメモリセル
アレイ11E、ｎチャネルMISFETQnの夫々の形成領域は不
純物導入マスク（フォトレジスト膜）で覆われている。
【高濃度の半導体領域形成工程１】 次に、前記ゲート電極27、ワード線27、それらの上層
の層間絶縁膜28の夫々の側壁にサイドウォールスペーサ
31を形成する。サイドウォールスペーサ31は、酸化珪素
膜を堆積し、この酸化珪素膜を堆積した膜厚に相当する
分、RIE等の異方性エッチングを施すことにより形成す
ることができる。サイドウォールスペーサ31の酸化珪素
膜は前記層間絶縁膜28と同一膜質を有する、無機シラン
ガス及び酸化窒素ガスをソースガスとするCVD法で形成
する。この酸化珪素膜は例えば130〜180［nm］程度の膜
厚で形成する。サイドウォールスペーサ31のゲート長方
向（チャネル長方向）の長さは約150［nm］程度で形成
される。 次に、周辺回路のｎチャネルMISFETQnの形成領域にお
いて、第32図に示すように、ｎ型不純物32nを導入す
る。ｎ型不純物32nの導入に際しては主にサイドウォー
ルスペーサ31を不純物導入マスクとして用いて行う。ま
た、ｎチャネルMISFETQnの形成領域以外の領域、つま
り、メモリセルアレイ11E、ｐチャネルMISFETQpの夫々
の形成領域は、前記ｎ型不純物32nの導入に際しては図
示しない不純物導入マスク（フォトレジスト膜）で覆わ
れる。前記ｎ型不純物32nは、例えば1015［atoms/cm2］
程度の不純物濃度のAs（又はＰ）を用い、70〜90［Ke
V］程度のエネルギのイオン打込法で導入する。 次に、第33図に示すように、熱処理を施し、前述のｎ
型不純物29n、ｎ型不純物32n、ｐ型不純物30pの夫々に
引き伸し拡散を施し、ｎ型半導体領域29、n+型半導体領
域32、ｐ型半導体領域30の夫々を形成する。前記熱処理
は例えば900〜1000［℃］程度の高温度で20〜40［分］
程度行う。前記ｎ型半導体領域29を形成することによ
り、メモリセルＭのLDD構造のメモリセル選択用MISFETQ
sが完成する。また、ｎ型半導体領域29及びn+型半導体
領域32を形成することにより、LDD構造のｎチャネルMIS
FETQnが完成する。このｎチャネルMISFETQnは、DRAM1の
周辺回路（低電圧用）及び入出力段回路（高電圧用）で
使用される。また、ｐチャネルMISFETQpのLDD構造を構
成するｐ型半導体領域30は完成するが、p+型半導体領域
39はメモリセルＭの完成後に形成されるので、ｐチャネ
ルMISFETQpは後工程で完成される。 このように、（13−７）入出力段回路として使用され
る高電圧用のLDD構造のｎチャネルMISFETQn、周辺回路
として使用される低電圧用のLDD構造のｎチャネルMISFE
TQnの夫々を有するDRAM1において、p-型ウエル領域22の
夫々異なる活性領域の主面に前記高電圧用ｎチャネルMI
SFETQn、低電圧用チャネルMISFETQnの夫々のゲート絶縁
膜26及びゲート電極27を同一製造工程で形成する工程
と、前記p-型ウエル領域22の夫々の活性領域の主面部に
前記高電圧用ｎチャネルMISFETQn、低電圧用ｎチャネル
MISFETQnの夫々のゲート電極27に対して自己整合でLDD
構造を形成する低不純物濃度のｎ型半導体領域29を同一
製造工程で形成する工程と、前記高電圧用ｎチャネルMI
SFETQn、低電圧用ｎチャネルMISFETQnの夫々のゲート電
極27の側壁にサイドウォールスペーサ31を同一製造工程
で形成する工程と、前記p-型ウエル領域22の活性領域の
前記高電圧用ｎチャネルMISFETQn、低電圧用ｎチャネル
MISFETQnの夫々の主面部にサイドウォールスペーサ31に
対して自己整合で高不純物濃度のn+型半導体領域32を形
成する工程とを備える。この構成により、前記高電圧用
ｎチャネルMISFETQn、低電圧用ｎチャネルMISFETQnの夫
々の形成工程をすべて兼用し、特に夫々のサイドウォー
ルスペーサ31を同一製造工程で形成することができるの
で、DRAM1の製造工程数を低減することができる。
【層間絶縁膜形成工程１】 次に、前記層間絶縁膜28上、サイドウォールスペーサ
31上等を含む基板全面に層間絶縁膜33を形成する。この
層間絶縁膜33はスタックド構造の情報蓄積用容量素子Ｃ
の夫々の電極層を加工する際のエッチングストッパ層と
して使用されている。また、層間絶縁膜33はスタックド
構造の情報蓄積用容量素子Ｃの下層電極層（35）とメモ
リセル選択用MISFETQsのゲート電極27、ワード線27の夫
々とを電気的に分離するために形成されている。また、
層間絶縁膜33はｐチャネルMISFETQpのサイドウォールス
ペーサ31の膜厚を厚くするように構成されている。層間
絶縁膜33は主に上層導電層の加工時のオーバエッチング
による削れ量、洗浄工程での削れ量等を見込んだ膜厚で
形成されている。層間絶縁膜33は無機シランガス及び酸
化窒素ガスをソースガスとするCVD法で堆積した酸化珪
素膜で形成されている。つまり、この層間絶縁膜33は、
スタックド構造の情報蓄積用容量素子Ｃの誘電体膜（3
6）や下地の層間絶縁膜28との間に線膨張係数差に基づ
き発生するストレスを低減することができる。層間絶縁
膜33は例えば130〜180［nm］程度の膜厚で形成する。 次に、第34図に示すように、メモリセルＭ形成領域の
メモリセル選択用MISFETQsの他方のｎ型半導体領域（情
報蓄積用容量素子Ｃの下層電極層35が接続される側）29
上の前記層間絶縁膜33を除去し、接続孔33A、34の夫々
を形成する。この接続孔34は、前記サイドウォールスペ
ーサ31、層間絶縁膜33をエッチングした時にサイドウォ
ールスペーサ31の側壁に堆積されるサイドウォールスペ
ーサ33Bの夫々で規定された領域内において形成されて
いる。
【ゲート配線形成工程２】 次に、第35図に示すように、層間絶縁膜33上を含む基
板全面に、メモリセルＭのスタックド構造の情報蓄積用
容量素子Ｃの下層電極層35を形成する多結晶珪素膜を堆
積する。この多結晶珪素膜は前記接続孔33A、34の夫々
を通して一部をｎ型半導体領域29に接続させている。こ
の多結晶珪素膜は、CVD法で堆積させた多結晶珪素膜で
形成し、150〜250［nm］程度の膜厚で形成する。この多
結晶珪素膜は製造工程における第２層目のゲート配線工
程により形成されている。多結晶珪素膜には堆積後に抵
抗値を低減するｎ型不純物例えばＰを熱拡散法により導
入する。このｎ型不純物は前記接続孔34を通してｎ型半
導体領域29に多量にｎ型不純物が拡散され、このｎ型不
純物がメモリセル選択用MISFETQsのチャネル形成領域側
に拡散しないように、ｎ型不純物は低不純物濃度で導入
される。 次に、第36図に示すように、前記多結晶珪素膜上にさ
らに多結晶珪素膜を堆積する。この上層の多結晶珪素膜
は、CVD法で堆積させ、250〜350［nm］程度の膜厚で形
成する。上層の多結晶珪素膜には堆積後に抵抗値を低減
するｎ型不純物例えばＰを熱拡散法により導入する。こ
のｎ型不純物はスタックド構造の情報蓄積用容量素子Ｃ
の電荷蓄積量を向上するために高不純物濃度で導入され
る。 次に、第37図に示すように、フォトリソグラフィ技術
及び異方性エッチング技術を用いて前記２層構造の多結
晶珪素膜を所定の形状に加工し、下層電極層35を形成す
る。前記フォトリソグラフィ技術はエッチングマスク
（フォトレジスト膜）の形成工程及びエッチングマスク
の除去工程を含む。前記エッチングマスクの除去工程は
例えばフレオンガス（CHF3）と酸素ガス（O2）との混合
ガスによるダウンストリームのプラズマ処理で行われて
いる。この処理はDRAM1の各素子のダメージを低減する
効果がある。 このように、（19−11）メモリセル選択用MISFETQsと
スタックド構造の情報蓄積用容量素子Ｃとの直列回路で
メモリセルＭを構成するDRAM1において、前記スタック
ド構造の情報蓄積用容量素子Ｃの前記メモリセル選択用
MISFETQsの一方のｎ型半導体領域29に接続される側の下
層電極層35を、低濃度に抵抗値を低減するｎ型不純物を
導入した多結晶珪素膜、高濃度に前記ｎ型不純物を導入
した多結晶珪素膜の夫々を順次積層した複合膜で構成す
る。この構成により、前記メモリセルＭのスタックド構
造の情報蓄積用容量素子Ｃの下層電極層35の膜厚を厚く
し、この膜厚を厚くした分、下層電極層35の側壁の面積
を高さ方向に稼ぐことができるので、電荷蓄積量を増加
し、メモリセルＭの面積を縮小して集積度を向上するこ
とができ、前記下層電極層35の上層の多結晶珪素膜の表
面の不純物濃度が高いので、電荷蓄積量を増加し、同様
に集積度をより向上することができ、しかも、前記下層
電極層35の多結晶珪素膜の不純物濃度を低くし、メモリ
セル選択用MISFETQsの一方のｎ型半導体領域29側へのｎ
型不純物の拡散量を低減することができるので、メモリ
セル選択用MISFETQsの短チャネル効果を低減し、メモリ
セルＭの面積を縮小してさらに集積度を向上することが
できる。なお、本発明は、３層又はそれ以上の層数で多
結晶珪素膜を堆積し、夫々の多結晶珪素膜にｎ型不純物
を導入し、前記下層電極層35を形成してもよい。 また、（21−12）メモリセル選択用MISFETQsとスタッ
クド構造の情報蓄積用容量素子Ｃとの直列回路でメモリ
セルＭを構成するDRAM1において、p-型ウエル領域22の
前記メモリセル選択用MISFETQs上を含む層間絶縁膜33の
全面に第１層目の多結晶珪素膜を堆積した後、この第１
層目の多結晶珪素膜に抵抗値を低減するｎ型不純物を導
入する工程と、この第１層目の多結晶珪素膜上の全面に
第２層目の多結晶膜を堆積後、この第２層目の多結晶珪
素膜に抵抗値を低減するｎ型不純物を導入する工程と、
この第２層目の多結晶珪素膜、前記第１層目の多結晶珪
素膜の夫々に異方性エッチングにより所定のパターンニ
ングを順次施し、前記スタックド構造の情報蓄積用容量
素子Ｃの下層電極層35を形成する工程とを備える。この
構成により、前記スタックド構造の情報蓄積用容量素子
Ｃの下層電極層35の膜厚を厚くしても、それに導入され
た不純物量がある程度確保されかつ均一化されているの
で、異方性エッチングの異方性を高めかつエッチング速
度を速くすることができる。異方性エッチングの異方性
の向上は、下層電極層35のサイズを縮小することができ
るので、メモリセルＭの面積を縮小し、DRAM1の集積度
を向上することができる。
【誘電体膜形成工程】 次に、第38図に示すように、前記メモリセルＭのスタ
ックド構造の情報蓄積用容量素子Ｃの下層電極層35上を
含む基板全面に誘電体膜36を形成する。誘電体膜36は、
前述したように基本的には窒化珪素膜36A、酸化珪素膜3
6Bの夫々を順次積層した２層構造で形成されている。下
層の窒化珪素膜36Aは、例えばCVD法で堆積させ、５〜７
［nm］程度の膜厚で形成する。この窒化珪素膜36Aを形
成する際には酸素の巻き込みをできる限り抑える。通常
の生産レベルで下層電極層35（多結晶珪素膜）上に窒化
珪素膜36Aを形成した場合には、極微量の酸素の巻き込
みが生じるので、下層電極層35と窒化珪素膜36Aとの間
に自然酸化珪素膜（図示しない）が形成される。 前記誘電体膜36の上層の酸化珪素膜36Bは、下層の窒
化珪素膜36Aに高圧酸化法を施して形成し、１〜３［n
m］程度の膜厚で形成する。酸化珪素膜36Bを形成すると
下層の窒化珪素膜36Aは若干膜厚が減少する。酸化珪素
膜36Bは基本的には1.5〜10［toll］の高圧及び800〜100
0［℃］程度の高温度の酸素ガス雰囲気中において形成
する。本実施例においては、酸化珪素膜36Bは、３〜3.8
［toll］の高圧及び酸化の際の酸素流量（ソースガス）
を２［l/min］、水素流量（ソースガス）を３〜８［l/m
in］として形成している。高圧酸化法で形成される酸化
珪素膜36Bは常圧（１［toll］）で形成される酸化珪素
膜に比べて短時間で所望の膜厚に形成することができ
る。つまり、高圧酸化法は、高温度の熱処理時間を短縮
することができるので、メモリセル選択用MISFETQs等の
ソース領域及びドレイン領域のpn接合深さを浅くするこ
とができる。前記自然酸化珪素膜は酸素の巻き込みを低
減すれば薄くすることができる。また、製造工程数は増
加するが、自然酸化珪素膜を窒化し、誘電体膜36を２層
構造で形成することもできる。
【ゲート配線形成工程３】 次に、前記誘電体膜36上を含む基板全面に多結晶珪素
膜を堆積する。多結晶珪素膜は、CVD法で堆積させ、80
〜120［nm］程度の膜厚で形成する。この多結晶珪素膜
は製造工程における第３層目のゲート配線形成工程によ
り形成される。この後、前記多結晶珪素膜に抵抗値を低
減するｎ型不純物例えばｐを熱拡散法により導入する。 次に、メモリセル選択用MISFETQsの一方のｎ型半導体
領域29と相補性データ線（50）との接続領域を除くメモ
リセルアレイ11Eの全面において、前記多結晶珪素膜上
にエッチングマスクを形成する。エッチングマスクは例
えばフォトリソグラフィー技術を使用したフォトレジス
ト膜で形成する。この後、第39図に示すように、前記エ
ッチングマスクを用い、前記多結晶珪素膜、誘電体膜36
の夫々に順次異方性エッチングを施し、上層電極層37を
形成する。この上層電極層37を形成することにより、ス
タックド構造の情報蓄積用容量素子Ｃが略完成し、この
結果、DRAM1のメモリセルＭが完成する。このメモリセ
ルＭの完成後、前記エッチングマスクは除去する。 次に、第40図に示すように、熱酸化処理を施し、前記
上層電極層37の表面上に絶縁膜（酸化珪素膜）38を形成
する。絶縁膜38を形成する工程は、前記上層電極層37を
パターンニングした際に、下地表面（層間絶縁膜33の表
面）に残存するエッチング残り（多結晶珪素膜）を酸化
する工程である。スタックド構造の情報蓄積用容量素子
Ｃは、メモリセル選択用MISFETQsの上層に２層の下層電
極層35及び上層電極層37を堆積するので、段差形状が大
きく、特に相補性データ線（50）とメモリセルＭとの接
続部分の段差形状が大きく、エッチング残りを生じ易
い。このエッチング残りは相補性データ線（50）と上層
電極層37とを短絡させる。 このように、（22−13）一方のｎ型半導体領域29が相
補性データ線（50）に接続されたメモリセル選択用MISF
ETQsと、その上層に形成される下層電極層35、誘電体膜
36、上層電極層37の夫々を順次積層したスタックド構造
の情報蓄積用容量素子Ｃとの直列回路でメモリセルＭを
構成するDRAM1において、前記メモリセルＭの誘電体膜3
6上にCVD法で多結晶珪素膜を堆積し、この多結晶珪素膜
に異方性エッチングにより所定のパターンニングを施し
て前記上層電極層37を形成する工程と、この上層電極層
37の表面上に熱酸化法による絶縁膜38（酸化珪素膜）を
形成する工程とを備える。この構成により、前記多結晶
珪素膜のパターンニング後に下地表面の段差部分に残存
する多結晶珪素膜のエッチング残りを、この後に行われ
る熱酸化工程により酸化することができるので、前記上
層電極層37と相補性データ線（50）との短絡を防止し、
製造上の歩留りを向上することができる。
【高濃度の半導体領域形成工程２】 次に、前記周辺回路のｐチャネルMISFETQpの形成領域
において、前述の工程で形成された層間絶縁膜33に異方
性エッチングを施し、第41図に示すように、サイドウォ
ールスペーサ33Cを形成する。サイドウォールスペーサ3
3Cは、前記サイドウォールスペーサ31の側壁に形成さ
れ、前記ゲート電極27に対して自己整合で形成される。
サイドウォールスペーサ33Cは、ｐチャネルMISFETQpの
サイドウォールスペーサ31のゲート長方向の寸法を長く
するように形成されている。サイドウォールスペーサ31
及び33Cの合計のゲート長方向の寸法は前述のように約2
00［nm］程度で形成される。 次に、前記スタックド構造の情報蓄積用容量素子Ｃの
上層電極層37上、ｎチャネルMISFETQn上、ｐチャネルMI
SFETQpの形成領域上の夫々を含む基板全面に図示しない
絶縁膜を形成する。この絶縁膜は主に不純物導入の際の
汚染防止膜として使用される。この絶縁膜は、例えば無
機シランガス及び酸化窒素ガスをソースガスとするCVD
法で堆積させた酸化珪素膜で形成し、約10［nm］程度の
薄い膜厚で形成する。 次に、周辺回路のｐチャネルMISFETQpの形成領域にお
いて、第42図に示すように、ｐ型不純物39pを導入す
る。ｐ型不純物39pの導入に際しては主にサイドウォー
ルスペーサ31及び33Cを不純物導入マスクとして用い
る。また、ｐチャネルMISFETQpの形成領域以外の領域つ
まりメモリセルアレイ11E、ｎチャネルMISFETQnの夫々
の形成領域はｐ型不純物39pの導入に際しては図示しな
い不純物導入マスク（フォトレジスト膜）で覆われる。
前記ｐ型不純物39pは、例えば1015［atoms/cm2］程度の
不純物濃度のBF2（又はＢ）を用い、50〜70［KeV］程度
のエネルギのイオン打込法で導入する。 この後、熱処理を施し、前述のｐ型不純物39pに引き
伸し拡散を施し、p+型半導体領域39を形成する。前記熱
処理は例えば900〜1000［℃］程度の高温度で20〜40
［分］程度行う。前記p+型半導体領域39を形成すること
により、LDD構造のｐチャネルMISFETQpが完成する。こ
のｐチャネルMISFETQpは、サイドウォールスペーサ33C
でサイドウォールスペーサ31のゲート長方向の寸法を増
加し、かつメモリセルＭのスタックド構造の情報蓄積用
容量素子Ｃを形成する熱処理（例えば誘電体膜36）を施
した後に形成されている。つまり、ｐチャネルMISFETQp
は、p+型不純物領域39のチャネル形成領域側への拡散を
低減し、短チャネル効果を低減することができる。 このように、（17−９）メモリセル選択用MISFETQsと
スタックド構造の情報蓄積用容量素子Ｃとの直列回路で
構成されるメモリセルＭ、周辺回路を構成するLDD構造
の相補型MISFETの夫々を有する、DRAM1において、前記
メモリセルＭのメモリセル選択用MISFET、前記周辺回路
のｎチャネルMISFETQn、ｐチャネルMISFETQpの夫々のゲ
ート絶縁膜26、ゲート電極27の夫々を順次形成する工程
と、このゲート電極27に対して自己整合で、前記メモリ
セル選択用MISFETQs、ｎチャネルMISFETQn、ｐチャネル
MISFETQpの夫々のLDD構造を形成する低不純物濃度のｎ
型半導体領域29、ｐ型半導体領域30の夫々を形成する工
程と、このメモリセル選択用MISFETQs、ｎチャネルMISF
ETQn、ｐチャネルMISFETQpの夫々のゲート電極27の側壁
にサイドウォールスペーサ31を形成する工程と、このサ
イドウォールスペーサ31に対して自己整合で、前記ｎチ
ャネルMISFETQnの高不純物濃度のn+型半導体領域32を形
成する工程と、前記メモリセルＭのスタックド構造の情
報蓄積用容量素子Ｃを形成する工程と、前記ｐチャネル
MISFETQpのゲート電極27の側壁に前記サイドウォールス
ペーサ31を介在させて前記ゲート電極27に対して自己整
合でサイドウォールスペーサ33Cを形成する工程と、こ
のサイドウォールスペーサ33Cに対して自己整合で、前
記ｐチャネルMISFETQpの高不純物濃度のp+型半導体領域
39を形成する工程とを備える。この構成により、前記ｎ
チャネルMISFETQnは、単層のサイドウォールスペーサ31
でLDD構造を形成する低不純物濃度のｎ型半導体領域29
のゲート長方向の寸法を規定しているので、前記ｎ型半
導体領域29のゲート長方向の寸法を短くすることがで
き、前記ｐチャネルMISFETQpは、複数層のサイドウォー
ルスペーサ31、33Cで高不純物濃度のp+型半導体領域39
のチャネル形成領域側への回り込み量を規定し、かつ前
記メモリセルＭのスタックド構造の情報蓄積用容量素子
Ｃを形成する熱処理を施した後に高不純物濃度のp+型半
導体領域39を形成しているので、前記p+型半導体領域39
のチャネル形成領域側への回り込み量をより低減するこ
とができる。 また、（18−10）前記ｎチャネルMISFETQnの高不純物
濃度のn+型半導体領域32を形成する工程後、前記メモリ
セルＭのスタックド構造の情報蓄積用容量素子Ｃを形成
する工程の前には層間絶縁膜33を形成する工程を備え、
この層間絶縁膜33を形成した後、前記サイドウォールス
ペーサ33Cを前記層間絶縁膜33を利用して形成する。こ
の構成により、前記サイドウォールスペーサ33Cを形成
する工程の一部（膜堆積工程）を前記層間絶縁膜33を形
成する工程で兼用することができるので、この工程を兼
用した分、DRAM1の製造工程数を低減することができ
る。
【層間絶縁膜形成工程２】 次に、前記DRAM1の各素子上を含む基板全面に層間絶
縁膜40を積層する。この層間絶縁膜40は例えば無機シラ
ンガス及び酸化窒素ガスをソースガスとするCVD法で堆
積させた酸化珪素膜で形成する。この層間絶縁膜40は例
えば250〜350［nm］程度の膜厚で形成する。 次に、第43図に示すように、メモリセルＭと相補性デ
ータ線（50）との接続部分において、前記層間絶縁膜40
に接続孔40Aを形成する。この接続孔40Aは例えば異方性
エッチングで形成する。
【ゲート配線形成工程４】 次に、第44図に示すように、前記接続孔40Aを通して
メモリセル選択用MISFETQsの一方のｎ型半導体領域29と
接続し、層間絶縁膜40上を延在する相補性データ線（D
L）50を形成する。相補性データ線50は製造工程におけ
る第４層目のゲート配線形成工程で形成する。相補性デ
ータ線50は多結晶珪素膜50A,遷移金属シリサイド膜50B
の夫々を順次積層した２層構造で構成されている。下層
の多結晶珪素膜50Aは、CVD法で堆積し、例えば80〜120
［nm］程度の膜厚で形成され、この多結晶珪素膜50Aに
は堆積後にｎ型不純物例えばＰを熱酸化法により導入し
ている。CVD法で堆積される多結晶珪素膜50Aは、接続孔
40Aの段差形状部分でのステップカバレッジが高いの
で、相補性データ線50の断線不良を低減することができ
る。また、前記メモリセルＭと相補性データ線50との接
続部分において、前記接続孔40Aと素子間分離用絶縁膜2
3との製造工程におけるマスク合せずれにより、素子間
分離用絶縁膜23上に接続孔40Aの一部がかかった場合、
多結晶珪素膜50Aからp-型ウエル領域22の主面部にｎ型
不純物を拡散し、ｎ型半導体領域29と相補性データ線50
とを接続できるので、相補性データ線50とp-型ウエル領
域22との短絡を防止することができる。前記上層の遷移
金属シリサイド膜50Bは、例えばCVD法で堆積したWSi2膜
で形成し、100〜200［nm］程度の膜厚で形成する。この
上層の遷移金属シリサイド膜50Bは、主に相補性データ
線50Bの抵抗値を低減し、情報書込み動作、情報読み出
し動作の夫々の速度を速くするために形成されている。
また、上層の遷移金属シリサイド膜50Bは、CVD法で堆積
されるので、相補性データ線50の断線不良をより低減す
ることができる。 前記相補性データ線50は、下層の多結晶珪素膜50A、
上層の遷移金属シリサイド膜50Bの夫々を堆積後、例え
ば異法性エッチングで所定の形状にパターンニングする
ことにより形成されている。
【層間絶縁膜形成工程３】 次に、前記相補性データ線50上を含む基板全面に層間
絶縁膜51を形成する。層間絶縁膜51は酸化珪素膜51A,BP
SG膜51Bの夫々を順次積層した２層構造で構成されてい
る。下層の酸化珪素膜51Aは、例えば無機シランガス及
び酸化窒素ガスをソースガスとするCVD法で堆積され、1
00〜200［nm］程度の膜厚で形成される。下層の酸化珪
素膜51Aは上層のBPSG膜51Bの不純物（Ｐ、Ｂの夫々）の
漏れを防止するために形成されている。上層のBPSG膜51
Bは、例えばCVD法で堆積され、250〜350［nm］程度の膜
厚で形成されている。このBPSG膜51には、窒素ガス雰囲
気中において、約800［℃］以上の温度でフローが施さ
れ、その表面が平坦化されている。 次に、第45図に示すように、前記層間絶縁膜51に接続
孔51Cを形成する。接続孔51Cは、DRAM1の各素子のn+型
半導体領域32上、p+型半導体領域39上、図示しない配線
50上、上層電極層37上等の上部の層間絶縁膜51を除去し
て形成する。接続孔51Cは例えば異方性エッチングで形
成する。 また、前記ｐチャネルMISFETQpの形成領域において、
p+型半導体領域39は、ｐ型不純物の拡散係数が大きいの
で、表面の不純物濃度がn+型半導体領域32に比べて薄く
なる。また、p+型半導体領域32は、前記接続孔51Cを形
成する際のオーバーエッチングにより表面の不純物濃度
の高い領域がエッチングされ、表面の不純物濃度がさら
に低くなる。また、p+型半導体領域39は、それに接続さ
れる配線52を遷移金属膜（Ｗ膜）で形成しているので、
n+型半導体領域32に比べて仕事関数差が大きくなる。そ
こで、ｐチャネルMISFETQpは、前記接続孔51Cで規定さ
れた領域内において、p+型半導体領域39の表面にｐ型不
純物を導入し、p+型半導体領域39の表面の不純物濃度を
高くしてもよい。この構成により、ｐチャネルMISFETQp
のp+型半導体領域39との配線（52）と接続抵抗値を低減
することができる。
【配線形成工程１】 次に、第46図に示すように、前記接続孔51Cを通してn
+型半導体領域32、p+型半導体領域39等と接続するよう
に、層間絶縁膜51上に配線（カラムセレクト信号線も含
む）52を形成する。配線52は、スパッタ法で堆積した遷
移金属膜例えばＷ膜で形成し、例えば350〜450［nm］程
度の膜厚で形成する。配線52は、層間絶縁膜51の全表面
に堆積後、例えば異方性エッチングで所定の形状にパタ
ーンニングすることにより形成することができる。
【層間絶縁膜形成工程４】 次に、第47図に示すように、前記配線52上を含む基板
全面に層間絶縁膜53を形成する。層間絶縁膜53は酸化珪
素膜（堆積型絶縁膜）53A、酸化珪素膜（塗布型絶縁
膜）53B、酸化珪素膜（堆積型絶縁膜）53Cの夫々を順次
積層した３層構造で構成されている。下層の酸化珪素膜
53Aは、テトラエポキシシランガスをソースガスとする
Ｃ−CVD法で堆積し、250〜350［nm］程度の膜厚で形成
する。中層の酸化珪素膜53Bは層間絶縁膜53の表面を平
坦化するために形成されている。酸化珪素膜53Bは、SOG
法で数回（２〜５回）程度塗布し（合計100〜150［nm］
程度の膜厚に塗布）、この後ベーク処理（約450
［℃］）を施し、表面をエッチングで後退させることに
より形成されている。前記エッチングによる後退によ
り、酸化珪素膜53Bは下層の酸化珪素膜53Aの表面の段差
形状のうち凹部のみに形成される。また、層間絶縁膜53
の中層は前記酸化珪素膜53Bに変えて有機物膜例えばポ
リイミド系樹脂膜で形成してもよい。上層の酸化珪素膜
53Cは、層間絶縁膜53全体としての膜の強度を高めるた
めに、例えばテトラエポキシシランガスをソースガスと
するＣ−CVD法で堆積し、250〜350［nm］程度の膜厚で
形成する。 次に、前記層間絶縁膜の所定の配線53上を除去し、接
続孔53Dを形成する。接続孔53Dは例えば異方性エッチン
グで形成する。 次に、前記接続孔53D内に露出する配線52の表面上に
遷移金属膜54を積層する（埋込む）。遷移金属膜54は、
選択CVD法で堆積した例えばＷ膜で形成し、600〜800［n
m］程度の膜厚で形成する。このＷ膜の反応生成式は以
下のとおりである。 650〜700℃ WF6＋3SiCl2H2⇒WSi2＋HCl＋SiF4＋F2
【配線形成工程２】 次に、第49図に示すように、前記接続孔53D内に埋込
まれた遷移金属膜54と接続するように層間絶縁膜53上に
配線（シャント用ワード線も含む）55を形成する。配線
55は遷移金属窒化膜（又は遷移金属膜）55A、アルミニ
ウム合金膜55Bの夫々を順次積層した２層構造で構成さ
れている。下層の遷移金属窒化膜55Aは、例えばスパッ
タ法で堆積したTiN膜で形成し、130〜180［nm］程度の
膜厚で形成される。この遷移金属窒化膜55Aは、前述の
ように前記接続孔53D部分において、Siの析出現象やＷ
とアルミニウムとの合金化反応を防止するように構成さ
れている。上層のアルミニウム合金膜55Bは、例えばス
パッタ法で堆積し、600〜800［nm］程度の膜厚で形成す
る。配線55は、下層の遷移金属シリサイド膜55A、上層
のアルミニウム合金膜55Bの夫々を順次積層した後、例
えば異方性エッチングで所定の形状にパターンニングす
ることにより形成することができる。
【パッシベーション膜形成工程】
次に、前記第１図に示すように、前記配線55上を含む
基板全面にパッシベーション膜56を形成する。パッシベ
ーション膜56は、前述のように、酸化珪素膜56A、窒化
珪素膜56Bの夫々を順次積層した複合膜で形成されてい
る。下層の酸化珪素膜56Aは前述のようにテトラエポキ
シシランガスをソースガスとするＣ−CVD法で堆積す
る。上層の窒化珪素膜56BはプラズマCVD法で堆積する。 なお、第１図には図示していないが、パッシベーショ
ン膜56の上層には樹脂膜が塗布されている。この樹脂膜
はα線ソフトエラー耐圧を向上するために形成されてい
る。この樹脂膜は、例えばポッティング技術（樹脂の滴
下塗布工程、ベーク処理工程及びパターニング工程を含
む）で塗布したポリイミド系樹脂膜を使用し、８〜12
［μｍ］程度の膜厚で形成されている。樹脂膜は、基本
的には外部端子に相当する位置を開口し、この領域を除
くDRAM1の全面に塗布される。また、この樹脂膜は、DRA
M1の表面上において複数に分割した形状で配置してもよ
い。つまり、樹脂膜は、DRAM1のα線ソフトエラー耐圧
を確保したい領域例えばメモリセルアレイ11E、直接周
辺回路の一部（12及び13）の夫々には配置し、関接周辺
回路、直接周辺回路の他部には配置せず、この領域を分
割領域として使用する。このように、樹脂膜を分割する
ことにより、樹脂膜のストレスを低減し、パッシベーシ
ョン膜の割れ等を防止することができる。
【ヒューズ開口工程】
また、前記DRAM1には欠陥相補性データ線（DL）50、
欠陥ワード線（WL）27（又はシャント用ワード線55）の
夫々を救済するＹ系冗長回路1812、Ｘ系冗長回路1806の
夫々が配置されている。このＹ系冗長回路1812は、欠陥
相補性データ線50から冗長用相補性データ線50への切換
をヒューズ素子Ｆを切断するか否かで行っている。同様
に、Ｘ系冗長回路1806は、欠陥ワード線27から冗長用ワ
ード線27への切換をヒューズ素子Ｆを切断するか否かで
行っている。 前記ヒューズ素子Ｆは、第50図（要部断面図）に示す
ように、相補性データ線50及び配線50と同一導電層で形
成されている。本実施例のDRAM1はレーザ切断方式を採
用しているので、ヒューズ素子50はレーザ光で切断して
いる。ヒューズ素子50は厚い膜厚のパッシベーション膜
56が存在すると切断が不安定になるので、ヒューズ素子
50の上部にはパッシベーション膜56に形成されたヒュー
ズ開口56Cが設けられている。このヒューズ開口56Cの開
口の際に使用するエッチングガスはヒューズ素子50をエ
ッチングするエッチングガスでもあるので、ヒューズ素
子50上には層間絶縁膜51及び層間絶縁膜53の適度な膜厚
（800［nm］以下の膜厚）の絶縁膜を残存させている。
ヒューズ素子50の下層の導電層例えばスタックド構造の
情報蓄積用容量素子Ｃの上層電極層37と同一導電層は膜
厚が薄いので抵抗値が高くなりヒューズ素子Ｆとしては
好ましくない。また、下層電極層35、ゲート電極27の夫
々と同一導電層はその上層に多くの層数を絶縁膜が存在
するので、ヒューズ開口を形成する工程が多くなりかつ
複雑になる。また、ヒューズ素子50の上層の配線52、55
の夫々と同一導電層はレーザ光を反射する性質があるの
で、ヒューズ素子Ｆとしては好ましくない。 このヒューズ素子50及びヒューズ開口56Cの形成方法
について、第51図乃至53図（各製造工程毎に示す要部断
面図）を用いて簡単に説明する。 まず、第51図に示すように、層間絶縁膜40のヒューズ
素子Ｆの形成領域上に相補性データ線50と同一製造工程
でヒューズ素子50を形成する。 次に、層間絶縁膜51（51A及び51B）を形成し、この
後、第52図に示すように、配線52を形成する。同第52図
に示すように、ヒューズ素子50上には配線52は存在しな
い。 次に、層間絶縁膜53（53A、53B及び53C）を形成し、
この後、第53図に示すように、配線55を形成する。前記
ヒューズ素子50上には配線55は存在しない。 次に、パッシベーション膜56を形成し、前記第50図に
示すように、ヒューズ素子50上のパッシベーション膜56
にヒューズ開口56Cを形成する。このヒューズ開口56C
は、説明していないが、パッシベーション膜56の外部端
子BPが存在する（ボンディング）部分を開口する工程と
同一製造工程で形成することができる。 このように、（38−23）相補性データ線50とワード線
27との交差部にメモリセル選択用MISFETQsとスタックド
構造の情報蓄積用容量素子Ｃとの直列回路で形成された
メモリセルＭを配置し、前記相補性データ線50又はワー
ド線27のうち欠陥相補性データ線50又は欠陥ワード線27
を救済するレーザ切断用冗長ヒューズ素子50を有する、
DRAM1において、前記相補性データ線50をCVD法で堆積し
た多結晶珪素膜50A、遷移金属シリサイド膜50Bの夫々を
順次積層した複合膜で構成し、前記レーザ切断用冗長ヒ
ューズ素子50を前記相補性データ線50と同一導電層で構
成する。この構成により、前記相補性データ線50は前記
メモリセルＭのメモリセル選択用MISFETQs及びスタック
ド構造の情報蓄積用容量素子Ｃよりも上層で形成されて
いるので、前記レーザ切断用冗長ヒューズ素子50の上層
の絶縁膜の層数が低減され、このレーザ切断用冗長ヒュ
ーズ素子50の上層の絶縁膜の開口プロセスを簡単化する
ことができると共に、前記多結晶珪素膜50A及び遷移金
属シリサイド膜50Bで形成された複合膜はレーザ光の吸
収率が相補性データ線50上に形成される配線52、55の夫
々に比べて高いので、前記レーザ切断用冗長ヒューズ素
子50の切断を簡単にかつ確実に行うことができる。 前記パッシベーション膜56及びそれに開口を形成す
る。これら一連の工程を施すことにより、本実施例のDR
AM1は完成する。 次に、前述のDRAM1の製造プロセスにおいて、個々の
要部の製造工程について、詳細に説明する。
【配線・接続孔の形成工程】
前述のDRAM1の製造方法において、相補性データ線（D
L）50、配線52、配線55、接続孔40A、51C、53Dの夫々は
基本的には多層レジストマスクを使用したフォトリソグ
ラフィ技術で加工する。この多層レジストマスクは非感
光性樹脂膜（ポリイミド系樹脂膜等の有機膜）、中間膜
（SOG法で塗布した酸化珪素膜等の無機膜）、感光性樹
脂膜の夫々を順次積層した例えば３層構造で形成され
る。 前記多層レジストマスクは、多層構造により成長する
段差形状を主に下層膜及び中間膜で緩和し、上層の感光
性樹脂膜の加工精度さらに被エッチング材の加工精度を
向上する目的で使用する。多層レジストマスクは、次の
方法により形成される。 まず、被エッチング材（例えば前記相補性データ線50
等）の表面上に、非感光性樹脂膜、中間膜、感光性樹脂
膜の夫々を順次積層し、多層レジスト膜を形成する。 次に、多層レジスト膜の上層の感光性樹脂膜を通常の
露光処理及び現像処理により加工し、エッチングマスク
を形成する。 次に、前記エッチングマスクを使用し、多層レジスト
膜の中間膜、非感光性樹脂膜の夫々を順次異法性エッチ
ングでパターンニングし、多層レジストマスクを形成す
る。このパターンニングのうち、下層の非感光性樹脂膜
は酸素（O2）ガス及びハロゲン（Cl2，Br2等）ガスを使
用した異方性エッチング技術でパターンニングする。エ
ッチング装置としては、例えば反応性イオンエッチング
（RIE）装置、マグネトロン型RIE装置又はμ波ECR装置
を使用する。エッチング圧力は例えば１〜10［mtoor］
程度、高周波出力は、0.25〜30［W/cm2］程度を使用す
る。また、前記異方性エッチングで使用するハロゲンガ
スは、真空チャンバ内に固体例えば塩化ビニールを載置
し、この塩化ビニールのアウトガスとしてのハロゲンガ
ス（ハロゲンガス化合物が同時に発生する）を使用する
のではなく、真空チャンバの外部からその内部に供給す
る。 前記酸素ガス及びハロゲンガスの異方性エッチングガ
スは、下層の非感光性樹脂膜を酸素ガスによりエッチン
グするとカルボン酸を生成し、このカルボン酸にハロゲ
ンガスを添加するとより蒸気圧の低い酸塩化物が生成さ
れるので、生成ガスの抜けが良好となり、下層の非感光
性樹脂膜のサイドエッチング量を低減することができ
る。 このように、多層レジスト膜を３層構造で形成し、こ
のうち下層の非感光性樹脂膜を酸素ガス及びハロゲンガ
スを使用した異方性エッチングでパターンニングする。
この構成により、前記異方性エッチングガスにハロゲン
ガスを使用しているので、下層の非感光性樹脂膜のサイ
ドエッチング量を低減し、加工精度を向上することがで
きると共に、異方性エッチングガスとしてハロゲン化合
物（CF4，CCl4）を使用しないので、下層の非感光性樹
脂膜のパターンニングされた側面への有機物の付着を防
止することができる。この有機物の付着の防止は、その
除去工程を低減することができ、又エッチング装置の真
空チャンバ内壁の汚染を低減することができる。また、
前記真空チャンバ内壁に付着する汚染を低減し、製造工
程中の半導体ウエーハ表面に前記内壁から落ちた有機物
が再付着することを低減することができるので、製造上
の歩留りを向上することができる。 また、異方性エッチングガスとしてハロゲン化合物特
に炭素（Ｃ）を使用していないので、異方性エッチング
速度を速くすることができる。 また、前記異方性エッチングは、固体のアウトガスと
してのハロゲンガスを使用せずに、真空チャンバの外部
から純粋のハロゲンガスを使用するので、前述と同様の
効果を奏することができる。
【配線形成工程１】 前述のDRAM1の製造方法において、配線52つまりＷ膜
の加工は低温異方性エッチングを採用することにより加
工精度を向上することができる。 前記配線52を加工する異方性エッチングはRIE装置等
の真空チャンバ内において行われている。真空チャンバ
内は通常10-2〜10-3［torr］程度の範囲の真空度に保持
され、この状態において異方性エッチングが行われてい
る。第54図（六フッ化タングステンWF6の温度と蒸気圧
との関係を示す図）に示すように、WF6は約−40［℃］
以下の低温度において前記真空チャンバ内の真空度に対
する蒸気圧が０［mtorr］又はそれに近くなる。つま
り、前記配線52は、前記低温度領域において異方性エッ
チングを施すことにより、加工された側壁にイオンが衝
突しないので気化せず、加工中の底面にイオンが衝突し
て気化するので、エッチングの異方性を向上することが
できる。この結果、配線52の加工精度を向上することが
できる。
【接続孔形成工程】
前述のDRAM1の製造方法において、前記接続孔51C（又
は53D）の夫々、マグネトロンRIE装置又はμ波ECR装置
を使用し、テーパ状に形成することができる。 前記接続孔51Cは、エッチング条件のうちエッチング
圧力、エッチングガス流量又は高周波出力を制御するこ
とにより、テーパ角度（接続孔の段差角度）を制御する
ことができる。エッチング性能を損なわずに、前記テー
パ角度を制御するには、エッチング圧力又はエッチング
ガス流量を制御することが望しい。異方性エッチングの
エッチング速度はイオン電流と平均イオンエネルギとの
積で決定され、イオン電流が一定の場合、前記テーパ角
度は平均イオンエネルギで決定される。一方、前記イオ
ン電流は高周波出力に比例し、高周波出力が一定の場
合、半導体ウエーハ（電極）とプラズマとの間の電圧Vd
cに反比例する傾向にある。 第55図（Ａ）にエッチング圧力とエネルギとの関係を
示すように、RIE装置を使用した異方性エッチングは、
エッチング圧力に対する安定放電領域が狭く、電圧Vdc
の変化も急峻であり、しかも平均イオンエネルギの変化
も急激である。つまり、テーパ角度の制御性が悪い。 これに対して、第55図（Ｂ）に同様にエッチング圧力
とエネルギとの関係を示すように、マグネトロンRIE装
置（又はμ波ECR装置）を使用した異方性エッチング
は、１〜２桁程度イオン量が多いので、エッチング圧力
に対する安定放電領域が広くなる。したがって、第55図
（Ｃ）にイオンエネルギとエッチング速度との関係、第
55図（Ｄ）にイオンエネルギとテーパ角度との関係の夫
々を示すように、テーパ角度の制御性は高くなる。段差
部のエッチング速度は平坦部のイオンエネルギのcosθ
倍に相当するイオンエネルギで決定するエッチング速度
となる。これは、テーパ角度θの段差部のイオン電流密
度は平坦部のイオン電流密度のcosθ倍に相当する。な
お、テーパ角度θが90度に近づくにしたがって接続孔の
段差部は急峻になり、テーパ角度θが０度に近づくにし
たがって段差部は緩和されてくる。 このように、マグネトロンRIE装置（又はμ波ECR装
置）を使用した異方性エッチングで接続孔51Cを形成す
ることにより、エッチング圧力に対する安定放電領域を
広くし、電圧Vdcの変化、平均イオンエネルギの変化の
夫々を低減することができるので、エッチング性能を損
なわずにテーパ角度の制御性を向上することができる。
つまり、第55図（Ｄ）に示すように、テーパ角度は60〜
80度にばらつくことなく簡単に形成することができる。
この結果、接続孔51Cにテーパ形状を形成することがで
きるので、接続孔51Cの段差部において、配線52の断線
不良を低減することができる。なお、接続孔53Dは、本
実施例では遷移金属膜54を埋込んでいるので問題はない
が、それを埋込まない場合は同様にテーパ形状を設け
る。
【接続孔形成工程】
前述のDRAM1の製造方法において、前記接続孔51C、53
D等、絶縁膜の加工は低温異方性エッチングで加工す
る。 まず、DRAM1（ダイシング工程前の半導体ウエーハ）
を静電吸着板を介在させてエッチング装置の真空チャン
バ内の下部電極に直接吸着させる。この下部電極は常時
冷却され、結果的に半導体ウエーハは常温以下の温度に
保持される。この状態において、層間絶縁膜51、53の夫
々に異方性エッチングを施し、接続孔51C、53Dの夫々を
形成する。 異方性エッチングガス（ハロゲン化合物CHF3）はエッ
チングチャンバの内壁に比べて温度が低い半導体ウエー
ハの表面に多く堆積するので、低温異方性エッチングの
採用は前記異方性エッチングガス流量を低減することが
でき、又真空チャンバの内壁に付着される汚染物を低減
することができる。 （実施例II） 本実施例IIは、前述の実施例ＩのDRAM1の製造上の歩
留りを向上するために、異なる配線層間を接続する接続
孔内に遷移金属膜を埋込む工程に枚葉式を採用した、本
発明の第２実施例である。 本発明の実施例IIであるDRAM1の要部を第56図（要部
断面図）に示す。 第56図に示すように、本実施例IIのDRAM1は、下地絶
縁膜80上に形成された配線81に、層間絶縁膜82に形成さ
れた接続孔82A内に埋込まれた遷移金属膜83を接続して
いる。配線81はアルミニウム膜又はアルミニウム合金膜
で形成されている。層間絶縁膜82は酸化珪素膜の単層又
はそれを主体とする複合膜で形成されている。接続孔82
A内に埋込まれた遷移金属膜83は選択CVD法で堆積したＷ
膜で形成されている。この遷移金属膜83には図示しない
が層間絶縁膜82上に延在する配線が接続される。 この第56図に示す構造は、次の枚葉式を採用する製造
方法により形成することができる。 まず、前記層間絶縁膜82に接続孔82Aを形成し、接続
孔82A内に配線81の表面を露出させる。この配線81の表
面は露出させたことにより酸化され、アルミナ（Al
2O3）が生成される。 次に、前記配線81の表面に生成されたアルミナをスパ
ッタ法により除去する。スパッタ法としてはアルゴン
（Ar）ガスにフッ素系（NF3、XeF、CF4又はCHF3）ガス
を混合したスパッタ法を使用する。前記アルゴンガス
は、そのアルゴンイオンにより前記配線81の表面に生成
されたアルミナをスパッタにより取り除くことができ
る。フッ素系ガスは、前記アルミナのスパッタ速度を促
進することができる。また、フッ素系ガスは、層間絶縁
膜82の表面にアルゴンイオンの衝突で形成された未結合
手の層を取り除き、前記遷移金属膜83の選択性を向上す
ると共に、配線81の表面を腐食させることがない。つま
り、アルゴンガスのみでは層間絶縁膜82の表面に未結合
手を形成し、遷移金属膜83の選択性をなくし、アルゴン
ガスにハロゲン化合物例えばCl2を混合した場合には未
結合手の層を取り除くことができるが、配線81の表面を
腐食してしまうので、スパッタ法は前述のようにアルゴ
ンガスにフッ素系ガスを混在して形成する。 次に、前記接続孔82A内の配線81の表面上に遷移金属
膜83を選択的に堆積し、この接続孔82A内に遷移金属膜8
3を埋込む。 このように、前述の混合ガスを使用したスパッタ法で
配線81の表面のアルミナを除去することにより、配線81
と遷移金属膜83との接続を良好に行うことができると共
に、前記遷移金属膜83の選択性を確保することができ
る。 また、同第56図に示すように、前記スパッタ法で使用
するフッ素系ガスのフッ素（Ｆ）は、配線81の表面をス
パッタし、アルミニウム粒子を叩きだす。このアルミニ
ウム粒子は、接続孔82Aの内壁に付着し、クロスコンタ
ミネーション81Aを生成する。このクロスコンタミネー
ション81Aは、層間絶縁膜82の表面に比べて遷移金属膜8
3の堆積速度が速いので、結果的に遷移金属膜83の上部
を層間絶縁膜82の表面よりも突出させてしまう。この遷
移金属膜83の突出はそれに接続される上層配線の加工精
度を低下させてしまう。 第57図（要部断面図）に示すDRAM1は、前記遷移金属
膜83の突出を低減するために、クロスコンタミネーショ
ン81Aはそのまま残存させ、接続孔82Aの上部にテーパ部
82Bを設けている。テーパ部82Bは等方性エッチングによ
り形成することができる。接続孔82Aは異方性エッチン
グにより形成することができる。つまり、前記テーパ部
82Bは、クロスコンタミネーション81Aの上側の一部を除
去して層間絶縁膜82の表面を露出させ、この部分の遷移
金属膜83の堆積速度を低下させ、遷移金属膜83の突出を
防止することができる。一方、クロスコンタミネーショ
ン81Aを残存させることにより、遷移金属膜83の堆積速
度を速くすることができるので、製造時間を短縮するこ
とができる。 また、第58図（要部断面図）に示すDRAM1は、前記接
続孔82Aの内壁にクロスコンタミネーション81を積極的
に生成し、遷移金属膜83の堆積速度をさらに速くしてい
る。 また、遷移金属膜83の堆積速度は若干遅くなるが、ク
ロスコンタミネーション81Aを実質的にすべて取り除
き、接続孔82Aを完全にテーパ形状に形成してもよい。 また、枚葉式を採用することにより、前記遷移金属膜
83の膜厚の制御性をバッチ式に比べて向上することがで
きる。 （実施例III） 本実施例IIIは、前述の実施例IIのDRAM1と構造が異な
るが、半導体基板と配線層とを接続する接続孔内に遷移
金属膜を埋込み、しかもこの工程に枚葉式を採用した、
本発明の第３実施例である。 本発明の実施例IIIであるDRAM1の要部を第59図（要部
断面図）に示す。 第59図に示すように、本実施例IIIのDRAM1は、p+型ウ
エル領域22の主面部に形成されたn+型半導体領域32に、
層間絶縁膜80に形成された接続孔80Aに埋込まれた遷移
金属膜84を接続している。n+型半導体領域32は前述の実
施例Ｉで説明したように珪素（Si）である。層間絶縁膜
80は酸化珪素膜の単層又はそれを主体とする複合膜で形
成されている。接続孔80A内に埋込まれた遷移金属膜84
は、珪素還元反応（n+型半導体領域32のSiとWF6との反
応）を利用する選択CVD法で堆積したＷ膜84A、シラン還
元反応（SiH4とWF6との反応）を利用する選択CVD法で堆
積したＷ膜84Bの夫々を順次積層した複合膜で形成され
ている。下層のＷ膜84Aは、珪素還元反応であるので、n
+型半導体領域32と遷移金属膜84との接着性を向上する
ことができる。上層のＷ膜84Bは、シラン還元反応であ
るので、n+型半導体領域32の表面が還元される量を低減
し、浅井pn接合深さを有するn+型半導体領域32を形成す
ることができる。この遷移金属膜84の上部は層間絶縁膜
80上に延在する配線（例えばアルミニウム合金膜）81に
接続されている。 この第59図に示す構造は、前記接続孔80A内に埋込ま
れる遷移金属膜84の形成工程において、下層のＷ膜84A
の形成後に若干の時間が経過した後上層のＷ膜84Bを堆
積すると、両者の界面が剥離する（剥離部は符号84Cで
示す）。この剥離は、下層のＷ膜84Aに比べて上層のＷ
膜84Bのストレスが大きいために生じる。また、前記剥
離は、反応副生成物例えばフッ素系ガスが存在した場合
にも生じる。 第60図（要部断面図）に示すDRAM1は、前記遷移金属
膜84の下層のＷ膜84A、上層のＷ膜84Bの夫々を連続形成
し、両者の界面の剥離をなくしている。この遷移金属膜
84の下層のＷ膜84A、上層のＷ膜84Bの夫々の連続形成方
法は次のとおりである。 まず、第61図（Ａ）に枚葉式を採用した選択CVD法に
おいてＷ膜の堆積時間とソースガス流量との関係を示す
ように、CVD装置の反応炉内にソースガスとしてWF6を供
給する。WF6は、前記第60図に示す接続孔80A内に露出す
るn+型半導体領域32の表面のSiと反応し、下層のＷ膜84
Aを形成し始める。このWF6の供給と共に、第61図（Ｂ）
に示すように、堆積時間と反応副生成物（F2，SiF3，Si
F4）の発生量との関係をモニターする。反応副生成物の
発生量は、反応炉からの排気ガス供給管に配置されたガ
スマス（ガスマスアナライザー）或は反応炉（チャンバ
ー）内に配置されたプラズマ発光モニタで測定すること
ができる。 次に、前記下層のＷ膜の84Aが形成されると、n+型半
導体領域32の表面のSiが露出しなくなるので、Ｗ膜の堆
積が自動的に停止されてしまうが、前記第61図（Ａ）、
（Ｂ）の夫々に示すように、反応副生成物の発生量が減
少から前記珪素還元反応の終了前にシランガスを反応炉
に供給し、上層のＷ膜84Bを堆積し始める。つまり、珪
素還元反応からシラン還元反応に切換え、下層のＷ膜84
A、上層のＷ膜84Bの夫々を連続して順次形成する。この
上層のＷ膜84Bは所定の膜厚で堆積される。 このように、前記遷移金属膜84の下層のＷ膜84A、上
層のＷ層84Bの夫々を連続して形成することにより、両
者間の界面の剥離を防止することができる。 また、枚葉式を採用することにより、前記遷移金属膜
84の膜厚の制御性をバッチ式に比べて向上することがで
きる。 （実施例IV） 本実施例IVは、前述の実施例ＩのDRAM1のメモリセル
Ｍのスタックド構造の情報蓄積用容量素子Ｃにおいて、
誘電体膜36の好適な形成方法及び実施装置について説明
した。本発明の第４実施例である。 本発明の実施例IVである枚葉式のCVD装置を第62図
（概略構成図）に示す。 第62図に示すように、枚葉式のCVD装置は、主にロー
ドアンロード室90、搬送室91、前処理室92、第１反応炉
室93及び第２反応炉室94で構成されている。各処理室90
〜94の夫々はゲートバルブ96を介在させて連結されてい
る。 前記ロードアンロード室90は半導体ウエーハ100を複
数枚収納したカセット90Aが着脱自在に取り付けられる
ように構成されている。このロードアンロード室90は、
前記搬送室91に未処理の半導体ウエーハ100を供給し、
又搬送室91から処理済みの半導体ウエーハ100を収納す
るように構成されている。 搬送室91は、各処理室92〜93の夫々に未処理の半導体
ウエーハ100を供給し、又処理済の半導体ウエーハ100を
各処理室92〜93の夫々から取り出せるように構成されて
いる。第63図（要部概略構成図）に示すように、前記半
導体ウエーハ100の供給及び取り出しは、回転駆動装置9
1Aに連結されかつそれで駆動されるウエーハ搬送アーム
＆トレイ91Bで行われる。この搬送室91は、各処理室9
0、92〜93の夫々と同様に、装置外部の大気と遮断さ
れ、H2OやO2が存在しない高真空度に保持されている。 この搬送室91には、前記第62図及び第63図に示すよう
に、紫外線照射ランプ95が設けられている。この紫外線
照射ランプ95は、搬送室91に搬送された半導体ウエーハ
100の表面に少なくとも５〜６［eV］程度以上のエネル
ギの紫外線を照射し、後述するがSi−Ｆ間の結合を破壊
するように構成されている。 前記前処理室92は前処理用モジュール92Aが設けられ
ている。この前処理用モジュール92Aは、主に、ホット
プレート92a、温調器92b、排気管92c、真空ポンプ92d、
ラジカル発生管92e、マイクロ波発生部92f、マイクロ波
電源92g及びガス制御部92hで構成されている。つまり、
前処理室92は、半導体ウエーハ100の表面上の多結晶珪
素膜の表面に形成される自然酸化珪素膜を異方性エッチ
ングにより除去できるように構成されている。この多結
晶珪素膜は、前述の実施例ＩのDRAM1において、スタッ
クド構造の情報蓄積用容量素子Ｃの下層電極層35に相当
する。前記異方性エッチング（ドライエッチング）は酸
素ガス及びハロゲン化合物（CHF3又はCF4）を使用す
る。 前記第１反応炉室93、第２反応炉室94の夫々には共通
（各々独立）のクリーニング用モジュール93Aが設けら
れている。第１反応炉室93、第２反応炉室94の夫々は、
第64図（要部概略構成図）に示すように、主にソースガ
ス供給管93a、ソースガス吹き出しプレート93b、プレー
ト冷却管93c、サセプタ93d、ウエーハ加熱ヒータ93e、
反応炉冷却管93f、排気管93g、真空ゲートバルブ93h及
び真空ポンプ93iで構成されている。これに限定されな
いが、第１反応炉室93は窒化珪素膜（誘電体膜36の下層
の窒化珪素膜36A）を堆積し、第２反応炉室94は多結晶
珪素膜（下層電極層35又は上層電極層37）を堆積できる
ように構成されている。 DRAM1は、16［Mbit］の大容量で構成されると、例え
ばスタックド構造の情報蓄積用容量素子Ｃの下層電極層
35や誘電体膜36の膜厚の制御性を高く要求される。した
がって、このDRAM1の製造には枚葉式のCVD装置が好適で
ある。前記第１反応炉室93、第２反応炉室94の夫々に
は、サセプタ93dで保持された半導体ウエーハ100の被堆
積面となる表面に対向した位置にソースガス吹き出しプ
レート93bを配置し、半導体ウエーハ100の表面に均一な
膜厚及び膜質で膜を堆積できるように構成されている。
前記第１反応炉室93、第２反応炉室94の夫々は、反応炉
冷却管93fにより全体的に低温度に保持され、ウエーハ
加熱ヒータ93eにより半導体ウエーハ100のみ反応に最適
な温度に加熱されている。 また、前記ソースガス吹き出しプレート93bは、半導
体ウエーハ100の輻射熱による温度上昇を低減するため
に、プレート冷却管93cが設けられている。ソースガス
の吹き出し口の近傍で即座に反応生成された微粒子は半
導体ウエーハ100の表面に達した時点で粗大粒子に成長
し異物となるので、ソースガス吹き出しプレート93bは
プレート冷却管93cにより冷却する必要がある。 前記枚葉式のCVD装置は前述のように第１反応炉室9
3、第２反応炉室94の夫々の前段に前処理質92が設けら
れた一貫連続処理であり、その処理方法は次のとおりで
ある。 まず、第62図に示すように、半導体ウエーハ100はロ
ードアンロード室90から搬送室91を介在させて前処理室
92に搬送される。半導体ウエーハ100の表面には多結晶
珪素膜が堆積されている。 次に、この前処理室92は、第62図及び第63図に示すよ
うに、半導体ウエーハ100の表面の多結晶珪素膜の表面
に形成された自然酸化珪素膜を異方性エッチングにより
除去する。この異方性エッチングは前述のように酸化ガ
ス及びハロゲン化合物をエッチングガスとして使用し行
う。 次に、前処理室92で自然酸化珪素膜が除去された半導
体ウエーハ100は搬送室91に搬送され、この搬送室91に
おいて前記多結晶珪素膜の表面に紫外線照射ランプ95に
より紫外線を照射する。この紫外線の照射は、前記多結
晶珪素膜の表面に異方性エッチングによる発生したフッ
素（Ｆ）が付着するので、このフッ素をラジカルとして
多結晶珪素膜の表面から飛ばす作用がある。 次に、半導体ウエーハ100は搬送室91を介して第１反
応炉室93、第２反応炉室94の夫々に順次搬送され、この
第１反応炉室93、第２反応炉室94の夫々で多結晶珪素膜
の表面上に窒化珪素膜等が堆積される。 そして、処理が終了した半導体ウエーハ100は搬送室9
1を介在させてローダアンローダ室90に収納される。 このように、（39−24）半導体ウエーハ100の表面に
堆積された多結晶珪素膜（又は半導体ウエーハ100の表
面）に絶縁膜又は導電膜を堆積する膜堆積方法におい
て、真空系内で前記半導体ウエーハ100の表面の多結晶
珪素膜の表面を前処理室92で洗浄し、この多結晶珪素膜
の表面を露出させる工程と、前記洗浄工程と同一真空系
内で前記多結晶珪素膜の表面に前記第１反応炉室93又は
第２反応炉室94で絶縁膜又は導電膜を堆積する工程とを
備える。この構成により、前記多結晶珪素膜の表面に形
成される自然酸化珪素膜を洗浄工程で除去した後、大気
に触れることなく、前記多結晶珪素膜の表面に絶縁膜又
は導電膜を堆積することができるので、前記多結晶珪素
膜の表面と前記絶縁膜又は導電膜との間に前記自然酸化
珪素膜を介在させることがなくなる。この結果、前記多
結晶珪素膜の表面とその表面上に堆積される絶縁膜例え
ば誘電体膜36の窒化珪素膜36Aの厚さを前記自然酸化珪
素膜に相当する分薄くすることができるので、スタック
ド構造の情報蓄積用容量素子Ｃの電荷蓄積量を増加する
ことができる。また、多結晶珪素膜の表面とその表面上
に堆積される導電膜との間の導通を確実に行うことがで
きる。 また、（40−25）半導体ウエーハ100の表面の多結晶
珪素膜（又は半導体ウエーハ100）の表面に絶縁膜を堆
積する膜堆積方法において、真空系内で前記半導体ウエ
ーハ100の表面の多結晶珪素膜の表面をハロゲン化合物
を使用する異方性エッチングで洗浄し、この多結晶珪素
膜の表面を露出させる工程と、前記洗浄工程と同一真空
系内で前記露出された多結晶珪素膜の表面に紫外線を照
射する工程と、前記洗浄工程と同一真空系内で前記多結
晶珪素膜の表面に前記絶縁膜（例えば窒化珪素膜）を堆
積する工程とを備える。この構成により、前記多結晶珪
素膜の表面を洗浄した際にその表面に付着するハロゲン
元素のラジカルを前記紫外線で除去することができるの
で、前記多結晶珪素膜の表面に堆積される絶縁膜例えば
窒化珪素膜のリーク電流の増大やエッチング速度の変化
を低減することができる。 （実施例Ｖ） 本実施例Ｖは、前述の実施例ＩのDRAM1のメモリセル
Ｍのスタックド構造の情報蓄積用容量素子Ｃにおいて、
下層電極層35の好適な形成方法及び実施装置について説
明した、本発明の第５実施例である。 本発明の実施例Ｖである枚葉式のCVD法を第65図（CVD
装置のソースガスバルブの開閉動作を示すタイムチャー
ト）、第66図（前記ソースガスの流量を示すタイムチャ
ート）の夫々に示す。 前記実施例ＩのDRAM1のメモリセルＭのスタックド構
造の情報蓄積用容量素子Ｃの下層電極層35は、前述のよ
うに、電荷蓄積量を増加するために厚い膜厚で形成され
ている。下層電極層35の膜厚が厚い場合、抵抗値を低減
するｎ型不純物の導入が難しくなるが、本実施例Ｖは、
前記ｎ型不純物が導入された多結晶珪素膜を堆積する技
術所謂ドープドポリシリコン技術を利用し、前記下層電
極層35を形成している。 通常、CVD法で堆積されるｎ型不純物が導入されてい
ない多結晶珪素膜は、下地の段差部においてステップカ
バレッジが高いが、膜厚が厚くなると堆積後のｎ型不純
物の導入が難しい。一方、CVD法で堆積されるｎ型不純
物が導入されている多結晶珪素膜は、ｎ型不純物の導入
は簡単であるが、下地の段差部においてステップカバレ
ッジが悪い。そこで、本実施例Ｖは、ｎ型不純物が導入
されていない多結晶珪素膜、ｎ型不純物が導入されてい
る多結晶珪素膜の夫々を交互に積層し、下地の段差部で
のステップカバレッジを向上する。また、夫々の多結晶
珪素膜を堆積した後には熱処理を施し、ｎ型不純物が導
入されている多結晶珪素膜からｎ型不純物が導入されて
いない多結晶珪素膜にｎ型不純物を導入する。 第65図はCVD装置のソースガス供給管に配置された制
御バルブの開閉動作を示している。ソースガスは無機シ
ラン（SiH4又はSi2H6）ガス、フォスフィン（PH3）ガス
の夫々を使用する。ソースガスのうち無機シランガスの
供給を制御するバルブは第65図（Ａ）に示すように所定
の膜厚に達するように一定時間開かれる。これに対し
て、フォスフィンガスを供給する制御バルブは第65図
（Ｂ）に示すように無機シランガスの制御バルブの開時
に定期的に開閉動作を繰り返す。第66図（Ａ）には前記
制御バルブで供給が制御された無機シランガスの流量、
第66図（Ｂ）にはフォスフィンガスの流量の夫々を示し
ている。また、前記フォスフィンガスの断続的な供給は
マスフローコントローラの設定値を上下させることによ
っても制御することができる。この制御バルブ又はマス
フローコントローラによるフォスフィンガスの断続的な
供給の切換は１〜２［秒］程度の高速で行うことができ
る。 また、第67図（枚葉式のCVD装置の概略構成図）に示
すように、ソースガス（PH3）供給管93aの反応炉室93
（又は94）の近傍にストップバルブ93jを設け、このス
トップバルブ93jによりソースガスを反応炉93、真空ポ
ンプ93iの夫々に高速に供給してもよい。この第67図に
示すCVD装置はフォスフィンガスの断続的な供給の切換
を約0.1［秒］程度で行うことができる。 このように、（43−26）段差形状を有する下地表面上
に多結晶珪素膜（例えば下層電極層35）を堆積する膜堆
積方法において、前記下地表面上に、抵抗値を低減する
ｎ型不純物を含有する多結晶珪素膜、前記ｎ型不純物を
含有しない多結晶珪素膜の夫々を交互に複数層堆積する
工程と、この積層された多結晶珪素膜に熱処理を施し、
前記ｎ型不純物を含有する多結晶珪素膜からｎ型不純物
を含有しない多結晶珪素膜に前記ｎ型不純物を拡散する
工程とを備える。この構成により、前記下地表面の段差
形状の領域において、ｎ型不純物を含有する多結晶珪素
膜のステップカバレッジをｎ型不純物を含有しない多結
晶珪素膜で補うことができるので、多結晶珪素膜の膜厚
を均一化することができると共に、前記ｎ型不純物を含
有する多結晶珪素膜からｎ型不純物を含有しない多結晶
珪素膜に前記ｎ型不純物を拡散することができるので、
前記複数積層された多結晶珪素膜の不純物濃度を均一化
しながら厚い膜厚を確保することができる。 また、（44−27）段差形状を有する下地表面上に多結
晶珪素膜を堆積する膜堆積方法において、前記多結晶珪
素膜を堆積する真空系内に無機シランガスを一定の流量
で流し、熱分解に基づき不純物を含有しない多結晶珪素
膜を堆積すると共に、前記真空系内に流量を定期的に増
減してフォスフィンガスを流し、前記堆積される多結晶
珪素膜に定期的にｎ型不純物（Ｐ）を含有させる。この
構成により、前記ｎ型不純物を含有する多結晶珪素膜、
ｎ型不純物を含有しない多結晶珪素膜の夫々を同一真空
系内で連続的に堆積することができるので、多結晶珪素
膜の堆積時間を短縮することができる。つまり、DRAM1
のスループットを向上することができる。 （実施例VI） 本実施例VIは、前述のDRAM1の製造方法において、MIS
FETのしきい値電圧を設定する工程を低減した、本発明
の第６実施例である。 本発明の実施例VIであるDRAM1の製造方法について、
第68図乃至第第71図（各製造工程毎に示す要部断面図）
を用いて簡単に説明する。 本実施例VIは、前記実施例ＩのDRAM1で使用される６
個のMISFETのしきい値電圧を設定する。つまり、ｎチャ
ネルMISFETとしてはメモリセルＭのメモリセル選択用MI
SFETQs、標準しきい値電圧を有するｎチャネルMISFET
Qn、低しきい値電圧を有するｎチャネルMISFETQnの夫々
である。ｐチャネルMISFETとしては標準しきい値電圧を
有するｐチャネルMISFETQp、低しきい値電圧を有するｐ
チャネルMISFETQp、高しきい値電圧を有するｐチャネル
MISFETQpの夫々である。 前記メモリセル選択用MISFETQs（後述する製造方法に
おいて領域Ｉに形成される）はｎチャネルMISFETとして
は最っとも高いしきい値電圧に設定される。つまり、メ
モリセル選択用MISFETQsは、メモリセルアレイ11Eにお
いて、p-型ウエル領域22の主面部にｐ型半導体領域25B
が形成されるので、表面の不純物濃度が高くなり、しき
い値電圧が高く設定される。具体的には、メモリセル選
択用MISFETQsは、ゲート長寸法を0.8［μｍ］で形成し
た場合、しきい値電圧を0.8［Ｖ］に設定している。 前記標準しきい値電圧を有するｎチャネルMISFETQ
n（領域IIIに形成される）は、センスアンプ回路（SA）
13を除く周辺回路の大部分つまり低電源電圧Vccで動作
させる領域で使用されている。この標準しきい値電圧を
有するｎチャネルMISFETQnは、ゲート長寸法を0.8［μ
ｍ］で形成した場合、しきい値電圧を0.5［Ｖ］に設定
している。 前記低しきい値電圧を有するｎチャネルMISFETQn（領
域IIに形成される）は、主に前記センスアンプ回路13、
出力バッファ回路1702の夫々で使用されている。この低
しきい値電圧を有するｎチャネルMISFETQnは、ゲート電
極27の加工ばらつき特にゲート長寸法の変動に基づくし
きい値電圧の変動を低減するためにゲート長寸法を長く
構成している。センスアンプ回路13は、ゲート長寸法が
長くなると情報判定時の感度が低下するので、ｎチャネ
ルMISFETQnのしきい値電圧を低くしている。また、出力
バッファ回路1702は、ゲート長寸法が長くなると次段装
置の駆動能力が低下するので、ｎチャネルMISFETQnのし
きい値電圧を低く設定している。この低しきい値電圧を
有するｎチャネルMISFETQnは、ゲート長寸法を1.4［μ
ｍ］で形成し、しきい値電圧を0.5［Ｖ］に設定してい
る。つまり、低しきい値電圧を有するｎチャネルMISFET
Qnは、ゲート長寸法を0.8［μｍ］に換算しなおすと、
しきい値電圧を0.3［Ｖ］に設定していることになる。 一方、前記標準しきい値電圧を有するｐチャネルMISF
ETQp（領域IVに形成される）は、センスアンプ回路13を
除く周辺回路の大部分つまり低電源電圧Vccで動作させ
る領域で使用されている。この標準しきい値電圧を有す
るｐチャネルMISFETQpは、ゲート長寸法を0.8［μｍ］
で形成した場合、しきい値電圧を−0.5［Ｖ］に設定し
ている。 前記低しきい値電圧を有するｐチャネルMISFETQp（領
域Ｖに形成される）は前記センスアンプ回路13で使用さ
れる。また、低しきい値電圧を有するｐチャネルMISFET
QpはVCC用リミッタ回路1804、VDL用リミッタ回路1810の
夫々の基準電圧発生回路の基準電位（前記低電源電圧Vc
c約3.3［Ｖ］を形成するための基準電位−1.0［Ｖ］）
を形成する一方のｐチャネルMISFETQpとして使用され
る。センスアンプ回路13として使用される低しきい値電
圧を有するｐチャネルMISFETQpは、ゲート長寸法を1.4
［μｍ］で形成し、しきい値電圧を−0.5［Ｖ］に設定
している（しきい値電圧は絶対値で低い）。つまり、低
しきい値電圧を有するｐチャネルMISFETQpは、ゲート長
寸法を0.8［μｍ］に換算しなおすと、しきい値電圧を
−0.2［Ｖ］に設定していることになる。一方、基準電
圧発生回路で使用される低しきい値電圧を有するｐチャ
ネルMISFETQpは、ゲート長寸法を８［μｍ］で形成し、
しきい値電圧を−0.6［Ｖ］に設定している。つまり、
低しきい値電圧を有するｐチャネルMISFETQpは、ゲート
長寸法を0.8［μｍ］に換算しなおすと、しきい値電圧
を−0.2［Ｖ］に設定していることになる。 前記高しきい値電圧を有するｐチャネルMISFETQp（領
域VIに形成される）は前記基準電圧発生回路の基準電位
を形成する他方のｐチャネルMISFETQpとして使用され
る。この基準電圧発生回路で使用される高しきい値電圧
を有するｐチャネルMISFETQpは、ゲート長寸法を８［μ
ｍ］で形成し、しきい値電圧を−1.6［Ｖ］に設定して
いる（しきい値電圧は絶対値で高い）。つまり、高しき
い値電圧を有するｐチャネルMISFETQpは、ゲート長寸法
を0.8［μｍ］に換算しなおすと、しきい値電圧を−1.2
［Ｖ］に設定していることになる。 次に、このDRAM1の夫々のMISFETの形成方法について
簡単に説明する。 まず、前述の実施例ＩのDRAM1の製造方法と同様に、p
-型半導体基板20の主面部にn-型ウエル領域21、p-型ウ
エル領域22の夫々を形成し、この後、素子間分離絶縁膜
23、ｐ型チャネルストッパ領域24、ｐ型チャネルストッ
パ領域25A、ｐ型半導体領域25Bの夫々を順次形成する。
この形成された状態を第68図に示す。前記DRAM1は高集
積化により、ｐチャネルMISFETQp間の離隔寸法が縮小さ
れ分離能力が低下するので、前記n-型ウエル領域21の不
純物濃度は若干高く設定される。具体的にはn-型ウエル
領域21は例えば１×1013〜３×1013［atoms/cm2］程度
の不純物濃度に設定する。このn-型ウエル領域21の不純
物濃度は領域VIに形成されるｐチャネルMISFETQpの高し
きい値電圧（絶対値）を設定することができる。一方、
前記DRAM1は高集積化により、標準しきい値電圧を有す
るｎチャネルMISFETQnのゲート長寸法が縮小されるの
で、基板効果定数が低下し、p-型ウエル領域22の不純物
濃度は短チャネル効果を抑制するために若干高く設定す
ることができる。具体的にはp-型ウエル領域22は例えば
７×1012〜９×1012［atoms/cm2］程度の不純物濃度に
設定する。このp-型ウエル領域22の不純物濃度は領域II
に形成されるｎチャネルMISFETQnの低しきい値電圧を設
定することができる。また、前記p-型ウエル領域22の不
純物濃度及びｐ型半導体領域25Bからの不純物のわき上
がりにより、領域Ｉのメモリセル選択用MISFETQsの高し
きい値電圧を設定することができる。 次に、第69図に示すように、領域IIIにｐ型不純物22p
を導入し、ｎチャネルMISFETQnの標準しきい値電圧を設
定する。ｐ型不純物22pは、例えば１×1012〜２×1012
［atoms/cm2］程度の不純物濃度のＢを用い、15〜25［K
eV］程度のエネルギのイオン打込法で導入する。このｐ
型不純物22pの導入の際には同第69図に示す不純物導入
マスク（例えばフォトレジスト膜）110を使用する。 次に、第70図に示すように、領域IVにｐ型不純物21p1
を導入し、ｐチャネルMISFETQpの標準しきい値電圧を設
定する。ｐ型不純物21p1は、例えば2.0×1012〜2.2×10
12［atoms/cm2］程度の不純物濃度のＢを用い、15〜25
［KeV］程度のエネルギのイオン打込法で導入する。こ
のｐ型不純物21p1の導入の際には同第70図に示す不純物
導入マスク（例えばフォトレジスト膜）111を使用す
る。 次に、第71図に示すように、領域Ｖにｐ型不純物21p2
を導入し、ｐチャネルMISFETQpの低しきい値電圧を設定
する。このｐ型不純物21p2は、例えば2.4×1012〜2.6×
1012［atoms/cm2］程度の不純物濃度のＢを用い、15〜2
5［KeV］程度のエネルギのイオン打込法で導入する。こ
のｐ型不純物21p2の導入の際には同第70図に示す不純物
導入マスク（例えばフォトレジスト膜）112を使用す
る。 なお、前述のしきい値電圧調整用不純物の導入順序は
これに限らず、いずれを先に又は後に導入してもよい。 このように、（35−20）相補型MISFETを有するDRAM1
において、ｎチャネルMISFETQnの低しきい値電圧を設定
する不純物濃度でp-型ウエル領域22、ｐチャネルMISFET
Qpの高しきい値電圧（絶対値）を設定する不純物濃度で
n-型ウエル領域21の夫々をp+型半導体基板20の異なる領
域の主面部に形成する工程と、前記p-型ウエル領域22の
主面部に、しきい値電圧調整用ｐ型不純物22pを導入
し、ｎチャネルMISFETQnの標準しきい値電圧を設定する
と共に、前記n-型ウエル領域21の主面部に、しきい値電
圧調整用不純物21p1（又は21p2）を導入し、ｐチャネル
MISFETの標準（又は絶対値で低い）しきい値電圧を設定
する工程とを備える。この構成により、前記ｎチャネル
MISFETの低しきい値電圧をp-型ウエル領域22の不純物濃
度で設定すると共に、前記ｐチャネルMISFETQpの高しき
い値電圧をn-型ウエル領域21の不純物濃度で設定するこ
とができ、４種類のしきい値電圧の設定を２回のしきい
値電圧調整用ｐ型不純物22p、21p1（又は21p2）の夫々
の導入で行うことができるので、しきい値電圧調整用不
純物の導入工程数を低減することができる。 また、（36−21）前記n-型ウエル領域21、p-型ウエル
領域22の夫々はp-型半導体基板20の主面部に夫々に対し
て自己整合で形成する。この構成により、前記n-型ウエ
ル領域21、p-型ウエル領域22の夫々以外にp-型半導体基
板20の表面を露出させる工程がいらないので、この工程
に相当する分、DRAM1の製造工程数を低減することがで
きる。 また、（37−22）基準電圧を発生させるｐチャネルMI
SFETQp及び標準しきい値電圧を有するｐチャネルMISFET
Qpを備えたDRAM1において、前記基準電圧を発生させる
ｐチャネルMISFETQpの高しきい値電圧（絶対値で高い）
を設定する不純物濃度でn-型ウエル領域21を形成する工
程と、このn-型ウエル領域21の異なる領域に、しきい値
電圧調整用不純物21p1（又は21p2）を導入し、ｐチャネ
ルMISFETQpの標準しきい値電圧（又は低しきい値電圧）
を設定する工程と、このn-型ウエル領域21の異なる領域
に、しきい値電圧調整用不純物21p2（又は21p1）を導入
し、ｐチャネルMISFETQpの低しきい値電圧（又は標準し
きい値電圧）を設定する工程とを備える。この構成によ
り、前記基準電圧を発生させるｐチャネルMISFETQpの低
しきい値電圧をn-型ウエル領域21の不純物濃度で設定す
ることができ、３種類のしきい値電圧の設定を２回のし
きい値電圧調整用不純物21p1、21p2の夫々の導入で行う
ことができるので、しきい値電圧調整用不純物の導入工
程数を低減することができる。 （実施例VII） 本実施例VIIは、前述の実施例ＩのDRAM1において、メ
モリセルＭのスタックド構造の情報蓄積用容量素子Ｃの
電荷蓄積量を増加した、本発明の第７実施例である。 本発明の実施例VIIであるDRAM1の要部を第72図（所定
の製造工程におけるメモリセルアレイの要部平面図）で
示す。 第72図に示すように、本実施例VIIのDRAM1のメモリセ
ルＭは、スタックド構造の情報蓄積用容量素子Ｃの下層
電極層35に溝35gを設けている。つまり、スタックド構
造の情報蓄積用容量素子Ｃは、前記下層電極層35の溝35
gの内壁により高さ方向に表面々積を増加することがで
きるので、電荷蓄積量を向上することができる。この溝
35gはワード線（WL）27の延在する方向に下層電極層35
を横切るように構成されている。 次に、前記メモリセルＭのスタックド構造の情報蓄積
用容量素子Ｃの形成方法について、第73図乃至第76図
（各製造工程毎に示す要部断面図）を用いて簡単に説明
する。 まず、前述の実施例ＩのDRAM1の製造方法と同様に、
メモリセルＭのメモリセル選択用MISFETQsを形成した
後、第73図に示すように、層間絶縁膜33を形成する。 次に、第74図に示すように、前記層間絶縁膜33上を含
む基板全面に多結晶珪素膜35Bを形成する。多結晶珪素
膜35Bは、前述のように厚い膜厚で形成され、抵抗値を
低減するｎ型不純物が導入されている。ｎ型不純物の導
入には、前記実施例Ｉに記載された、多結晶珪素膜を分
割して複数層堆積し、その堆積毎に熱拡散法によりｎ型
不純物を導入する方法を採用する。また、ｎ型不純物の
導入には、前記実施例Ｖに記載された、ｎ型不純物が導
入されていない多結晶珪素膜、ｎ型不純物が導入されて
いる多結晶珪素膜の夫々を交互に積層し、この後に熱処
理を施す方法を採用する。 次に、第75図に示すように、メモリセル選択用MISFET
Qsとスタックド構造の情報蓄積用容量素子Ｃの下層電極
層35との接続部分において多結晶珪素膜35B、層間絶縁
膜33の夫々を順次除去し、溝35gを形成する。溝35gは例
えば異方性エッチングで形成される。この溝35gを形成
することにより、メモリセル選択用MISFETQsの他方のｎ
型半導体領域29の表面が露出される。 次に、前記溝35gの内壁の表面及び露出されたｎ型半
導体領域29の表面を含む多結晶珪素膜35Bの全表面上に
多結晶珪素膜35Cを形成する。この多結晶珪素膜35Cは前
記溝35g内を埋込まない薄い膜厚（段差形状を確保でき
る膜厚）で形成される。多結晶珪素膜35Cにはｎ型不純
物が導入され、このｎ型不純物はメモリセル選択用MISF
ETQsの短チャネル効果を低減するために多結晶珪素膜35
Bに比べて低不純物濃度で導入される。 次に、第76図に示すように、前記多結晶珪素膜35C、3
5Bの夫々を順次パターンニングし、下層電極層35を形成
する。これ以後の製造方法は、前記実施例ＩのDRAM1の
製造方法と実質的に同様であるので、ここでの説明は省
略する。 このように、DRAM1のメモリセルＭのスタックド構造
の情報蓄積用容量素子Ｃにおいて、下層電極層35に溝35
gを設けることにより、前記溝35gに相当する分、電荷蓄
積量を向上することができる。 また、前記スタックド構造の情報蓄積用容量素子Ｃの
下層電極層35は、第77図（所定の製造工程におけるメモ
リセルの要部平面図）に示すように、相補性データ線
（DL）50の延在方向に横切る溝35gを設けてもよい。本
実施例VIIのDRAM1は、フォールデッドビットライン方式
を採用しているので、下層電極層35のワード線27の延在
方向の配置間隔が小さく、下層電極層35が相補性データ
線50の延在方向に長い長方形状で形成されている。した
がって、前記溝35gによる下層電極層35の表面々積の増
加が前述のものに比べて大きくなる。 この第77図に示すスタックド構造の情報蓄積用容量素
子Ｃの形成方法については、第78図乃至第80図（各製造
工程毎に示す要部断面図）を用いて簡単に説明する。 まず、第78図に示すように、層間絶縁膜33上を含む基
板全面に多結晶珪素膜35Bを形成する。 次に、第79図に示すように、前記多結晶珪素膜35Bに
溝35gを形成する。 次に、前記多結晶珪素膜35B上に多結晶珪素膜35Cを形
成し、この多結晶珪素膜35C、35Bの夫々にパターンニン
グを施すことにより、第80図に示すように、下層電極層
35を形成することができる。 また、前記第72図乃至第76図において説明したスタッ
クド構造の情報蓄積用容量素子Ｃの下層電極層35は、第
81図乃至第84図（各製造工程毎に示す要部断面図）に示
すように、より電荷蓄積量を向上することができる。 まず、第81図に示すように、多結晶珪素膜35Bを形成
した後、第82図に示すように、溝35gを形成する。 次に、第83図に示すように、多結晶珪素膜35Bを予じ
め下層電極層35の形状にパターンニングすると共に溝35
gを形成する。 次に、前記溝35gの内壁の表面上、多結晶珪素膜35Bの
表面上及びｎ型半導体領域29の露出された表面上を含む
基板全面に多結晶珪素膜35Cを形成する。 次に、前記多結晶珪素膜35Cを異方性エッチングでパ
ターンニングすることにより、下層電極層35を形成す
る。下層電極層35は、前記溝35gにより前述と同様に電
荷蓄積量を向上することができると共に、下層電極層35
の多結晶珪素膜35Bの外周の側壁に多結晶珪素膜35Cを残
存させることができるので、この残存した多結晶珪素膜
35Cの膜厚に相当する分、さらに電荷蓄積量を向上する
ことができる。 また、同様に前記第77図乃至第80図において説明した
スタックド構造の情報蓄積用容量素子Ｃの下層電極層35
は、第85図乃至第88図（各製造工程毎に示す要部断面
図）に示すように、より電荷蓄積量を向上することがで
きる。 まず、第85図に示すように、多結晶珪素膜35Bを形成
した後、第86図に示すように、溝35gを形成する。 次に、第87図に示すように、多結晶珪素膜35Bを予じ
め下層電極層35の形状にパターンニングする。 次に、前記溝35gの内壁の表面上、多結晶珪素膜35Bの
表面上及びｎ型半導体領域29の露出された表面上を含む
基板全面に多結晶珪素膜35Cを形成する。 次に、前記多結晶珪素膜35Cを異方性エッチングでパ
ターンニングすることにより、下層電極層35を形成す
る。下層電極層35は、多結晶珪素膜35Bの外周の側壁に
多結晶珪素膜35Cを残存させることができるので、この
残存した多結晶珪素膜35Cの膜厚に相当する分、さらに
電荷蓄積量を向上することができる。 （実施例VIII） 本実施例VIIIは、前述の実施例ＩのDRAM1の製造方法
において、マスク合せ（アライメント）ずれ量を低減
し、集積度を向上した、本発明の第８実施例である。 本発明の実施例VIIIであるDRAM1の製造プロセスにお
いて、アライメント関係を第89図（アライメントツリー
図）で示す。 前記実施例ＩのDRAM1は、製造工程において、下層の
パターンに対して上層のパターンをアライメント（位置
の合せを行っている）。第89図（Ａ）に、Ｘ方向（例え
ばワード線の延在方向）のアライメントの関係を示す。
本実施例VIIIのDRAM1は、アライメントの基準をn-型ウ
エル領域21で行っている。素子間分離用絶縁膜23はn-型
ウエル領域21に対してＸ方向のアライメントを行ってい
る。ゲート電極（ワード線）27は素子間分離用絶縁膜23
に対してＸ方向のアライメントを行っている。このゲー
ト電極27はその上層のアライメントの基準となる。スタ
ックド構造の情報蓄積用容量素子Ｃの下層電極層35、上
層電極層37、接続孔40Aの夫々は前記ゲート電極27に対
してＸ方向のアライメントを行っている。 これに対して、第89図（Ｂ）に、Ｙ方向（例えば相補
性データ線の延在方向）のアライメントの関係を示す。
本実施例VIIIのDRAM1はＸ方向及びＹ方向の２方向でア
ライメントを行っている。同様に、n-型ウエル領域21は
アライメントの基準とされ、素子間分離用絶縁膜23はn-
型ウエル領域21に対してＹ方向のアライメントを行って
いる。ゲート電極27は素子間分離用絶縁膜23に対してＹ
方向のアライメントを行っている。下層電極層35は、Ｘ
方向のアライメントと異なり、素子間分離用絶縁膜23に
対してＹ方向のアライメントを行っている。上層電極層
37、接続孔40Aの夫々は前記ゲート電極27に対してＹ方
向のアライメントを行っている。 前記素子間分離用絶縁膜23に対してスタックド構造の
情報蓄積用容量素子Ｃの下層電極層35が大きくアライメ
ントずれを生じた場合、メモリセル選択用MISFETQsの他
方のｎ型半導体領域29と下層電極層35とを接続する接続
孔34に目開きを生じる（第１図参照）。この目開きは、
下層電極層35の加工の際に接続孔34内から露出するｎ型
半導体領域29の表面がエッチングされてしまう。したが
って、素子間分離用絶縁膜23に対して下層電極層35のア
ライメントずれ量は最小限に押える必要がある。 前記下層電極層35をその下層であるゲート電極27に対
して単純にＸ方向、Ｙ方向の夫々のアライメントを行っ
た場合、素子間分離用絶縁膜23とゲート電極27との間、
ゲート電極27と下層電極層35との間の夫々のアライメン
トずれ量σが生じるので、素子間分離用絶縁膜23に対す
る下層電極層35のアライメントずれ量は1.4σとなる。 そこで、本実施例VIIIにおいて、下層電極層35は、第
89図（Ａ）に示すように１層下のパターンであるゲート
電極27に対してＸ方向（又はＹ方向）をアライメント
し、第89図（Ｂ）に示すように２層下のパターンである
素子間分離用絶縁膜23に対してＹ方向（又はＸ方向）の
アライメントを行っている。つまり、スタックド構造の
情報蓄積用容量素子Ｃの下層電極層35は、素子間分離用
絶縁膜23に対して又ゲート電極27に対してアライメント
ずれ量σしか生じない。この下層電極層35は、上層のア
ライメントの基準とならない層であるので、前述のよう
に異なる層にまたがってアライメントすることができ
る。 このように、（46−28）素子間分離用絶縁膜23、ゲー
ト電極27、下層電極層35の夫々異なる３層のパターンを
Ｘ方向及びＹ方向にアライメントするアライメント方法
において、前記ゲート電極（第２層目パターン）27をそ
の下層の素子間分離用絶縁膜（第１層目パターン）23に
対してＸ方向及びＹ方向にアライメントし、このゲート
電極27上に形成される下層電極層（第３層目パターン）
35をその下層のゲート電極27に対してＸ方向（又はＹ方
向）にアライメントすると共にさらに下層の素子間分離
用絶縁膜23に対してＹ方向（又はＸ方向）にアライメン
トする。この構成により、前記素子間分離用絶縁膜23と
ゲート電極27との間のアライメントずれ量、前記素子間
分離用絶縁膜23と下層電極層35との間のアライメントず
れ量の夫々を実質的に同一することができるので、素子
間分離用絶縁膜23と下層電極層35との間のアライメント
ずれ量を低減することができる。この結果、製造工程に
おけるマスク合せ余裕寸法に相当する分、DRAM1の集積
度を向上することができる。また、前述のように、メモ
リセル選択用MISFETQsの他方のｎ型半導体領域29と下層
電極層35とを接続する接続孔34内に目開きがなくなる。 （実施例IX） 本実施例IXは、前述の実施例ＩのDRAM1において、前
記実施例VIIIに記載されたアライメント方法を実施する
際のターゲットマークの好適な形成方法を説明する。本
発明の第９実施例である。 本実施例IXであるDRAM1のターゲットマーク部分の構
造を第90図（要部断面図）に示す。 第90図に示すように、ターゲットマークTMは、DRAM1
の層間絶縁膜53に形成される接続孔53D及び層間絶縁膜5
3上に形成される配線55で構成される。ターゲットマー
クTMは、半導体ウエーハ状態において、各DRAM1の形成
領域間のスクライブエリア、DRAM1の形成領域の内部、
又はダミーDRAM1（DRAMとして使用せず、アライメント
のターゲットマークとして使用する）の形成領域に配置
される。 前記ターゲットマークTMは、層間絶縁膜51上に配線
（遷移金属膜）52が形成されていない領域において、接
続孔53Dを形成することにより形成することができる。
この接続孔53Dの内部には、下層に配線52が存在しない
ので、選択CVD法で埋込用の遷移金属膜54が堆積され
ず、配線55はステップカバレッジの悪いアルミニウム合
金膜55Bを使用しているので、接続孔53Dの段差形状で配
線55の表面に段差形状が形成される。この段差形状が前
記ターゲットマークTMとして使用される。 このように、前記ターゲットマークTMは、DRAM1の製
造工程の接続孔53Dを形成する工程、配線55を形成する
工程の夫々を兼用して形成することができるので、製造
工程数を低減することができる。 （実施例Ｘ） 本実施例Ｘは、前述の実施例ＩのDRAM1の製造方法に
おいて、フォトリソグラフィ技術の露光時の焦点深度及
び解像度を向上した、本発明の第10実施例である。 本発明の実施例ＸであるDRAM1の製造プロセスで使用
されるフォトリソグラフィ技術の各工程を第91図（概念
図）、第92図（工程フロー図）の夫々で示す。 本実施例Ｘのフォトリソグラフィ技術は、FLEX（Focu
s Latitude enhancement Exposure）法及びCEL（Contra
st Enhancement Lithography）法を使用し、フォトレジ
スト膜の露光時の焦点深度及び解像度を向上している。
このフォトリソグラフィ技術の露光処理の手順は次のと
おりである。 第91図及び第92図に示すように、まず、半導体ウエー
ハ100にフォトレジスト膜120を塗布する〈１〉。 次に、前記半導体ウエーハ100に塗布されたフォトレ
ジスト膜120の表面にホトクロミックなCEL材121Aを滴下
し、ホトクロミックなCEL膜121を塗布する〈２〉。ホト
クロミックなCEL膜121としては例えば第93図（構造式）
に示すようにニトロンを使用する。このホトクロミック
なCEL膜121は、第94図（露光に対する透過率を示す図）
に示すように、一定量以上の光照射を行う（照射開始
t1）と透明化（ブリーチング）する性質を有している。
また、ホトクロミックなCEL膜121は光照射を停止する
（照射終了t2）と次第に不透明化する性質を有してい
る。しかもこれらの性質は反復する性質を有している。 次に、投影露光装置において、投影光学系124及び前
記ホトクロミックなCEL膜121を介在させ、レクチル125
のパターンを前記半導体ウエーハ100の表面に塗布され
たフォトレジスト膜120に転写する〈３〉。この露光
は、FLEX法を使用し、焦点深度を変えながらパターンを
重畳して露光する。 第95図にホトクロミックなCEL膜121の有無によるライ
ン・アンド・スペースパターンへのFLEX法の適用時の焦
点深度の差を示す。第95図（Ａ）は、ライン・アンド・
スペースパターンの半導体ウエーハ100の表面（フォト
レジスト膜120中）での露光時の光強度プロファイルを
示す。同第95図（Ａ）に示すように、レクチル125のク
ロムパターン125Aが存在しない位置に対応する部分に光
が照射され、焦点位置（０［μｍ］）の光強度が最大
で、焦点位置から上下にずれるにしたがって光強度が低
下していく。 第95図（Ｂ）は、FLEX法を適用し、半導体ウエーハ10
0の表面を段階的に上下させ焦点深度を高めた場合にお
いて、光強度プロファイルとホロクロミックなCEL膜121
の特性との関係を示す。同第95図（Ｂ）において、半導
体ウエーハ100の表面を0.5［μｍ］上昇させると、
（ａ）光強度はフォトレジスト膜120の深い位置が高く
なる。この光強度がホトクロミックなCEL膜121を透明化
する一定量に達すると、（ｂ）フォトレジスト膜120に
は前記一定量を越えた量の光照射が行われる。前記光強
度が一定量以下の場合つまりフォトレジスト膜120の浅
い位置は光照射がホトクロミックなCEL膜121により遮断
される。次に、同第95図（Ｂ）において、半導体ウエー
ハ100の表面を0.5［μｍ］下降させると、（ｃ）光強度
はフォトレジスト膜120の浅い位置が高くなる。この光
強度がホトクロミックなCEL膜121を透明化する一定量に
達すると、（ｄ）フォトレジスト膜120には前記一定量
を越えた量の光照射が行われる。前記光強度が一定量以
下の場合つまりフォトレジスト膜120の深い位置は光照
射がホトクロミックなCEL膜121により遮断される。 第95図（Ｃ）は、前記第95図（Ｂ）に示すFLEX法を適
用した２回の光照射の合計の光強度プロファイルを示
し、（ａ＋ｂ）はホトクロミックなCEL膜121が無い場
合、（ａ×ｂ＋ｃ×ｄ）はホトクロミックなCEL膜121が
有る場合である。前者のホトクロミックなCEL膜121が無
い場合、ライン・アンド・スペースパターンでは、FLEX
法を適用すると、光強度プロファイルが非露光部におい
てフォトレジスト膜120の溶解レベルを越え、焦点深度
を向上させる手段として好ましくない。これに対して、
後者のホトクロミックなCEL膜121が有る場合、ホトクロ
ミックなCEL膜121のブリーチング効果とFLEX法による焦
点位置の変更により、解像度の向上と焦点深度の向上と
を図ることができる。 前記第91図及び第92図に示す露光工程の後、洗浄液12
2によりホトクロミックなCEL膜121を除去し〈４〉、前
記フォトレジスト膜120を現像液123で現像する〈５〉。 また、同第91図に示すように、ホトクロミックなCEL
膜121を塗布する工程に変えて、ホトクロミックなCELフ
ィルム121Bを使用してもよい。このホトクロミックなCE
Lフィルム121Aは半導体ウエーハ100の表面に塗布された
フォトレジスト膜120の表面に押し付けて使用する。 このように、フォトリソグラフィ技術において、FLEX
法及びCEL法を使用することにより、パターンの高解像
度及び高焦点深度を得ることができる。 （実施例XI） 本実施例XIは、前述の実施例ＩのDRAM1の製造プロセ
スにおいて、各層のアライメントの精度を向上した。本
発明の第11実施例である。 本発明の実施例XIであるDRAM1のダイシング工程前の
半導体ウエーハ100の構成を第96図（概略平面図）に示
す。 第96図に示すように、半導体ウエーハ100はダイシン
グ工程前（ペレット状に形成される前）において行列状
に複数個のDRAM1を配列している。各DRAM1間には図示し
ないスクライブエリアが設けられている。第97図（第96
図のＡ部分の拡大平面図）及び第98図（第97図のＢ部分
の拡大平面図）に示すように、半導体ウエーハ100の互
いに隣接するDRAM（α−ε）１間のスクライブエリアに
は隣接するDRAM1間で互いに共用するターゲットマークT
Mが配置されている。このターゲットマークTMは例えば
縮小投影露光装置においてアライメントの際の位置決め
の基準となる。同第97図及び第98図に示すように、隣接
するDRAM1間例えばβ−γ間に互いに共用するターゲッ
トマークTMはアライメントビームABの一度のＸ方向の走
査で検出できるように配置されている。同第97図及び第
98図には、アライメントビームABの走査により、ターゲ
ットマークTMを検出した際のアライメント信号Ｓの波形
を併せて記載している。このアライメント信号に基づ
き、前記第97図に示すDRAM（β）１のＸ方向の中心位置
Ｘβ、Ｙ方向の中心位置Ｙβ及び回転量Ｗβは次式によ
り算出することができる。 本実施例XIのアライメントは、半導体ウエーハ100の
表面に配列された第１層目のDRAM1のパターン（ペレッ
トパターン）に対して第２層目のDRAM1のパターン（ペ
レットパターン）を配置する場合、第１層目のDRAM1の
パターンのターゲットマークTMの位置をアライメントビ
ームABで検出しその位置を算出し、隣接する第２層目の
DRAM1のパターン間の位置ずれが小さくなるように矯正
しながら第２層目のDRAM1のパターンを配置する方法で
行っている。つまり、第１層目のDRAM1のパターンに対
して第２層目のDRAM1のパターンを連想的にアライメン
トする、連想アライメント方式を採用している。この連
想アライメント方式はペレットアライメント方式に比べ
てDRAM1のパターン間相互の配列の規則性を確保するこ
とができる。ペレットアライメント方式は半導体ウエー
ハ100の表面上の各DRAM1のパターン毎にアライメント及
び露光を繰り返す方式である。 また、前記連想アライメント方式は、ターゲットマー
クTMを大きく誤検出した場合でも、直接大きなアライメ
ントエラーとはならず、高いアライメント精度を得るこ
とができる。 また、連想アライメント方式は、第１層目のDRAM1の
パターンの配列に大きな歪を持つ場合でも、多点ウエー
ハアライメント方式に比べて高いアライメント精度を得
ることができる。多点ウエーハアライメント方式は、半
導体ウエーハ100の表面上の複数個のターゲットマークT
Mをサンプリングしアライメントし、その結果からDRAM1
の配列を統計的計算から推測し、その後に露光のみを行
う方式である。 また、前記連想アライメント方式は、第１層目のDRAM
1のパターンの４辺に配置されたターゲットマークTMの
検出に基づき、第２層目のDRAM1のパターンの回転量を
算出し補正することができるので、DRAM1の２点例えば
上下又は左右に配置されたターゲットマークTMを検出し
回転量を補正する場合に比べて、高い回転量の補正精度
を得ることができる。この回転量の補正の場合において
も、連想アライメント方式は、１つのターゲットマーク
TMを誤検出した場合でも、直接大きな回転量の補正エラ
ーとならないので、高いアライメント精度を得ることが
できる。 また、前述のペレットアライメント方式と多点ウエー
ハアライメント方式とを混用した場合、一般にアライメ
ント精度は低下するが、前記連想アライメント方式はい
ずれの方式と混用した場合でも高いアライメント精度を
得ることができる。 また、前記連想アライメント方式は、１度のアライメ
ントビームABの走査で隣接する２個のDRAM1のパターン
のターゲットマークTMを検出することができるので、前
記ペレットアライメント方式と実質的に同等のスループ
ットを得ることができる。 第99図には、第１層目のDRAM1のパターンの配列に歪
や回転がある場合において、連想アライメント方式、ペ
レットアライメント方式、多点ウエーハアライメント方
式の夫々のアライメント精度の比較を示す。第99図
（Ａ）には、（ａ）第１層目のDRAM1のパターン（１）
の理想的な配列、（ｂ）第１層目のDRAM1のパターン
（１）に配列歪及び回転がある場合の配列の夫々を示
す。後者の第１層目のDRAM1のパターン（１）は、夫々
のα〜γのＸ座標は一致せず、α−β間、β−γ間の夫
々のＹ座標方向のピッチが異なり、かつα、γの夫々は
回転エラーを有している。この配列歪や回転は繰り返し
て施される熱処理等により半導体ウエーハ100に生じる
反りに起因する。 第99図（Ｂ）は、第１層目のDRAM1のパターン（１）
の配列に前記配列歪及び回転がある場合において、第２
層目のDRAM1のパターン（２）をアライメントしたとき
の各アライメント方式の比較を示している。いずれの場
合も、第２層目のDRAM1のγのパターン（２）は第１層
目のDRAM1のγのパターン（１）に対してターゲットマ
ークTMを大きく誤検出した場合を示している。また、回
転量の補正は、連想アライメント方式は４個のターゲッ
トマークTMの検出に基づき算出し、他の２つのアライメ
ント方式は２個のターゲットマークTMの検出に基づき算
出している。第99図（Ｂ）に示すように、回転量の補正
が無い場合、回転量の補正がある場合の夫々において、
連想アライメント方式は他のペレットアライメント方
式、多点ウエーハアライメント方式の夫々に比べて高い
アライメント精度を得ることができる。 このように、連想アライメント方式を採用することに
より高いアライメント精度を得ることができる。 （実施例XII） 本実施例XIIは、前述の実施例ＩのDRAM1において、層
間絶縁膜の接続孔内に選択CVD法で埋込まれる遷移金属
膜と前記層間絶縁膜上に延在する配線との接続部分での
信頼性を向上した、本発明の第12実施例である。 本発明の実施例XIIであるDRAM1の構成を第100図（要
部断面図）で示す。 本実施例XIIのDRAM1は、第100図に示すように、層間
絶縁膜51に形成された接続孔51D、51Sの夫々に遷移金属
膜54が埋込まれ、この遷移金属膜54に層間絶縁膜51上を
延在する配線52が接続されている。 メモリセルアレイ11Eの領域は、メモリセル選択用MIS
FETQs及びスタックド構造の情報蓄積用容量素子Ｃで構
成されるメモリセルＭが配置されているので、周辺回路
の領域に比べて段差形状が大きくなる。このため、前記
層間絶縁膜51はメモリセルアレイ11Eの領域の膜厚が周
辺回路の領域に比べて薄くなる。第00図及び第101図
（所定の製造工程における要部断面図）に示すように、
層間絶縁膜51のメモリセルアレイ11Eの領域に形成され
る接続孔51Sの深さは浅く形成され、周辺回路の領域に
形成される接続孔51Dは深く形成される。 前記遷移金属膜54は前記実施例Ｉと同様に例えば選択
CVD法で堆積したＷ膜を使用する。配線52は本実施例XII
においてはアルミニウム合金膜を使用する。また、配線
52は例えばスパッタ法で堆積したＷ膜等の遷移金属膜又
はそれを主体する複合膜で形成してもよい。 前記遷移金属膜54は、同第100図及び第101図に示すよ
うに、メモリセルアレイ11Eの領域の浅い深さを有する
接続孔51Sが埋込まれる程度の膜厚で形成する。つま
り、遷移金属膜54は、浅い深さの接続孔51Sを基準と
し、この接続孔51Sから突出しないように構成されてい
る。前記遷移金属膜54が接続孔51Sから大きく突出した
場合には、この部分の上層の配線52の表面が突出し、結
果的に配線52を加工するフォトレジスト膜の膜厚のばら
つきや露光時の回折現象によりエッチングマスクのサイ
ズが設定値から変化し、配線52の加工精度が低下する。
また、前記接続孔51から大きく突出する遷移金属膜54は
その表面を上層の配線52で覆うことができないので、配
線52の加工を行うエッチング工程で遷移金属膜54が必要
以上にエッチングされる。周辺回路の領域の深い深さを
有する接続孔51D内に埋込まれる遷移金属膜54は、第100
図に示すように、接続孔51Dの部分でのアスペクト比が
１を越えない程度の膜厚で埋込まれている。アスペクト
比が１を越えた場合は上層の配線52のステップカバレッ
ジが低下し、配線52は接続孔51D部分において断線を多
発する。 このように、（48−29）段差形状を有する下地表面上
に層間絶縁膜51を形成し、この層間絶縁膜51の前記下地
表面の段差形状の高い領域（メモリセルアレイ11Eの領
域）に浅い接続孔51S、段差形状の低い領域（周辺回路
の領域）に深い接続孔51Dの夫々を形成し、前記接続孔5
1S、接続孔51Dの夫々に埋込まれた遷移金属膜54に接続
するように前記層間絶縁膜51上に配線52を延在させるDR
AM1において、前記浅い接続孔51S、深い接続孔51Dの夫
々に埋込まれる遷移金属膜54を選択CVD法で堆積し、か
つこの遷移金属膜54を前記浅い接続孔51Sの深さと同程
度の膜厚で堆積する。この構成により、前記浅い接続孔
51S、深い接続孔51Dの夫々に埋込まれる遷移金属膜54を
浅い接続孔51Sの深さと同程度の膜厚で形成し、浅い接
続孔51S、深い接続孔51Dの夫々から前記遷移金属膜54が
突出することがないので、前記配線52の加工精度の向上
や配線の信頼性を向上することができる。 （実施例XIII） 本実施例XIIIは、前述の実施例ＩのDRAM1において、
遷移金属膜を主体とする配線52の信頼性を向上した、本
発明の第13実施例である。 本発明の実施例XIIIであるDRAM1の構成を第102図（要
部断面図）で示す。 第102図に示すように、本実施例XIIIのDRAM1は、層間
絶縁膜51上に配線52を延在させている。配線52は遷移金
属膜52A上に実質的に同一金属材料である遷移金属膜52B
を積層した複合膜で形成されている。 配線52の下層の遷移金属膜52Aは、スパッタ法で堆積
した例えばＷ膜で形成され、例えば80〜120［nm］程度
の膜厚で形成されている。この下層の遷移金属膜52Aは
下地の層間絶縁膜（酸化珪素系絶縁膜）51との接着性が
高い。また、下層の遷移金属膜52Aは、膜厚を厚くしす
ぎると、接続孔51Cで形成される段差形状の上部におい
て、オーバーハング形状になり、巣の発生、上層の遷移
金属膜52Aのステップカバレッジの低下等の原因となる
ので、前述の薄い膜厚で形成される。また、下層の遷移
金属膜52Aは、第103図にスパッタ時のターゲット電圧と
膜応力との関係を示すように、層間絶縁膜51の表面から
の剥離の原因となるので、膜応力が発生しない（応力０
又はその近傍の許容範囲内）ターゲット電圧を使用し堆
積する。また、下層の遷移金属膜52Aは、上層の遷移金
属膜52Bのエッチング速度と実質的に等し性質を有して
いる。また、下層の遷移金属膜52Aは、TiN膜等に比べて
耐腐食性が高く、しかもSiとの仕事関数差が小さいので
接触抵抗値を小さくすることができる。 前記配線52の上層の遷移金属膜52Bは、CVD法で堆積さ
れたＷ膜で形成され、例えば250〜350［nm］程度の膜厚
で形成されている。この上層の遷移金属膜52Aは、配線5
2の実質的な抵抗値を低減し、配線52の主体として構成
されている。上層の遷移金属膜52Bは、CVD法で堆積して
いるので、下地の段差部分でのステップカバレッジが高
く、断線不良を低減することができるので、配線として
の信頼性を向上することができる。この上層の遷移金属
膜52Bは、同一金属膜材料で形成されているので、その
下地の下層の遷移金属膜52Aとの接着性が高い。 このように、（51−30）下地層間絶縁膜51上にCVD法
で堆積した遷移金属膜52Bで配線52を形成するDRAM1にお
いて、前記下地層間絶縁膜51と前記配線52の遷移金属膜
52Bとの間にスパッタ法で堆積した前記遷移金属膜52Bと
実質的に同種の遷移金属膜52Aを設ける。この構成によ
り、前記スパッタ法で堆積した下層の遷移金属膜52Aは
前記下地層間絶縁膜51、配線52の上層の遷移金属膜52B
の夫々との接着性が高いので、前記下地層間絶縁膜51と
配線52との接着性を向上することができると共に、前記
スパッタ法で堆積した下層の遷移金属膜52Aはその上層
の遷移金属膜52Bと実質的に同種の遷移金属膜で形成さ
れているので、配線52の加工された側壁に凹凸が形成さ
れることを防止し、配線52の加工精度を向上することが
できる。 また、同第102図に示すように、前記配線52の下層の
遷移金属膜52Aが直接n+型半導体領域32やp+型半導体領
域39に接続する場合は、前記下層の遷移金属膜52Aの堆
積後の熱処理をＷとSiとが合金化反応しない温度以下で
行う。具体的には熱処理は約600［℃］以下で行う。こ
のように、前記配線52の下層の遷移金属膜52Aの熱処理
温度を制御することにより、前述のＷとSiとの合金化反
応による接続部の抵抗値の増大を抑制し、又アロイスパ
イク現象を防止することができる。 （実施例XIV） 本実施例XIVは、前述の実施例ＩのDRAM1において、メ
モリセルＭ、各素子の夫々と配線との接続部での信頼性
を向上した、本発明の第14実施例である。 本発明の実施例XIVであるDRAM1の構成を第104図（要
部断面図）で示す。 本実施例XIVのDRAM1は、第104図に示すように、メモ
リセルアレイ11Eにおいて、メモリセルＭのメモリセル
選択用MISFETQsの一方のｎ型半導体領域29と相補性デー
タ線（DL）50との間に中間導電膜130を介在させてい
る。この中間導電膜130は、層間絶縁膜131に形成された
接続孔131A及び接続孔34Aを通して一部がｎ型半導体領
域29に接続され、他部がサイドウォームスペーサ31上及
び層間絶縁膜131上に引き伸ばされている。前記接続孔3
4Aは、前記層間絶縁膜131に形成された接続孔131A内に
おいて、メモリセル選択用MISFETQsのゲート電極27の側
壁に形成されたサイドウォールスペーサ31で形成されか
つそれで開口サイズを規定している。この接続孔34Aは
ゲート電極27に対して自己整合で形成されるので、結果
的に中間導電膜130とｎ型半導体領域29との接続は前記
ゲート電極27に対して自己整合で行われる。つまり、メ
モリセル選択用MISFETQsのｎ型半導体領域29と相補性デ
ータ線50とは、中間導電膜130を介在させ、メモリセル
選択用MISFETQsのゲート電極27に対して自己整合で接続
されている。 前記中間導電膜130は、メモリセル選択用MISFETQsの
ゲート電極27（ワード線27も含む）よりも上層で形成さ
れ、かつスタックド構造の情報蓄積用容量素子Ｃの下層
電極層35よりも下層に形成される。つまり、スタックド
構造の情報蓄積用容量素子Ｃの下層電極層35は電荷蓄積
量を増加するために厚い膜厚で形成されるので、中間導
電膜130は、加工精度を向上するために、前記下層電極
層35と別層でかつ下層に形成されている。中間導電膜13
0は、例えばCVD法で堆積させた多結晶珪素膜で形成さ
れ、80〜120［nm］程度の薄い膜厚で形成されている。
この多結晶珪素膜には抵抗値を低減するｎ型不純物が導
入されている。 前記中間導電膜130は、メモリセルＭと相補性データ
線50との接続部分の特に急峻な段差形状を緩和すること
ができるので、相補性データ線50の断線不良を低減する
ことができる。 前記中間導電膜130は同一製造工程で周辺回路の素子
にも形成されている。これに限定されないが、本実施例
XIVにおいては、ｎチャネルMISFETQn特にレイアウトル
ールが激しい領域においてn+型半導体領域32と配線52と
の間に設けられている。通常、周辺回路はメモリセルア
レイ11Eに比べてレイアウトルールが緩い。同第104図に
示すように、周辺回路の領域において、配線52が素子間
分離用絶縁膜23上に乗り上げる場合においても、中間導
電膜130を介在させてn+型半導体領域32と配線52とを確
実に接続することができるので、n+型半導体領域32の面
積を縮小し、結果的にDRAM1の集積度を向上することが
できる。また、周辺回路のｎチャネルMISFETQn、ｐチャ
ネルMISFETQpの夫々を遷移金属膜等不純物の相互拡散を
生じ易い材料で形成された配線52で接続する場合におい
ても、中間導電膜130は前記相互拡散を防止することが
できるので接続部分での抵抗値を低減することができ
る。 次に、本実施例XIVであるDRAM1の形成方法について、
第105図及び第106図（各製造工程毎に示す要部断面図）
を用いて簡単に説明する。 まず、前記実施例ＩのDRAM1の形成方法と同様に、メ
モリセルＭのメモリセル選択用MISFETQs、周辺回路のｎ
チャネルMISFETQnの夫々を形成する。 次に、前記メモリセル選択用MISFETQs、ｎチャネルMI
SFETQnの夫々を覆うように、基板全面に層間絶縁膜131
を堆積する。層間絶縁膜131は、例えば無機シランガス
及び酸化窒素ガスをソースガスとするCVD法で堆積した
酸化珪素膜を使用し、40〜60［nm］程度の膜厚で形成す
る。 次に、メモリセルＭのメモリセル選択用MISFETQsの一
方のｎ型半導体領域29、所定のｎチャネルMISFETQnのn+
型半導体領域32の夫々の領域において、前記層間絶縁膜
131に接続孔131Aを形成すると共に接続孔34Aを形成す
る。 次に、第105図に示すように、前記接続孔131A及び34A
を通してｎ型半導体領域29、n+型半導体領域32の夫々に
接続される中間導電膜130を形成する。 次に、第106図に示すように、前記中間導電膜130上を
含む基板全面に層間絶縁膜33を形成する。そして、この
後、スタックド構造の情報蓄積用容量素子Ｃ、ｐチャネ
ルMISFETQp等、前記実施例ＩのDRAM1の形成方法と同様
の工程を施すことにより、本実施例XIVのDRAM1は完成す
る。 このように、（53−31）相補性データ線50とワード線
27との交差部に、メモリセル選択用MISFETQsと下層電極
層35、誘電体膜36、上層電極層37の夫々を順積積層した
スタックド構造の情報蓄積用容量素子Ｃとの直列回路で
形成されたメモリセルＭを配置するDRAM1において、前
記相補性データ線50と前記メモリセル選択用MISFETQsの
一方のｎ型半導体領域29との間に、前記一方のｎ型半導
体領域29に一部が自己整合で形成されかつ前記メモリセ
ル選択用MISFETQsのゲート電極27上に他部が引き出され
ると共に、前記スタックド構造の情報蓄積用容量素子Ｃ
の下層電極層35の下層にそれと別層で形成された中間導
電膜130を設ける。この構成により、前記中間導電膜130
を介在させているので、メモリセル選択用MISFETQsの一
方のｎ型半導体領域29と相補性データ線50との間の製造
工程におけるマスク合せ余裕寸法に相当する分、メモリ
セルＭ面積を縮小して集積度を向上することができると
共に、前記中間導電膜130とスタックド構造の情報蓄積
用容量素子Ｃの下層電極層35との離隔寸法がなくなり、
中間導電膜130と独立に下層電極層35の面積を増加する
ことができるので、スタックド構造の情報蓄積用容量素
子Ｃの電荷蓄積量を増加してメモリセルＭ面積を縮小
し、集積度を向上することができる。 また、（54−32）中間導電膜130は前記スタックド構
造の情報蓄積用容量素子Ｃの下層電極層35の膜厚に比べ
て薄い膜厚で構成する。この構成により、前記スタック
ド構造の情報蓄積用容量素子Ｃは、下層電極層35の膜厚
を厚くし、高さ方向に面積を稼ぐことができるので、電
荷蓄積量を向上してメモリセルＭ面積を縮小し、集積度
を向上することができると共に、前記中間導電膜130
は、その膜厚を薄く形成しているので、加工を簡単化す
ることができる。 また、（55−33）周辺回路を構成するｎチャネルMISF
ETQnのn+型半導体領域32とそれに接続される配線52との
間には前記メモリセルＭに設けられる中間導電膜130と
同一導電層で形成された中間導電膜130を設ける。この
構成により、DRAM1のメモリセルＭに形成される中間導
電膜130を形成する工程で周辺回路の中間導電膜130を形
成することができるので、DRAM1の製造工程数を低減す
ることができる。 以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。 例えば、本発明は、マイクロコンピュータ（１チップ
マイコン）等、DRAMを１つのユニットとして使用する半
導体集積回路装置に適用することができる。 また、本発明は、前記DRAMに限定されず、SRAM、ROM
等他の記憶機能を有する半導体集積回路装置に適用する
ことができる。 また、本発明は、プリント配線基板等の多層配線技術
に適用することができる。 〔発明の効果〕 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。 （１）記憶機能を有する半導体集積回路装置の集積度を
向上することができる。 （２）前記半導体集積回路装置の電気的信頼性を向上す
ることができる。 （３）前記半導体集積回路装置のソフトエラー耐圧を向
上することができる。 （４）前記半導体集積回路装置の製造工程数を低減する
ことができる。 （５）前記半導体集積回路装置の製造上の加工精度を向
上することができる。 （６）前記半導体集積回路装置の半導体素子の駆動能力
を向上することができる。 （７）前記半導体集積回路装置の製造上の歩留りを向上
することができる。 （８）前記半導体集積回路装置の動作速度の高速化を図
ることができる。 （９）前記半導体集積回路装置の配線の断線不良を防止
することができる。 （10）前記半導体集積回路装置の耐湿性を向上すること
ができる。 （11）冗長用ヒューズを有する半導体集積回路装置にお
いて、前記冗長用ヒューズの形成工程を簡単化すること
ができる。 （12）前記半導体集積回路装置において、それに使用さ
れる膜の膜質を向上することができる。 （13）前記（12）の製造装置を提供することができる。
【図面の簡単な説明】
第１図は、本発明の実施例ＩであるDRAMの要部断面図、 第２図は、前記DRAMを封止する樹脂封止型半導体装置の
部分断面斜視図、 第３図は、前記DRAMのチップレイアウト図、 第４図は、前記DRAMのメモリセルアレイの要部等価回路
図、 第５図は、前記DRAMのメモリセルアレイの要部平面図、 第６図及び第７図は、前記DRAMのメモリセルアレイの所
定の製造工程における要部平面図、 第８図は、前記DRAMに使用される膜のスパッタ時のター
ゲット電圧と比抵抗値との関係を示す図、 第９図及び第10図は、前記膜のＸ線入射角度とＸ線回折
スペクトルとの関係を示す図、 第11図及び第13図は、前記メモリセルアレイと周辺回路
との境界領域を示す概略平面図、 第12図及び第14図は、前記境界領域の要部拡大平面図、 第15図は、前記DRAMの他の位置における要部断面図、 第16図乃至第49図は、前記DRAMの各製造工程毎に示す要
部断面図、 第50図は、前記DRAMのヒューズ素子の要部断面図、 第51図乃至第53図は、前記ヒューズ素子の各製造工程毎
に示す要部断面図、 第54図は、前記DRAMで使用される膜の温度と蒸気圧との
関係を示す図、 第55図は、前記DRAMで使用されるエッチング特性を示す
図、 第56図乃至第58図は、本発明の実施例IIであるDRAMの要
部断面図、 第59図及び第60図は、本発明の実施例IIIであるDRAMの
要部断面図、 第61図（Ａ）は、前記DRAMで使用される膜の堆積時間と
ガス流量との関係を示す図、 第61図（Ｂ）は、前記膜の堆積時間と反応副生成物の発
生量との関係を示す図、 第62図は、本発明の実施例IVであるCVD装置の概略構成
図、 第63図及び第64図は、前記CVD装置の要部概略構成図、 第65図は、本発明の実施例ＶであるCVD装置のガスバル
ブの開閉動作を示すタイムチャート図、 第66図は、前記CVD装置のガス流量を示すタイムチャー
ト図、 第67図は、前記CVD装置の概略構成図、 第68図乃至第71図は、本発明の実施例VIであるDRAMの各
製造工程毎に示す要部断面図、 第72図は、本発明の実施例VIIであるDRAMの所定の製造
工程における要部平面図、 第73図乃至第76図は、前記DRAMの各製造工程毎に示す要
部断面図、 第77図は、前記DRAMの他の例の所定の製造工程における
要部平面図、 第78図乃至第80図は、前記DRAMの他の例の各製造工程毎
に示す要部断面図、 第81図乃至第84図は、前記DRAMの他の例の各製造工程毎
に示す要部断面図、 第85図乃至第88図は、前記DRAMの他の例の各製造工程毎
に示す要部断面図、 第89図は、本発明の実施例VIIIであるDRAMのアライメン
トツリー図、 第90図は、本発明の実施例IXであるDRAMのターゲットマ
ーク部分の要部断面図、 第91図は、本発明の実施例ＸであるDRAMの製造プロセス
で使用されるフォトリソグラフィ技術の概念図、 第92図は、前記フォトリソグラフィ技術の工程フロー
図、 第93図は、フォトリソグラフィ技術で使用される物質の
構造図、 第94図は、前記物質の特性を示す図、 第95図は、前記物質を使用した時の効果を説明するため
の図、 第96図は、本発明の実施例XIである半導体ウエーハの構
成を示す概略平面図、 第97図は、前記半導体ウエーハの拡大平面図、 第98図は、前記第97図に示す半導体ウエーハの拡大平面
図、 第99図は、連想アライメント方式を適用した場合の効果
を説明するための図、 第100図は、本発明の実施例XIIであるDRAM1の要部断面
図、 第101図は、前記DRAMの所定の製造工程における要部断
面図、 第102図は、本発明の実施例XIIIであるDRAMの要部断面
図、 第103図は、前記DRAMで使用される膜のスパッタ時のタ
ーゲット電圧と応力との関係を示す図、 第104図は、本発明の実施例XIVであるDRAM1の要部断面
図、 第105図及び第106図は、前記DRAMの各製造工程毎に示す
要部断面図である。 図中、１…DRAM、Qs…メモリセル選択用MISFET、Ｃ…ス
タックド構造の情報蓄積用容量素子、Qn，Qp…MISFETで
ある。
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 (72)発明者 小笠原 誠 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 大塚 文雄 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 鳥居 和功 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 浅野 勇 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 大和田 伸郎 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 堀内 光明 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 田丸 剛 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 青木 英雄 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 大塚 伸宏 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 白井 精一郎 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 佐川 雅一 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 池田 良広 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 加賀 徹 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 恒岡 正年 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 新名 朋次 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 大岸 秀次 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 笠原 修 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 榎並 弘充 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 若原 篤志 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 秋森 裕之 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 鈴木 慎一 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 船津 圭亮 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 川崎 義直 山口県下松市東豊井794番地 株式会社 日立製作所笠戸工場内 (72)発明者 坪根 恒彦 山口県下松市東豊井794番地 株式会社 日立製作所笠戸工場内 (72)発明者 古賀野 正佳 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイエンジニアリン グ株式会社内 (72)発明者 津金 賢 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (56)参考文献 特開 昭63−226055（ＪＰ，Ａ) 特開 昭62−283666（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/8242 H01L 29/78 H01L 27/092 H01L 21/8238

Claims (16)

    (57)【特許請求の範囲】
  1. 【請求項１】LDD構造のｎチャネルMISFET、LDD構造のｐ
    チャネルMISFETの夫々を有する半導体集積回路装置にお
    いて、前記ｐチャネルMISFETのゲート電極の側壁にそれ
    に対して自己整合で形成されるサイドウォールスペーサ
    のゲート長方向の寸法を、前記ｎチャネルMISFETのゲー
    ト電極の側壁にそれに対して自己整合で形成されるサイ
    ドウォールスペーサのゲート長方向の寸法に比べて長く
    構成したことを特徴とする半導体集積回路装置。
  2. 【請求項２】前記ｎチャネルMISFETのサイドウォールス
    ペーサは単層で構成され、前記ｐチャネルMISFETのサイ
    ドウォールスペーサは複数層で構成されていることを特
    徴とする請求項１に記載の半導体集積回路装置。
  3. 【請求項３】メモリセル選択用MISFETとスタックド構造
    の情報蓄積用容量素子との直列回路で構成されるメモリ
    セル、周辺回路を構成するLDD構造の相補型MISFETの夫
    々を有する、DRAMを備えた半導体集積回路装置の製造方
    法において、前記メモリセルのメモリセル選択用MISFE
    T、前記周辺回路のｎチャネルMISFET、ｐチャネルMISFE
    Tの夫々のゲート絶縁膜、ゲート電極の夫々を順次形成
    する工程と、このゲート電極に対して自己整合で、前記
    メモリセル選択用MISFET、ｎチャネルMISFET、ｐチャネ
    ルMISFETの夫々のLDD構造を形成する低不純物濃度の半
    導体領域を形成する工程と、このメモリセル選択用MISF
    ET、ｎチャネルMISFET、ｐチャネルMISFETの夫々のゲー
    ト電極の側壁に第１サイドウォールスペーサを形成する
    工程と、この第１サイドウォールスペーサに対して自己
    整合で、前記ｎチャネルMISFETの高不純物濃度の半導体
    領域を形成する工程と、前記メモリセルのスタックド構
    造の情報蓄積用容量素子を形成する工程と、前記ｐチャ
    ネルMISFETのゲート電極の側壁に前記第１サイドウォー
    ルスペーサを介在させて前記ゲート電極に対して自己整
    合で第２サイドウォールスペーサを形成する工程と、こ
    の第２サイドウォールスペーサに対して自己整合で、前
    記ｐチャネルMISFETの高不純物濃度の半導体領域を形成
    する工程とを備えたことを特徴とする半導体集積回路装
    置の製造方法。
  4. 【請求項４】前記ｎチャネルMISFETの高不純物濃度の半
    導体領域を形成する工程後、前記メモリセルのスタック
    ド構造の情報蓄積用容量素子を形成する工程の前には層
    間絶縁膜を形成する工程を備え、この層間絶縁膜を形成
    した後、前記第２サイドウォールスペーサは前記層間絶
    縁膜で形成されていることを特徴とする請求項３に記載
    の半導体集積回路装置の製造方法。
  5. 【請求項５】ｐチャネルMISFETとｎチャネルMISFETとを
    含む半導体集積回路装置であって、 主面を有する半導体基板と、 半導体基板内に形成された、ｐ型の第１ウエル領域及び
    ｎ型の第２ウエル領域と、 前記第１ウエル領域において、前記半導体基板の主面上
    に形成され、かつ互いに対向する側壁を有するｎチャネ
    ルMISFETの第１ゲート電極と、 前記第１ゲート電極の側壁に形成された、第１の所定の
    幅を有する第１サイドウォールスペーサと、 前記第２ウエル領域において、前記半導体基板の主面上
    に形成され、かつ互いに対向する側壁を有するｐチャネ
    ルMISFETの第２ゲート電極と、 前記第２ゲート電極の側壁に形成された、第２の所定の
    幅を有する第２サイドウォールスペーサと、 前記第１ゲート電極に対して自己整合で、前記第１ウエ
    ル領域内に形成されたｎ型の第１半導体領域と、 前記第１サイドウォールスペーサに対して自己整合で、
    前記第１ウエル領域内に形成され、前記第１半導体領域
    とともに前記ｎチャネルMISFETのソースまたはドレイン
    領域を構成する第２半導体領域と、 前記第２ゲート電極に対して自己整合で、前記第２ウエ
    ル領域内に形成されたｐ型の第３半導体領域と、 前記第２サイドウォールスペーサに対して自己整合で、
    前記第２ウエル領域内に形成され、前記第３半導体領域
    とともに前記ｐチャネルMISFETのソースまたはドレイン
    領域を構成する第４半導体領域とからなり、 前記第１半導体領域の不純物濃度は、前記第２半導体領
    域の不純物濃度よりも小であり、 前記第３半導体領域の不純物濃度は、前記第４半導体領
    域の不純物濃度よりも小であり、 前記第２の所定の幅は、前記第１の所定の幅よりも大で
    あることを特徴とする半導体集積回路装置。
  6. 【請求項６】前記第１サイドウォールスペーサは、単層
    の絶縁膜からなり、前記第２サイドウォールスペーサ
    は、２層の絶縁膜からなることを特徴とする請求項５に
    記載の半導体集積回路装置。
  7. 【請求項７】前記ｐチャネルMISFETとｎチャネルMISFET
    は、半導体メモリ装置の周辺回路を構成することを特徴
    とする請求項６に記載の半導体集積回路装置。
  8. 【請求項８】半導体基板の第１領域に位置する第１のｎ
    チャネルMISFET、第２領域に位置するｐチャネルMISFET
    を有する周辺回路と、半導体基板の第３領域に位置する
    メモリセルであって、第２のｎチャネルMISFETとそれに
    直列接続された容量素子とからなるメモリセルを有する
    半導体集積回路装置の製造方法であって、 前記半導体基板上に第１及び第２のｎチャネルMISFETと
    ｐチャネルMISFETのゲート電極を、各々が側壁を持つよ
    うに形成する工程、 第１半導体領域を形成するために、半導体基板内に、前
    記第１及び第２のｎチャネルMISFETのゲート電極に自己
    整合でｎ型の第１不純物を導入する工程、 第２半導体領域を形成するために、半導体基板内に、前
    記ｐチャネルMISFETのゲート電極に自己整合でｐ型の第
    ２不純物を導入する工程、 前記第１及び第２のｎチャネルMISFETと前記ｐチャネル
    MISFETのゲート電極の側壁に第１サイドウォールスペー
    サを形成する工程、 第３半導体領域を形成するために、第１のｎチャネルMI
    SFETのゲート電極と第１ゲート電極に自己整合で、半導
    体基板内にｎ型の第３不純物を導入する工程、 前記第2MISFETのゲート電極の両端に形成された第１半
    導体領域の一方を露出するような接続孔を有する層間絶
    縁膜を形成する工程、 前記第2MISFETの前記一方に第１半導体領域に接続され
    た第１電極と、前記第１電極上の誘電体膜と、前記誘電
    体膜上の第２電極とを形成する工程、 前記層間絶縁膜を異方性エッチングすることにより、前
    記ｐチャネルMISFETの第１サイドウォールスペーサの上
    に第２サイドウォールスペーサを形成する工程、 第４半導体領域を形成するために、前記ｐチャネルMISF
    ETのゲート電極、第１及び第２サイドウォールスペーサ
    に自己整合で、ｐ型の第４不純物を半導体基板内に導入
    する工程とからなることを特徴とする半導体集積回路装
    置の製造方法。
  9. 【請求項９】前記ゲート電極形成工程と、前記第１不純
    物導入工程の間に、さらに、 前記第２領域を覆う第１マスクを形成する工程を含むこ
    とを特徴とする請求項８に記載の半導体集積回路装置の
    製造方法。
  10. 【請求項１０】前記第１マスクは、フォトレジスト膜で
    あることを特徴とする請求項９に記載の半導体集積回路
    装置の製造方法。
  11. 【請求項１１】前記第１不純物導入工程と前記第２不純
    物導入工程の間に、さらに、 前記第１マスクの除去工程と、前記第１及び第３領域を
    覆う第２マスクの形成工程を有することを特徴とする請
    求項10に記載の半導体集積回路装置の製造方法。
  12. 【請求項１２】前記第１マスクは、フォトレジスト膜で
    あることを特徴とする請求項11に記載の半導体集積回路
    装置の製造方法。
  13. 【請求項１３】前記第１サイドウォールスペーサ形成工
    程は、 前記半導体基板上に第１絶縁膜を堆積する工程と、 前記第１絶縁膜を異方性エッチングする工程とからなる
    ことを特徴とする請求項８に記載の半導体集積回路装置
    の製造方法。
  14. 【請求項１４】前記第１サイドウォールスペーサの形成
    工程と前記第３不純物導入工程との間に、前記第２及び
    第３領域を覆う第３マスクを形成する工程を有すること
    を特徴とする請求項８に記載の半導体集積回路装置の製
    造方法。
  15. 【請求項１５】前記第３マスクは、フォトレジスト膜で
    あることを特徴とする請求項14に記載の半導体集積回路
    装置の製造方法。
  16. 【請求項１６】前記層間絶縁膜の形成工程は、前記第３
    不純物の導入工程よりも後であり、前記第１電極の形成
    工程よりも前に行われることを特徴とする請求項８に記
    載の半導体集積回路装置の製造方法。
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