KR101168559B1 - 반도체 소자의 레이아웃 및 반도체 소자의 형성방법 - Google Patents

반도체 소자의 레이아웃 및 반도체 소자의 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 레이아웃 및 반도체 소자의 형성방법에 관한 것으로, 특히 동일한 면적에 더 많은 캐패시터를 형성할 수 있어서 셀 밀집도를 향상시킬 수 있고, 하나의 웨이퍼에서 더 많은 반도체 칩을 얻을 수 있으며, 비트라인 간의 충분한 간격을 유지함으로써 저장전극과의 자기정렬 페일을 방지할 수 있는 반도체 소자의 레이아웃 및 반도체 소자의 형성방법에 관한 것이다.
본 발명의 반도체 소자의 레이아웃 및 반도체 소자의 형성방법은, 활성영역과, 상기 활성영역을 정의하는 소자분리막, 비트라인 및 워드라인을 포함하는 반도체 소자의 레이아웃으로서, 상기 활성영역은, 제 1 활성영역, 상기 제 1 활성영역의 우측에 위치하는 우측 활성영역, 상기 제 1 활성영역의 좌측에 위치하는 좌측 활성영역, 상기 제 1 활성영역의 상측에 위치하는 상측 활성영역 및 상기 제 1 활성영역의 하측에 위치하는 하측 활성영역을 포함하고, 상기 제 1 활성영역, 상기 우측 활성영역, 상기 좌측 활성영역, 상기 상측 활성영역 및 상기 하측 활성영역은, 비트라인 콘택 영역을 포함하는 경사부; 및 저장전극 콘택 영역을 포함하고, 상기 경사부의 좌우측 단부에 각각 형성되며, 상기 경사부에 대하여 소정 각도 경사지게 형성되는 제 1 단부 및 제 2 단부를 포함하며, 상기 활성영역에는 두 개의 워드라인과 한 개의 비트라인이 교차하는 것을 특징으로 한다.

Description

반도체 소자의 레이아웃 및 반도체 소자의 형성방법{LAYOUT OF SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 레이아웃 및 반도체 소자의 형성방법에 관한 것이다. 보다 상세하게는 반도체 소자에서 활성영역과 소자분리막을 배치하고 설계하는 레이아웃과, 그 레이아웃을 가진 반도체 소자를 제조하는 방법에 대한 반도체 소자의 레이아웃 및 반도체 소자의 형성방법에 관한 것이다.
최근 반도체 메모리소자, 특히 디램(DRAM; Dynamic Random Access Memory)소자의 대용량화에 대한 요구가 점점 커짐에도 불구하고, 칩 크기의 증가 한계에 의해 디램소자의 용량증가 또한 한계를 보이는 실정이다. 칩 크기가 증가하게 되면 웨이퍼 당 칩의 수가 감소하여 소자의 생산성이 감소하게 된다. 따라서 최근에는 셀 레이아웃을 변화시켜 셀 면적을 감소시키고, 그에 따라 보다 많은 메모리 셀을 하나의 웨이퍼에 집적시키고자 하는 노력을 기울이고 있다. 이와 같은 노력에 의해 최근에는 기존의 8F2 레이아웃에서 6F2 레이아웃으로 변화하고 있다.
도 1은 종래기술에 따르는 반도체 소자의 8F2(혹은 8F2) 레이아웃을 도시한 도면이다. 도 1을 참조하면 활성영역(10)은 바(bar) 형상의 직사각형 내지 타원 형상으로 이루어지며, 이 활성영역(10)들을 정의하는 소자분리막(20)이 형성된다. 그리고 각 활성영역(10)에는 두 개의 워드라인(30)과 하나의 비트라인(40)이 교차하면서 형성되고, 각 활성영역(10)에는 비트라인 콘택 영역(13)과 저장전극 콘택 영역(15)이 형성된다. 비트라인 콘택 영역(13)은 활성영역(10)과 비트라인(40)이 연결되는 부분이고, 저장전극 콘택 영역(15)은 활성영역(10)과 캐패시터(미도시)가 연결되는 부분이다.
워드라인(30)과 활성영역(10)이 교차하는 부분에는 게이트(Gate)가 형성되고, 게이트 좌우의 활성영역(10)에는 이온이 주입되어 접합영역으로서 소스와 드레인이 형성되면서 게이트와 함께 트랜지스터를 이루게 된다. 하나의 트랜지스터와 하나의 캐패시터가 하나의 셀(Cell)을 이루게 되며, 이 때 반도체 소자의 최소 선폭(이하, 'F'라 한다)과 셀(Cell) 면적과의 관계로부터 반도체 소자의 레이아웃을 8F2, 6F2 혹은 4F2와 같이 분류한다.
도 1에 도시된 반도체 소자에서 활성영역(10)이나 워드라인(30) 혹은 비트라인(40)의 폭이 최소 선폭(F)이 되며, 하나의 셀(Cell)은 가로 방향으로 4F의 길이를 가지고 세로 방향으로 2F의 길이를 가지기 때문에, 4F × 2F 에 의해 8F2의 면적을 가진다. 그리고 이러한 셀의 레이아웃을 8F2라고 한다.
지금까지 디램 소자의 레이아웃은 8F2, 6F2 및 4F2가 알려져 있으며, 이 중 4F2의 레이아웃이 셀 밀집도가 가장 뛰어나다. 그러나 4F2 레이아웃에서는 활성영역을 원통 형상으로 형성하고 게이트를 수직형 게이트로 형성하여야 하고, 라인과 라인 사이의 노이즈가 심하여, 아직까지 양산에 적용되기에는 여러 가지 문제점이 있는 상태이다.
그리고 8F2 레이아웃의 경우 바(bar) 형태와 T자 형태 및 스타 셀(Star Cell)과 같은 구조가 알려져 있고, 6F2 레이아웃의 경우 바(bar) 형태 혹은 기울어진 바(bar) 형태의 구조가 알려져 있다. 이와 같이 디램 소자에서 단위 셀의 밀집도를 감소시키려는 노력은 계속되고 있는 상태이다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 동일한 면적에 더 많은 캐패시터를 형성할 수 있어서 셀 밀집도를 향상시킬 수 있고, 하나의 웨이퍼에서 더 많은 반도체 칩을 얻을 수 있으며, 비트라인 간의 충분한 간격을 유지함으로써 저장전극과의 자기정렬 페일을 방지할 수 있는 반도체 소자의 레이아웃 및 반도체 소자의 형성방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명은 활성영역과, 상기 활성영역을 정의하는 소자분리막, 비트라인 및 워드라인을 포함하는 반도체 소자의 레이아웃으로서, 상기 활성영역은, 제 1 활성영역, 상기 제 1 활성영역의 우측에 위치하는 우측 활성영역, 상기 제 1 활성영역의 좌측에 위치하는 좌측 활성영역, 상기 제 1 활성영역의 상측에 위치하는 상측 활성영역 및 상기 제 1 활성영역의 하측에 위치하는 하측 활성영역을 포함하고, 상기 제 1 활성영역, 상기 우측 활성영역, 상기 좌측 활성영역, 상기 상측 활성영역 및 상기 하측 활성영역은, 비트라인 콘택 영역을 포함하는 경사부; 및 저장전극 콘택 영역을 포함하고, 상기 경사부의 좌우측 단부에 각각 형성되며, 상기 경사부에 대하여 소정 각도 경사지게 형성되는 제 1 단부 및 제 2 단부를 포함하며, 상기 활성영역에는 두 개의 워드라인과 한 개의 비트라인이 교차하여, 동일한 면적에 더 많은 캐패시터를 형성할 수 있어서 셀 밀집도를 향상시킬 수 있고, 하나의 웨이퍼에서 더 많은 반도체 칩을 얻을 수 있는 것을 특징으로 한다.
나아가, 상기 경사부와 상기 워드라인은 수직하게 형성되는 것이 바람직하다.
또한 상기 활성영역의 제 1 단부 및 제 2 단부는, 상기 경사부에 대하여 125 내지 145°, 바람직하게는 135°의 각도를 이루고 형성되며, 상기 경사부의 일부와 상기 제 1 단부가 형성하는 단위 셀의 면적은, 5.5 F2 인 것을 특징으로 한다(F = 상기 활성영역의 폭).
아울러 상기 제 1 활성영역의 제 2 단부는, 상기 우측 활성영역의 제 1 단부와 수평한 위치에 형성되고, 상기 제 1 활성영역의 제 1 단부는, 상기 좌측 활성영역의 제 2 단부와 수평한 위치에 형성되는 것이 바람직하다.
나아가 상기 제 1 활성영역의 제 2 단부와 상기 우측 활성영역의 제 1 단부 간의 수평 거리, 및 상기 제 1 활성영역의 제 1 단부와 상기 좌측 활성영역의 제 2 단부 간의 수평 거리는, 약 0.5F 인 것을 특징으로 한다(F = 상기 활성영역의 폭).
또한 상기 상측 활성영역의 제 2 단부, 상기 제 1 활성영역의 제 2 단부 및 상기 하측 활성영역의 제 2 단부가 이루는 직선은, 상기 경사부와 수직한 것이 바람직하다.
아울러 상기 상측 활성영역의 제 2 단부와 상기 제 1 활성영역의 제 2 단부 간의 수직 거리, 및 상기 제 1 활성영역의 제 2 단부와 상기 하측 활성영역의 제 2 단부 간의 수직 거리는, 약 0.5F 인 것을 특징으로 한다(F = 상기 활성영역의 폭).
나아가, 상기 비트라인은 우측 하방향으로 소정 각도 기울어져 형성되는 것이 바람직하며, 상기 비트라인은 X축으로부터 약 -9° 기울어져 형성되는 것이 가장 바람직하다.
한편, 본 발명에 따르는 반도체 소자의 형성방법은, 활성영역과, 상기 활성영역을 정의하는 소자분리막, 비트라인 및 워드라인을 포함하는 반도체 소자의 형성방법으로서, 상기 활성영역은, 제 1 활성영역, 상기 제 1 활성영역의 우측에 위치하는 우측 활성영역, 상기 제 1 활성영역의 좌측에 위치하는 좌측 활성영역, 상기 제 1 활성영역의 상측에 위치하는 상측 활성영역 및 상기 제 1 활성영역의 하측에 위치하는 하측 활성영역을 포함하고, 상기 제 1 활성영역, 상기 우측 활성영역, 상기 좌측 활성영역, 상기 상측 활성영역 및 상기 하측 활성영역은, 비트라인 콘택 영역을 포함하는 경사부; 및 저장전극 콘택 영역을 포함하고, 상기 경사부의 좌우측 단부에 각각 형성되며, 상기 경사부에 대하여 소정 각도 경사지게 형성되는 제 1 단부 및 제 2 단부를 포함하도록 형성되며, 상기 활성영역에는 두 개의 워드라인과 한 개의 비트라인이 교차하도록 형성하여, 동일한 면적에 더 많은 캐패시터를 형성할 수 있어서 셀 밀집도를 향상시킬 수 있고, 하나의 웨이퍼에서 더 많은 반도체 칩을 얻을 수 있는 것을 특징으로 한다.
나아가, 상기 제 1 활성영역과 좌측 활성영역 및 우측 활성영역을 포함하는 라인 형태의 활성영역 패턴을 형성하는 단계; 및 상기 제 1 활성영역의 제 1 단부와 상기 좌측 활성영역의 제 2 단부, 상기 제 1 활성영역의 제 2 단부와 상기 우측 활성영역의 제 1 단부를 분리시키는 소자분리막을 형성하는 단계를 더 포함하여 활성영역의 패터닝이 더 용이한 것을 특징으로 한다.
이 때, 상기 소자분리막을 형성하는 단계는, 콘택홀 마스크를 이용할 수 있고, 또는 라인 타입 마스크를 이용할 수 있다.
또한, 상기 활성영역의 형성 후, 상기 제 1 활성영역의 제 1 단부와 상기 좌측 활성영역의 제 2 단부, 상기 제 1 활성영역의 제 2 단부와 상기 우측 활성영역의 제 1 단부를 각각 포함하는 저장전극 콘택을 형성하는 단계; 및 상기 제 1 활성영역의 제 1 단부와 상기 좌측 활성영역의 제 2 단부, 상기 제 1 활성영역의 제 2 단부와 상기 우측 활성영역의 제 1 단부의 저장전극 콘택을 분리하는 단계를 더 포함하여 저장전극 콘택 형성 공정도 용이하도록 하는 것을 특징으로 한다.
나아가 상기 경사부와 상기 워드라인은 수직하게 형성되는 것이 바람직하고, 상기 활성영역의 제 1 단부 및 제 2 단부는, 상기 경사부에 대하여 135°의 각도를 이루고 형성되는 것이 가장 바람직하다.
아울러 상기 제 1 활성영역의 제 2 단부는, 상기 우측 활성영역의 제 1 단부와 수평한 위치에 형성되고, 상기 제 1 활성영역의 제 1 단부는, 상기 좌측 활성영역의 제 2 단부와 수평한 위치에 형성되는 것을 특징으로 한다.
또한 상기 비트라인은 우측 하방향으로 소정 각도 기울어져 형성되는 것이 바람직하며, 상기 비트라인은 X축으로부터 약 -9° 기울어져 형성되는 것이 가장 바람직하다.
본 발명의 반도체 소자의 레이아웃 및 반도체 소자의 형성방법은 동일한 면적에 더 많은 캐패시터를 형성할 수 있어서 셀 밀집도를 향상시킬 수 있고, 하나의 웨이퍼에서 더 많은 반도체 칩을 얻을 수 있으며, 비트라인 간의 충분한 간격을 유지함으로써 저장전극과의 자기정렬 페일을 방지할 수 있는 효과를 제공한다.
도 1은 종래기술에 따르는 반도체 소자의 8F2 레이아웃을 도시한 도면; 그리고,
도 2 내지 도 6은 본 발명에 따르는 반도체 소자의 레이아웃을 도시한 도면이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 레이아웃 및 반도체 소자의 형성방법의 일실시예에 대해 상세히 설명하기로 한다.
도 2 내지 도 4는 본 발명에 따르는 반도체 소자의 레이아웃을 도시한 도면이다. 도 2 내지 도 4에서 각 활성영역(10)의 형상 및 구조는 동일하다. 그러나 여러 개의 활성영역(10)들이 소자분리막(20) 사이에서 서로 배치된 구조는 상이하며, 도 2에 도시된 레이아웃은 8F2의 레이아웃을, 도 3에 도시된 레이아웃은 6F2의 레이아웃을, 그리고 도 4에 도시된 레이아웃은 5.5F2의 레이아웃을 나타낸다.
이하에서는 도 2 내지 도 4에서 공통된 활성영역(10)의 구성을 먼저 설명한 뒤, 각 활성영역(10)을 배치하는 구조 및 방법을 차례로 설명한다.
본 발명에 따르는 반도체 소자의 레이아웃에서 활성영역(10)은 바(bar) 형상이 아닌 비대칭적으로 두 번 휘어진 구조를 가진다. 즉 도 2 내지 도 4에 표시된 눈금을 기준으로 할 때, 약 45° 각도로 기울어져 형성된 경사부(12)와, 경사부(12)의 양 단부에서 소장 각도 경사지게 가로 방향으로 연장되어 형성된 제 1 단부(14) 및 제 2 단부(16)를 포함하여 이루어진다. 이 때 제 1 단부(14) 및 제 2 단부(16)는 수평 방향으로 형성되고 경사부(12)는 수평 방향에 대하여 45° 기울어져 형성되므로, 제 1 단부 및 제 2 단부(16)는 경사부(12)에 대하여 125° 내지 145°, 바람직하게는 약 135°의 각을 이루며 연결되어 형성된다. 경사부(12)가 수평 방향에 대하여 기울어진 각도는 약 35° 내지 75°의 범위인 경우 셀 밀집도를 충분히 향상시킬 수 있으며, 본 실시예와 같이 45° 기울어진 경우 최대의 셀 밀집도를 얻을 수 있다.
각 활성영역(10)에서 경사부(12)에는 비트라인 콘택 영역(13; bit line contact region)이 포함되고, 제 1 단부(14) 및 제 2 단부(16)에는 저장전극 콘택 영역(16; storage node contact region)이 포함된다. 그리고 각 비트라인 콘택 영역(13)을 통과하여 비트라인(40)이 형성되고, 각 저장전극 콘택 영역(16) 상부에는 캐패시터(미도시)가 형성된다.
또 활성영역(10)의 경사부(12)에서 비트라인 콘택 영역(13)과 저장전극 콘택 영역(15) 사이 부분은 게이트 영역이 되고, 각 활성영역(10)의 두 게이트 영역을 통과하여 워드라인(30)이 형성된다. 즉 워드라인(30)과 활성영역(10)이 교차하는 두 부분에 게이트(Gate)가 형성되고, 게이트 좌우의 활성영역(10)에는 이온이 주입되어 접합영역으로서 소스와 드레인이 형성되면서 트랜지스터를 이루게 된다. 하나의 트랜지스터와 하나의 캐패시터가 하나의 셀(Cell)을 이루게 된다.
다음으로, 지금까지 설명한 구성의 활성영역(10)들이 도 2 내지 도 4에 도시된 실시예에서 배치되는 레이아웃을 살펴보면 다음과 같다.
먼저 도 2에서는 각 활성영역(10)들이 가로 방향 및 세로 방향 모두 1F{여기서 ‘F'는 반도체 소자의 최소 선폭으로서, 활성영역(10)의 폭이나 워드라인(40) 혹은 비트라인(30)의 폭에 해당된다}의 간격을 두고 형성된다. 그리고 워드라인(40)은 세로 방향을 따라, 비트라인(30)은 우측 상방향으로 X축으로부터 45° 기울어진 방향을 따라 형성된다. 이 결과 하나의 트랜지스터와 하나의 캐패시터로 구성되는 셀(Cell)은 가로 방향 4F × 세로 방향 2F 의 8F2의 면적 내에 형성되고, 이 결과 종래의 8F2 레이아웃과 동일한 셀 밀집도를 가지게 된다.
다음으로 도 3에서는 각 활성영역(10)들이 도 2에 비하면 더욱 밀집하여 배치된다. 이 경우 가장 인접한 활성영역(10)들 사이에서, 각 활성영역(10)의 제 1 단부(14)들은 세로 방향으로는 1F 차이를 두고 형성되고, 가로 방향으로는 2F 차이를 두고(즉, 1F의 간격을 두고) 형성된다. 그리고 워드라인(40)은 세로 방향으로, 비트라인(30)은 우측 상방향으로 X축으로부터 약 27° 기울어진 방향을 따라 형성된다. 이 결과 하나의 트랜지스터와 하나의 캐패시터로 구성되는 셀(Cell)은 가로 방향 3F × 세로 방향 2F 의 6F2의 면적 내에 형성되고, 이 결과 종래의 6F2 레이아웃과 동일한 셀 밀집도를 가지게 된다.
마지막으로 도 4에서는 각 활성영역(10)들이 도 2 및 도 3에 비하여 더욱 밀집하게 배치된다. 이 경우 가로 방향으로 서로 인접한 두 활성영역(10) 사이에서, 좌측에 위치한 활성영역(10)의 제 2 단부(16)와 우측에 위치한 활성영역(10)의 제 1 단부(14)는 Y축 방향에서 서로 동일한 높이에 형성되고, 둘 간의 가로 방향(X축 방향) 간격 또한 0.4F 내지 0.6F 바람직하게는, 0.5F에 불과하게 된다.
그리고 세로 방향으로 인접한 두 활성영역(10) 사이에서, 상측에 위치한 활성영역(10)의 제 2 단부(16)와 하측에 위치한 활성영역(10)의 제 2 단부(16)는 세로 방향(Y축 방향)으로 1.4F 내지 1.6F(바람직하게는 1.5F)의 차이를 두고 즉, 0.4F 내지 0.6F(바람직하게는 0.5F)의 간격을 두고 형성되고, 가로 방향(X축 방향)으로는 1F의 차이를 두고 형성된다.
또한 워드라인(30)은 우측 상방향으로 X축으로부터 약 56° 기울어진 방향을 따라 형성되고, 비트라인(40)은 우측 하방향으로 X축으로부터 -5° 내지 -13°(바람직하게는 -9°) 기울어진 방향을 따라 형성된다. 하나의 활성영역(10)에는 두 개의 워드라인(30)이 교차하고 한 개의 비트라인(40)이 교차한다. 워드라인(30)과 비트라인(40)이 수평에 대하여 기울어진 각도는 활성영역(10)의 경사부(12)가 기울어진 각도에 따라 결정되며, 워드라인(30)들은 활성영역(10)의 경사부(12)와 수직하게 교차하게 되는 것이, 비트라인 및 워드라인 형성용 공간 확보 측면과 셀 밀집도 향상 측면에서 바람직하다{도 4에서는 편의상 워드라인(30)과 비트라인(40)을 하나씩만 도시하였음}.
이 때 비트라인(40)을 수직 방향이 아니라 경사진 구조로 형성함으로써, 각 비트라인(40) 간의 충분한 간격을 확보할 수 있고 저장전극 콘택과의 마진(margin)도 향상되므로, 추후 저장전극 콘택을 형성할 때 자기정렬 페일(SAC fail)을 방지하는 효과도 제공한다.
이러한 활성영역(10)의 배치를 도 4를 참조하여 다시 설명하면, 하나의 활성영역(10)을 제 1 활성영역(A)이라고 할 때 그 상하좌우에는 모두 다른 활성영역(10)이 위치한다. 이 네 개의 활성영역(10)을 각각 우측 활성영역(B), 좌측 활성영역(C), 상측 활성영역(D) 및 하측 활성영역(E)이라고 지칭한다. 셀 영역에는 활성영역(10)이 동일한 패턴으로 연속적으로 반복되어 형성되므로 이 다섯 가지 활성영역(10; A, B, C, D, E)의 관계를 통해 전체 셀 내에서 활성영역(10)들의 배치관계를 정의할 수 있다.
그러면 제 1 활성영역(A)의 제 2 단부는 우측 활성영역(B)의 제 1 단부와 수평한 위치에 형성되고, 제 1 활성영역(A)의 제 1 단부는 좌측 활성영역(C)의 제 2 단부와 수평한 위치에 형성된다. 그리고 제 1 활성영역(A)의 제 2 단부와 우측 활성영역(B)의 제 1 단부 간의 수평 거리는 0.4F 내지 0.6F(바람직하게는 0.5F)이고, 제 1 활성영역(A)의 제 1 단부와 좌측 활성영역(C)의 제 2 단부 간의 수평 거리도 0.4F 내지 0.6F(바람직하게는 0.5F)가 된다.
또한 상측 활성영역(D)의 제 2 단부, 제 1 활성영역(A)의 제 2 단부 및 하측 활성영역(E)의 제 2 단부가 이루는 직선은 각 활성영역(10)의 경사부(12)와 수직하게 형성된다. 그리고 상측 활성영역(D)의 제 2 단부와 제 1 활성영역(A)의 제 2 단부 간의 수직 거리는 0.4F 내지 0.6F(바람직하게는 0.5F)이고, 제 1 활성영역(A)의 제 2 단부와 하측 활성영역(E)의 제 2 단부 간의 수직 거리 또한 0.4F 내지 0.6F(바람직하게는 0.5F)가 된다.
이와 같이 도 4에 도시된 실시예에서는 활성영역(10)들을 배치함으로써 반도체 소자 내에서 셀 밀집도를 높일 수 있다. 도 4에 도시된 실시예에서는 가로 방향 2.75 F × 세로 방향 2F의 5.5F2 의 면적 내에 셀이 형성되어, 종래의 6F2에 비해서도 셀 밀집도를 약 8.33% 향상시킬 수 있다. 참고로 셀 영역 외에 주변회로 영역(Peripheral Circuit Region)까지 포함시켜 계산할 경우 전체 웨이퍼 내에서 단위 셀의 면적을 5.66% 감소시킬 수 있게 된다.
한편, 이와 같은 레이아웃으로 활성영역(10)을 반도체 기판에 배치할 경우, 종래에 비하여 활성영역(10) 형성방법이 더 용이하게 되는 장점이 있다.
도 2 또는 도 4에 도시된 실시예의 경우 가로 방향으로 인접한 활성영역(10)들은 각 단부(14, 16)들이 서로 일직선 상에 형성되기 때문에, 각 활성영역(10)을 하나씩 별도로 형성하는 것이 아니라, 도 5에 도시된 바와 같이 연속된 곡선(경사부와 제 1 및 제 2 단부가 경사지게 연결되므로 곡선이라 지칭함) 라인 형태로 활성영역(10)을 포함하는 라인 앤 스페이스(line and space) 패턴(17)을 형성한 뒤, 가로 방향으로 인접한 각 활성영역(10)을 절단하는 공정에 의해 각 활성영역(10)들을 형성할 수 있다.
구체적으로, 활성영역(10)을 정의하는 소자분리막(20)을 형성하는 방법에도 여러 가지가 있으나, 반도체 기판에 얇은 트렌치를 형성한 후 그 트렌치를 산화막으로 매립하여 소자분리막(20)을 형성하는 STI(Shallow Trench Isolation) 공정이 많이 사용된다. 이 때 소자분리막(20)을 형성하기 위한 트렌치를 라인 앤 스페이스 패턴으로 형성한 후 그 트렌치를 산화막으로 매립하면, 도 2 또는 도 4에 도시된 가로 방향으로 서로 인접한 활성영역(10)들은 도 5에 도시된 바와 같이 서로 연속한 활성영역(17) 형태로 형성된다.
이후 가로 방향으로 서로 인접한 활성영역(10)들을 서로 분리하기 위한 별도의 마스크를 사용하여 각 활성영역(10) 사이의 0.4F 내지 0.6F(바람직하게는 0.5F) 폭을 가진 공간에 트렌치를 식각한 후 다시 소자분리용 산화막을 매립하는 방법으로 활성영역(10)들을 서로 분리시킨다. 이 때 인접한 활성영역(10)들을 분리하기 위한 마스크는 콘택홀(contact hole) 마스크일 수도 있고, 도 6에 도시된 바와 같이 라인(line) 타입 마스크(18)일 수도 있다.
이와 같이 인접한 활성영역(10)들을 분리하는 방법은 저장전극 콘택을 형성하는 공정에도 적용될 수 있다.
구체적으로, 제 1 활성영역(A)의 제 1 단부(14)와 좌측 활성영역(C)의 제 2 단부(16)를 포함하는 저장전극 콘택을 형성한 뒤, 활성영역(10) 분리용 마스크(18; 도 6 참조)와 동일한 마스크를 이용하여 저장전극 콘택을 분리함으로써 제 1 활성영역과 좌측 활성영역의 저장전극 콘택을 분리하여 형성할 수 있다. 이는 제 1 활성영역(A)의 제 2 단부(16)와 우측 활성영역(B)의 제 1 단부(14)에서도 마찬가지로 적용될 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
10 : 활성영역 12 : 경사부
13 : 비트라인 콘택 영역 14 : 제 1 단부
15 : 저장전극 콘택 영역 16 : 제 2 단부
20 : 소자분리막 30 : 워드라인
40 : 비트라인 45 : 비트라인 콘택

Claims (19)

  1. 활성영역과, 상기 활성영역을 정의하는 소자분리막, 비트라인 및 워드라인을 포함하는 반도체 소자의 레이아웃으로서,
    상기 활성영역은, 제 1 활성영역, 상기 제 1 활성영역의 우측에 위치하는 우측 활성영역, 상기 제 1 활성영역의 좌측에 위치하는 좌측 활성영역, 상기 제 1 활성영역의 상측에 위치하는 상측 활성영역 및 상기 제 1 활성영역의 하측에 위치하는 하측 활성영역을 포함하고,
    상기 제 1 활성영역, 상기 우측 활성영역, 상기 좌측 활성영역, 상기 상측 활성영역 및 상기 하측 활성영역은,
    비트라인 콘택 영역을 포함하는 경사부; 및
    저장전극 콘택 영역을 포함하고, 상기 경사부의 좌우측 단부에 각각 형성되며, 상기 경사부에 대하여 소정 각도 경사지게 형성되는 제 1 단부 및 제 2 단부를 포함하며,
    상기 제 1 활성영역, 상기 우측 활성영역, 상기 좌측 활성영역, 상기 상측 활성영역 및 상기 하측 활성영역에서, 상기 경사부가 경사진 방향은 동일한 것을 특징으로 하는 반도체 소자의 레이아웃.
  2. 청구항 1에 있어서,
    상기 경사부와 상기 워드라인은 수직하게 형성되는 것을 특징으로 하는 반도체 소자의 레이아웃.
  3. 청구항 1에 있어서,
    상기 활성영역의 제 1 단부 및 제 2 단부는,
    상기 경사부에 대하여 135°의 각도를 이루고 형성되는 것을 특징으로 하는 반도체 소자의 레이아웃.
  4. 청구항 1에 있어서,
    상기 경사부의 일부와 상기 제 1 단부가 형성하는 단위 셀의 면적은,
    5.5 F2 인 것을 특징으로 하는 반도체 소자의 레이아웃.
    (F = 상기 활성영역의 폭)
  5. 청구항 1에 있어서,
    상기 제 1 활성영역의 제 2 단부는, 상기 우측 활성영역의 제 1 단부와 수평한 위치에 형성되고,
    상기 제 1 활성영역의 제 1 단부는, 상기 좌측 활성영역의 제 2 단부와 수평한 위치에 형성되는 것을 특징으로 하는 반도체 소자의 레이아웃.
  6. 청구항 1에 있어서,
    상기 제 1 활성영역의 제 2 단부와 상기 우측 활성영역의 제 1 단부 간의 수평 거리, 및
    상기 제 1 활성영역의 제 1 단부와 상기 좌측 활성영역의 제 2 단부 간의 수평 거리는,
    0.5F 인 것을 특징으로 하는 반도체 소자의 레이아웃.
    (F = 상기 활성영역의 폭)
  7. 청구항 1에 있어서,
    상기 제 1 활성영역, 상기 우측 활성영역 상기 좌측 활성영역, 상기 상측 활성영역 및 상기 하측 활성영역에서, 상기 경사부가 경사진 방향은 좌측 상단에서 우측 하단을 향하는 것을 특징으로 하는 반도체 소자의 레이아웃.
  8. 청구항 1에 있어서,
    상기 상측 활성영역의 제 2 단부와 상기 제 1 활성영역의 제 2 단부 간의 수직 거리, 및
    상기 제 1 활성영역의 제 2 단부와 상기 하측 활성영역의 제 2 단부 간의 수직 거리는,
    0.5F 인 것을 특징으로 하는 반도체 소자의 레이아웃.
    (F = 상기 활성영역의 폭)
  9. 청구항 1에 있어서,
    상기 비트라인은 우측 하방향으로 소정 각도 기울어져 형성되는 것을 특징으로 하는 반도체 소자의 레이아웃.
  10. 청구항 9에 있어서,
    상기 비트라인은 X축으로부터 -9° 기울어져 형성되는 것을 특징으로 하는 반도체 소자의 레이아웃.
  11. 활성영역과, 상기 활성영역을 정의하는 소자분리막, 비트라인 및 워드라인을 포함하는 반도체 소자의 형성방법으로서,
    상기 활성영역은, 제 1 활성영역, 상기 제 1 활성영역의 우측에 위치하는 우측 활성영역, 상기 제 1 활성영역의 좌측에 위치하는 좌측 활성영역, 상기 제 1 활성영역의 상측에 위치하는 상측 활성영역 및 상기 제 1 활성영역의 하측에 위치하는 하측 활성영역을 포함하고,
    상기 제 1 활성영역, 상기 우측 활성영역, 상기 좌측 활성영역, 상기 상측 활성영역 및 상기 하측 활성영역은,
    비트라인 콘택 영역을 포함하는 경사부; 및
    저장전극 콘택 영역을 포함하고, 상기 경사부의 좌우측 단부에 각각 형성되며, 상기 경사부에 대하여 소정 각도 경사지게 형성되는 제 1 단부 및 제 2 단부를 포함하도록 형성되며,
    상기 제 1 활성영역, 상기 우측 활성영역 상기 좌측 활성영역, 상기 상측 활성영역 및 상기 하측 활성영역에서, 상기 경사부가 경사진 방향은 동일한 것을 특징으로 하는 반도체 소자의 형성방법.
  12. 청구항 11에 있어서,
    상기 제 1 활성영역과 좌측 활성영역 및 우측 활성영역을 포함하는 라인 형태의 활성영역 패턴을 형성하는 단계; 및
    상기 제 1 활성영역의 제 1 단부와 상기 좌측 활성영역의 제 2 단부, 상기 제 1 활성영역의 제 2 단부와 상기 우측 활성영역의 제 1 단부를 분리시키는 소자분리막을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  13. 청구항 12에 있어서,
    상기 소자분리막을 형성하는 단계는,
    콘택홀 마스크를 이용하는 것을 특징으로 하는 반도체 소자의 형성방법.
  14. 청구항 12에 있어서,
    상기 소자분리막을 형성하는 단계는,
    라인 타입 마스크를 이용하는 것을 특징으로 하는 반도체 소자의 형성방법.
  15. 청구항 11에 있어서,
    상기 경사부와 상기 워드라인은 수직하게 형성되는 것을 특징으로 하는 반도체 소자의 형성방법.
  16. 청구항 11에 있어서,
    상기 활성영역의 제 1 단부 및 제 2 단부는,
    상기 경사부에 대하여 135°의 각도를 이루고 형성되는 것을 특징으로 하는 반도체 소자의 형성방법.
  17. 청구항 11에 있어서,
    상기 제 1 활성영역의 제 2 단부는, 상기 우측 활성영역의 제 1 단부와 수평한 위치에 형성되고,
    상기 제 1 활성영역의 제 1 단부는, 상기 좌측 활성영역의 제 2 단부와 수평한 위치에 형성되는 것을 특징으로 하는 반도체 소자의 형성방법.
  18. 청구항 11에 있어서,
    상기 비트라인은 우측 하방향으로 소정 각도 기울어져 형성되는 것을 특징으로 하는 반도체 소자의 형성방법.
  19. 청구항 18에 있어서,
    상기 비트라인은 X축으로부터 -9° 기울어져 형성되는 것을 특징으로 하는 반도체 소자의 형성방법.
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