KR101129936B1 - 라인 타입의 액티브 영역을 갖는 반도체 소자 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000000034 method Methods 0.000 title claims description 23
- 238000002955 isolation Methods 0.000 claims abstract description 53
- 238000004519 manufacturing process Methods 0.000 claims abstract description 8
- 125000006850 spacer group Chemical group 0.000 claims description 98
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 33
- 229920005591 polysilicon Polymers 0.000 claims description 33
- 238000005530 etching Methods 0.000 claims description 15
- 229920002120 photoresistant polymer Polymers 0.000 claims description 9
- 230000003647 oxidation Effects 0.000 abstract 1
- 238000007254 oxidation reaction Methods 0.000 abstract 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 9
- 239000012535 impurity Substances 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
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Abstract
본 발명은 액티브 영역이 연속된 라인 타입으로 형성된 반도체 소자에 관한 것으로, 연속된 라인 타입의 액티브 영역, 제 1 선폭을 가지며 상기 액티브 영역과 교차되게 형성된 액티브 게이트 및 상기 제 1 선폭과 다른 제 2 선폭을 가지며 상기 액티브 게이트 사이에 형성되는 아이솔레이션 게이트를 포함한다. 이처럼, 아이솔레이션 게이트의 선폭과 액티브 게이트의 선폭을 다르게 형성하여 스토리지노드 콘택 영역을 넓게 확보함으로써 소자의 동작 특성(라이트 특성)을 향상시켜준다.
Description
본 발명은 액티브 영역이 연속된 라인 타입으로 형성된 반도체 소자에 관한 것으로서, 보다 상세하게는 라인 타입의 액티브 영역을 소자분리시키기 위한 아이솔레이션 게이트의 선폭을 액티브 게이트의 선폭과 다르게 형성하여 스토리지노드 콘택 영역을 넓게 확보함으로써 소자의 동작 특성(라이트 특성)을 향상시켜줄 수 있는 반도체 소자에 관한 것이다.
주지된 바와 같이, 디램(DRAM)과 같은 반도체 소자에서는 집적도를 높이기 위해서 셀 트랜지스터(Cell transistor)의 크기를 감소시키는 것이 필수적이다.
그런데, 셀 트랜지스터의 크기가 소형화됨에 따라 구동 전류가 감소하고, 단 채널(Short channel) 현상으로 인해 누설 전류가 증가되는 문제가 발생된다. 이에, 셀 트랜지스터의 집적도를 높이면서 누설 전류를 감소시키기 위한 방법으로 금속 게이트를 적용한 매립 게이트(Buried gate) 구조가 제안되고 있다. 그리고, 매립 게이트와 더불어 액티브 영역을 연속된 라인 타입으로 형성하고 아이솔레이션 게이트(Isolation gate)를 이용하여 액티브 영역을 소자분리 시키는 방법도 연구되고 있다.
그런데, 반도체 소자의 사이즈가 점차 감소함에 따라 라인 타입의 액티브 영역을 갖는 반도체 소자에서도 스토리지노드 콘택의 면적이 점차 감소하여 셀의 동작 특성 특히 라이트(write) 특성이 나빠지는 문제가 발생하고 있다.
본 발명은 라인 타입의 액티브 영역을 갖는 반도체 소자의 구조를 개선하여 스토리지노드 콘택의 면적을 충분히 확보할 수 있도록 함으로써 셀의 동작 특성을 향상시키고자 한다.
본 발명의 일 실시 예에 따른 반도체 소자는 연속된 라인 타입의 액티브 영역, 제 1 선폭을 가지며 상기 액티브 영역과 교차되게 형성된 액티브 게이트 및 상기 제 1 선폭과 다른 제 2 선폭을 가지며 상기 액티브 게이트 사이에 형성되는 아이솔레이션 게이트를 포함한다.
바람직하게는, 상기 제 2 선폭은 상기 제 1 선폭보다 작으며, 상기 액티브 게이트 및 상기 아이솔레이션 게이트는 매립 게이트로 형성될 수 있다.
바람직하게는 상기 액티브 영역은 일정 기울기로 기울어지게 형성될 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자 제조 방법은 라인 타입의 액티브 영역을 정의하는 소자분리막을 형성하는 단계, 상기 액티브 영역 상부에 제 1 하드마스크 패턴을 형성하는 단계, 상기 제 1 하드마스크 패턴의 양 측벽에 제 1 스페이서를 형성하는 단계, 상기 제 1 스페이서를 포함하는 제 2 하드마스크 패턴을 형성하는 단계, 상기 제 2 하드마스크 패턴의 양 측벽에 제 2 스페이서를 형성하는 단계, 상기 제 1 스페이서 및 상기 제 2 스페이서를 제거하여 게이트 패턴을 형성하는 단계, 상기 게이트 패턴을 식각 마스크로 상기 액티브 영역 및 상기 소자분리막을 식각하여 게이트용 트렌치를 형성하는 단계 및 상기 게이트용 트렌치 하부에 게이트를 형성하는 단계를 포함한다.
바람직하게는, 상기 제 1 스페이서를 형성하는 단계는 상기 제 1 하드마스크 패턴의 표면에 제 1 스페이서용 산화막을 형성하는 단계, 상기 제 1 하드마스크 패턴 사이가 매립되도록 상기 제 1 스페이서용 산화막 상부에 제 1 폴리 실리콘층을 형성하는 단계 및 상기 제 1 하드마스크 패턴이 노출되도록 상기 제 1 폴리 실리콘층 및 상기 제 1 스페이서용 산화막을 식각하여 평탄화하는 단계를 포함할 수 있다.
바람직하게는, 상기 제 2 하드마스크 패턴을 형성하는 단계는 상기 제 1 스페이서용 산화막은 모두 덮으면서 상기 제 1 스페이서 양측의 상기 제 1 하드마스크 패턴 및 상기 제 1 폴리 실리콘층과 일정 영역이 중첩되는 감광막 패턴을 형성하는 단계, 및 상기 감광막 패턴을 식각 마스크로 상기 제 1 하드마스크 패턴 및 상기 제 1 폴리 실리콘층을 식각하는 단계를 포함할 수 있다.
바람직하게는, 상기 제 2 스페이서를 형성하는 단계는 제 2 하드마스크 패턴의 표면에 제 2 스페이서용 산화막을 형성하는 단계, 상기 제 2 하드마스크 패턴 사이가 매립되도록 상기 제 2 스페이서용 산화막 상부에 제 2 폴리 실리콘층을 형성하는 단계 및 상기 제 2 하드마스크 패턴이 노출되도록 상기 제 2 폴리 실리콘층 및 상기 제 2 스페이서용 산화막을 식각하여 평탄화하는 단계를 포함할 수 있다.
바람직하게는, 본 발명의 반도체 소자 제조 방법은 상기 게이트용 트렌치가 매립되도록 상기 게이트 상부에 게이트 산화막을 형성하는 단계 및 상기 게이트 산화막 양측의 상기 액티브 영역에 소오스 접합 영역 및 드레인 접합 영역을 형성하는 단계를 더 포함할 수 있다.
바람직하게는, 상기 제 1 스페이서와 상기 제 2 스페이서는 서로 다른 두께로 형성되며, 상기 제 1 스페이서가 상기 제 2 스페이스 보다 얇게 형성된다.
본 발명의 다른 실시 예에 따른 반도체 소자 제조 방법은 라인 타입의 액티브 영역을 형성하는 단계 및 상기 액티브 영역에 교차되게 서로 다른 선폭의 액티브 게이트와 아이솔레이션 게이트를 형성하는 단계를 포함한다.
바람직하게는, 상기 액티브 게이트와 아이솔레이션 게이트를 형성하는 단계는 상기 액티브 영역 상부에 아이솔레이션 게이트용 스페이서를 형성하는 단계, 상기 아이솔레이션 게이트용 스페이서 양측에 액티브 게이트용 스페이서를 형성하는 단계, 상기 아이솔레이션 게이트용 스페이서 및 상기 액티브 게이트용 스페이서를 제거하고 해당 영역의 상기 액티브 영역을 식각하여 게이트용 트렌치를 형성하는 단계 및 상기 게이트용 트렌치 하부에 도전막을 형성하는 단계를 포함할 수 있다.
바람직하게는, 상기 아이솔레이션 게이트용 스페이서를 형성하는 단계는 상기 액티브 영역 상부에 제 1 하드마스크 패턴을 형성하는 단계 및 상기 제 1 하드마스크 패턴의 양 측벽에 제 1 스페이서용 산화막을 형성하는 단계를 포함할 수 있다.
바람직하게는, 상기 액티브 게이트용 스페이서를 형성하는 단계는 상기 제 1 스페이서용 산화막의 상부면은 노출시키면서 상기 제 1 하드마스크 패턴 사이가 매립되도록 폴리 실리콘층을 형성하는 단계, 노출된 상기 제 1 스페이서용 산화막은 모두 덮으면서 상기 제 1 스페이서용 산화막 양측의 상기 제 1 하드마스크 패턴 및 상기 폴리 실리콘층과는 일정 영역이 중첩되는 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 식각 마스크로 상기 제 1 하드마스크 패턴 및 상기 제 1 폴리 실리콘층을 식각하여 제 2 하드마스크 패턴을 형성하는 단계 및 상기 제 2 하드마스크 패턴의 양 측벽에 제 2 스페이서용 산화막을 형성하는 단계를 포함할 수 있다.
본 발명은 아이솔레이션 게이트의 선폭을 액티브 게이트의 선폭 보다 작게 형성함으로써 스토리지노드 콘택의 영역을 넓게 확보할 수 있어 소자의 동작 특성을 향상시켜준다.
도 1은 본 발명의 일 실시 예에 따른 라인 타입의 액티브 영역을 갖는 반도체 소자의 게이트 구조를 보여주는 도면.
도 2a 내지 도 2i는 도 1의 반도체 소자를 제조하기 위한 공정 순서를 보여주는 공정 단면도들.
도 2a 내지 도 2i는 도 1의 반도체 소자를 제조하기 위한 공정 순서를 보여주는 공정 단면도들.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시 예에 따른 라인 타입의 액티브 영역을 갖는 반도체 소자의 게이트 구조를 보여주는 도면으로, 도 1a는 평면도이며 도 1b는 도 1a에서 A-A' 라인을 따라 절단된 모습을 보여주는 단면도이다.
도 1의 반도체 소자에서는 액티브 영역(10)이 일정 간격으로 평행하게 이격된 라인 타입으로 형성되며, 액티브 영역에 교차되게 액티브 게이트들(22)과 아이솔레이션 게이트들(24)이 형성된다. 즉, 본 실시 예의 반도체 소자에서는 액티브 영역(10)이 아일랜드 타입으로 형성되지 않고 연속된 라인 타입으로 형성된다. 이때, 아이솔레이션 게이트(24)에는 적절한 바이어스 전압이 인가되거나 항상 오프 상태로 유지시킴으로써 아이솔레이션 게이트(24) 하부의 액티브 영역을 통해 전류가 흐르는 것을 방지하게 된다. 그 결과, 아이솔레이션 게이트(24) 양측에 형성된 액티브 게이트(22)들이 서로 전기적으로 분리된다.
이러한 액티브 게이트들(22)과 아이솔레이션 게이트들(24)은 실리콘 기판에 매립되는 매립 게이트 형태로 형성된다.
인접한 액티브 게이트들(22) 사이의 액티브 영역(10) 상에는 1개의 공통 비트라인 콘택(미도시)이 형성되며, 액티브 게이트(22)와 아이솔레이션 게이트(24) 사이의 액티브 영역(10)에는 스토리지노드 콘택(미도시)이 형성된다.
특히 본 발명에서는 액티브 게이트(22)의 선폭(CD)과 아이솔레이션 게이트(24)의 선폭이 서로 다르게 형성된다. 즉, 아이솔레이션 게이트(24)의 선폭이 액티브 게이트(22)의 선폭 보다 좁게 형성된다. 따라서, 아이솔레이션 게이트(24)의 선폭이 액티브 게이트(22)의 선폭과 동일하게 형성될 때에 비해 스토리지노드 콘택 영역을 보다 넓게 확보할 수 있게 된다.
또한, 라인 타입의 액티브 영역(10)이 일정 각도로 기울어지게 형성됨으로써 그렇지 않은 경우에 비해 공통 비트라인 콘택의 영역을 넓게 할 수 있어 콘택 저항을 감소시킬 수 있다.
액티브 게이트(22) 및 아이솔레이션 게이트(24) 상부에는 게이트 산화막(26)이 형성되며, 게이트들(22, 24) 사이의 액티브 영역에는 불순물(N형 불순물)이 주입된 소오스/드레인 접합 영역(28)이 형성된다.
도 2a 내지 도 2i는 도 1의 반도체 소자를 제조하기 위한 공정 순서를 보여주는 공정 단면도들로, 도 1a에서 A-A' 라인을 따라 절단된 모습들을 보여준다.
도 2a을 참조하면, 액티브 영역을 정의하는 마스크를 이용하여 실리콘 기판을 식각함으로써 라인 타입의 STI 트렌치(미도시)를 형성한다. 이어서, STI 트렌치가 매립되도록 절연막을 형성함으로써 라인 타입으로 연속된 액티브 영역(100)(도 1의 참조번호 10)을 정의하는 소자분리막(미도시)을 형성한다.
이러한 소자분리막 형성 공정은 통상의 STI 공정을 통해 이루어질 수 있으므로 이에 대한 상세한 설명은 생략한다.
다음에, 액티브 영역(100) 및 소자분리막을 포함한 기판 전면에 N형 불순물로 도핑된 패드(PAD) 폴리 실리콘층(102)을 형성하고 그 상부에 질화막(104), 하드마스크 TEOS(Tetraethyl Orthosilicate)막(106) 및 하드마스크 폴리 실리콘층(108)을 순차적으로 형성한다.
도 2b를 참조하면, 아이솔레이션 게이트용 스페이서를 형성하기 위한 마스크를 이용하여 하드마스크 폴리 실리콘층(108)을 식각하여 제 1 하드마스크 패턴(108a)을 형성한다. 이때, 제 1 하드마스크 패턴(108a) 사이에 노출된 하드마스크 TEOS막(106)의 표면이 일부 식각될 수 있다.
다음에, 제 1 하드마스크 패턴(108a) 및 제 1 하드마스크 패턴(108a)에 의해 노출된 하드마스크 TEOS(106) 표면에 아이솔레이션 게이트용 스페이서를 형성하기 위한 제 1 스페이서용 산화막(110)을 형성한다. 즉, 제 1 하드마스크 패턴(108a)의 측벽에 아이솔레이션 게이트를 형성하기 위한 스페이서를 형성한다.
이때, 제 1 하드마스크 패턴(108a)의 측벽에 형성된 제 1 스페이서용 산화막(110)은 도 1에서 아이솔레이션 게이트(24)의 선폭과 같은 크기의 두께를 갖도록 형성된다. 즉, 본 발명에서는 제 1 스페이서용 산화막(110)의 두께를 조절함으로써 아이솔레이션 게이트의 선폭을 임의로 조절할 수 있다.
도 2c를 참조하면, 제 1 하드마스크 패턴(108a) 사이가 매립되도록 제 1 스페이서용 산화막(110) 상부에 폴리 실리콘층(112)을 형성한다. 이어서, 제 1 하드마스크 패턴(108a)이 노출될 때까지 폴리 실리콘층(112) 및 제 1 스페이서용 산화막(110)을 식각하여 평탄화한다. 즉, 하드마스크 패턴(108a) 상부면의 제 1 스페이서용 산화막(110)을 제거한다.
도 2d를 참조하면, 하드마스크 패턴(108a), 폴리 실리콘층(112) 및 제 1 스페이서용 산화막(110) 상부에 감광막(미도시)을 형성한다. 이어서, 액티브 게이트용 스페이서를 형성하기 위한 마스크를 이용하여 감광막을 패터닝함으로써 감광막 패턴(114)을 형성한다.
즉, 노출된 제 1 스페이서용 산화막(110)을 모두 덮으면서 제 1 스페이서용 산화막(110) 양측의 제 1 하드마스크 패턴(108a) 및 폴리 실리콘층(112)과 일정 영역이 중첩되도록 감광막 패턴(114)을 형성한다.
도 2e를 참조하면, 하드마스크 TEOS막(106)이 노출될 때까지 감광막 패턴(114)을 식각 마스크로 제 1 하드마스크 패턴(108a)과 폴리 실리콘층(112) 및 폴리 실리콘층(112) 하부의 제 1 스페이서용 산화막(110)을 식각하여 제 2 하드마스크 패턴을 형성한다. 즉, 제 1 하드마스크 패턴(108a)의 측벽에 형성된 제 1 스페이서용 산화막(110)을 포함하는 제 2 하드마스크 패턴(116)을 형성한다.
도 2f를 참조하면, 제 2 하드마스크 패턴(116) 및 제 2 하드마스크 패턴(116)에 의해 노출된 하드마스크 TEOS막(106) 표면에 액티브 게이트용 스페이서를 형성하기 위한 제 2 스페이서용 산화막(118)을 형성한다. 즉, 제 2 하드마스크 패턴(116)의 측벽에 액티브 게이트를 형성하기 위한 스페이서를 형성한다.
이때, 제 2 스페이서용 산화막(118)은 도 1에서 액티브 게이트(22)의 선폭과 같은 크기의 두께를 갖도록 형성되며 제 1 스페이서용 산화막(116) 보다 두껍게 형성된다. 즉, 본 발명에서는 제 2 스페이서용 산화막(118)의 두께를 조절함으로써 액티브 게이트의 선폭을 임의로 조절할 수 있다.
다음에, 제 2 하드마스크 패턴(116) 사이가 매립되도록 제 2 스페이서용 산화막(118) 상부에 폴리 실리콘층(120)을 형성한다. 이어서, 제 1 스페이서용 산화막(110)이 노출될 때까지 폴리 실리콘층(120) 및 제 2 스페이서용 산화막(118)을 식각하여 평탄화한다. 즉, 하드마스크 패턴(108a, 116)의 측벽에 형성된 제 1 스페이서용 산화막(110)과 제 2 스페이서용 산화막(118)을 모두 노출시킨다. 이로써, 제 2 하드마스크 패턴(116)의 측벽에 형성된 제 2 스페이서용 산화막(118)은 제 1 하드마스크 패턴(108a)의 측벽에 형성된 제 1 스페어서용 산화막(110)의 양측에 대칭되게 형성된다.
도 2g를 참조하면, 하드마스크 패턴(108a, 116)의 측벽에 형성된 제 1 스페이서용 산화막(110)과 제 2 스페이서용 산화막(118)을 제거하여 게이트 영역을 정의하는 게이트 패턴(미도시)을 형성한다. 즉, 액티브 게이트 영역(제 2 스페이서용 산화막이 제거된 영역)과 아이솔레이션 게이트 영역(제 1 스페이서용 산화막이 제거된 영역)을 정의하는 게이트 패턴이 형성된다.
이때, 하드마스크 패턴(108a, 116)의 측벽에 형성된 스페이서용 산화막(110, 118)을 제거하는 공정은 통상의 SPT(Spacer Patterning Technology) 공정을 이용하여 수행할 수 있다.
다음에, 제 1 스페이서용 산화막(110)과 제 2 스페이서용 산화막(118)이 제거됨으로써 노출된 하드마스크 TEOS막(106)을 식각하고 그 하부의 질화막(104)을 식각한다.
이어서, 제 2 하드마스크 패턴(116)과 폴리 실리콘층(120) 및 그 하부에 남아 있는 스페이서용 산화막(110, 118)을 제거한다.
이로써, 게이트 영역 즉 액티브 게이트 영역 및 아이솔레이션 게이트 영역을 정의하며 질화막(104)과 하드마스크 TEOS막(106)의 적층 구조로 이루어진 하드마스크 패턴(122)이 형성된다.
이때, 도 2g에서 폭이 넓은 영역이 액티브 게이트 영역이며, 액티브 게이트 영역 사이에 형성되며 폭이 좁은 영역이 아이솔레이션 게이트 영역이다.
도 2h를 참조하면, 하드마스크 패턴(122)을 식각 마스크로 패드 폴리 실리콘층(102), 액티브 영역(100) 및 소자분리막(미도시)을 식각하여 게이트용 트렌치를 형성한다. 이어서, 하드마스크 패턴(122) 즉 질화막(104)과 하드마스크 TEOS막(106)을 제거한다.
도 2i를 참조하면, 게이트용 트렌치가 매립되도록 게이트용 도전막(미도시)을 형성한 후 이를 에치백하여 게이트용 트렌치의 하부에 매립 게이트(124)를 형성한다. 이때, 게이트용 도전막으로는 금속막이 형성될 수 있으며, 이러한 금속막으로는 텅스텐(W) 또는 질화티타늄(TiN)이 사용될 수 있다.
다음에, 게이트용 트렌치가 매립되도록 매립 게이트(124) 상부에 게이트 산화막(126)을 형성한 후 패드 폴리 실리콘층(102)이 노출되도록 게이트 산화막(126)을 평탄화한다.
다음에, 열처리를 수행하여 패드 폴리 실리콘층(102)에 도핑된 N형 불순물이 액티브 영역(100)으로 확산(diffusion)되도록 함으로써 소오스/드레인 접합 영역(128)을 형성한다.
상술한 바와 같이, 본 발명은 SPT 기술을 이용하여 게이트를 형성하고 액티브 게이트와 아이솔레이션 게이트를 위한 스페이서를 분리하여 형성함으로써 액티브 게이트와 아이솔레이션 게이트의 두께를 서로 다르게 하면서 그 두께를 자유롭게 조절할 수 있다.
상술한 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
10 : 라인 타입의 액티브 영역 22 : 액티브 게이트
24 : 아이솔레이션 게이트 26 : 게이트 산화막
28 : 소오스/드레인 접합 영역
24 : 아이솔레이션 게이트 26 : 게이트 산화막
28 : 소오스/드레인 접합 영역
Claims (15)
- 연속된 라인 타입의 액티브 영역;
제 1 선폭을 가지며 상기 액티브 영역과 교차되게 형성된 액티브 게이트; 및
상기 제 1 선폭과 다른 제 2 선폭을 가지며 상기 액티브 게이트 사이에 형성되는 아이솔레이션 게이트를 포함하는 반도체 소자. - 제 1항에 있어서,
상기 제 2 선폭은 상기 제 1 선폭보다 작은 것을 특징으로 하는 반도체 소자. - 제 1항에 있어서, 상기 액티브 게이트 및 상기 아이솔레이션 게이트는
매립 게이트인 것을 특징으로 하는 반도체 소자. - 제 1항에 있어서, 상기 액티브 영역은
일정 기울기로 기울어지게 형성된 것을 특징으로 하는 반도체 소자. - 라인 타입의 액티브 영역을 정의하는 소자분리막을 형성하는 단계;
상기 액티브 영역 상부에 제 1 하드마스크 패턴을 형성하는 단계;
상기 제 1 하드마스크 패턴의 양 측벽에 제 1 스페이서를 형성하는 단계;
상기 제 1 스페이서를 포함하는 제 2 하드마스크 패턴을 형성하는 단계;
상기 제 2 하드마스크 패턴의 양 측벽에 제 2 스페이서를 형성하는 단계;
상기 제 1 스페이서 및 상기 제 2 스페이서를 제거하여 게이트 패턴을 형성하는 단계;
상기 게이트 패턴을 식각 마스크로 상기 액티브 영역 및 상기 소자분리막을 식각하여 게이트용 트렌치를 형성하는 단계; 및
상기 게이트용 트렌치 하부에 게이트를 형성하는 단계를 포함하는 반도체 소자 제조 방법. - 제 5항에 있어서, 상기 제 1 스페이서를 형성하는 단계는
상기 제 1 하드마스크 패턴의 표면에 제 1 스페이서용 산화막을 형성하는 단계;
상기 제 1 하드마스크 패턴 사이가 매립되도록 상기 제 1 스페이서용 산화막 상부에 제 1 폴리 실리콘층을 형성하는 단계; 및
상기 제 1 하드마스크 패턴이 노출되도록 상기 제 1 폴리 실리콘층 및 상기 제 1 스페이서용 산화막을 식각하여 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법. - 제 6항에 있어서, 상기 제 2 하드마스크 패턴을 형성하는 단계는
상기 제 1 스페이서용 산화막은 모두 덮으면서 상기 제 1 스페이서 양측의 상기 제 1 하드마스크 패턴 및 상기 제 1 폴리 실리콘층과 일정 영역이 중첩되는 감광막 패턴을 형성하는 단계; 및
상기 감광막 패턴을 식각 마스크로 상기 제 1 하드마스크 패턴 및 상기 제 1 폴리 실리콘층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법. - 제 7항에 있어서, 상기 제 2 스페이서를 형성하는 단계는
제 2 하드마스크 패턴의 표면에 제 2 스페이서용 산화막을 형성하는 단계;
상기 제 2 하드마스크 패턴 사이가 매립되도록 상기 제 2 스페이서용 산화막 상부에 제 2 폴리 실리콘층을 형성하는 단계; 및
상기 제 2 하드마스크 패턴이 노출되도록 상기 제 2 폴리 실리콘층 및 상기 제 2 스페이서용 산화막을 식각하여 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법. - 제 5항에 있어서,
상기 게이트용 트렌치가 매립되도록 상기 게이트 상부에 게이트 산화막을 형성하는 단계; 및
상기 게이트 산화막 양측의 상기 액티브 영역에 소오스 접합 영역 및 드레인 접합 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법. - 제 5항에 있어서,
상기 제 1 스페이서와 상기 제 2 스페이서는 서로 다른 두께로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법. - 제 10항에 있어서, 상기 제 1 스페이서는
상기 제 2 스페이서 보다 두께가 얇게 형성되는 것을 특징으로 하는 반도체 소자 제조 방법. - 라인 타입의 액티브 영역을 형성하는 단계; 및
상기 액티브 영역에 교차되게 서로 다른 선폭의 액티브 게이트와 아이솔레이션 게이트를 형성하는 단계를 포함하는 반도체 소자 제조 방법. - 제 12항에 있어서,
상기 액티브 게이트와 아이솔레이션 게이트를 형성하는 단계는
상기 액티브 영역 상부에 아이솔레이션 게이트용 스페이서를 형성하는 단계;
상기 아이솔레이션 게이트용 스페이서 양측에 액티브 게이트용 스페이서를 형성하는 단계;
상기 아이솔레이션 게이트용 스페이서 및 상기 액티브 게이트용 스페이서를 제거하고 해당 영역의 상기 액티브 영역을 식각하여 게이트용 트렌치를 형성하는 단계; 및
상기 게이트용 트렌치 하부에 도전막을 형성하는 단계를 포함하는 반도체 소자 제조 방법. - 제 13항에 있어서, 상기 아이솔레이션 게이트용 스페이서를 형성하는 단계는
상기 액티브 영역 상부에 제 1 하드마스크 패턴을 형성하는 단계; 및
상기 제 1 하드마스크 패턴의 양 측벽에 제 1 스페이서용 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법. - 제 14항에 있어서, 상기 액티브 게이트용 스페이서를 형성하는 단계는
상기 제 1 스페이서용 산화막의 상부면은 노출시키면서 상기 제 1 하드마스크 패턴 사이가 매립되도록 폴리 실리콘층을 형성하는 단계;
노출된 상기 제 1 스페이서용 산화막은 모두 덮으면서 상기 제 1 스페이서용 산화막 양측의 상기 제 1 하드마스크 패턴 및 상기 폴리 실리콘층과는 일정 영역이 중첩되는 감광막 패턴을 형성하는 단계;
상기 감광막 패턴을 식각 마스크로 상기 제 1 하드마스크 패턴 및 상기 폴리 실리콘층을 식각하여 제 2 하드마스크 패턴을 형성하는 단계; 및
상기 제 2 하드마스크 패턴의 양 측벽에 제 2 스페이서용 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100127224A KR101129936B1 (ko) | 2010-12-13 | 2010-12-13 | 라인 타입의 액티브 영역을 갖는 반도체 소자 및 그 제조 방법 |
| US12/983,119 US8642428B2 (en) | 2010-12-13 | 2010-12-31 | Semiconductor device including line-type active region and method for manufacturing the same |
| US14/142,622 US8928040B2 (en) | 2010-12-13 | 2013-12-27 | Semiconductor device including line-type active region and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100127224A KR101129936B1 (ko) | 2010-12-13 | 2010-12-13 | 라인 타입의 액티브 영역을 갖는 반도체 소자 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR101129936B1 true KR101129936B1 (ko) | 2012-03-23 |
Family
ID=46142769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100127224A KR101129936B1 (ko) | 2010-12-13 | 2010-12-13 | 라인 타입의 액티브 영역을 갖는 반도체 소자 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US8642428B2 (ko) |
| KR (1) | KR101129936B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101919040B1 (ko) * | 2012-08-13 | 2018-11-15 | 삼성전자주식회사 | 반도체 기억 소자 |
| KR102301850B1 (ko) | 2016-11-24 | 2021-09-14 | 삼성전자주식회사 | 액티브 패턴 구조물 및 액티브 패턴 구조물을 포함하는 반도체 소자 |
| KR20200055192A (ko) | 2018-11-12 | 2020-05-21 | 삼성전자주식회사 | 반도체 소자 형성 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20050034879A (ko) * | 2003-10-10 | 2005-04-15 | 삼성전자주식회사 | 리세스 채널 트렌치 패턴의 형성 방법, 리세스 채널트랜지스터의 제조 방법 및 리세스 채널 트랜지스터 |
| KR100500473B1 (ko) | 2003-10-22 | 2005-07-12 | 삼성전자주식회사 | 반도체 소자에서의 리세스 게이트 트랜지스터 구조 및형성방법 |
| KR100811373B1 (ko) | 2006-09-08 | 2008-03-07 | 주식회사 하이닉스반도체 | 노광 마스크 및 이를 이용한 반도체 소자의 제조 방법 |
| KR100882091B1 (ko) | 2006-12-22 | 2009-02-05 | 주식회사 하이닉스반도체 | 노광 마스크 및 이를 이용한 반도체 소자의 제조 방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0177785B1 (ko) * | 1996-02-03 | 1999-03-20 | 김광호 | 오프셋 구조를 가지는 트랜지스터 및 그 제조방법 |
| KR100502410B1 (ko) * | 2002-07-08 | 2005-07-19 | 삼성전자주식회사 | 디램 셀들 |
| KR100605500B1 (ko) * | 2005-03-03 | 2006-07-28 | 삼성전자주식회사 | 라인형 활성영역을 갖는 반도체소자들 및 그 제조방법들 |
| US7919413B2 (en) * | 2007-08-06 | 2011-04-05 | Industrial Technology Research Institute | Methods for forming patterns |
| KR20090087645A (ko) * | 2008-02-13 | 2009-08-18 | 삼성전자주식회사 | 리세스 채널 어레이 트랜지스터를 구비하는 반도체 소자의제조 방법 |
| US8026179B2 (en) * | 2009-04-09 | 2011-09-27 | Macronix International Co., Ltd. | Patterning method and integrated circuit structure |
-
2010
- 2010-12-13 KR KR1020100127224A patent/KR101129936B1/ko active IP Right Grant
- 2010-12-31 US US12/983,119 patent/US8642428B2/en active Active
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2013
- 2013-12-27 US US14/142,622 patent/US8928040B2/en active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20050034879A (ko) * | 2003-10-10 | 2005-04-15 | 삼성전자주식회사 | 리세스 채널 트렌치 패턴의 형성 방법, 리세스 채널트랜지스터의 제조 방법 및 리세스 채널 트랜지스터 |
| KR100500473B1 (ko) | 2003-10-22 | 2005-07-12 | 삼성전자주식회사 | 반도체 소자에서의 리세스 게이트 트랜지스터 구조 및형성방법 |
| KR100811373B1 (ko) | 2006-09-08 | 2008-03-07 | 주식회사 하이닉스반도체 | 노광 마스크 및 이를 이용한 반도체 소자의 제조 방법 |
| KR100882091B1 (ko) | 2006-12-22 | 2009-02-05 | 주식회사 하이닉스반도체 | 노광 마스크 및 이를 이용한 반도체 소자의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US8928040B2 (en) | 2015-01-06 |
| US20120146121A1 (en) | 2012-06-14 |
| US20140110773A1 (en) | 2014-04-24 |
| US8642428B2 (en) | 2014-02-04 |
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Legal Events
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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|
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|
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Payment date: 20170223 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20180223 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20190220 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20200226 Year of fee payment: 9 |