DE10206057B4 - Nichtflüchtiges Speicherbauelement und Verfahren zu seiner Herstellung - Google Patents
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Abstract
Nichtflüchtiges
Speicherbauelement mit
– einem Gate-Isolationsfilm (411) mit voneinander beabstandeten Abschnitten auf einem Halbleitersubstrat (400),
– einem Tunnelisolationsfilm (412) zwischen benachbarten Gate-Isolationsfilmabschnitten auf dem Halbleitersubstrat (400),
– einer Gate-Elektrode (450) eines Speichertransistors, die auf dem Tunnelisolationsfilm (412) und angrenzenden Gate-Isolationsfilmabschnitten gebildet ist,
– einer Gate-Elektrode (460) eines Auswahltransistors, die im Abstand von der Gate-Elektrode des Speichertransistors auf dem Gate-Isolationsfilm (411) gebildet ist,
– einem ersten dotierten Bereich (440), der in einem Teil des Halbleitersubstrats (400) unterhalb der Gate-Elektrode (450) des Speichertransistors gebildet ist und einen ersten schwach dotierten Bereich (442) und einen ersten stark dotierten Bereich (441) beinhaltet und sich mit einem Endbereich der Gate-Elektrode (460) des Auswahltransistors überlappend erstreckt,
– einem zweiten dotierten Bereich (448), der in einem vom ersten dotierten Bereich beabstandeten Teil des Halbleitersubstrats (400) ge bildet ist und mit einem der Gate-Elektrode (460) des Auswahltransistors abgewandten Endbereich des Speichertransistors überlappt und...
– einem Gate-Isolationsfilm (411) mit voneinander beabstandeten Abschnitten auf einem Halbleitersubstrat (400),
– einem Tunnelisolationsfilm (412) zwischen benachbarten Gate-Isolationsfilmabschnitten auf dem Halbleitersubstrat (400),
– einer Gate-Elektrode (450) eines Speichertransistors, die auf dem Tunnelisolationsfilm (412) und angrenzenden Gate-Isolationsfilmabschnitten gebildet ist,
– einer Gate-Elektrode (460) eines Auswahltransistors, die im Abstand von der Gate-Elektrode des Speichertransistors auf dem Gate-Isolationsfilm (411) gebildet ist,
– einem ersten dotierten Bereich (440), der in einem Teil des Halbleitersubstrats (400) unterhalb der Gate-Elektrode (450) des Speichertransistors gebildet ist und einen ersten schwach dotierten Bereich (442) und einen ersten stark dotierten Bereich (441) beinhaltet und sich mit einem Endbereich der Gate-Elektrode (460) des Auswahltransistors überlappend erstreckt,
– einem zweiten dotierten Bereich (448), der in einem vom ersten dotierten Bereich beabstandeten Teil des Halbleitersubstrats (400) ge bildet ist und mit einem der Gate-Elektrode (460) des Auswahltransistors abgewandten Endbereich des Speichertransistors überlappt und...
Description
- Die Erfindung bezieht sich auf ein nichtflüchtiges Speicherbauelement und auf ein Verfahren zur Herstellung eines solchen nichtflüchtigen Speicherbauelements.
- Ein wichtiger Typ nichtflüchtiger Speicherbauelemente sind elektrisch löschbare, programmierbare Festwertspeicher (EEPROM), bei denen Elektronen durch Fowler-Nordheim(FN)-Tunneln durch einen Tunneloxidfilm wandern, der von einer dünnen Isolationsschicht z.B. aus SiO2 gebildet ist, so dass Ladungen in einer floatenden, d.h. potentialmäßig schwebenden Gate-Elektrode gespeichert und ein zugehöriger Transistor in Abhängigkeit von der in der floatenden Gate-Elektrode gesammelten Ladungsmenge leitend oder sperrend geschaltet wird. Ob der Transistor leitend oder sperrend geschaltet ist, hängt von der Höhe einer Schwellenspannung des Bauelements ab.
- EEPROM-Bauelemente sind in den Abmessungen ihrer Einheitszelle mit steigender Speicherkapazität kleiner geworden. Wenn die Größe einer Einheitszelle verringert wird, um den Speicherkapazitätsbedarf zu erfül len, tritt die Schwierigkeit auf, dass die Speicherzelleneigenschaften dazu tendieren, sich zu verschlechtern.
-
1 veranschaulicht in einer Querschnittansicht eine herkömmliche EEPROM-Zelle vom Typ mit floatender Gate-Elektrode und Tunneloxid (FLOTOX). Diese EEPROM-Zelle beinhaltet ein Halbleitersubstrat10 , das in nicht näher gezeigter Weise einen aktiven Bereich und einen Feldbereich umfasst. Auf dem aktiven Bereich des Halbleitersubstrats10 ist mit relativ geringer Dicke ein Tunnelisolationsfilm15 gebildet. Auf einem verbliebenen Teil des aktiven Bereichs des Halbleitersubstrats10 ist ein Gate-Isolationsfilm17 in einer gegenüber dem Tunnelisolationsfilm15 größeren Dicke aufgebracht, mit Ausnahme eines Teils des aktiven Bereichs des Halbleitersubstrats10 , in welchem der Tunnelisolationsfilm15 gebildet ist. - Über den Tunnelisolationsfilm
15 und den zwischen den Bereichen mit dem Tunnelisolationsfilm15 eingebrachten Gate-Isolationsfilm17 sind eine floatende Gate-Elektrode21 , ein Zwischenschichtisolator22 und eine Abtastleitung23 in dieser Reihenfolge gestapelt. Die floatende Gate-Elektrode, der Zwischenschichtisolator22 und die Abtastleitung23 bilden eine Gate-Elektrode eines Speichertransistors20 . Eine Wortleitung25 ist auf dem Gate-Isolationsfilm17 im Abstand vom Speichertransistor20 gebildet und stellt eine Gate-Elektrode eines Auswahltransistors30 dar. An beiden Seitenwänden der floatenden Gate-Elektrode21 und der Abtastleitung23 und an beiden Seitenwänden der Wortleitung25 sind Abstandshalter18 ausgebildet. - In einem Bereich des Halbleitersubstrats
10 unterhalb des Tunnelisolationsfilms15 ist ein mit der Wortleitung25 überlappender Kanalbereich40 gebildet. Der Kanalbereich40 beinhaltet einen stark n+-leitend dotierten Bereich31 und einen schwach n–-leitend dotierten Bereich35 . Der stark dotierte Bereich wird hierbei als ein Bereich mit relativ hoher Stör stellenkonzentration bezeichnet, während der schwach dotierte Bereich als ein Bereich mit relativ niedriger Störstellenkonzentration bezeichnet wird. - Ein gemeinsamer Source-Bereich
50 ist in einem Bereich des Halbleitersubstrats10 beabstandet vom Kanalbereich40 gebildet, wobei er mit der floatenden Gate-Elektrode21 des Speichertransistors20 überlappt. Der gemeinsame Source-Bereich50 beinhaltet eine doppelte Diffusionsstruktur aus einem stark n+-leitend dotierten Bereich32 und einem schwach n–-leitend dotierten Bereich36 . - Ein Drain-Bereich
60 ist in einem Bereich des Halbleitersubstrats10 beabstandet vom Kanalbereich40 gebildet, wobei er mit der Wortleitung25 überlappt. Der Drain-Bereich60 besitzt eine doppelte Diffusionsstruktur aus einem stark n+-leitend dotierten Bereich33 und einem schwach n–-leitend dotierten Bereich37 . - Bei der herkömmlichen EEPROM-Zelle von
1 sind der gemeinsame Source-Bereich50 und der Drain-Bereich60 , welche die besagte doppelte Diffusionsstruktur aufweisen, nach folgender Maßgabe gebildet. Der schwach n–-leitend dotierte Bereich35 , der schwach n–-leitend dotierte Bereich36 und der schwach n–-leitend dotierte Bereich37 werden gleichzeitig in derselben Tiefe erzeugt, nachdem der stark n+-leitend dotierte Bereich31 gebildet wurde. Danach werden die stark n+-leitend dotierten Bereiche32 und33 innerhalb des jeweiligen schwach n–-leitend dotierten Bereichs36 bzw.37 mit einer Tiefe gebildet, die geringer als diejenige der schwach n–-leitend dotierten Bereiche36 und37 ist. - Da der schwach n–-leitend dotierte Bereich
35 des Kanalbereichs40 , der schwach n–-leitend dotierte Bereich36 des gemeinsamen Source-Bereichs50 und der schwach n–-leitend dotierte Bereich37 des Drain-Bereichs60 gleichzeitig bis zur gleichen Tiefe gebildet werden, erstreckt sich der schwach n–-leitend dotierte Bereich36 des gemeinsamen Source-Bereichs50 durch eine Seitendiffusion in Richtung des Kanalbereichs40 . Dadurch kann sich eine Schwierigkeit bezüglich einer Verringerung der Abstandstoleranz zwischen dem schwach n–-leitend dotierten Bereich36 und dem Kanalbereich40 ergeben. - Mit Verringerung der Abmessung der EEPROM-Zelle wird dieses Problem gravierender, und es besteht die Gefahr eines Kurzkanaleffektes durch Verringerung der effektiven Kanallänge. Dadurch kann ein Driftstrom auftreten, wenn zwischen dem Source-Bereich
50 und dem Drain-Bereich60 ein starkes elektrisches Feld angelegt wird. Ein derartiger Driftstrom resultiert in einem Leckstrom, und die Schwellenspannungsverteilung wird durch den Leckstrom ungünstig beeinflusst, d.h. es kann zu einer Schwankung der Schwellenspannung kommen, durch die bestimmte Bauelementeigenschaften verschlechtert werden können. - Die Offenlegungsschrift
DE 199 51 930 A1 offenbart ein nichtflüchtiges Speicherbauelement im Wesentlichen der oben zu1 erläuterten Art. - In der Patentschrift
US 6 127 224 A ist ein nichtflüchtiges Speicherbauelement beschrieben, das einen Gate-Isolationsfilm mit voneinander beabstandeten Abschnitten auf einem Halbleitersubstrat, einen Tunnelisolationsfilm zwischen benachbarten Gate-Isolationsfilmabschnitten auf dem Halbleitersubstrat, eine Gate-Elektrode eines Speichertransistors, die auf dem Tunnelisolationsfilm und angrenzenden Gate-Isolationsfilmabschnitten gebildet ist, eine Gate-Elektrode eines Auswahltransistors, die im Abstand von der Gate-Elektrode des Speichertransistors auf dem Gate-Isolationsfilm gebildet ist, sowie einen ersten, zweiten und dritten dotierten Bereich umfasst, wobei jeder dieser Bereiche seinerseits einen schwach dotierten und einen stark dotierten Bereich umfasst. Der erste dotierte Bereich ist in einem Teil des Halbleitersubstrats unterhalb der Gate-Elektrode des Speichertransistors gebildet und erstreckt sich mit einem Endbereich fluchtend bis zu einem zugewandten Endbereich der Gate-Elektrode des Auswahltransistors. Der zweite dotierte Bereich erstreckt sich von dem der Gate-Elektrode des Auswahltransistors abgewandten Endbereich des Speichertransistors aus von diesem weg, und der dritte dotierte Bereich erstreckt sich von einem vom ersten dotierten Bereich abgewandten Endbereich der Gate-Elektrode des Auswahltransistors aus von diesem weg. Die schwach dotierten Teilbereiche aller drei dotierten Bereiche werden in einem gemeinsamen Implantationsprozess mit gleicher Tiefe gebildet. Die stark dotierten Teilbereiche des ersten und dritten dotierten Bereichs werden vor den schwach dotierten Bereichen und mit größerer Tiefe als diese gebildet. Der stark dotierte Teilbereich des zweiten dotierten Bereichs wird nach den schwach dotierten Bereichen und ebenfalls mit größerer Tiefe als diese gebildet. - Weitere nichtflüchtige Speicherbauelemente vom FLOTOX-Typ mit mehreren lateral voneinander beabstandeten, dotierten Bereichen, von denen wenigstens zwei eine unterschiedliche Tiefe aufweisen, sind in den Patentschriften
US 5 267 195 A undUS 6 180 460 B1 offenbart. - Der Erfindung liegt als technisches Problem die Bereitstellung eines nichtflüchtigen Speicherbauelementes der eingangs genannten Art, das eine verbesserte Schwellenspannungsverteilung und ausgezeichnete Bauelementeigenschaften aufweist, sowie eines Herstellungsverfahrens hierfür zugrunde.
- Die Erfindung löst dieses Problem durch die Bereitstellung eines nichtflüchtigen Speicherbauelementes mit den Merkmalen des Anspruchs 1 und eines Herstellungsverfahrens mit den Merkmalen des Anspruchs 12.
- Erfindungsgemäß wird der niedrig dotierte Bereich des gemeinsamen Source-Bereichs durch einen eigenständigen Prozess getrennt von demjenigen für die niedrig dotierten Bereiche des Kanalbereiches und des Drain-Bereichs mit einer geringeren Tiefe als die niedrig dotierten Bereiche des Kanalbereichs und des Drain-Bereichs gebildet. Dadurch kann der Seitendiffusionseffekt des gemeinsamen Source-Bereichs verringert werden, wodurch die effektive Kanallänge des Speichertransistors größer bleibt, ohne die Abmessung der EEPROM-Zelle zu erhöhen. Dies verbessert die Schwellenspannungsverteilung und führt dadurch zu ausgezeichneten Bauelementeigenschaften.
- Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
- Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
-
1 eine Querschnittansicht einer herkömmlichen EEPROM-Zelle vom Typ mit floatender Gate-Elektrode und Tunneloxid, -
2 eine Entwurfsdarstellung einer erfindungsgemäßen EEPROM-Zelle, -
3 eine Querschnittansicht durch die erfindungsgemäße EEPROM-Zelle längs der Linie III-III von2 , -
4 eine Querschnittansicht längs der Linie IV-IV von2 , -
5 eine Querschnittansicht einer weiteren erfindungsgemäßen EEPROM-Zelle und -
6A bis6L Querschnittansichten aufeinanderfolgender Stufen eines erfindungsgemäßen Verfahrens zur Herstellung der EEPROM-Zelle von5 . - In den
2 bis4 ist die Struktur einer ersten erfindungsgemäßen Realisierung einer EEPROM-Zelle dargestellt, worauf nachfolgend näher eingegangen wird. Bei dieser EEPROM-Zelle beinhaltet ein Halbleitersubstrat400 einen aktiven Bereich403 und einen Feldbereich405 . Auf einem Teil des aktiven Bereichs403 des Halbleitersubstrats400 ist ein Tunnelisolationsfilm412 mit relativ geringer Dicke gebildet. Der Tunnelisolationsfilm412 besteht vorzugsweise aus SiO2 oder SiON. Auf dem restlichen Teil des aktiven Bereichs403 ist ein Gate-Isolationsfilm411 mit relativ großer Dicke ausgenommen in dem Teil des aktiven Bereichs403 gebildet, auf dem der Tunnelisolationsfilm412 gebildet ist. - Auf den Tunnelisolationsfilm
412 und den Abschnitten des Gate-Isolationsfilms411 , die an den Tunnelisolationsfilm412 angrenzen, sind eine floatende Gate-Elektrode452 , ein Zwischensichtisolator413 und eine Abtastleitung455 in dieser Reihenfolge gestapelt. Die floatende Gate-Elektrode452 , der Zwischenschichtisolator413 und die Abtastleitung455 bilden eine Gate-Elektrode450 eines Speichertransistors. Auf dem Gate-Isolationsfilm411 ist mit Abstand von der Gate-Elektrode450 des Speichertransistors eine Wortleitung456 gebildet, die eine Gate-Elektrode460 eines Auswahltransistors darstellt. - Vorzugsweise besteht die floatende Gate-Elektrode
452 aus Polysilizium, während die Abtastleitung455 und die Wortleitung456 bevorzugt aus Polysilizium oder Polycid bestehen. Bevorzugt besteht der Zwischenschichtisolator413 aus SiO2 oder einer Schichtfolge aus Oxid/Nitrid/Oxid (O/N/O). - Das Halbleitersubstrat
400 umfasst drei Übergangszonen, nämlich einen Kanalbereich440 , einen gemeinsamen Source-Bereich448 und einen Drain-Bereich449 . Der Kanalbereich440 ist in einem Teil des Halbleitersubstrats400 unter dem Tunnelisolationsfilm412 gebildet und überlappt mit der Wortleitung456 des Auswahltransistors. Er beinhaltet ei nen stark n+-leitend dotierten Bereich441 und einen schwach n–-leitend dotierten Bereich442 . - Der gemeinsame Source-Bereich
448 ist in einem Teil des Halbleitersubstrats400 mit Abstand vom Kanalbereich440 gebildet und überlappt mit der floatenden Gate-Elektrode452 des Speichertransistors. Er besitzt eine Struktur mit leicht dotierter Drain-Elektrode (LDD) mit einem schwach n–-leitend dotierten Bereich444 und einem stark n+-leitend dotierten Bereich445 . - Der Drain-Bereich
449 ist in einem Teil des Halbleitersubstrats400 mit Abstand vom Kanalbereich440 gebildet und überlappt die Wortleitung456 des Auswahltransistors. Er besitzt eine doppelte Diffusionsstruktur mit einem schwach n–-leitend dotierten Bereich443 und einem stark n+-leitend dotierten Bereich446 . - An beiden Seitenwänden der floatenden Gate-Elektrode
452 ist ein Oxidfilm414 gebildet. An beiden Seitenwänden des Oxidfilms414 und der Abtastleitung455 des Speichertransistors und an beiden Seitenwänden der Wortleitung456 des Auswahltransistors sind Abstandshalter416 gebildet. - Ein Passivierungsfilm
417 ist über der gesamten Oberseite des Halbleitersubstrats400 gebildet. Er beinhaltet ein Kontaktloch418 , das einen Teil des stark n+-leitend dotierten Bereich446 des Drain-Bereichs449 freilegt. Eine Bitleitung458 ist so gebildet, dass sie den Drain-Bereich449 über das Kontaktloch418 elektrisch kontaktiert. - In dieser erfindungsgemäßen EEPROM-Zelle ist der schwach n–-leitend dotierte Bereich
444 des gemeinsamen Source-Bereichs448 mit geringerer Tiefe ausgebildet als der schwach n–-leitend dotierte Bereich442 des Kanalbereichs440 und der schwach n–-leitend dotierte Bereich443 des Drain-Bereichs449 . - Daher erstreckt sich der schwach n–-leitend dotierte Bereich
444 des gemeinsamen Source-Bereichs448 nicht so weit in Richtung Kanalbereich440 wie der schwach n–-leitend dotierte Bereich36 des gemeinsamen Source-Bereichs50 bei der herkömmlichen EEPROM-Zelle von1 . Der schwach n–-leitend dotierte Bereich444 des gemeinsamen Source-Bereichs448 erstreckt sich etwa 0,3 μm in Richtung Kanalbereich440 , während sich der schwach n–-leitend dotierte Bereich36 des gemeinsamen Source-Bereichs50 bei der herkömmlichen Zelle von1 etwa 0,5 μm in Richtung Kanalbereich40 erstreckt. Mit anderen Worten weist der schwach n–-leitend dotierte Bereich444 von3 eine kleinere Seitendiffusionslänge auf als der schwach n–-leitend dotierte Bereich36 von1 . - Als Ergebnis kann die effektive Kanallänge der EEPROM-Zelle erhöht werden, ohne die Einheitszellenabmessung zu vergrößern, so dass sich die Schwellenspannungscharakteristik der EEPROM-Zelle verbessern lässt.
-
5 veranschaulicht in einer Querschnittansicht entsprechend3 eine weitere erfindungsgemäße EEPROM-Zelle, die weitestgehend dieselbe Konfiguration wie diejenige von3 aufweist und sich hauptsächlich nur in der Gate-Struktur des Auswahltransistors unterscheidet. Beim Auswahltransistor von5 beinhaltet eine Gate-Elektrode460 eine floatende Gate-Elektrode453 , einen Zwischenschichtisolator413 und eine Wortleitung456 , die in dieser Reihenfolge über einen Gate-Isolationsfilm411 gestapelt sind. Der Oxidfilm414 ist an beiden Seitenwänden der floatenden Gate-Elektrode453 gebildet. Die Abstandshalter416 sind an beiden Seitenwänden des Oxidfilms414 und an beiden Seitenwänden der Wortleitung456 gebildet. - Bei den erfindungsgemäßen EEPROM-Zellen wird ein Löschvorgang in folgender Weise durchgeführt. An die Abtastleitung
455 der Gate-Elektrode450 des Speichertransistors wird eine hohe Spannung von 15 Volt bis 20 Volt angelegt. An die Bitleitung458 , die elektrisch mit dem Drain-Bereich449 verbunden ist, wird eine Spannung von 0 Volt angelegt. An den gemeinsamen Source-Bereich448 wird eine Spannung von 0 Volt angelegt, oder der gemeinsame Source-Bereich448 wird in einem floatenden Zustand gehalten. An die Wortleitung456 der Gate-Elektrode460 des Auswahltransistors wird eine hohe Spannung von 15 Volt bis 20 Volt angelegt. Dadurch wird zwischen der Bitleitung458 und der Abtastleitung455 der Gate-Elektrode450 des Speichertransistors ein starkes elektrisches Feld gebildet, und Elektronen bewegen sich durch den Tunnelisolationsfilm412 hindurch aufgrund des FN-Tunneleffektes zur floatenden Gate-Elektrode452 . Dementsprechend sammeln sich Elektronen in der floatenden Gate-Elektrode452 der Gate-Elektrode450 des Speichertransistors an, so dass sich eine Schwellenspannung des Speichertransistors um etwa 3 Volt auf 7 Volt erhöht. Damit ist ein Löschvorgang der EEPROM-Zelle abgeschlossen. - Ein Programmiervorgang der erfindungsgemäßen EEPROM-Zelle wird wie folgt ausgeführt. An die Abtastleitung
455 der Gate-Elektrode450 des Speichertransistors wird eine Spannung von 0 Volt angelegt, während an die Bitleitung458 , die elektrisch mit dem Drain-Bereich449 verbunden ist, eine hohe Spannung von 15 Volt bis 20 Volt angelegt wird. Der gemeinsame Source-Bereich448 verbleibt in einem floatenden Zustand. An die Wortleitung456 der Gate-Elektrode460 des Auswahltransistors wird eine hohe Spannung von 15 Volt bis 20 Volt angelegt. Dadurch werden Elektronen, die sich in der floatenden Gate-Elektrode452 der Gate-Elektrode450 des Speichertransistors gesammelt haben, abgeführt. Dementsprechend fällt die Schwellenspannung des Speicher transistors auf einen Wert zwischen –4 Volt und 0 Volt. Damit ist ein Programmiervorgang der EEPROM-Zelle abgeschlossen. - In dem Speichertransistor programmierte Daten werden dadurch gelesen, dass an die Bitleitung und die Abtastleitung einer ausgewählten von einer Mehrzahl von EEPROM-Zellen eine vorgegebene Spannung angelegt und festgestellt wird, ob über den Speichertransistor ein Strom fließt.
- In den
6A bis6L sind Querschnitte entsprechend5 aus aufeinanderfolgenden Herstellungsstufen eines erfindungsgemäßen Verfahrens zur Herstellung der EEPROM-Zelle von5 veranschaulicht, worauf nachfolgend näher eingegangen wird. -
6A zeigt ein anfängliches Herstellungsstadium, bei dem ganzflächig auf dem Halbleitersubstrat400 der Gate-Isolationsfilm411 gebildet wird, der vorzugsweise aus SiO2 besteht und eine Dicke zwischen 30 nm und 50 nm besitzt. In nicht gezeigter Weise wird auf dem Feldbereich des Halbleitersubstrats400 ein Feldisolationsfilm erzeugt, um benachbarte Elemente zu isolieren, bevor der Gate-Isolationsfilm411 gebildet wird. - Im Herstellungsstadium von
6B wird auf den Gate-Isolationsfilm411 ein Fotoresist aufgebracht und in eine Fotoresiststruktur421 strukturiert, um einen Teil des Gate-Isolationsfilms411 freizulegen, der dem Kanalbereich440 entspricht, der in anschließenden Prozessen gebildet wird. Unter Verwendung der Fotoresiststruktur421 als Maske werden durch Ionenimplantation Störstellen431 in stark n+-leitender Dotierung in das Halbleitersubstrat400 eingebracht, um den stark n+-leitend dotierten Bereich441 zu erzeugen. Vorzugsweise werden hierbei Phosphorionen mit einer Beschleunigungsspannung von 40 keV bis 100 keV und einer Dosis zwischen 1,0 × 1013 Atome/cm2 und 1,0 × 1014 Atome/cm2 implantiert. Danach wird die Fotoresiststruktur421 entfernt. - Im Herstellungsstadium von
6C wird auf den Gate-Isolationsfilm411 ein Fotoresist aufgebracht und in eine Fotoresiststruktur422 strukturiert. Unter Verwendung der Fotoresiststruktur422 als Maske wird der Gate-Isolationsfilm411 geätzt, um einen Teil des stark n+-leitend dotierten Bereichs441 freizulegen. - Im Herstellungsstadium von
6D wird auf dem freiliegenden Teil des stark n+-leitend dotierten Bereichs441 der Tunnelisolationsfilm412 gebildet, der bevorzugt aus SiO2 oder SiON besteht und eine geringere Dicke als der Gate-Isolationsfilm411 aufweist, vorzugsweise eine Dicke zwischen 5 nm und 9 nm. Anschließend wird die Fotoresiststruktur422 entfernt. - Danach wird im Herstellungsstadium von
6E eine erste leitfähige Materialschicht451 ganzflächig auf dem Halbleitersubstrat400 abgeschieden, auf die dann eine isolierende Materialschicht413a aufgebracht wird. Bevorzugt bestehen die erste leitfähige Materialschicht451 aus Polysilizium und die isolierende Materialschicht413a aus SiO2 oder O/N/O. - Im Herstellungsstadium von
6F werden die erste leitfähige Materialschicht451 und die isolierende Materialschicht413a gleichzeitig geätzt, um die floatenden Gate-Elektroden452 und453 und den Zwischenschichtisolator413 zu erzeugen. - Im Herstellungsstadium von
6G werden die floatenden Gate-Elektroden452 und453 durch einen Oxidationsprozess oxidiert, um den Oxidfilm414 an beiden Seitenwänden der floatenden Gate-Elektroden452 und453 zu erzeugen. Vorzugsweise besitzt der Oxidfilm414 eine Dicke von etwa 30 nm. - Im Herstellungsstadium von
6H wird ganzflächig auf dem Halbleitersubstrat400 eine zweite leitfähige Materialschicht454 abgeschieden, die vorzugsweise aus Polysilizium oder Poliycid besteht. - Im Herstellungsstadium von
6I wird die zweite leitfähige Materialschicht454 in die Abtastleitung455 und die Wortleitung456 strukturiert. Dadurch sind die Gate-Elektrode450 des Speichertransistors und die Gate-Elektrode460 des Auswahltransistors vervollständigt. - Im Herstellungsstadium von
6J wird eine Fotoresiststruktur423 erzeugt, um Teile des Halbleitersubstrats400 freizulegen, in denen der Kanalbereich und der Drain-Bereich auszubilden ist. Unter Verwendung der Fotoresiststruktur423 als Maske werden Störstellen432 in schwach n–-leitender Dotierung durch Ionenimplantation eingebracht, um die schwach n–-leitend dotierten Bereiche442 und432 zu erzeugen. Vorzugsweise werden Phosphorionen mit einer Beschleunigungsspannung von 80 keV bis 90 keV und einer Dosis zwischen 1,0 × 1012 Atome/cm2 und 5,0 × 1013 Atome/cm2 implantiert. Die schwach n–-leitend dotierten Bereiche442 und443 , die mit einer derartigen Ionendotierbedingung erzeugt werden, werden als ein Bereich mit einem n–-Übergang hoher Spannung (HVN–) bezeichnet. Daraufhin wird die Fotoresiststruktur423 entfernt. - Im Herstellungsstadium von
6K wird eine Fotoresiststruktur422 erzeugt, um einen Teil des Halbleitersubstrats400 freizulegen, in welchem der gemeinsame Source-Bereich auszubilden ist. Unter Verwendung der Fotoresiststruktur424 als Maske werden durch Ionenimplantation Störstellen434 mit schwach n–-leitender Dotierung eingebracht, um den schwach n–-leitend dotierten Bereich444 zu erzeugen. Vorzugsweise werden Phosphorionen oder Arsenionen mit einer Beschleunigungsspannung von 30 keV bis 80 keV und einer Dosis zwischen 1,0 × 1012 Atome/cm2 und 1,0 × 1013 Atome/cm2 implantiert. Der unter einer solchen Ionendotierbedingung gebildete, schwach n–-leitend dotierte Bereich444 wird als Bereich mit einem n–-Übergang niedriger Spannung (LVN–) bezeichnet. Daraufhin wird die Fotoresiststruktur424 entfernt. - Wie oben erläutert, wird der LVN–-Übergangsbereich
444 des gemeinsamen Source-Bereichs448 unter einer Ionendotierbedingung gebildet, die sich von derjenigen der HVN–-Übergangsbereiche442 und443 unterscheidet. Dabei besitzt der LVN–-Übergangsbereich444 des gemeinsamen Source-Bereichs448 eine geringere Tiefe als die HVN–-Übergangsbereiche442 und443 und eine relativ geringe Seitendiffusionslänge, was die effektive Kanallänge des Speichertransistors vergleichsweise groß hält. - Im Herstellungsstadium von
6L wird ganzflächig auf dem Halbleitersubstrat400 eine isolierende Materialschicht abgeschieden und einem anisotropen Trockenätzvorgang unterworfen, um dann die Abstandshalter416 an beiden Seitenwänden des Oxidfilms414 und der Abtastleitung455 der Gate-Elektrode450 des Speichertransistors sowie an beiden Seitenwänden des Oxidfilms414 und der Wortleitung456 der Gate-Elektrode460 des Auswahltransistors zu erzeugen. - Daraufhin wird eine Fotoresiststruktur
425 gebildet, um einen Teil des HVN–-Übergangsbereichs443 und einen Teil des LVN–-Übergangsbereichs444 freizulegen. Unter Verwendung der Fotoresiststruktur425 als Maske werden durch Ionenimplantation Störstellen434 in stark n+-leitender Dotierung eingebracht, um den stark n-leitend dotierten Bereich445 und den stark n+-leitend dotierten Bereich446 zu erzeugen. Vorzugsweise werden Arsenionen mit einer Beschleunigungsspannung von 40 keV bis 60 keV und einer Dosis zwischen 1,0 × 1015 Atome/cm2 und 5,0 × 1015 Atome/cm2 implantiert. - Der stark n+-leitend dotierte Bereich
445 wird so gebildet, dass er an den LVN–-Übergangsbereich444 anstößt und zusammen mit letzterem den gemeinsamen Source-Bereich448 mit der entsprechenden LDD-Struktur bildet. Der stark n+-leitend dotierte Bereich446 wird mit einer geringeren Tiefe gebildet als der HVN–-Übergangsbereich443 und bildet zusammen mit letzterem den Drain-Bereich449 in der entsprechenden Doppeldiffusionsstruktur. - Danach wird, wie in
5 gezeigt, ein Passivierungsfilm417 ganzflächig auf das Halbleitersubstrat400 aufgebracht. Das Kontaktloch418 wird erzeugt, um einen Teil des stark n+-leitend dotierten Bereichs446 des Drain-Bereichs449 freizulegen. Die Bitleitung458 wird so gebildet, dass sie elektrisch den Drain-Bereich449 kontaktiert. Damit ist die Herstellung der erfindungsgemäßen EEPROM-Zelle abgeschlossen. - Wie oben beschrieben, werden die stark n+-leitend dotierten Bereiche
445 und446 gleichzeitig erzeugt. Alternativ können diese beiden Bereiche445 und446 jedoch auch durch andere Methoden gebildet werden. Beispielsweise kann der stark n+-leitend dotierte Bereich445 unter Verwendung einer Fotoresiststruktur gebildet werden, die einen Teil des LVN–-Übergangsbereichs444 freilegt. Danach wird der Passivierungsfilm417 gebildet, und das Kontaktloch418 wird an einer Stelle erzeugt, die einem Teil des HVN–-Übergangsbereichs443 entspricht. Durch das Kontaktloch418 hindurch werden dann Störstellen durch Ionenimplantation eingebracht, um den stark n+-leitend dotierten Bereich446 des Drain-Bereichs449 zu erzeugen. - Die EEPROM-Zelle von
3 kann im wesentlichen ebenfalls durch das Verfahren gemäß den6A bis6L hergestellt werden, wobei im Herstellungsstadium von6F die erste leitfähige Materialschicht451 so geätzt wird, dass nur die floatende Gate-Elektrode452 der Gate-Elek trode450 des Speichertransistors erzeugt wird, wonach die Verfahrensschritte der6G bis6L folgen können. - Wie sich aus der obigen Erläuterung vorteilhafter Realisierungen ergibt, stellt die Erfindung ein nichtflüchtiges Halbleiterspeicherbauelement und ein Herstellungsverfahren hierfür zur Verfügung, die einige Vorteile aufweisen. So kann beispielsweise die Seitendiffusion des gemeinsamen Source-Bereichs reduziert werden, da der schwach dotierte Bereich des gemeinsamen Source-Bereichs durch einen von demjenigen für die Bildung der schwach dotierten Bereiche des Kanalbereichs und des Drain-Bereichs getrennten Prozess erzeugt wird. Dadurch kann die effektive Kanallänge des Speichertransistors groß gehalten werden, ohne die Abmessung der EEPROM-Zelle zu erhöhen, was die Schwellenspannungsverteilung verbessert und auf diese Weise zu ausgezeichneten Bauelementeigenschaften führt.
Claims (21)
- Nichtflüchtiges Speicherbauelement mit – einem Gate-Isolationsfilm (
411 ) mit voneinander beabstandeten Abschnitten auf einem Halbleitersubstrat (400 ), – einem Tunnelisolationsfilm (412 ) zwischen benachbarten Gate-Isolationsfilmabschnitten auf dem Halbleitersubstrat (400 ), – einer Gate-Elektrode (450 ) eines Speichertransistors, die auf dem Tunnelisolationsfilm (412 ) und angrenzenden Gate-Isolationsfilmabschnitten gebildet ist, – einer Gate-Elektrode (460 ) eines Auswahltransistors, die im Abstand von der Gate-Elektrode des Speichertransistors auf dem Gate-Isolationsfilm (411 ) gebildet ist, – einem ersten dotierten Bereich (440 ), der in einem Teil des Halbleitersubstrats (400 ) unterhalb der Gate-Elektrode (450 ) des Speichertransistors gebildet ist und einen ersten schwach dotierten Bereich (442 ) und einen ersten stark dotierten Bereich (441 ) beinhaltet und sich mit einem Endbereich der Gate-Elektrode (460 ) des Auswahltransistors überlappend erstreckt, – einem zweiten dotierten Bereich (448 ), der in einem vom ersten dotierten Bereich beabstandeten Teil des Halbleitersubstrats (400 ) ge bildet ist und mit einem der Gate-Elektrode (460 ) des Auswahltransistors abgewandten Endbereich des Speichertransistors überlappt und einen zweiten schwach dotierten Bereich (444 ) und einen zweiten stark dotierten Bereich (445 ) beinhaltet, und – einem dritten dotierten Bereich (449 ), der in einem vom ersten dotierten Bereich beabstandeten Teil des Halbleitersubstrats (400 ) gebildet ist und einen dritten schwach dotierten Bereich (443 ) und einen dritten stark dotierten Bereich (446 ) beinhaltet und mit dem vom ersten dotierten Bereich abgewandten Endbereich der Gate-Elektrode (460 ) des Auswahltransistors überlappt, – wobei der zweite schwach dotierte Bereich (448 ) mit geringerer Tiefe gebildet ist als der erste schwach dotierte Bereich (440 ) und der dritte schwach dotierte Bereich (449 ). - Nichtflüchtiges Speicherbauelement nach Anspruch 1, dadurch gekennzeichnet, dass der zweite schwach dotierte Bereich (
444 ) und der zweite stark dotierte Bereich (445 ) eine schwach dotierte Drain(LDD)-Struktur bilden. - Nichtflüchtiges Speicherbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der dritte schwach dotierte Bereich (
443 ) und der dritte stark dotierte Bereich (446 ) eine Doppeldiffusionsstruktur bilden. - Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Gate-Elektrode (
450 ) des Speichertransistors eine floatende Gate-Elektrode (452 ), einen Zwischenschichtisolator (413 ) und eine Abtastleitung (455 ) umfasst, die übereinander gestapelt sind. - Nichtflüchtiges Speicherbauelement nach Anspruch 4, dadurch gekennzeichnet, dass die floatende Gate-Elektrode (
452 ) Polysilizium enthält und/oder der Zwischenschichtisolator (413 ) SiO2 oder ein Oxid/Nitrid/Oxid-Material enthält und/oder die Abtastleitung (455 ) Polysilizium oder Polycid enthält. - Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Gate-Elektrode (
460 ) des Auswahltransistors eine Wortleitung (456 ) beinhaltet. - Nichtflüchtiges Speicherbauelement nach Anspruch 6, dadurch gekennzeichnet, dass die Wortleitung (
456 ) Polysilizium oder Polycid enthält. - Nichtflüchtiges Speicherbauelement nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass die Gate-Elektrode (
460 ) des Auswahltransistors eine floatende Gate-Elektrode (453 ) und einen Zwischenschichtisolator (413 ) beinhaltet, wobei die floatende Gate-Elektrode (453 ), der Zwischenschichtisolator und die Wortleitung (456 ) übereinander gestapelt sind. - Nichtflüchtiges Speicherbauelement nach Anspruch 8, dadurch gekennzeichnet, dass bei der Gate-Elektrode (
460 ) des Auswahltransistors die floatende Gate-Elektrode (453 ) Polysilizium enthält und/oder der Zwischenschichtisolator (413 ) SiO2 oder ein Oxid/Nitrid/Oxid-Material enthält. - Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass der Tunnelisolationsfilm (
412 ) SiO2 oder SiON enthält. - Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass der erste, der zweite und der dritte dotierte Bereich (
440 ,448 ,449 ) jeweils einen schwach n–-leitend dotierten Bereich und einen stark n+-leitend dotierten Bereich beinhalten. - Verfahren zur Herstellung eines nichtflüchtigen Speicherbauelementes mit der Schrittfolge: a) Bereitstellen eines Halbleitersubstrats (
400 ) mit einem Gate-Isolationsfilm (411 ) mit voneinander beabstandeten Abschnitten, einem Tunnelisolationsfilm (412 ) und einem ersten stark dotierten Bereich (441 ), wobei der Tunnelisolationsfilm (412 ) zwischen benachbarten Gate-Isolationsfilmabschnitten angeordnet ist und der erste stark dotierte Bereich (441 ) in einem Teil des Halbleitersubstrats (400 ) unter dem Tunnelisolationsfilm (412 ) gebildet ist, b) Bilden einer Gate-Elektrode (450 ) eines Speichertransistors auf dem Tunnelisolationsfilm (412 ) und den angrenzenden Gate-Isolationsfilmabschnitten und Bilden einer Gate-Elektrode (460 ) eines Auswahltransistors auf einem Gate-Isolationsfilmabschnitt im Abstand von der Gate-Elektrode (450 ) des Speichertransistors, c) Erzeugen eines ersten schwach dotieren Bereichs (442 ) und eines zweiten schwach dotierten Bereichs (443 ) in einem Kanalbereich, wobei der erste schwach dotierte Bereich (442 ) an den ersten stark dotierten Bereich (441 ) angrenzt und sich mit einem Endbereich der Gate-Elektrode (460 ) des Auswahltransistors überlappend erstreckt und der zweite schwach dotierte Bereich (443 ) vom ersten schwach dotierten Bereich (442 ) beabstandet ist und mit einem vom ersten schwach dotierten Bereich (442 ) abgewandten Endbereich der Gate-Elektrode (460 ) des Auswahltransistors überlappt, d) Erzeugen eines dritten schwach dotierten Bereichs (444 ), der vom ersten stark dotierten Bereich (441 ) beabstandet ist und mit einem von der Gate-Elektrode (460 ) des Auswahltransistors abgewandten Endbereich der Gate-Elektrode (450 ) des Speichertransistors überlappt, und e) Erzeugen eines zweiten stark dotierten Bereichs (446 ) in einem Drain-Bereich (449 ) und eines dritten stark dotierten Bereichs (445 ) in einem gemeinsamen Source-Bereich (448 ) derart, dass der zweite stark dotierte Bereich (446 ) im zweiten schwach dotierten Bereich (443 ) gebildet ist und der dritte stark dotierte Bereich (445 ) an den dritten schwach dotierten Bereich (444 ) angrenzt. - Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass der Schritt b folgende Teilschritte umfasst: – Abscheiden einer ersten leitfähigen Materialschicht (
451 ) und einer isolierenden Materialschicht (413a ) nacheinander ganzflächig auf dem Halbleitersubstrat, – gleichzeitiges Ätzen der ersten leitfähigen Materialschicht und der isolierenden Materialschicht zur Bildung einer floatenden Gate-Elektrode (452 ) und eines Zwischenschichtisolators (413 ) der Gate-Elektrode (450 ) des Speichertransistors und einer floatenden Gate-Elektrode (453 ) und eines Zwischenschichtisolators (413 ) der Gate-Elektrode (460 ) des Auswahltransistors, – Oxidieren der floatenden Gate-Elektroden (452 ,453 ) zur Erzeugung eines Oxidfilms (414 ) an beiden Seitenwänden der floatenden Gate-Elektroden (452 ,453 ), – Abscheiden einer zweiten leitfähigen Materialschicht ganzflächig auf dem Halbleitersubstrat (400 ) und – Ätzen der zweiten leitfähigen Materialschicht zur Bildung einer Abtastleitung (455 ) der Gate-Elektrode des Speichertransistors und einer Wortleitung (456 ) der Gate-Elektrode des Auswahltransistors. - Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass der Schritt b folgende Teilschritte umfasst: – Abscheiden einer ersten leitfähigen Materialschicht (
451 ) und einer isolierenden Materialschicht (413a ) nacheinander ganzflächig auf dem Halbleitersubstrat (400 ), – gleichzeitiges Ätzen der ersten leitfähigen Materialschicht (451 ) und der isolierenden Materialschicht (413a ) zur Bildung einer floatenden Gate-Elektrode (452 ) und eines Zwischenschichtisolators (413 ) der Gate-Elektrode (450 ) des Speichertransistors, – Oxidieren der floatenden Gate-Elektrode (452 ) zur Bildung eines Oxidfilms (414 ) an beiden Seitenwänden der floatenden Gate-Elektrode (452 ), – Abscheiden einer zweiten leitfähigen Materialschicht ganzflächig auf dem Halbleitersubstrat und – Ätzen der zweiten leitfähigen Materialschicht zur Bildung einer Abtastleitung (455 ) der Gate-Elektrode (450 ) des Speichertransistors und einer Wortleitung (456 ) der Gate-Elektrode (460 ) des Auswahltransistors. - Verfahren nach Anspruch 13 oder 14, dadurch gekennzeichnet, dass die erste leitfähige Materialschicht (
451 ) Polysilizium enthält und/oder der Zwischenschichtisolator (413 ) SiO2 oder ein Oxid/Nitrid/Oxid-Material enthält und/oder die zweite leitfähige Materialschicht (445 ) Polysilizium oder Polycid enthält. - Verfahren nach einem der Ansprüche 12 bis 15, dadurch gekennzeichnet, dass der Tunnelisolationsfilm (
412 ) SiO2 oder SiON enthält. - Verfahren nach einem der Ansprüche 12 bis 16, dadurch gekennzeichnet, dass der erste stark dotierte Bereich (
441 ) durch Ionenimplantation von Phosphorionen oder Arsenionen mit einer Beschleunigungsspannung von 40 keV bis 100 keV und einer Dosis zwischen 1,0 × 1013 Atome/cm2 und 1,0 × 1014 Atome/cm2 erzeugt wird. - Verfahren nach einem der Ansprüche 12 bis 17, dadurch gekennzeichnet, dass der zweite und dritte stark dotierte Bereich durch Ionenimplantation von Arsenionen mit einer Beschleunigungsspannung von 40 keV bis 60 keV und einer Dosis zwischen 1,0 × 1015 Atome/cm2 und 5,0 × 1015 Atome/cm2 erzeugt werden.
- Verfahren nach einem der Ansprüche 12 bis 18, dadurch gekennzeichnet, dass der erste und zweite schwach dotierte Bereich (
442 ,443 ) durch Ionenimplantation von Phosphorionen mit einer Beschleunigungsspannung von 80 keV bis 90 keV und einer Dosis zwischen 1,0 × 1012 Atome/cm2 und 5,0 × 1013 Atome/cm2 erzeugt werden. - Verfahren nach einem der Ansprüche 12 bis 19, dadurch gekennzeichnet, dass der dritte schwach dotierte Bereich (
444 ) durch Ionenimplantation von Phosphorionen oder Arsenionen mit einer Beschleunigungsspannung von 30 keV bis 80 keV und einer Dosis zwischen 1,0 × 1012 Atome/cm2 und 1,0 × 1013 Atome/cm2 erzeugt wird. - Verfahren nach einem der Ansprüche 13 bis 20, dadurch gekennzeichnet, dass vor dem Schritt e eine isolierende Materialschicht (
413 ) ganzflächig auf dem Halbleitersubstrat (400 ) abgeschieden und anisotrop geätzt wird, um Abstandshalter (416 ) an beiden Seitenwänden des Oxidfilms (414 ) zu erzeugen.
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