CN1225028C - 具有部分绝缘体基或部分空洞基外延硅构造的半导体器件 - Google Patents

具有部分绝缘体基或部分空洞基外延硅构造的半导体器件 Download PDF

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Abstract

一种半导体器件，包括：第1、第2半导体层和第1、第2MOS晶体管。第1半导体层，设置在半导体衬底上边，且已与上述半导体衬底电连起来。第2半导体层，设置在上述第1半导体层的附近，且与半导体衬底电隔离。第1、第2MOS晶体管，分别设置在上述第1、第2半导体层上边，分别具有与上述第1、第2半导体层的边界平行地配置的栅极电极。

Description

具有部分绝缘体基或部分 空洞基外延硅构造的半导体器件
技术领域
本发明涉及半导体器件，特别是涉及可以在使用SOI(绝缘体基外延硅)衬底或SON(Silicon On Nothing：空洞基外延硅)衬底的***LSI中使用的技术。
背景技术
SOI作为在绝缘膜上边形成了硅层的构造，以前人们就很熟悉。采用在这样的SOI上边形成半导体元件的办法，尝试使逻辑电路低功耗化或动作的高速化，近些年来是一个热门。预计今后例如混合装载DRAM的***LSI等中也要使用SOI。
然而，在SOI上边形成的MOS晶体管，要形成沟道的体区域的电位常常会产生由悬浮所引起的特异的动作现象。人们把这种现象叫做衬底浮置效应。衬底浮置效应，将成为半导体元件中的漏电流或阈值电压变动的原因。因此，SOI上边的MOS晶体管，对于对漏电流或阈值电压要求高度控制性的电路，例如DRAM单元阵列或读出放大器等是不合适的。另一方面，对于进行数字动作的逻辑电路等来说，SOI上边的MOS晶体管是最合适的。如上所述，SOI存在着对每一种电路的种类的合适和不合适。
于是，人们提出了在半导体衬底上边部分地形成SOI的构造(以下，叫做部分SOI(图形化的SOI)构造)的方案。本构造，在半导体衬底上边的一部分上形成SOI，在已设置了SOI的区域(SOI区域)上形成逻辑电路，而在不设置SOI的区域(体区域)上则形成DRAM单元等。关于部分SOI构造的形成方法的方案，已在特开平8-17694号公报、特开平10-303385号、特开平8-316431号、特开平7-106434号、特开平11-238860号、特开2000-91534号、特开2000-243944号公报、由Robert Hannon等人在2000 Symposium on VLSI TechnologyDigest of Technical Papers，pp.66-67、由Ho等人在2001 IEDMTechnical Digest pp.503-506等上提了出来。
若使用部分SOI构造，则可以在同一半导体衬底上边，取决于半导体元件的特性分开使用SOI上边的MOS晶体管和硅衬底上边的MOS晶体管。因此可以实现***LSI的高速和高性能化。
但是，在SOI区域和体区域之间的边界附近，伴随着边界的形成方法或衬底构造的变化会产生应力。该应力将成为改变电子或空穴迁移率或发生晶体缺陷的原因。结果，若作为上述现有的部分SOI构造，则在SOI区域和体区域的边界附近的半导体元件的特性有时会发生变化。
发明内容
本发明的目的就是要提供一种能克服现有技术的上述缺陷的半导体器件。
本发明提供了一种半导体器件，包括：具有第1和第2区域的半导体衬底；设置在上述第1区域上边、与上述半导体衬底电连接的第1半导体层；设置在上述半导体衬底的第2区域上的绝缘膜或空洞；与上述第1半导体层并列地形成在上述绝缘膜或空洞上的第2半导体层；分别设置在上述第1、第2半导体层之上、分别具有与上述第1、第2半导体层的边界平行配置的栅极电极的第1、第2MOS晶体管，上述第1MOS晶体管具有漏极区和被设置在比该漏极区更靠近上述第1、第2区域的边界的位置处的源极区，以及上述第1和第2半导体层的上表面位于同一平面上。
本发明还提供了一种半导体器件，包括：具有第1和第2区域的半导体衬底；设置在上述第1区域上边、与上述半导体衬底电连接的第1半导体层；设置在上述半导体衬底的第2区域上的绝缘膜或空洞；与上述第1半导体层并列地形成在上述绝缘膜或空洞上的第2半导体层；设置在上述第1、第2半导体层中的任一层上、与上述第1、第2区域的边界仅隔开第1距离的第1元件区；设置在上述第1、第2半导体层中设置有上述第1元件区的一方上、距上述第1、第2区域的边界隔开比上述第1距离大的第2距离的第2元件区；设置在上述第1元件区中、具有与上述第1、第2半导体层的边界平行设置的栅极电极的第1MOS晶体管，以及设置在上述第2元件区中、具有被配置在与上述第1MOS晶体管的栅极电极垂直的方向上的栅极电极的第2MOS晶体管，上述第1和第2半导体层的上表面位于同一平面上。
本发明提供的另一种半导体器件，包括：具有第1和第2区域的半导体衬底；设置在上述第1区域上边、与上述半导体衬底电连接的第1半导体层；设置在上述半导体衬底的第2区域上的绝缘膜或空洞；与上述第1半导体层并列地形成在上述绝缘膜或空洞上的第2半导体层；上述第1半导体层和上述绝缘膜或空洞的下表面相接，上述第1和第2半导体层的上表面位于同一平面上。
本发明提供的又一种半导体器件，包括：具有第1和第2区域的半导体衬底；设置在上述第1区域上边、与上述半导体衬底电连接的第1半导体层；设置在上述半导体衬底的第2区域上的绝缘膜或空洞；与上述第1半导体层并列地形成在上述绝缘膜或空洞上的第2半导体层；设置在上述第1、第2半导体层中的任一层上的半导体元件群；以及在上述第1、第2半导体层的边界处设置的虚设元件群。
由于把元件区配置为恰好从体区域和SOI区域之间的边界隔离开足够的安全距离，因而可以防止因边界处发生的应力所产生的半导体器件的特性变化。此外，由于把元件区配置为恰好从体区域和SOI区域之间的边界隔离开足够的安全距离，因而可以使元件区与边界进行隔离的距离变成为小于安全距离。为此，可以在防止由应力产生的半导体器件的特性的变化的同时，防止死空间的增加。
附图说明
图1A是本发明的实施形态1的半导体器件的平面图。
图1B到图1D分别是沿着图1A的1B-1B线、1C-1C线、和1D-1D线的剖面图。
图2A是MOS晶体管的剖面图。
图2B的曲线图示出了距体区域和SOI区域之间的边界的距离和应力之间的关系。
图3A是本发明的实施形态1的半导体器件的剖面图。
图3B的曲线图示出了距体区域和SOI区域之间的边界的距离与阈值电压的变化量之间的关系。
图4A是本发明的实施形态2的半导体器件的平面图。
图4B和图4C分别是图4A的4B-4B线和4C-4C线的剖面图。
图5A到图5C的剖面图依次示出了本发明的实施形态1、2的变形例1的半导体器件的制造工序。
图6A到图6C的剖面图依次示出了本发明的实施形态1、2的变形例2的半导体器件的制造工序。
图7A是本发明的实施形态1、2的变形例3的半导体器件的平面图。
图7B是本发明的实施形态1、2的变形例4的半导体器件的平面图。
图8A是本发明的实施形态3的半导体器件的平面图。
图8B是图8A的一部分区域的扩大图。
图8C是沿着图8A的8C-8C线的剖面图。
图9是本发明的实施形态3的变形例的半导体器件的剖面图。
图10A是本发明的实施形态4的半导体器件的平面图。
图10B到图10D分别是沿着图10A的10B-10B线，10C-10C线和10D-10D线的剖面图。
具体实施方式
用图1A对本发明的实施形态1的半导体器件进行说明。图1A是具有部分SOI构造的半导体器件的平面图。
如图所示，半导体器件1具有体区域和SOI区域。在体区域和SOI区域内设置有借助于元件隔离区STI彼此电隔离的元件区AA1到AA6。在元件区AA1到AA6上，分别设置有MOS晶体管TR1到TR6。MOS晶体管TR1到TR6，分别具有栅极电极16a到16f。MOS晶体管TR1、TR2、TR4、TR5的栅极电极16a、16b、16d、16e，被配置为与体区域和SOI区域之间的边界线平行。此外，MOS晶体管TR3、TR6的栅极电极16c、16f，被配置为与体区域和SOI区域之间的边界线垂直。
元件区AA1与体区域和SOI区域的边界仅仅隔离开规定的距离d1，元件区AA2、AA3与体区域和SOI区域的边界仅仅隔离开规定的距离d2。此外元件区AA4，与体区域和SOI区域的边界仅仅隔离开规定的距离d1’，元件区AA5、AA6与体区域和SOI区域的边界仅仅隔离开规定的距离d2’。距离d1’、d2’是可以避开在体区域和SOI区域之间的边界处发生的应力影响的安全距离。对于该安全距离将在后边说明。另外，d1＜d2，d1’＜d2’。就是说，元件区AA1、AA4小于安全距离且与边界邻接。但是，从体区域和SOI区域之间的边界，到MOS晶体管TR1、TR4的沟道区域为止的距离分别被设定为大于安全距离。
其次，用图1B到图1D，对图1A所示的半导体器件的剖面构造进行说明。图1B到图1D，分别是沿着图1A的1B-1B线、1C-1C线、和1D-1D线的剖面图。
如图所示，在硅衬底10上部分地设置有SOI构造。就是说，在硅衬底10的一部分的区域上边设置有绝缘层11，在绝缘层11上边设置有半导体层12。绝缘层11例如是硅氧化膜，以后，叫做BOX(填埋氧化物)层。此外，半导体层12是例如硅层，以后，叫做SOI层。此外，在硅衬底10的另一方的区域上边设置有半导体层，例如硅层13。如上所述，设置有含有硅衬底10上边的BOX层11和SOI层12的SOI构造的区域是SOI区域，在硅衬底10上边设置有硅层13的区域是体区域。SOI层12，借助于BOX层11与硅衬底10电隔离，另一方面，硅层13则与硅衬底10电连接。在体区域和SOI区域上，分别设置有元件区AA1到AA3以及元件区AA4到AA6，各个元件区AA1到AA6被元件隔离区域STI包围起来。另外，SOI区域内的元件隔离区STI和体区域及SOI区域之间的边界部分的元件隔离区域STI，至少被形成为到达BOX层11。
如上所述，在元件区AA1到AA6上，分别设置有MOS晶体管TR1到TR6。设置在元件区AA1到AA6内的MOS晶体管TR1到TR3，分别具有源极和漏极区和栅极电极。MOS晶体管TR1、TR2的源极区14a、14b和漏极区15a、15b彼此隔离开来被设置于各个元件区AA1、AA2内硅层13的表面中。而MOS晶体管TR1、TR2的栅极电极16a、16b，则通过未画出来的栅极绝缘膜，分别设置在源极区14a和漏极区15a之间以及源极区14b与漏极区15b之间的硅层13上边。另外，MOS晶体管TR1，源极区14a被设置为与体区域和SOI区域之间的边界邻近，而且，源极区14a被设置为与硅层13同电位。对于MOS晶体管TR3来说，未画出来的源极区和漏极区，也彼此隔离被设置于元件区AA3内硅层13的表面中。此外，在源极和漏极区间的硅层13上边，通过未画出来的栅极绝缘膜设置有栅极电极16c。设置在元件区AA4到AA6内的MOS晶体管TR4到TR6，也分别具有源极和漏极区和栅极电极。MOS晶体管TR4、TR5的源极区14d、14e和漏极区15d、15e彼此隔离开来被设置于各个元件区AA4、AA5内硅层13的表面中。而MOS晶体管TR4、TR5的栅极电极16d、16e，则通过未画出来的栅极绝缘膜，分别设置在源极区14d和漏极区15d之间以及源极区14e与漏极区15e之间的硅层13上边。另外，对于MOS晶体管TR6来说，未画出来的源极区和漏极区也彼此隔离被设置于元件区AA3内硅层13的表面中。此外，在源极和漏极区间的硅层13上边，通过未画出来的栅极绝缘膜设置有栅极电极16f。另外，设置在元件区AA4和AA5中的源极区14d、14e，漏极区15d、15e以及元件区AA6中的未画出来的源极和漏极区，被设置为使得其底部到达BOX层11。
其次，用图2A，对图1A的说明中说过的‘安全距离’进行说明。图2A是具有部分SOI构造的半导体器件的剖面图，特别示出了体区域。如图所示，假定邻近体区域与SOI区域之间的边界在体区域上设置有MOS晶体管。就如在现有技术中所说明的那样，在体区域和SOI区域之间的边界附近，伴随着边界的形成方法或衬底构造的变化会发生应力。在图2A中，从体区域与SOI区域之间的边界延伸出来的箭头F1表示应力。该应力F1，如上所述，将成为晶体缺陷或漏电流的发生原因。拿图2A的例子来说，当应力作用到区域B1的源极区14a与硅层13之间的pn结上时，就会发生在源极区14a与硅层13之间流动的漏电流。这在SOI区域中也是同样的。应力在边界部分处最强，随着从边界离去而衰减。这样一来，可知：从边界理所当然地要离开一个距离，就是说恰好离开作用应力已充分衰减那种程度的距离来配置半导体元件，从维持半导体元件的可靠性观点来看是理想的。如上所述，应力衰减到不给半导体元件造成影响的那种程度的距边界的距离就是‘安全距离’。本实施形态中的元件区AA2、AA3、AA5、AA6被配置为距体区域和SOI区域之间的边界分别仅隔离开体区域和SOI区域的安全距离d2、d2’。
另外，图2B示出了应力分布的一个例子。图2B的曲线图示出了距体区域和SOI区域之间的边界的距离和要作用的应力强度之间的关系。纵轴示出的是应力，正的值表示压缩应力，负的值表示拉伸应力。横轴示出的是距离。正的值表示是体区域，负的值表示是SOI区域。
如图所示，可知应力在边界部分处最强，随着从边界离开而逐渐衰减。
如上所述，如果是本实施形态的半导体器件，则从体区域和SOI区域之间的边界恰好离开安全距离d2、d2’地配置元件区AA2、AA3、AA5、AA6。为此，在体区和SOI区域之间的边界处发生的应力，在元件区AA2、AA3、AA5、AA6内就已充分地衰减。因此，就可以避免应力对元件区造成坏影响。其结果是可以防止由应力引起的半导体器件的特性变化，因而可以提高半导体器件的可靠性。
此外，在元件区AA1、AA4中，把MOS晶体管TR1、TR4的栅极电极16a、16d配置为与体区和SOI区域之间的边界线平行。其结果是可配置为使得防止由应力引起的半导体器件的特性变化，同时使元件区邻近体区域与SOI区域之间的边界，可以削减死空间。对这一点，用图3A进行说明。图3A是具有SOI构造的半导体器件的剖面图。
首先，对体区域进行说明。与体区域和SOI区域之间的边界邻接的源极区14a，一般地说要设定为与硅层13同电位。这样一来，在源极区14a与硅层13之间由于没有电位差，故即便是在因发生了图示那样的应力F1，而在源极区14a与硅层13的结部分上发生了晶体缺陷的情况下，漏电流也难于产生。就是说，作用到源极区14a和硅层13之间的结部分上的应力不是会给半导体器件的特性造成大的影响的那种应力。因此，要形成源极区14a的区域，可以以小于离开边界的安全距离d2的距离d1进行配置。换句话说，可使元件区AA1与边界之间的距离d1小于安全距离d2。如果不需要考虑要作用到源极区14a与硅层13之间的结部分上的应力F1的话，其次应该考虑的就是要作用到沟道区域17上的应力F2。在沟道区域17内，在应力已发生作用的区域B2中，载流子的迁移率将发生变化。此外，以应力为原因而发生的晶体缺陷，会使沟道区域的杂质浓度分布发生变化。进而会使栅极绝缘膜的耐压劣化。这将成为使MOS晶体管的特性大幅度变化(恶化)的主要原因。因此，必须把元件区AA1配置为使得沟道区域17不会受到应力的作用。就是说，如图1A和图1B所示，如果把体区域和SOI区域之间的边界与沟道区域17之间的距离作成为大于安全距离d2，则就可以避免应力对MOS晶体管的特性造成坏影响。
其次，对SOI区域进行说明。SOI区域内的MOS晶体管的源极和漏极区14d、15d，一般地说要形成为达到BOX层11。这样一来，在图中的区域B3中，由于源极和漏极区14d、15d，已与BOX层11接连，故例如即便是作用应力F1也不会发生漏电流。因此，在SOI区域中也要考虑的应力就是要作用到沟道区域17上的应力F2。就是说，如图1A和图1B所示，如果使体区域和SOI区域之间的边界与沟道区域17之间的距离大于安全距离d2’，就可以避免应力对MOS晶体管的特性造成坏影响。在图1A和图1B中，虽然示出的是源极区14d邻近于边界的情况，不言而喻，也可以使漏极区15d邻近边界。
图3B示出了距离d2、d2’与设置在区域AA1、AA4上的MOS晶体管的阈值电压的变化量AVth之间的关系。纵轴示出的是设置在与体区域和SOI区域之间的边界足够地隔离开来的位置上的MOS晶体管的阈值电压的变化量。横轴示出的是距离，正的值是体区域中的距离d2，负的值是SOI区域中的距离d2’，。安全距离d2、d2’，虽然会随着边界构造或工艺而变动，但是，例如如图所示，可知即便是一直接近到d2、d2’＝1微米左右，阈值电压也几乎不变。
本来，从维持半导体元件的可靠性的观点来看，理想的是使半导体元件与边界之间的距离尽可能地大。但是，加大半导体元件与上述边界之间的距离，将同时牵涉到作为元件区难于使用的无用的区域(死空间)的增加。死空间增加的结果将使半导体器件的价格上升。就是说，从降低价格的观点来看，理想的是使半导体元件与上述边界之间的距离尽可能地小。但是，倘采用本实施形态的半导体器件，就可以避免应力对元件区内MOS晶体管TR1、TR4的影响，同时，可以使边界与元件区AA1、AA4之间的距离变得比安全距离d2、d2’更小。就是说，可以使处于相反关系的半导体元件的可靠性维持与价格的降低并存。
如上所述，倘采用本实施形态，归因于把元件区配置为使得恰好从体区域和SOI区域之间的边界隔离开足够的安全距离，因而可以防止由在边界处发生的应力产生的半导体器件的特性变化。此外，归因于把元件区配置为使得恰好从体区域和SOI区域之间的边界隔离开足够的安全距离，因而可以使元件区与边界进行隔离的距离变成为小于安全距离。为此，在可以防止由应力产生的半导体器件的特性的变化的同时，还可以防止死空间的增加。
其次，对本发明的实施形态2的半导体器件进行说明。本实施形态的半导体器件，在上述实施形态1中，在与体区域和SOI区域之间的边界邻接的体区域内的元件区内具有阱区。首先，用图4A说明本实施形态的半导体器件的平面构造。图4A是具有部分SOI构造的半导体器件的平面图。
如图所示，在体区域和SOI区域内，设置有借助于元件隔离区域彼此电隔离的元件区AA7到AA10。在元件区AA7到AA10中分别设置有MOS晶体管TR7到TR10。MOS晶体管TR7到TR10，分别具有被配置为与体区域和SOI区域之间的边界线平行的栅极电极16g、16j。
此外，元件区AA7被形成为使得与体区域和SOI区域之间的边界仅隔离距离d1，而且，MOS晶体管TR7的沟道区域距体区域和SOI区域之间的边界仅隔离开安全距离d2。元件区AA8，被形成为使得与体区和SOI区域之间的边界仅隔离开距离d3。另外，d3＞d2。此外，元件区AA9、AA10，被形成为使得与体区域和SOI区域之间的边界仅隔离距离d1’，而且，MOS晶体管TR9、TR10的沟道区域距体区域和SOI区域之间的边界仅隔离开安全距离d2’。
其次，用图4B和图4C说明图4A所示的半导体器件的剖面构造。图4B和图4C是图4A中的分别沿着4B-4B线、4C-4C线的剖面图。
如图所示，在p型硅衬底10上部分地设置有SOI构造。对于SOI构造由于与上述实施形态1是同样的故说明被省略。在体区域和SOI区域上分别设置有元件区AA7、AA8和元件区AA9、AA10，各个元件区AA7到AA10都被元件隔离区域STI包围起来。对于元件区AA9、AA10来说，省略那些与上述实施形态1中的元件区AA4同一的说明，以下，仅仅对元件区AA7、AA8进行说明。
如上所述，元件区AA7、AA8，被设置为使得距体区域和SOI区域之间的边界分别隔离开距离d1、d3。而且，在元件区AA7、AA8内把p型阱区18设置为使得从硅层13的表面达到硅衬底10。再有，在元件区AA7和AA8内，分别设置有MOS晶体管TR7、TR8。元件区AA7内的阱区18，被设置为使得其一部分达到邻接的SOI区域内的硅衬底10中。元件区AA8内的p型阱区18，被形成为使得p型阱区18的与体区域和SOI区域之间的边界邻近的端部，距上述边界恰好为安全距离。MOS晶体管TR7、TR8，分别具有源极区14g、14h，漏极区15g、15h和栅极电极16g、16h。在源极区14g源极区14g、14h，漏极区15g、15h，被设置为使得在阱区18的表面上彼此隔离。栅极电极16g、16h，通过未画出来的栅极绝缘膜被分别设置在源极区14g和漏极区15g之间和源极区14h与漏极区15h之间的阱区18上边，且被配置为与体区域和SOI区域之间的边界平行。MOS晶体管TR7，源极区14g被形成为与边界邻近，源极区14g被设定为与p型阱区同电位。此外，p型阱区18被设定为与硅衬底10同电位。
如上所述，倘采用本实施形态的半导体器件，则在图4A的元件区AA8中，使阱区18距体区域和SOI区域之间的边界仅隔离开安全距离d2。为进行MOS晶体管的特性控制，在硅衬底10(和硅层13)中设置阱区18，一般地说应用得很广泛。在该情况下，必须考虑在体区域和SOI区域之间的边界处发生的应力给予阱区18和硅衬底10之间的边界部分的影响。采用使该阱区18和硅衬底10之间的边界，距体区域和SOI区域之间的边界，仅隔离开在上述实施形态1说明的安全距离d2的办法，就可以使作用到阱区18和硅衬底10之间的边界上的应力充分地衰减。为此，就可以避免应力对阱区造成坏影响。其结果是可以防止归因于应力的半导体器件的特性变化，因而可以提高半导体器件的可靠性。
此外，倘采用本实施形态的半导体器件，则在图4A的元件区AA7中，使与硅衬底10和硅层13同电位且同导电类型的p型阱区18，一直延长到邻接的SOI区域内。阱区18，通常，需要形成为深达硅衬底10，一般地说，可借助于离子注入和退火进行。为此，阱区在横向方向上具有扩展得大的形状是司空见惯的。这样一来，如果是像元件区AA8那样的配置方法，则有可能会增大死空间。在图4C中，相当于距离d3的区域B5是死空间。
如果是图4A中的元件区AA7，则与实施形态1同样，作用到源极区14g和硅层13之间的结部分上的应力，几乎不会给MOS晶体管造成影响。此外，p型阱区18和硅衬底10，是同电位且同导电类型。因此，在源极区14g和硅衬底10之间的结部分上，即便是已产生了晶体缺陷，MOS晶体管也难于受到影响。其结果是，与实施形态1同样，如果体区域和SOI区域之间的边界与沟道区域17之间的距离大于安全距离d2，就可以防止因应力而产生的MOS晶体管的特性变化。就是说，可以使体区域和SOI区域之间的边界和元件区AA7之间的距离变成为比安全距离更小的距离d1。因此，在该情况下，结果就变成为p型阱区18的一部分一直潜入到邻接的SOI区域内。但是，一直延伸到SOI区域的阱区18，由于与SOI区域内的元件区被BOX层11进行绝缘，故不会对半导体器件造成坏影响。
如上所述，倘采用本实施形态，即便是在具有阱区的MOS晶体管的情况下，也可以防止归因于在体区和SOI区域之间的边界上发生的应力而产生的半导体器件的特性变化。此外，同时还可以防止死空间的增加。特别是在使用阱区的情况下，由于动辄增大死空间，故本实施形态是有效的。
另外，在上述实施形态1、2中，半导体层13，也可以是硅衬底10的一部分。对于这一点，作为实施形态1、2的变形例，用图5A到图5C进行说明。图5A到图5C的剖面图依次示出了部分SOI构造的制造工序的一部分。
首先，如图5A所示，在硅衬底10上边，例如形成硅氧化膜等的掩模材料19。然后，借助于光刻技术和刻蚀技术除去要成为SOI区域的掩模材料19。接着，向硅衬底10中注入氧离子。其次，采用施行退火的办法，使已注入的氧离子激活化。这样一来，如图5B所示，就可以在已注入了氧离子的区域上形成BOX层11。在用以上那样的方法形成部分SOI构造的情况下，硅衬底10的一部分就起着上述实施形态1、2中的SOI层12和硅层13的作用。
另外，上述制造方法，作为SIMOX(氧离子注入隔离)法为人们所熟知。如果是该方法，则难于把SOI层12形成得厚。为此，如图5C所示，有时候要接着在硅衬底10上边外延生长硅层20。在该情况下，硅衬底10和硅层20就起着SOI层12和硅层13的作用。
图6A到图6C的剖面图是用来说明实施形态1、2的变形例2的说明图，依次示出了部分SOI构造的制造工序的一部分。
首先，如图6A所示，形成含有硅衬底10、BOX层11和SOI层12的SOI衬底。SOI衬底既可以用上述SIMOX法形成，也可以用硅衬底粘贴的办法形成。其次，如图6B所示，除去要成为体区域的区域的SOI层12和BOX层11。然后，如图6C所示，在体区域的硅衬底10上边，外延生长硅层13。在用以上那样的方法形成部分SOI构造的情况下，硅衬底10的一部分，或者已粘贴到硅衬底10的硅衬底，就起着上述实施形态1、2中的SOI层12的作用。此外，硅层13是在硅衬底10上边生长的外延层。
图7A是上述实施形态1、2的变形例3的半导体器件的平面图。如图所示，在体区域上设置有元件区AA11到AA13，在SOI区域上设置有元件区AA11到AA13，在SOI区域上设置有元件区AA14到AA16。元件区AA11和AA14，与上述实施形态1、2同样，被设置为对于体区域和SOI区域之间的边界相向。但是，就如元件区AA12和元件区AA15那样，也可以对于边界线位置上错开而彼此不相向。再有，栅极电极只要延伸为与边界线平行，也可以把MOS晶体管设置为像元件区AA13和元件区AA16那样的朝向。
图7B是上述实施形态1、2的变形例4的半导体器件的平面图。本变形例，是在上述变形例3中，着眼于体区域和SOI区域之间的边界的角部的变形例。如图所示，与体区域和SOI区域之间的边界的角部邻接地，在体区域内设置有元件区AA17。而在元件区AA17内设置有具有被配置为与任何一方的边界平行的栅极电极16q的MOS晶体管TR17。通常，在部分SOI构造的平面形状的角部，在其制造过程中，将变成为圆弧形状。因此，在与边界角部相邻接地配置MOS晶体管的情况下，如图所示，重要的是把距边界角部到沟道区域的距离作成为大于安全距离d2。
其次，用图8A对本发明的实施形态3的半导体器件进行说明。图8A是使用部分SOI构造的DRAM混合装载型***LSI的平面图。
如图所示，在上述实施形态1、2中说明的部分SOI构造的体区域上，设置DRAM单元阵列，在SOI区域上设置逻辑电路。然后，在体区域和SOI区域之间的边界区域上，设置DRAM单元的虚设图形。
图8B是图8A的区域B6的扩大图。如图所示，在体区域中多个元件区AA被配置为锯齿状。在图8B中，带斜线的区域表示元件区AA。在元件区AA以外的区域上，设置元件隔离区域STI。元件区，以长边方向为5F(F是最小加工尺寸)、与长边方向垂直的方向为1F的宽度形成。DRAM单元阵列，具备多个具有设置在元件区AA内的单元晶体管，和被设置为使得与元件区AA的长边方向的两端部接连的沟槽型的单元电容器TC的存储单元。此外，还通过位线接触栓塞BC，沿着元件区AA的长边方向设置有已电连接到位于同一列上的存储单元上的多条位线BL。再有，沿着与元件区AA的长边方向垂直的方向，还设置有已电连接到同一行的单元晶体管的栅极电极上的多条字线WL。
在体区域和SOI区域之间的边界区域上，形成有与DRAM单元同样图形的元件区AA。该元件区是在DRAM单元的形成中不使用的虚设图形。在DRAM等中，具有规则性地把庞大的数目的存储单元配置成阵列状。但是，在DRAM单元阵列端部，该规则性不能维持。于是，DRAM单元阵列端部上的光刻条件或刻蚀条件就易于产生变动，要维持作为存储单元的可靠性就变得困难起来。为此，采用在DRAM单元阵列的外部，形成与DRAM单元阵列同一图形的虚设图形的办法，来维持DRAM单元阵列内的存储单元的可靠性的手法就被人们广为应用。在本实施形态中，把该虚设图形设置在体区域和SOI区域之间的边界区域上。
在SOI区中设置逻辑电路。至于逻辑电路的构成，予以省略。
其次，用图8C说明图8B所示的***LSI的剖面构造。图8C是沿着图8B的8C-8C线的剖面图。首先，对体区域内的DRAM单元阵列的构造进行说明。
在p型硅层13和p型硅衬底10中，设置有沟槽电容器TC形成用的沟槽21。在除去该沟槽21的上部的内周面上边，设置电容器绝缘膜22。此外，在除去沟槽21上部的内周面上边，而且比电容器绝缘膜22更往上的上部上，设置有膜厚比电容器绝缘膜22更厚的颈圈氧化膜23。此外在沟槽21内把存储阳极电极24设置为使得把沟槽21内部一直埋入到途中为止，在存储阳极电极24上边再设置导电体层25。此外，在沟槽21内的开口附近还设置有低电阻的导电体层26。然后，在硅衬底10中，使得与电容器绝缘膜22接连那样地设置有n+型杂质扩散层27。该n+型杂质扩散层27起着板极电极的作用。此外，在硅衬底10中，还设置有与多个n+型杂质扩散层27共通连接起来的阱区27’。这样一来，就形成了沟槽型的单元电容器TC。
在硅层13上边，通过栅极绝缘膜28设置栅极电极16，把绝缘膜29设置为使得把栅极电极16包围起来。此外，采用在硅层13的表面内设置n+型源极和漏极区14、15的办法，形成单元晶体管。然后，把单元晶体管的源极区14和单元电容器TC的导电体层26电连接起来。含有以上那样的单元晶体管和单元电容器的DRAM单元，在DRAM单元阵列内设置有多个。此外，DRAM单元，在借助于元件隔离区域STI彼此电隔离的元件区AA内每个区域配置2个，共用漏极区15。
然后，使得把上述DRAM单元被覆起来那样地，在硅层13上边设置有层间绝缘膜30。在层间绝缘膜30内设置有从层间绝缘膜30的表面到达漏极区15的位线接触栓塞BC。另外，在与位线接触栓塞接连的漏极区15内设置有高杂质浓度的n++型的接触区域31。然后，在层间绝缘膜30上边，设置与位线的接触栓塞BC电连接起来的位线BL。
在体区域和SOI区域之间的边界区域上，仅仅形成有与DRAM单元同样图形的元件区AA，未形成半导体元件。但是，与单元晶体管的n+型杂质扩散区域27连接的n型阱区27’，在虚设图形内要形成为达到硅层13的表面上。在该区域中，把板极电位提供给n型阱区27’。然后，层间绝缘膜32把上述DRAM单元阵列、虚设图形和逻辑电路被覆起来。
倘采用本实施形态的半导体器件，则在体区域和SOI区域之间的边界部分上配置有虚设图形。就如在实施形态1、2中也曾说明的那样，由于在体区域和SOI区域之间的边界部分将作用强的应力，故将变成为不适合于形成半导体元件的死空间。另一方面，虚设图形虽然为了维持单元阵列等的可靠性是不可或缺的，但是其本身却不能作为半导体元件起作用。为此，要形成虚设图形的区域也将变成为死空间。于是，采用把虚设图形设置在体区域和SOI区域之间的边界部分上的办法，就可以防止因应力而产生的单元阵列的特性变化，同时，还可以削减死空间。
另外，在本实施形态中，虽然在体区域和SOI区域之间的边界部分上仅仅设置元件区AA，但是，如图9所示，还可以形成沟槽电容器。当然，也可以形成虚设的存储单元。但是，在沟槽电容器21的形成时存在着BOX层11将变成为刻蚀的妨碍的问题的情况下，如图8B所示，理想的是不设置沟槽电容器。当然，即便是使用堆叠式的单元电容器的存储单元构造也没有问题。当然本实施形态并不限于具有半导体存储器件的LSI，只要是具有多个把虚设图形配置成所需要那样的阵列状的半导体元件的那种半导体器件，一般地说都可以广为应用。
其次，用图10A对本发明的实施形态4的半导体器件进行说明。图10A是部分地设置有SON构造的半导体器件的平面图。本实施形态，是把上述实施形态1的元件区的配置，应用于部分地设置有SON构造而不是SOI构造的半导体器件的实施形态。如图所示，半导体器件1具有体区域和SON区域。所谓SON，指的是设置在空洞区域上边的硅层，详细情况将在后边讲述。在体区域和SON区域内，设置有借助于元件隔离区域STI彼此电隔离的元件区AA18到AA23。在元件区AA18到AA23上，分别设置有MOS晶体管TR18到TR23。另外，至于平面构造，由于元件区AA18到AA23，与在上述实施形态1中的元件区AA1到AA6是同样的，故说明省略。
图10B到图10D，分别是沿着图10A的10B-10B线，10C-10C线和10D-10D线的剖面图。体区域的构造由于与上述实施形态1是同样的，故说明省略，在这里仅仅对SON区域进行说明。
如图所示，在硅衬底10上，部分地设置有空洞区域40。就是说，在硅衬底10的一部分区域上设置空洞区域40。中间存在着该空洞区域40地在硅衬底10表面设置半导体层41。半导体层41，例如是硅层，以后叫做SON层。如上所述，设置有含有在硅衬底10上边的空洞区域40和SON层41的SON构造的区域是SON区域。SON层40，已借助于空洞区域40与硅衬底10电隔离开来。因此，可以得到与在图1B到图1D中所说明的那样的在硅衬底10与SOI层12之间具有BOA层的SOI构造同样的效果。在SON区域上，设置有元件区AA21到AA23，各个元件区AA21到AA23都被元件隔离区域STI包围起来。另外，SON区域内的元件隔离区域STI，被形成为使得达到硅衬底10。
在元件区AA21到AA23上分别设置有MOS晶体管TR21到TR23。设置在AA21到AA23内的MOS晶体管TR21到TR23，分别具有源极和漏极区和栅极电极。MOS晶体管TR21、TR22的源极区14u、14v和漏极区15u、15v被设置为使得达到空洞区域40。此外，MOS晶体管TR21、TR22的栅极电极16u、16v，分别通过未画出来的栅极绝缘膜设置在源极区14u和漏极区15u之间以及源极区14v和漏极区15v之间的SON层41上边。至于MOS晶体管TR23，也设置为使得未画出来的源极和漏极区在元件区AA23内的SON层41表面上彼此隔离。此外，在源极和漏极区间的SON层41上边，通过未画出来的栅极绝缘膜设置有栅极电极16w。
元件区AA22、AA23，被配置为距体区域和SON区域之间的边界仅隔离安全距离d2’。另一方面，元件区AA21则被配置为仅隔离小于安全距离d2’的距离d1’。但是，MOS晶体管TR21的沟道区域，距边界已隔离开大于安全距离d2’，这是不言而喻的。
如上所述，即便是部分地具有SON构造的半导体器件，也可以得到在上述实施形态1中说明的效果。就是说，在SON区域中，源极和漏极区15u、15w被设置为达到SON层41的底面。因此，即便是假定在源极和漏极区15u、15w的底部发生了应力也不会有电流流动。为此，就应力来说，由于只要仅仅考虑沟道区域就足够了，故可以把元件区配置为使得邻近体区域和SON区域之间的边界，可以削减死空间。另外，从SON层41被设置在空洞区域41上边可知，理想的是在体区域内以及体区域和SON区域之间的边界部分的元件隔离区域STI，和SON区域内的元件隔离区域STI，用不同的工序制造。当然，体区域内的元件隔离区域STI和边界部分的元件隔离区域STI也可以用同一工序形成。
另外，不仅上述实施形态1，实施形态2、3的半导体器件也可以部分地具有SON构造。就是说，在图4A、图4B、图4C、图7A到图9中，SOI区域也可以是SON区域。在该情况下，可以设置SON层来取代SOI层。
如上所述，倘采用本发明的实施形态1到4的半导体器件，就可以提供防止因应力而产生的特性变化的半导体器件。
另外，在上述实施形态1到3中，在图面中，示出的是使体区域和SOI区域之间的边界处于两者之间的元件隔离区域STI的中心。但是，体区域和SOI区域之间的边界，如图5A到图5C和图6A到图6C所示的那样，说到底，是在已制成了部分SOI构造的阶段中的BOX层11端部。这在SON构造的情况下也是同样的。此外，如果体区域和SOI区域中的安全距离d2、d2’也处于同一情况下，则也可以考虑采取不同的值。再有，在上述实施形态的情况下，虽然举出的是硅层13的上表面和SOI层12的上表面处于同一平面上边的情况进行的说明，但是取决于制造方法，两者也可以处于不同的平面上边。当然，硅层13的底面和BOX层11的底面既可以处于同一平面上边，也可以处于不同的平面上边。此外，也可以把实施形态2、3组合起来，在与硅衬底10同一导电类型和同电位的阱区上边形成DRAM单元。此外，在上述实施形态中，虽然举出DRAM混合装载的例子进行的说明，但是并不限于此，例如，也可以是具有SRAM(静态RAM)或快闪存储器，或者铁电RAM等的半导体器件。
对于那些本专业的熟练的技术人员来说还存在着另外一些优点和变形。因此，本发明就其更为广阔的形态来说并不限于上述附图和说明。此外，就如所附权利要求及其等效要求所限定的那样，还可以有许多变形而不偏离总的发明的宗旨。

Claims (16)

1.一种半导体器件，包括：
具有第1和第2区域的半导体衬底；
设置在上述第1区域上边、与上述半导体衬底电连接的第1半导体层；
设置在上述半导体衬底的第2区域上的绝缘膜或空洞；
与上述第1半导体层并列地形成在上述绝缘膜或空洞上的第2半导体层；
分别设置在上述第1、第2半导体层之上、分别具有与上述第1、第2半导体层的边界平行配置的栅极电极的第1、第2MOS晶体管，
上述第1MOS晶体管具有漏极区和被设置在比该漏极区更靠近上述第1、第2区域的边界的位置处的源极区，以及
上述第1和第2半导体层的上表面位于同一平面上。
2.根据权利要求1所述的半导体器件，其中，上述第1、第2MOS晶体管的栅极电极，被配置为彼此平行。
3.根据权利要求1所述的半导体器件，其中，上述第1MOS晶体管的源极区与上述第1半导体层等电位。
4.根据权利要求1所述的半导体器件，其中，上述第2MOS晶体管的源极区和漏极区达到上述第2半导体层的底部。
5.一种半导体器件，包括：
具有第1和第2区域的半导体衬底；
设置在上述第1区域上边、与上述半导体衬底电连接的第1半导体层；
设置在上述半导体衬底的第2区域上的绝缘膜或空洞；
与上述第1半导体层并列地形成在上述绝缘膜或空洞上的第2半导体层；
设置在上述第1、第2半导体层中的任一层上、与上述第1、第2区域的边界仅隔开第1距离的第1元件区；
设置在上述第1、第2半导体层中设置有上述第1元件区的一方上、距上述第1、第2区域的边界隔开比上述第1距离大的第2距离的第2元件区；
设置在上述第1元件区中、具有与上述第1、第2半导体层的边界平行设置的栅极电极的第1MOS晶体管，以及
设置在上述第2元件区中、具有被配置在与上述第1MOS晶体管的栅极电极垂直的方向上的栅极电极的第2MOS晶体管，
上述第1和第2半导体层的上表面位于同一平面上。
6.根据权利要求5所述的半导体器件，其中，上述第1MOS晶体管的沟道区域和源极区之间的结部分，与上述第1、第2半导体层的边界至少隔开上述第2距离。
7.根据权利要求5所述的半导体器件，其中，
上述第1、第2元件区设置在上述第1半导体层中，
上述第1MOS晶体管具有漏极区和被设置在比该漏极区更靠近上述第1、第2半导体区域的边界的位置处的源极区。
8.根据权利要求5所述的半导体器件，其中，
上述第1、第2元件区设置在上述第1半导体层中，
上述第1MOS晶体管的源极区与上述第1半导体层等电位。
9.根据权利要求5所述的半导体器件，其中，
上述第1、第2元件区设置在上述第2半导体层中，
上述第2MOS晶体管的源极区和漏极区达到上述第2半导体层的底部。
10.一种半导体器件，包括：
具有第1和第2区域的半导体衬底；
设置在上述第1区域上边、与上述半导体衬底电连接的第1半导体层；
设置在上述半导体衬底的第2区域上的绝缘膜或空洞；
与上述第1半导体层并列地形成在上述绝缘膜或空洞上的第2半导体层；
上述第1半导体层和上述绝缘膜或空洞的下表面相接，
上述第1和第2半导体层的上表面位于同一平面上。
11.根据权利要求10所述的半导体器件，
还具备MOS晶体管，该MOS晶体管具有在上述第1半导体层的表面上彼此隔开设置的源极区和漏极区、设置在上述源极区和漏极区之间的上述第1半导体层上的栅极绝缘膜，以及设置在上述栅极绝缘膜上的栅极电极，
其中，上述栅极电极与上述第1、第2半导体层的边界平行地配置，
上述源极区被设置在比上述漏极区靠近上述第1和第2区域的边界的位置处。
12.根据权利要求10所述的半导体器件，其中，上述第1半导体层与上述半导体衬底是同一导电类型。
13.根据权利要求10所述的半导体器件，其中，上述第1半导体层与上述半导体衬底是等电位。
14.一种半导体器件，包括：
具有第1和第2区域的半导体衬底；
设置在上述第1区域上边、与上述半导体衬底电连接的第1半导体层；
设置在上述半导体衬底的第2区域上的绝缘膜或空洞；
与上述第1半导体层并列地形成在上述绝缘膜或空洞上的第2半导体层；
设置在上述第1、第2半导体层中的任一层上的半导体元件群；以及
在上述第1、第2半导体层的边界处设置的虚设元件群。
15.根据权利要求14所述的半导体器件，其中，上述半导体元件和上述虚设元件具有彼此不同的构造。
16.根据权利要求14所述的半导体器件，其中，上述半导体元件是存储单元。
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TW (1) TW578202B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104701237A (zh) * 2013-12-06 2015-06-10 英飞凌技术德累斯顿有限责任公司 载体和用于加工载体的方法
US9929181B2 (en) 2013-12-06 2018-03-27 Infineon Technologies Dresden Gmbh Method for manufacturing an electronic device and method for operating an electronic device

Families Citing this family (97)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI230392B (en) * 2001-06-18 2005-04-01 Innovative Silicon Sa Semiconductor device
JP3943932B2 (ja) * 2001-12-27 2007-07-11 株式会社東芝 半導体装置の製造方法
EP1355316B1 (en) * 2002-04-18 2007-02-21 Innovative Silicon SA Data storage device and refreshing method for use with such device
EP1357603A3 (en) * 2002-04-18 2004-01-14 Innovative Silicon SA Semiconductor device
JP2004022093A (ja) * 2002-06-18 2004-01-22 Toshiba Corp 半導体記憶装置
JP4031329B2 (ja) * 2002-09-19 2008-01-09 株式会社東芝 半導体装置及びその製造方法
US7081391B2 (en) * 2002-11-26 2006-07-25 Samsung Electronics Co., Ltd. Integrated circuit devices having buried insulation layers and methods of forming the same
US6800518B2 (en) * 2002-12-30 2004-10-05 International Business Machines Corporation Formation of patterned silicon-on-insulator (SOI)/silicon-on-nothing (SON) composite structure by porous Si engineering
JP3944087B2 (ja) * 2003-01-21 2007-07-11 株式会社東芝 素子形成用基板の製造方法
US20040228168A1 (en) * 2003-05-13 2004-11-18 Richard Ferrant Semiconductor memory device and method of operating same
US6912150B2 (en) * 2003-05-13 2005-06-28 Lionel Portman Reference current generator, and method of programming, adjusting and/or operating same
US7335934B2 (en) 2003-07-22 2008-02-26 Innovative Silicon S.A. Integrated circuit device, and method of fabricating same
JP2005072084A (ja) * 2003-08-28 2005-03-17 Toshiba Corp 半導体装置及びその製造方法
DE10351932A1 (de) * 2003-11-07 2005-06-16 Infineon Technologies Ag MOS-Feldeffekttransistor mit kleiner Miller-Kapazität
US7045432B2 (en) * 2004-02-04 2006-05-16 Freescale Semiconductor, Inc. Method for forming a semiconductor device with local semiconductor-on-insulator (SOI)
JP4322706B2 (ja) * 2004-02-27 2009-09-02 株式会社東芝 半導体装置の製造方法
JP4157496B2 (ja) 2004-06-08 2008-10-01 株式会社東芝 半導体装置及びその製造方法
US7118986B2 (en) * 2004-06-16 2006-10-10 International Business Machines Corporation STI formation in semiconductor device including SOI and bulk silicon regions
US7354806B2 (en) * 2004-09-17 2008-04-08 International Business Machines Corporation Semiconductor device structure with active regions having different surface directions and methods
JP4759967B2 (ja) * 2004-10-01 2011-08-31 セイコーエプソン株式会社 半導体装置の製造方法
US7274073B2 (en) * 2004-10-08 2007-09-25 International Business Machines Corporation Integrated circuit with bulk and SOI devices connected with an epitaxial region
JP3998677B2 (ja) * 2004-10-19 2007-10-31 株式会社東芝 半導体ウェハの製造方法
US7476939B2 (en) * 2004-11-04 2009-01-13 Innovative Silicon Isi Sa Memory cell having an electrically floating body transistor and programming technique therefor
US7251164B2 (en) * 2004-11-10 2007-07-31 Innovative Silicon S.A. Circuitry for and method of improving statistical distribution of integrated circuits
US7301838B2 (en) * 2004-12-13 2007-11-27 Innovative Silicon S.A. Sense amplifier circuitry and architecture to write data into and/or read from memory cells
US20060175659A1 (en) * 2005-02-07 2006-08-10 International Business Machines Corporation A cmos structure for body ties in ultra-thin soi (utsoi) substrates
US6972478B1 (en) * 2005-03-07 2005-12-06 Advanced Micro Devices, Inc. Integrated circuit and method for its manufacture
US7244659B2 (en) * 2005-03-10 2007-07-17 Micron Technology, Inc. Integrated circuits and methods of forming a field effect transistor
US7605429B2 (en) * 2005-04-15 2009-10-20 International Business Machines Corporation Hybrid crystal orientation CMOS structure for adaptive well biasing and for power and performance enhancement
JP2007019170A (ja) * 2005-07-06 2007-01-25 Fuji Electric Holdings Co Ltd 部分ｓｏｉ基板、部分ｓｏｉ基板の製造方法、及び、ｓｏｉ基板
US7606066B2 (en) 2005-09-07 2009-10-20 Innovative Silicon Isi Sa Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
KR100628247B1 (ko) * 2005-09-13 2006-09-27 동부일렉트로닉스 주식회사 반도체 소자
US7355916B2 (en) * 2005-09-19 2008-04-08 Innovative Silicon S.A. Method and circuitry to generate a reference current for reading a memory cell, and device implementing same
US20070085140A1 (en) * 2005-10-19 2007-04-19 Cedric Bassin One transistor memory cell having strained electrically floating body region, and method of operating same
JP2007158295A (ja) * 2005-11-10 2007-06-21 Seiko Epson Corp 半導体装置および半導体装置の製造方法
US7683430B2 (en) 2005-12-19 2010-03-23 Innovative Silicon Isi Sa Electrically floating body memory cell and array, and method of operating or controlling same
US7528065B2 (en) * 2006-01-17 2009-05-05 International Business Machines Corporation Structure and method for MOSFET gate electrode landing pad
JP2007251005A (ja) * 2006-03-17 2007-09-27 Toshiba Corp 半導体装置及びその製造方法
DE102006015076B4 (de) * 2006-03-31 2014-03-20 Advanced Micro Devices, Inc. Halbleiterbauelement mit SOI-Transistoren und Vollsubstrattransistoren und ein Verfahren zur Herstellung
DE102006062979B3 (de) 2006-03-31 2019-03-28 Advanced Micro Devices, Inc. Halbleiterbauelement mit SOI-Transistoren und Vollsubstrattransistoren und ein Verfahren zur Herstellung
US7492632B2 (en) 2006-04-07 2009-02-17 Innovative Silicon Isi Sa Memory array having a programmable word length, and method of operating same
US7285480B1 (en) * 2006-04-07 2007-10-23 International Business Machines Corporation Integrated circuit chip with FETs having mixed body thicknesses and method of manufacture thereof
US7933142B2 (en) 2006-05-02 2011-04-26 Micron Technology, Inc. Semiconductor memory cell and array using punch-through to program and read same
US7777275B2 (en) * 2006-05-18 2010-08-17 Macronix International Co., Ltd. Silicon-on-insulator structures
JP2007329200A (ja) * 2006-06-06 2007-12-20 Toshiba Corp 半導体装置の製造方法
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US7542340B2 (en) 2006-07-11 2009-06-02 Innovative Silicon Isi Sa Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
US7592209B2 (en) * 2006-11-13 2009-09-22 Intel Corporation Integration of a floating body memory on SOI with logic transistors on bulk substrate
KR101406604B1 (ko) 2007-01-26 2014-06-11 마이크론 테크놀로지, 인코포레이티드 게이트형 바디 영역으로부터 격리되는 소스/드레인 영역을 포함하는 플로팅-바디 ｄｒａｍ 트랜지스터
WO2009031052A2 (en) 2007-03-29 2009-03-12 Innovative Silicon S.A. Zero-capacitor (floating body) random access memory circuits with polycide word lines and manufacturing methods therefor
JP2008251812A (ja) * 2007-03-30 2008-10-16 Toshiba Corp 半導体装置およびその製造方法
US8064274B2 (en) 2007-05-30 2011-11-22 Micron Technology, Inc. Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same
US8085594B2 (en) 2007-06-01 2011-12-27 Micron Technology, Inc. Reading technique for memory cell with electrically floating body transistor
US7906381B2 (en) * 2007-07-05 2011-03-15 Stmicroelectronics S.A. Method for integrating silicon-on-nothing devices with standard CMOS devices
WO2009039169A1 (en) 2007-09-17 2009-03-26 Innovative Silicon S.A. Refreshing data of memory cells with electrically floating body transistors
US8536628B2 (en) 2007-11-29 2013-09-17 Micron Technology, Inc. Integrated circuit having memory cell array including barriers, and method of manufacturing same
US8349662B2 (en) 2007-12-11 2013-01-08 Micron Technology, Inc. Integrated circuit having memory cell array, and method of manufacturing same
US8773933B2 (en) 2012-03-16 2014-07-08 Micron Technology, Inc. Techniques for accessing memory cells
US8014195B2 (en) 2008-02-06 2011-09-06 Micron Technology, Inc. Single transistor memory cell
US8189376B2 (en) 2008-02-08 2012-05-29 Micron Technology, Inc. Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US7947543B2 (en) 2008-09-25 2011-05-24 Micron Technology, Inc. Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation
US7933140B2 (en) 2008-10-02 2011-04-26 Micron Technology, Inc. Techniques for reducing a voltage swing
US7924630B2 (en) 2008-10-15 2011-04-12 Micron Technology, Inc. Techniques for simultaneously driving a plurality of source lines
US8223574B2 (en) 2008-11-05 2012-07-17 Micron Technology, Inc. Techniques for block refreshing a semiconductor memory device
US8213226B2 (en) 2008-12-05 2012-07-03 Micron Technology, Inc. Vertical transistor memory cell and array
US8266962B2 (en) * 2009-01-28 2012-09-18 Infineon Technologies Ag Acceleration sensor
US8319294B2 (en) 2009-02-18 2012-11-27 Micron Technology, Inc. Techniques for providing a source line plane
WO2010102106A2 (en) 2009-03-04 2010-09-10 Innovative Silicon Isi Sa Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device
WO2010114890A1 (en) 2009-03-31 2010-10-07 Innovative Silicon Isi Sa Techniques for providing a semiconductor memory device
US8139418B2 (en) 2009-04-27 2012-03-20 Micron Technology, Inc. Techniques for controlling a direct injection semiconductor memory device
US8508994B2 (en) 2009-04-30 2013-08-13 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
US8498157B2 (en) 2009-05-22 2013-07-30 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8537610B2 (en) 2009-07-10 2013-09-17 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9076543B2 (en) 2009-07-27 2015-07-07 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8199595B2 (en) 2009-09-04 2012-06-12 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8395216B2 (en) * 2009-10-16 2013-03-12 Texas Instruments Incorporated Method for using hybrid orientation technology (HOT) in conjunction with selective epitaxy to form semiconductor devices with regions of different electron and hole mobilities and related apparatus
US8174881B2 (en) 2009-11-24 2012-05-08 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor device
US8310893B2 (en) 2009-12-16 2012-11-13 Micron Technology, Inc. Techniques for reducing impact of array disturbs in a semiconductor memory device
US8416636B2 (en) 2010-02-12 2013-04-09 Micron Technology, Inc. Techniques for controlling a semiconductor memory device
US8576631B2 (en) 2010-03-04 2013-11-05 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8411513B2 (en) 2010-03-04 2013-04-02 Micron Technology, Inc. Techniques for providing a semiconductor memory device having hierarchical bit lines
US8369177B2 (en) 2010-03-05 2013-02-05 Micron Technology, Inc. Techniques for reading from and/or writing to a semiconductor memory device
US8547738B2 (en) 2010-03-15 2013-10-01 Micron Technology, Inc. Techniques for providing a semiconductor memory device
JP5495881B2 (ja) * 2010-03-25 2014-05-21 シチズンホールディングス株式会社 半導体装置
US8411524B2 (en) 2010-05-06 2013-04-02 Micron Technology, Inc. Techniques for refreshing a semiconductor memory device
US8610211B2 (en) 2010-07-23 2013-12-17 International Business Machines Corporation Semiconductor-on-insulator (SOI) structure with selectively placed sub-insulator layer void(s) and method of forming the SOI structure
US8531878B2 (en) 2011-05-17 2013-09-10 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9559216B2 (en) 2011-06-06 2017-01-31 Micron Technology, Inc. Semiconductor memory device and method for biasing same
CN102315154A (zh) * 2011-09-30 2012-01-11 上海宏力半导体制造有限公司 绝缘体上硅结构及其制造方法、半导体器件
FR2990553B1 (fr) * 2012-05-09 2015-02-20 Soitec Silicon On Insulator Injection fet complementaire pour une cellule a corps flottant
US9245603B2 (en) * 2013-10-21 2016-01-26 Macronix International Co., Ltd. Integrated circuit and operating method for the same
US9245903B2 (en) * 2014-04-11 2016-01-26 International Business Machines Corporation High voltage metal oxide semiconductor field effect transistor integrated into extremely thin semiconductor on insulator process
US9871050B1 (en) * 2016-08-10 2018-01-16 Globalfoundries Inc. Flash memory device
US10109638B1 (en) * 2017-10-23 2018-10-23 Globalfoundries Singapore Pte. Ltd. Embedded non-volatile memory (NVM) on fully depleted silicon-on-insulator (FD-SOI) substrate
DE112019002436B4 (de) * 2018-06-18 2024-02-22 Hitachi Astemo, Ltd. Halbleitervorrichtung
US11600628B2 (en) * 2020-01-15 2023-03-07 Globalfoundries U.S. Inc. Floating gate memory cell and memory array structure

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5172203A (en) * 1983-12-23 1992-12-15 Sony Corporation Semiconductor device with polycrystalline silicon active region and method of fabrication thereof
EP0562207B1 (en) * 1992-03-27 1996-06-05 International Business Machines Corporation Method of forming thin film pseudo-planar PFET devices and structures resulting therefrom
JPH07106434A (ja) 1993-10-05 1995-04-21 Mitsubishi Electric Corp 半導体記憶装置及びその製造方法
US5612552A (en) * 1994-03-31 1997-03-18 Lsi Logic Corporation Multilevel gate array integrated circuit structure with perpendicular access to all active device regions
US5399507A (en) * 1994-06-27 1995-03-21 Motorola, Inc. Fabrication of mixed thin-film and bulk semiconductor substrate for integrated circuit applications
JPH08316431A (ja) 1995-05-22 1996-11-29 Hitachi Ltd 半導体装置とその製造方法
JPH10303385A (ja) 1997-04-25 1998-11-13 Texas Instr Inc <Ti> Ｓｉｍｏｘまたは貼り合わせｓｏｉ基板上に作成したハイブリッド素子及びその製造方法
US5818069A (en) * 1997-06-20 1998-10-06 Advanced Micro Devices, Inc. Ultra high density series-connected transistors formed on separate elevational levels
US6140163A (en) * 1997-07-11 2000-10-31 Advanced Micro Devices, Inc. Method and apparatus for upper level substrate isolation integrated with bulk silicon
US6271542B1 (en) * 1997-12-08 2001-08-07 International Business Machines Corporation Merged logic and memory combining thin film and bulk Si transistors
JPH11238860A (ja) 1998-02-19 1999-08-31 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6121662A (en) * 1998-04-20 2000-09-19 Texas Instruments - Acer Incorporated 3-D CMOS transistors with high ESD reliability
JPH11345968A (ja) * 1998-06-02 1999-12-14 Seiko Instruments Inc 半導体装置およびその製造方法
KR100532975B1 (ko) * 1998-08-26 2006-01-27 주식회사 하이닉스반도체 반도체소자의 제조방법
DE69925078T2 (de) * 1998-08-29 2006-03-09 International Business Machines Corp. SOI-Transistor mit einem Substrat-Kontakt und Verfahren zu dessen Herstellung
JP2000091534A (ja) 1998-09-11 2000-03-31 Mitsubishi Electric Corp 半導体装置
US6214694B1 (en) * 1998-11-17 2001-04-10 International Business Machines Corporation Process of making densely patterned silicon-on-insulator (SOI) region on a wafer
US6180486B1 (en) 1999-02-16 2001-01-30 International Business Machines Corporation Process of fabricating planar and densely patterned silicon-on-insulator structure
US6214653B1 (en) * 1999-06-04 2001-04-10 International Business Machines Corporation Method for fabricating complementary metal oxide semiconductor (CMOS) devices on a mixed bulk and silicon-on-insulator (SOI) substrate
US6333532B1 (en) * 1999-07-16 2001-12-25 International Business Machines Corporation Patterned SOI regions in semiconductor chips
US6344671B1 (en) * 1999-12-14 2002-02-05 International Business Machines Corporation Pair of FETs including a shared SOI body contact and the method of forming the FETs
JP2001274236A (ja) * 2000-03-24 2001-10-05 Sanyo Electric Co Ltd 半導体装置
JP2002141476A (ja) * 2000-11-07 2002-05-17 Hitachi Ltd ＢｉＣＭＯＳ半導体集積回路装置およびその製造方法
KR100353468B1 (en) * 2000-12-26 2002-09-19 Hynix Semiconductor Inc Method for manufacturing semiconductor device
US6403485B1 (en) * 2001-05-02 2002-06-11 Chartered Semiconductor Manufacturing Ltd Method to form a low parasitic capacitance pseudo-SOI CMOS device
US6429084B1 (en) * 2001-06-20 2002-08-06 International Business Machines Corporation MOS transistors with raised sources and drains

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104701237A (zh) * 2013-12-06 2015-06-10 英飞凌技术德累斯顿有限责任公司 载体和用于加工载体的方法
US9929181B2 (en) 2013-12-06 2018-03-27 Infineon Technologies Dresden Gmbh Method for manufacturing an electronic device and method for operating an electronic device
US10096511B2 (en) 2013-12-06 2018-10-09 Infineon Technologies Dresden Gmbh Carrier and a method for processing a carrier

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