CN1763949A - 元件接面结构 - Google Patents

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Abstract

一种半导体元件，包含具有多个栅极层的栅极结构，其中上述栅极层成层于栅极介电层之上。成对的薄间隙壁形成于相对应的栅极结构的侧壁上。每一薄间隙壁最多为25纳米宽。栅极结构的长度最多为40纳米。元件中的源极与漏极区域自对准，并位于邻近每一薄间隙壁与相对应的栅极结构边缘处之下。源极与漏极区包含选择性种类的杂质浓度，用以于每一薄间隙壁与该相对应栅极结构的边缘处下形成平滑接面轮廓。

Description

元件接面结构
技术领域
本发明涉及一种集成电路与半导体元件的装置，且特别涉及一种制造具有纳米尺寸的半导体元件的改良式工艺与其元件接面结构。
背景技术
尺寸缩小的集成电路(integrated circuit，IC)芯片设计已被采用以增加集成电路中的元件密度，因而能增加效能与降低IC成本。近代IC的内存芯片，例如动态随机存储器(dynamic random access memory，DRAM)、静态随机存储器(static random access memory，SRAM)与只读存储器(readonly memory，ROM)等芯片具有较高的密度与低成本。主要通过等比例缩小尺寸增加芯片密度，同时能增进效能。亦即是通过形成较小结构的元件与减少元件间的间隔或元件所组成的结构间的间隔来增加芯片密度。
一般而言，互补型金属氧化物半导体晶体管(complementary metaloxide semiconductor，CMOS)已成为集成电路中可减少功率损耗并提高效能的较佳选择。缩减CMOS晶体管尺寸已成为驱使微处理器功效增进的主要因素。商业上可用的半导体元件，例如金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Field Effect Transistor，MOSFET)，已将源极到漏极的通道长度缩短至低于40nm。
图1显示出部分已有技术中形成于基板110上的晶体管100。形成于基板110上的晶体管元件100包含主动区域105(例如P阱或N阱)与隔离用的场氧化层107。栅极120结构包含于栅极介电层区114上的硅化金属层122与覆盖层124。某些栅极结构中可能也会包含多晶硅层(图中未示)。较厚的间隙壁126用以隔离，且使大量植入的掺质不直接接触栅极120。随后，于基板110表面植入高浓度掺质，使得源极与漏极(分别是130与140)能自对准于对应且邻近栅极结构120处形成。
当缩短通道125的长度时，通道区域的电场则会增加，因而导致较高的基板电流，同时增加热载流子问题。其中上述热载流子问题主要是因电子陷于栅极介电层区域的趋势所造成。一种用来解决部分问题与增加元件的可靠性或操作效能的已知方法，是在通道125区域与每个源极130与漏极140区域之间再增加一组轻掺杂漏极(lightly doped drain，LDD)区150与152。LDD区150与152则是用以使热载流子效应减到最低，因为在漏极140与通道125之间较少的掺杂程度会使邻近漏极140处的通道125中的电场强度降低。请参照图1，于栅极120与间隙壁26的边缘下方的LDD区150与152以及深源极/漏极(source/drain，S/D)130与140，其具有不平滑的接面轮廓170。LDD区150与152的长度通常是由较厚的间隙壁126的宽度所决定。
不平滑的接面轮廓170以双层深度区域而形成，其中源极/漏极130与140与LDD区150分别包含高杂质浓度与低杂质浓度。LDD区150与152的主要目的在于抵消漏极140附近高浓度的电场。
纳米元件的时代中，晶体管栅极的宽度是持续在缩短。对于更小的空间需求与较短的通道长度一般而言是需要薄的间隙壁与浅的源极/漏极接面深度。然而，使用传统的微缩技术以得到更小元件是很困难的，因为这会增加短通道效应且降低元件的操作效能。当间隙壁126的厚度低于250埃与通道长度短于40nm时，形成LDD区150与152则成为一项困难技术。
因此，需要一种改良的工艺与接面结构元件，用以制造纳米半导体元件，同时能减小短通道效用。并且，需要制造一种具有缩小的尺寸、增进操作效能、降低成本以及更多可靠性的改良式半导体元件。此外，也需要一种具有较佳的热载流子生命周期与较高接面击穿电压的改良元件。
发明内容
因此本发明的目的就是提供一种改良式工艺与元件接面结构，用以制造纳米半导体元件，进而减少短通道效应。根据本发明的一较佳实施例，半导体元件包含具有多个栅极层的栅极结构，且栅极层位于栅极介电层之上。成对的薄间隙壁形成于相对应的栅极结构的侧壁上。每个薄间隙壁最多25nm宽。栅极结构的长度最多40nm。源极与漏极区自对准，并位于邻近每个薄间隙壁之下与相对应栅极结构的边缘处。源极与漏极区包含选择性类型的杂质浓度，以于每个薄间隙壁与相对应的栅极结构之下形成平滑的接面轮廓。
依照本发明一较佳实施例，一种形成于基板上的第一与第二元件结构包含具有第一栅极结构的第一元件。其中上述第一元件包含多个位于第一栅极介电层上的第一栅极层。多个第一薄间隙壁形成于相对应的第一栅极结构的侧壁上。第一元件中的第一源极与第一漏极区是自对准，且位于邻近每个第一薄间隙壁与相对应的第一栅极结构边缘之下。第二元件包含第二栅极结构。其中，第二栅极结构包含多个位于第二栅极介电层上的第二栅极层。多个第二厚间隙壁形成于相对应的第二栅极结构的侧壁上。每个第一薄间隙壁与每个第二厚间隙壁的不同处在于，可选择性地超出预定的宽度。第二源极与第二漏极区是自对准，且位于邻近每个第二厚间隙壁与相对应的第二栅极结构边缘之下。
其它与本发明的目的与优点相同的形式，皆能通过阅读以下详细的描述与附图更加清楚明了。
附图说明
为让本发明的上述和其它目的、特征、优点与实施例能更明显易懂，附图的详细说明如下：
图1为已有技术中形成于基板110上的晶体管100的示意图。
图2为依照本发明一较佳实施例的一种具有改良式元件接面结构的半导体元件200的示意图。
图3A表示根据本发明的一较佳实施例的第一元件310与第二元件320，其中于基板上形成的第一元件310与第二元件320分别具改良式元件接面结构。
图3B表示根据本发明的一较佳实施例的第一元件310与第二元件320，其中形成于半导体晶片上的第一元件310与第二元件320分别具有一改良元件接面结构。
图4A为根据本发明的一较佳实施例的形成CMOS元件的方法流程图。
图4B为根据本发明的一较佳实施例的步骤440中的额外详细流程图。主要元件标记说明
100：晶体管            105：主动区域
107：场氧化层          110：基板
114：栅极介电层区      120：栅极结构
122：硅化金属层        124：覆盖层
125：通道              126：间隙壁
130：源极              140：漏极
150、152：LDD区        170：不平滑的接面轮廓
200：元件              205：主动区域
207：场氧化层          210：基板
214：栅极介电层区      220：栅极结构
222：硅化金属层        224：覆盖层
225：通道              226：薄间隙壁
230：源极              240：漏极
270：平滑的接面轮廓    232、234：深度
300：元件              301：基板
305、306：主动区域     307、308：场氧化层
310：第一元件          312：第一栅极结构
314：第一栅极层            316：第一栅极介电层
326：薄间隙壁              330、350：源极
333：第一平滑接面轮廓      340、360：漏极
320：第二元件              363：第二平滑接面轮廓
382：第二栅极结构          366：厚间隙壁
384：第二栅极层            386：第二栅极介电层
410～460：步骤             4402～4408：步骤
具体实施方式
以下将以附图及详细说明阐述本发明的精神，如所属技术领域的技术人员在了解本发明的较佳实施例后，当可由本发明所揭示的技术，加以改变及修饰，其并不脱离本发明的精神与范围。然而，应了解的是，附图与详细的说明并非用以限定本发明，相反地，任何所属技术领域的技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。
在不同附图中，多于一个附图出现的元件是以相似的编排方式编号。本发明描述一种改良式工艺与元件接面结构，用以制造纳米半导体元件。根据本发明的一较佳实施例，半导体元件包含具有多个栅极层的栅极结构。其中上述栅极层位于栅极介电层之上。成对的薄间隙壁形成于相对应的栅极结构的侧壁上。每个薄间隙壁最多为25nm宽。栅极结构的长度最多为40nm。元件中的源极与漏极区会自对准，并位于邻近每个薄间隙壁与相对应的栅极结构边缘之下。源极与漏极区包含选择性种类的杂质浓度，以于每个薄间隙壁与相对应的栅极结构之下形成平滑的接面轮廓。
请参照图2，其为依照本发明一较佳实施例的一种具有改良式元件接面结构的半导体元件200的示意图。在一较佳实施例中，元件200是一个CMOS元件。在一较佳实施例中，改良式元件结构包含一个具有较薄栅极介电层的核心元件。形成于基板210上的元件200包含主动区域205(例如p阱或n阱)，以及隔离用的场氧化区域207。栅极结构220包含位于栅极介电层区214上的硅化金属层222与覆盖层224。在一较佳实施例中，栅极介电层214具有小于16埃的厚度。某些栅极结构中可能也会包含多晶硅层(图中未示)。在本较佳实施例中，栅极结构220的长度小于40nm，且栅极结构220的厚度小于1000埃。成对的薄间隙壁226用以作电性隔离，并使植入的重掺杂不直接与栅极结构220的接触。
接着，源极与漏极区(分别为230与240)会自对准地形成于邻近栅极结构220处，且以LDD或S/D工艺而形成。亦即是，用下列步骤所形成：
步骤A：植入高浓度杂质于基板210的表面至深度232之间。
步骤B：植入低浓度杂质于基板210的表面到深度234，其中深度234较深度232深一个预定的深度。在一较佳实施例中，深度234小于35nm。
在一较佳实施例中，用以制造元件200的S/D接面植入工艺使用多个工序，来改善短通道效应与接面漏电的问题。为了减缓短通道效应(例如电击穿)，则如步骤A所述植入浅接面轮廓的高浓度杂质。为了减低接面漏电与栅极重叠(overlay)的问题，则使用如步骤B所述具较深的接面轮廓的低浓度杂质。因此，元件200表示出更大的热载流子生命周期与较高的接面击穿电压。
在一较佳实施例中，元件200较佳以在无LDD工艺下制造，因而能简化纳米元件的制造程序。与传统技术上需四个光刻步骤(NMOS S/D、PMOS S/D、NMOS LDD与PMOS LDD)相比，元件200的新S/D接面结构需要两个光刻步骤，即NMOS S/D与PMOS S/D。
上述较佳实施例中，源极/漏极(S/D)区230与240具有平滑的接面轮廓270，且接面轮廓270位于栅极结构220边缘与薄间隙壁226之下，如图所示。在一较佳实施例中，薄间隙壁226的宽度小于25nm。与轮廓170相比，轮廓270是平滑的，因为轮廓270没有包含任何具有高杂质浓度与低杂质浓度的双层深度区域。
在一较佳实施例中，在多个薄间隙壁226中每个薄间隙壁以氮氧化硅(SiON)、氮化硅(Si3N4)、低压四乙基硅酸盐(low pressure tetra-ethoxysilane，LPTEOS)、高温氧化物(hihg temperature oxide，HTO)、热炉管式氧化物、含铪氧化物、含钽氧化物、含铝氧化物、介电常数高于5的高介电常数的介电材质、含氧介电材质、含氮介电材质等材质或是上述组合物所形成。
请参照图3A，其为根据本发明的一较佳实施例的第一元件310与第二元件320，其中于基板上形成的第一元件310与第二元件320分别具改良式元件接面结构。在一较佳实施例中，第一元件310与第二元件320为形成于单芯片上的CMOS元件。在一较佳实施例中，第一元件310为具有较薄栅极介电层316(小于16埃)的核心元件。在一较佳实施例中，第二元件320为具有较厚栅极介电层386(大于20埃)的输入/输出元件。在一较佳实施例中，第一元件310的操作电压小于1.5伏特，且第二元件320的操作电压至少1.5伏特。
形成于基板301上的元件310与320皆包含一个相对应的主动区域305与306(例如p阱或n阱)，以及隔离用的场氧化区域307与308。形成于基板301上的第一与第二元件310与320的改良式元件接面结构，包含具第一栅极结构312的第一元件310。其中上述栅极结构包含形成于第一栅极介电层316上的多个第一栅极层314。在一较佳实施例中，第一栅极介电层316的厚度小于16埃。某些栅极结构中可能也会包含多晶硅层(图中未示)。在一较佳实施例中，第一栅极结构312的长度小于40nm。在一较佳实施例中，栅极结构312的厚度小于1000埃。
成对的薄间隙壁326形成于相对应的第一栅极结构312的侧壁上。接着，第一源极与第一漏极区330与340自对准地形成于邻近且低于第一薄间隙壁与相对应第一栅极结构312的边缘处。在一较佳实施例中，第一源极与第一漏极区330与340包含选择性种类的杂质浓度，以于第一薄间隙壁与相对应的第一栅极结构312边缘之下形成第一平滑接面轮廓333。
第二元件320包含具多个栅极层384的第二栅极结构382，其中多个栅极层位于第二栅极介电层386之上。在一较佳实施例中，第二栅极介电层386的厚度大于20埃。某些栅极结构中可能也会包含多晶硅层(图中未示)。在一较佳实施例中，第二栅极结构382的长度大于100nm。
成对的第二厚间隙壁366形成于相对应的第二栅极结构382的侧壁上。在一较佳实施例中，第一薄间隙壁与第二厚间隙壁之间的差别在于，可选择性地超出预定的宽度。在一较佳实施例中，预定的宽度至少为100埃。随后，第二源极与第二漏极区350与360自对准地形成于邻近第二厚间隙壁与相对应第二栅极结构382边缘之下。在一较佳实施例中，第二源极与第二漏极区350与360包含选择性种类的杂质浓度，以于第二厚间隙壁与相对应第二栅极结构382边缘处之下形成第二平滑接面轮廓363。
请参照图3B，其为根据本发明的一较佳实施例的第一元件310与第二元件320，其中形成于半导体晶片上的第一元件310与第二元件320分别具有一改良元件接面结构。在一较佳实施例中，第一元件310为核心元件(逻辑位置)，且第二元件320为SRAM。上述较佳实施例中，元件的设置实质上是相似于图3A，除了第一元件310包含成对的厚间隙壁366与第二元件包含成对的薄间隙壁326。SRAM包含CMOS反相器(未表示)与过栅极元件(pass gate device)(未表示)。CMOS反相器包含推降(NMOS)元件与拉升(PMOS)元件。在本较佳实施例中，成对的第二厚间隙壁366形成于第一栅极结构312的侧壁上，且成对的第一薄间隙壁326形成于第二栅极结构382的侧壁上。在本较佳实施例中，每个第一薄间隙壁的厚度皆小于25nm，且间隙壁的宽度不同，此表示预定的宽度至少为50埃。
请参照图4A，为根据本发明的一较佳实施例的形成CMOS元件的方法流程图。其中上述CMOS形成于具改良式元件接面结构的半导体晶片之上。步骤410中，例如P阱或N阱的主动区域形成于基板上。步骤420中，形成具各种栅极层与MOSFET内连线的栅极结构。步骤430中，形成间隙壁结构于栅极结构的侧壁上。步骤440，形成具有平滑轮廓接面的核心CMOS S/D区域。步骤450，将CMOS元件进行回火工艺。步骤460，形成硅化金属层以覆盖CMOS元件。
请参照图4B，其为根据本发明的一较佳实施例的步骤440中的额外详细流程图。步骤440包含次步骤4402、4404、4406与4408。步骤4402包含NMOS光刻步骤。步骤4404包含NMOS元件植入步骤。更特别的是，植入NMOS元件的步骤4404包含(a)高浓度(大于1E15/cm2)，但是以低能量(小于5Kev)植入，(b)低浓度(小于5E14/cm2)，但是高能(介于30至120Kev)，与(c)反掺质植入步骤。高浓度与低浓度的掺质种类包含砷、磷31(P31)、锑或其组合物。反掺质植入步骤包含杂质硼11(B11)、氟化硼(BF2)、铟或其组合物；掺质浓度为1E13/cm2到3E14/cm2之间；以及植入能量B11(500ev到5Kev)、BF2(5Kev到40Kev)、铟(30Kev到120Kev)。步骤4406包含PMOS光刻步骤，相似于上述步骤4402，且步骤4408包含PMOS元件植入步骤，相似于上述步骤4404。
图4A与4B的各种步骤皆可以增加、省略、合并、改变或在不同顺序下操作。
虽然本发明已以一较佳实施例披露如上，然其并非用以限定本发明，任何所属技术领域的技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与改进，因此本发明的保护范围当视权利要求所界定者为准。

Claims (10)

1.一种半导体元件，其特征是包含：
栅极结构，该栅极结构具有多个栅极层，其中这些栅极层成层于栅极介电层之上；
多个薄间隙壁，其中每一上述这些薄间隙壁形成于相对应的该栅极结构的侧壁上，且每一上述这些薄间隙壁最多为25nm宽；以及
多个源极与漏极区，其中每一上述这些源极与漏极区自对准，且位于邻近每一上述这些薄间隙壁与相对应的该栅极结构的边缘处之下，其中上述这些源极与漏极区包含选择性种类的杂质浓度，以于每一上述这些薄间隙壁与该相对应的该栅极结构的边缘之下形成平滑接面轮廓。
2.根据权利要求1所述的元件，其特征是该栅极结构的长度最多为40纳米。
3.根据权利要求1所述的元件，其特征是每一薄间隙壁包含上述这些薄间隙壁，其由氮氧化硅(SiON)、氮化硅(Si3N4)、低压四乙基硅酸盐(LPTEOS)、高温氧化物(HTO)、热炉管式氧化物、含铪氧化物、含钽氧化物、含铝氧化物、介电常数高于5的高介电常数介电材质、含氧介电材质、含氮介电材质等材质或是上述组合物所形成。
4.根据权利要求1所述的元件，其特征是上述这些薄间隙壁以沉积薄层的介电材质与非等向地沿着相对应该栅极的该侧壁蚀刻该介电材质而形成。
5.一种元件结构，形成于基板上的第一与第二元件，其特征是该元件结构包含：
第一元件，包含：
第一栅极结构，该第一栅极结构具有多个第一栅极层，上述这些第一栅极层成层地形成于第一栅极介电层之上；
多个第一薄间隙壁，其中每一上述这些第一薄间隙壁形成于相对应的该第一栅极结构的侧壁上；以及
第一源极与第一漏极区，其中每一该第一源极与该第一漏极区自对准，并位于邻近每一上述这些第一薄间隙壁与相对应的该第一栅极结构的边缘处之下；以及
第二元件，包含：
第二栅极结构，该第二栅极结构具有多个第二栅极层，上述这些第二栅极层成层地形成于第二栅极介电层之上；
多个第二厚间隙壁，其中每一上述这些第二厚间隙壁形成于相对应的该第二栅极结构的侧壁上，其中每一上述这些第一薄间隙壁与每一上述这些第二厚间隙壁的不同处在于，可选择性的超出预定宽度；以及
第二源极与第二漏极区，其中每一该第二源极与该第二漏极区自对准，并位于邻近每一上述这些第二厚间隙壁与相对应的该第二栅极结构的边缘处之下。
6.根据权利要求5所述的元件，其特征是该第一元件的第一操作电压小于1.5伏特，且该第二元件的第二操作电压不小于1.5伏特。
7.根据权利要求5所述的元件，其特征是该第一元件为核心元件，且该第二元件为输入/输出元件。
8.一种元件结构，形成于基板上的第一与第二元件，其特征是该元件结构包含：
第一元件，包含：
第一栅极结构，该第一栅极结构具有多个第一栅极层，上述这些第一栅极层成层于第一栅极介电层之上；
多个第一厚间隙壁，其中每一上述这些第一厚间隙壁形成于相对应的该第一栅极结构的侧壁上；以及
第一源极与第一漏极区，其中每一该第一源极与该第一漏极自对准，并位于邻近每一上述这些第一厚间隙壁与相对应的该第一栅极结构的边缘处之下；以及
第二元件，包含：
第二栅极结构，该第二栅极结构具有多个第二栅极层，上述这些第二栅极层成层于第二栅极介电层之上；
多个第二薄间隙壁，其中每一上述这些第二薄间隙壁形成于相对应的该第二栅极结构的侧壁上，其中每一上述这些第一厚间隙壁与每一上述这些第二薄间隙壁的不同处在于，可选择性的超出预定宽度；以及
第二元件与第二漏极区，其中每一该第二源极与该第二漏极区自对准，并位于邻近每一上述这些第二薄间隙壁与相对应的该第二栅极结构的边缘处之下。
9.根据权利要求8所述的元件，其特征是该第一元件为逻辑性的元件，且该第二元件为静态随机存储器元件。
10.一种形成互补式金属氧化物半导体元件的方法，其特征是形成于于具有改良式元件接面结构的半导体晶片上，该方法包含：
形成主动区域，该主动区域位于该晶片中的基板上；
形成栅极结构，该栅极结构具有多个栅极层，其中上述这些栅极层成层地形成于栅极介电层之上；
形成多个薄间隙壁，其中每一上述这些薄间隙壁形成于相对应该栅极结构的侧壁上，每一上述这些薄间隙壁最多为25纳米宽；
形成多个源极与漏极区，其中每一该源极与该漏极区自对准，并位于邻近每一上述这些薄间隙壁与相对应的该第二栅极结构的边缘处之下，且上述这些源极与漏极区包含选择性种类的杂质浓度，其于每一上述这些薄间隙壁与该相对应该栅极结构的边缘处下形成平滑接面轮廓；
回火该元件；以及
形成硅化金属物，用以覆盖该元件。
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