CN1855512A - 非易失性存储器件及其制造方法 - Google Patents

Abstract

提供了非易失性存储器件及其制造方法。提供了具有单元场区和高压场区的半导体衬底。在衬底上提供器件隔离膜。器件隔离膜限定衬底的有源区。在包括器件隔离膜的衬底的单元场区上提供单元栅绝缘膜和单元栅导电膜。在具有器件隔离膜的衬底的高压场区上提供高压栅绝缘膜和高压栅导电膜。衬底的高压场区上的器件隔离膜至少部分地凹陷以在其中提供沟槽。

Description

非易失性存储器件及其制造方法

优先权要求

本申请涉及并要求2005年4月12日提交的韩国专利申请No.10-2005-30458的优先权，将其公开在此引入作为参考，如同在此全部阐述。

技术领域

本申请涉及半导体器件及其制造方法，更具体涉及非易失性存储器件及其制造方法。

背景技术

用于存储不同类型数据的半导体存储器件通常分为易失性和非易失性。当施加到其的电源中断时，易失性存储器件丢失存储在其中的数据。与此相反，即使当施加到其的电源中断时，非易失性存储器件保持它们的数据。因此，非易失性存储器件对断续地连接到电源的例如移动电话的应用有用，即，电池在充电该设备或***该设备之前用尽。

非易失性存储器件的类型包括闪速存储器件、铁电存储器件、相位可变的存储器件、磁性存储器件等。闪速存储器件可用于增强集成度，因为它们使用与金属氧化物半导体(MOS)晶体管相似的单位单元，而不需要用于存储信息的其他元件。根据存储单元的结构特征，闪速存储器件可被分类为浮置栅和浮置带类型。浮置栅闪速存储器件具有浮置栅，该浮置栅由在半导体衬底和控制栅之间的绝缘膜绝缘，通过注入电荷将数据存储在该浮置栅中。浮置阱(trap)闪速存储器件通过将电荷注入阱中来存储数据，该阱形成在半导体衬底和栅电极之间的非导电电荷存储膜中。

参照图1，将讨论说明浮置阱存储器件的传统单元晶体管的截面图。参照图1，将N型杂质注入P型半导体衬底1的区域，分别形成源区和漏区S和D。在源区S和漏区D之间分别形成单元栅绝缘膜3和单元栅导电膜4。单元栅绝缘膜3包括隧道绝缘膜3a、电荷存储膜3b、以及阻挡绝缘膜3c。

在半导体衬底1、隧道绝缘膜3a、电荷存储膜3b、阻挡绝缘膜3c、以及单元栅导电膜4中的界面上有势垒。在存储数据时，从源区S朝向漏区D电子被加速。在穿过隧道绝缘层3a的势垒之后，由电荷存储膜3b捕获加速的电子。与此相反，在擦除数据时，由电荷存储膜3b捕获的电子被推动穿透隧道绝缘膜3a。在读取数据时，测量所选择单元晶体管的阈值电压。该阈值电压根据是否捕获了电荷而变化。

这种闪速存储器件具有用于驱动存储单元的***电路。***电路可包括操作于读模式的低压晶体管和操作于编程/擦除模式的高压晶体管。图2是说明包括有***电路的传统浮置阱存储器件的截面图。

参照图2，单元场区(cell field region)Cell、高压场区Hv以及低压场区Lv分别表示形成单元晶体管、高压晶体管以及低压晶体管的区域。如图2所示，器件隔离膜2形成在半导体衬底1中，以在其中限定有源区。单元栅绝缘膜3和单元栅导电膜4形成在单元场区Cell中；高压栅绝缘膜5和高压栅导电膜6形成在高压场区Hv中；以及低压栅绝缘膜7和低压栅导电膜8形成在低压场区Lv中。单元栅绝缘膜3包括隧道绝缘膜3a、电荷存储膜3b、以及阻挡绝缘膜3c。高压栅绝缘膜5和低压栅绝缘膜7包括单层。高压栅绝缘膜5比低压栅绝缘膜7要厚，以增强电压耐受性能，因为高压晶体管操作于从外部源电压的增强的电压。在高压场区Hv的器件隔离膜2的下面形成沟道停止区9，杂质已经注入该沟道停止区9。为了保持晶体管之间的绝缘状态的目的而提供沟道停止区9，考虑到在高压场区Hv的相邻晶体管之间形成高压差。

传统闪速存储器件具有与制造工艺相关的问题。例如，由于栅绝缘膜3、5和7具有不同的厚度并且在单元场区Cell、低压场区Lv和高压场区Hv中使用该结构，制造在图2中说明的闪速存储器件的处理步骤将是复杂的。例如，在半导体衬底1上形成高压栅绝缘膜5；从单元和低压场区中除去高压栅绝缘膜5，同时阻挡高压场区；在单元和低压场区中形成低压栅绝缘膜7；从单元场区中除去低压栅绝缘膜7，同时阻挡低和高压场区；以及在半导体衬底1上淀积单元栅绝缘膜3之后，从高和低压场区中除去单元栅绝缘膜3。此外，对于沟道停止区9或对于阈值电压控制注入杂质。通过高压场区Hv中的器件隔离膜2注入用于沟道停止区9的杂质，导致制造过程复杂。

此外，类似使用传统方法制造的图2的器件的传统闪速存储器件可以被认为是不足的或者具有不足的操作特性。例如，在高度集成的器件中，对应于图2中的晶体管的沟道宽度的器件隔离膜2之间的距离将变得更加狭窄。沟道宽度的减少可导致在操作晶体管期间的电流总量减少。而且，由于器件的尺寸减少，源区S和漏区D之间的沟道宽度也逐渐减少。这可导致其中的短沟道效应。

发明内容

本发明的某些实施例提供非易失性存储器件及其制造方法。提供具有单元场区和高压场区的半导体衬底。在衬底上提供器件隔离膜。器件隔离膜限定衬底的有源区。在包括器件隔离膜的衬底的单元场区上提供单元栅绝缘膜和单元栅导电膜。在包括器件隔离膜的衬底的高压场区上提供高压栅绝缘膜和高压栅导电膜。衬底的高压场区的器件隔离膜至少部分地凹陷，以在其中提供沟槽。

在本发明的其他实施例中，沟槽的深度可大于高压栅绝缘膜的厚度。在单元场区中的器件隔离膜的上表面可以凹陷。单元栅绝缘膜可包括衬底上的隧道绝缘膜、隧道绝缘膜上的电荷存储膜以及电荷存储膜上的阻挡绝缘膜。可在高压栅导电膜和单元栅导电膜上设置公共栅导电膜。

在本发明的还一个实施例中，高压栅绝缘膜的厚度小于器件隔离膜边缘和沟槽之间的距离。高压栅导电膜可包括沟槽上的开口以及可在沟槽和开口中设置公共栅导电膜。可在沟槽和开口的侧壁以及公共栅导电膜之间形成单元栅绝缘膜。

附图说明

图1是说明传统浮置阱存储器件的单元晶体管的截面图。

图2是说明包括***电路的传统浮置阱存储器件的截面图。

图3A至3H是说明根据本发明的某些实施例的制造非易失性存储器件的处理步骤的截面图。

图4A至4G是说明根据本发明的其他实施例的制造非易失性存储器件的处理步骤的截面图。

图5是说明根据本发明的某些实施例的非易失性存储器件的方面的截面图。

具体实施方式

参照附图在下文更加全面地说明本发明，在附图中示出了本发明的实施例。然而，本发明可以有许多不同的形式，并且不应该构造为限制于在此阐述的实施例。而是，提供这些实施例以使得本公开是完全的和完整的，并且对本领域技术人员完全阐述本发明的范围。在附图中，为了清楚的目的可放大层和区域的尺寸和相对尺寸。应理解当元件或层被称为在其他元件或层“之上”或“连接到”或“耦接到”其他元件或层时，可以是直接地在其他元件或层之上或直接连接到或耦接到其他元件或层，或者存在中间元件或层。与此相反，当元件称为“直接在其上”、“直接连接到”或“直接耦接到”其他元件或层时，则没有中间元件或层。如在此使用，术语“和/或”包括一个或多个相关列项的任何或所有组合。通篇中相似标号指代相似元件。

应理解，尽管在此使用术语第一和第二来说明各个区域、层和/或部分，这些区域、层和/或部分不应被这些术语限制。这些术语仅用于将一个区域、层或部分从另一个区域、层或部分中区分。因此，在下文说明的第一区域、层或部分可称为第二区域、层或部分，相似地，第二区域、层或部分可称为第一区域、层或部分，而不背离本发明的教导。

此外，相对术语，例如“下”或“底”以及“上”或“顶”在此用于说明一个元件与其他元件的关系，如图所示。应理解相对术语旨在包括除了在图中所描述的取向之外的器件的不同取向。例如，如果将图中的器件翻转，描述为在其他元件的“下”侧的元件将位于该其他元件的“上”侧。因此基于图的特定取向，示例性术语“下”可包括“下”和“上”的取向。相似地，如果将图中的一个器件翻转，描述为在其他元件之“下”或“底下”的元件将位于该其他元件之“上”。因此示例性术语“下”或“底下”可包括上和下的取向。

参照截面图在此说明本发明的实施例，该截面图是本发明的理想化实施例的原理图。这样，期望由于例如制造工艺或容差的图例的形状的改变。因此，本发明的实施例不应被构造为限制于在此说明的区域的特定形状，而是包括由于例如制造导致的形状的偏差。例如，说明为矩形的注入区将通常具有圆形的或曲线的特性和/或在其边缘具有梯度的注入浓度，而不是从注入区到非注入区的二元变化。同样，通过注入形成的掩埋区将导致掩埋区和通过其发生注入的表面之间的区域中的某些注入。因此，在附图中能够说明的区域是示意性的，并且它们不意图说明器件的区域的准确形状并且不意图限制本发明的范围。

在此使用的术语仅是为了描述特定实施例的目的，并不意在限制本发明。如在此使用，单数形式“a”、“an”和“the”也旨在包括复数形式，除非上下文清楚地指明。还应该理解，术语“包括”和/或“包含”当在此使用的时候，指所陈述的特性、整体、步骤、操作、元件和/或组件的存在，但并不包括一个或多个其他特性、整体、步骤、操作、元件、组件和/或其组的存在或增加。

除非特别限定，在此使用的所有术语(包括技术术语和科学术语)具有本发明所属领域内普通技术人员所通常理解的相同含义。还应理解例如在通常使用的字典中定义的术语应被理解为具有在相关技术上下文中一致的含义，并且不以理想化或过度形式化的概念来理解，除非在此明确限定。

首先参照图3A至3H，截面图说明了将讨论的根据本发明的某些实施例的制造非易失性存储器件的处理步骤。如在图3A所说明，形成器件隔离膜20以在半导体衬底10中限定有源区。如所示，衬底具有其内的单元场区Cell、高压场区Hv、以及低压场区Lv。在单元场区Cell中形成单元晶体管，以及在高压和低压场区中形成高压和低压晶体管。可以使用例如沟槽隔离技术来完成器件隔离膜20。具体，在使用光刻工艺在衬底10中形成沟槽之后，可使用高浓度等离子淀积技术在沟槽中提供氧化膜，以形成器件隔离膜20。

现在参照图3B，在半导体衬底10的高压场区Hv上形成高压栅绝缘膜50和高压栅导电膜60。高压栅绝缘膜50可包括硅氧化物膜并可通过例如热氧化半导体衬底10而形成。高压栅导电膜60可包括多晶硅，该多晶硅包含高浓度的杂质，其可通过例如化学气相淀积而形成。有多种方法在高压场区Hv上形成高压栅绝缘膜50和高压栅导电膜60。例如，高压栅绝缘膜50和高压栅导电膜60可形成在高压场区Hv、单元和低压场区Cell和Lv上。可在高压栅绝缘膜50和高压栅导电膜60上形成掩模，例如衬底的高压场区上的掩模。可以根据掩模将膜50和60从单元场区和低压场区中除去。

现在参考图3C，可在半导体衬底10的单元场区Cell和低压场区Lv上形成低压栅绝缘膜70和低压栅导电膜80。当高压场区Hv覆盖用于将膜50和60从衬底的单元场区和低压场区中除去的掩模时，通过进行热氧化和CVD在单元场区和低压场区中形成低压栅绝缘膜70和低压栅导电膜80。

现在参考图3D，在衬底的低压场区上的低压导电膜80上以及在衬底的高压场区中的高压栅导电膜60上形成掩模110。衬底的高压场区上的掩模110部分地露出高压场区Hv中的隔离膜20。在本发明的某些实施例中，可以通过例如淀积并构图光刻胶膜而形成掩模110。此外，掩模110可以是例如通过使用光刻胶膜构图硅氮化物膜而形成的硬掩模。

现在参照图3E，将杂质111注入衬底的单元场区上的低压导电膜80以及根据掩模110注入衬底的高压场区中的高压栅导电膜60中。注入的杂质区可固定高压场区Hv中的器件隔离膜20下面的沟道停止区并可调整单元场区Cell中的阈值电压。

由于施加到高压晶体管的高电压，形成通过在器件隔离膜20下面注入杂质而形成的沟道停止区120。在本发明的某些实施例中，可使用掩模110将杂质注入用于沟道停止功能的目标区域，该掩模110部分地露出衬底的高压场区中的器件隔离膜20。此外，掩模110还用于将杂质注入单元场区Cell，用于阈值电压控制。将用于阈值电压控制的杂质注入单元晶体管的沟道区，调整单元晶体管的阈值电压。对于阈值电压控制和沟道停止，注入区的深度可以是不同的，其由离子注入能量控制。例如，当注入杂质用于调整阈值电压时，可控制能量以使得杂质固定在半导体衬底10的表面上。由于由掩模110部分地露出器件隔离膜20，可将用于阈值电压控制的杂质注入高压场区Hv中的器件隔离膜20。然而，这种在高压场区Hv中的器件隔离膜20的表面上的杂质不会影响高压晶体管的操作特性，因此根据本发明的某些实施例不必使用高压场区Hv中的额外的掩模来保护器件隔离膜20。

掩模110还用于将低压栅绝缘膜70和低压栅导电膜80从单元场区Cell和高压场区中除去，如在下文所说明，以及用于注入杂质，用于沟道停止区120和阈值电压控制。换句话说，根据本发明的某些实施例，多次使用掩模110，其可以简化整体制造工艺。

现在参考图3F，除去栅导电膜60和80以及栅绝缘膜50和70。具体地，将低压栅导电膜80和低压栅绝缘膜70从单元场区Cell中除去，同时将高压栅导电膜60和高压栅绝缘膜50从部分高压场区Hv中除去。如所示，在高压场区上形成开口130，同时从中除去高压栅导电膜50。在本发明的某些实施例中，使用热氧化形成高压栅绝缘膜50，而不在器件隔离膜20上形成高压栅绝缘膜50。

在本发明的某些实施例中，可以按照处理顺序，对于栅导电膜60和80以及栅绝缘膜50和70提供单独的除去步骤，即，在除去栅导电膜60和80之后以及除去栅绝缘膜50和70之前执行先前的离子注入步骤。在除去栅导电膜60和80之后的离子注入是有利的，因为正好提供用于沟道停止的杂质以保持器件隔离膜20中的分离，并且不需要精确地控制离子注入区。否则，用于阈值电压控制的杂质可提供为直接调整单元场区的阈值电压，因此不应该将它们注入半导体衬底10的表面上的沟道区中。因此，如果已经除去了栅导电膜60和80，可以相对容易地注入离子，因为栅绝缘膜70仅出现在半导体衬底10的上表面上。此外，没有栅导电膜60和80，由于通过栅导电膜60和80的厚度减少了离子注入的深度，可以减少离子注入的能量。

再次参考图3F，在除去栅绝缘膜50和70之后，可以通过例如增加除去栅绝缘膜50和70期间的蚀刻时间，来使器件隔离膜20凹陷。如所示，在单元场区Cell中的器件隔离膜20没有被覆盖，而在高压场区Hv中，器件隔离膜20被栅导电膜60和80部分地覆盖。因此，在衬底的高压场区的器间隔离膜20的区域中形成沟槽130。在本发明的某些实施例中，凹陷步骤增加高压晶体管的沟道宽度，这可提供其改进的操作特性，如将在此深入讨论。根据本发明的某些实施例，可使用如图3D所示的单个掩模110顺序执行注入杂质、除去栅导电膜和栅绝缘膜60、80、50和70、以及凹陷器件隔离膜20，这简化了整体制造工艺。

现在参考图3G，在单元场区Cell中形成单元栅绝缘膜30和单元栅导电膜40。单元栅绝缘膜30包括隧道绝缘膜31、电荷存储膜32以及阻挡绝缘膜33。隧道绝缘膜31是在存储器件的编程或擦除模式期间电子流过其的膜。隧道绝缘膜31可包括例如热氧化膜(SiO₂)，其通过氧化半导体衬底10而形成。提供电荷存储膜32以通过隧穿捕获电子。电荷存储膜32可包括例如硅氮化物膜(Si₃N₄)，其具有高捕获密度(trapping density)以及大于隧道绝缘膜31和阻挡绝缘膜33的电子吸引(electronic affinity)。提供阻挡绝缘膜33以将栅极从电荷存储膜32隔离。阻挡绝缘膜33可包括例如硅氧化物膜或具有高介电常数和大能带隙的高介电或金属膜。单元栅导电膜40可包括在单元栅绝缘膜30上层叠的多晶硅。

在半导体衬底10上形成单元栅绝缘膜30和单元栅导电膜40之后，在单元场区Cell上的膜30和40上形成掩模。根据掩模，将单元栅绝缘膜30和单元导电膜40从低和高压场区Lv和Hv除去。因此，单元栅绝缘膜30和单元栅导电膜40保留在单元场区Cell中。应理解单元栅绝缘膜30可以部分地保留在高压场区Hv中的沟槽140中以及在开口130的侧壁上，而不背离本发明的范围。

现在参照图3H，将公共栅导电膜100淀积在半导体衬底10上。因此，如图3H所示，单元场区Cell包括单元栅绝缘膜30、单元栅导电膜40、以及公共栅导电膜100。低压场区Lv包括低压栅绝缘模70、低压栅导电膜80、以及公共栅导电膜100。高压场区Hv包括高压栅绝缘模50、高压栅导电膜60、以及公共栅导电膜100。特别地，在高压场区Hv中，形成在器件隔离膜20上的沟槽140和开口130可包括公共栅导电膜100。

在形成栅绝缘膜30、50和70以及栅导电膜40、60、80和100之后，执行处理步骤以构图膜并且注入杂质。完成处理步骤时，如本领域技术人员将理解，形成源区和漏区以及栅电极。

考虑到制造过程的效率，可以变化形成栅绝缘膜30、40和70以及栅导电膜40、60、80和100的顺序。此外，由于对于单元和高压场区，阈值电压控制和沟道停止区的条件不总是必须的，本发明的处理步骤可以是对其可适应的，而没有单元、高压和低压场区中的区别。

此外，在上述参照图3A至3H讨论的制造存储器件的处理步骤中，例如通过在栅绝缘膜30、40和70上淀积而形成栅导电膜40、60、80和100。在单元、高压、和低压场区上单独形成栅绝缘膜30、40和70，因为它们在材料和/或厚度上彼此不同。然而，可以同时形成栅导电膜40、60、80和100，因为它们并非彼此非常不同。在本发明的某些实施例中，省略了单元栅导电膜40、高压栅导电膜60以及低压栅导电膜80，这将在下文说明。特别地，将讨论仅具有公共栅导电膜100的本发明的某些实施例。

现在参照图4A至4G，将讨论根据本发明的其他实施例的制造存储器件的处理步骤的截面图。首先参照图4A，器件隔离膜20限定半导体衬底10中的有源区。使用例如沟槽绝缘技术来限定有源区。衬底具有其内的单元场区Cell、高压场区Hv、以及低压场区Lv。

现在参照图4B，通过例如在半导体衬底10的高压区Hv上淀积而形成高压栅绝缘膜50。特别地，在半导体衬底10上形成高压栅绝缘膜50之后，可形成掩模，以使得将高压栅绝缘膜50从单元和低压场区中除去。

现在参照图4C，在半导体衬底10的单元场区Cell和低压场区Lv上形成低压栅绝缘膜70。用于除去过量的高压栅绝缘膜50的该掩模可用作用于形成低压栅绝缘膜70的掩模。因此，可以使用例如热氧化工艺，仅在单元场区和低压场区中形成低压栅绝缘膜70。

参照图4D，形成掩模110，通过该掩模110，在高压场区Hv和单元场区Cell中至少部分地露出器件隔离膜20。例如通过淀积并构图光刻胶膜或使用光刻胶膜构图硅氮化物膜来形成掩模110。

现在参照图4E，根据掩模110将杂质111注入衬底。可提供这些杂质111用于在高压场区Hv中的器件隔离膜20的下面安置沟道停止区，或用于调节单元场区Cell中的阈值电压。将用于阈值电压调节的杂质注入半导体衬底10的表面的沟道区中。在单元场区Cell中，可以相对容易地注入杂质，因为单元栅绝缘膜30仅存在于从半导体衬底10到沟道区中。

现在参照图4F，根据掩模110除去栅绝缘膜50和70。特别地，将低压栅绝缘膜70从单元场区Cell中除去，以及将高压栅绝缘膜50部分地从高压场区Hv中除去，如图所示。如果使用例如热氧化形成高压栅绝缘膜50，它将不形成在器件隔离膜20上。此外，还执行凹陷步骤以在高压场区Hv中的器件隔离膜20上形成沟槽140。将单元场区Cell的器件隔离膜20作为整体蚀刻。该步骤可增加高压晶体管的沟道宽度，这可提供其改进的操作特性，如将在此讨论。

现在参照图4G，在单元场区Cell中形成单元栅绝缘膜30。单元栅绝缘膜30包括隧道绝缘膜31、电荷存储膜32以及阻挡绝缘膜33。为了在单元场区Cell中排列单元栅绝缘膜30，在半导体衬底10上形成单元栅绝缘膜30之后，使用单元场区Cell上的掩模将栅绝缘膜30从低压场区Lv和高压场区Hv除去。

例如通过在半导体衬底10上淀积而形成公共栅导电膜100。因此，单元场区Cell包括单元栅绝缘膜30和公共栅导电膜100。低压场区Lv包括低压栅绝缘膜70和公共栅导电膜100。高压场区Hv包括高压栅绝缘膜50和公共栅导电膜100。特别地，在高压场区Hv中，形成在器件隔离膜20上的沟槽140包括公共栅导电膜100。

随后，执行处理步骤以构图栅绝缘膜30、50和70、公共栅导电膜100并注入杂质。当完成处理步骤时，如本领域技术人员所理解，在其中形成源区和漏区以及栅电极。

现在将说明在图3H和4G中说明的非易失性存储器件。图3H中说明的存储器件结构基本上与图4G的相似，除了图3H中说明的存储器件包括栅导电膜40、60和80之外。尽管将在此进一步说明图4G的存储器件，即不包括栅导电膜40、60和80，应理解可使用上述参照图3A至3H、图4A至4G说明的处理步骤或其组合来制造非易失性存储器件，而不背离本发明的范围。

再次参照图4G，在半导体衬底10上形成限定有源区的器件隔离膜20，该半导体衬底10分为单元场区Cell、高压场区Hv、和低压场区Lv。在有源区上形成单元栅绝缘膜30、高压栅绝缘膜50、以及低压栅绝缘膜70。在栅绝缘膜30、50和70上形成公共栅导电膜100。器件隔离膜20的上表面部分地凹陷以在其上形成沟槽。在沟槽140中提供公共栅导电膜100。

现在参照图5，将讨论放大了高压场区Hv的截面图。如图5所示，器件隔离膜20之间的空间对应于高压晶体管的沟道宽度，其限定在源区和漏区之间(未示出)。在此，可理解除了器件隔离膜20之间的间隔之外，沟道宽度延伸到沟槽140的深度，使得通过沟槽140将公共栅导电膜100提供到沟道宽度的两个侧壁。因此，沿沟道流过的电流总量将增加。此外，由于高压晶体管的沟道被公共栅导电膜100的三侧环绕，可以由栅综合地控制沟道。因此，可以减少或消除例如短沟道效应等的问题。

在本发明的某些实施例中，沟槽140的深度D可以大于高压栅绝缘膜50的厚度T。这种排列来自于沟槽140的底面至少低于高压栅绝缘膜50的底面，以使得公共栅导电膜100覆盖沟道的两侧，因为在高压栅绝缘膜50的下面设置沟道。此外，沟槽140可以不接近于器件隔离膜20的边缘。器件隔离膜20还可用做沟槽140周围的高压栅绝缘膜50，即在从其边缘达到沟槽140的区域。因此，在本发明的某些实施例中，从器件隔离膜20的边缘到沟槽140的距离L可以至少大于高压栅绝缘膜50的厚度，以提供对高压的耐受力。

如从图4G所示的单元场区Cell清楚可见，部分地凹陷单元场区Cell的器件隔离膜20。当在高压场区Hv中形成沟槽140时，生成单元场区中的器件隔离膜20中的这些凹陷。尽管未在图4G中说明，还可在沟槽140的侧壁上形成单元栅绝缘膜30，因为在将单元栅绝缘膜140从其填充的沟槽140中除去之后，单元栅绝缘膜140可以保留在沟槽140的侧壁上。

在参照图4G和5的非易失性存储器件的结构中，在高压场区中形成沟槽。然而，这些沟槽还适用于低压场区或单元场区，因为在高压场区中是有效的。

如上所述，根据本发明的某些实施例，可以简化制造非易失性存储器件的处理步骤。此外，可以扩展操作于单元、高压、以及低压场区中的晶体管的沟道宽度，这可以增加晶体管中的操作电流总量并克服由高级成密度导致的短沟道效应。

在附图和说明书中，公开了本发明的典型优选实施例，尽管使用了特定术语，仅以通用和描述的意义使用它们，而不是限制性的目的，在下面的权利要求书中阐述了本发明的范围。

Claims (25)

1.一种非易失性存储器件，包括：

半导体衬底，具有单元场区和高压场区；

衬底上的器件隔离膜，该器件隔离膜限定衬底的有源区；

在包括器件隔离膜的衬底的单元场区上的单元栅绝缘膜和单元栅导电膜；以及

在包括器件隔离膜的衬底的高压场区上的高压栅绝缘膜和高压栅导电膜，其中衬底的高压场区上的器件隔离膜至少部分地凹陷，以在其中提供沟槽。

2.如权利要求1的非易失性存储器件，其中沟槽的深度大于高压栅绝缘膜的厚度。

3.如权利要求2的非易失性存储器件，其中在单元场区中的器件隔离膜的上表面凹陷。

4.如权利要求2的非易失性存储器件，其中单元栅绝缘膜包括衬底上的隧道绝缘膜、隧道绝缘膜上的电荷存储膜、以及电荷存储膜上的阻挡绝缘膜。

5.如权利要2的非易失性存储器件，还包括单元栅导电膜和高压栅导电膜上的公共栅导电膜，其中高压栅导电膜包括沟槽上的开口以及在沟槽和开口中提供公共栅导电膜。

6.如权利要求1的非易失性存储器件，其中高压栅绝缘膜的厚度小于器件隔离膜的边缘和沟槽之间的距离。

7.如权利要求6的非易失性存储器件，其中单元场区中的器件隔离膜的上表面凹陷。

8.如权利要求6的非易失性存储器件，其中单元栅绝缘膜包括衬底上的隧道绝缘膜、隧道绝缘膜上的电荷存储膜、以及电荷存储膜上的阻挡绝缘膜。

9.如权利要求6的非易失性存储器件，还包括单元栅导电膜和高压栅导电膜上的公共栅导电膜，其中高压栅导电膜包括沟槽上的开口以及在沟槽和开口中提供公共栅导电膜。

10.如权利要求9的非易失性存储器件，其中在沟槽和开口的侧壁以及公共栅导电膜之间形成单元栅绝缘膜。

11.一种制造非易失性存储器件的方法，该方法包括：

在具有单元场区、高压场区和低压场区的半导体衬底上形成器件隔离膜，该器件隔离膜限定衬底的有源区；

在衬底的高压场区上形成高压栅绝缘膜和高压栅导电膜；

在衬底的单元场区和低压场区中形成低压栅绝缘膜和低压栅导电膜；

在衬底上形成掩模，其露出至少部分单元场区和高压场区的器件隔离膜；

根据掩模将杂质注入衬底；

根据掩模将低压栅绝缘膜、低压栅导电膜、高压栅绝缘膜、以及高压栅导电膜从衬底除去；以及

在单元场区中形成单元栅绝缘膜和单元栅导电膜。

12.如权利要求11的方法，其中在除去之后：

根据掩模蚀刻高压场区的器件隔离膜和单元场区的器件隔离膜。

13.如权利要求11的方法，其中在形成单元栅绝缘膜和单元栅导电膜之后，在衬底上形成公共栅导电膜。

14.如权利要求11的方法，其中注入杂质包括注入离子以控制单元场区中的阈值电压和高压场区中的沟道停止。

15.如权利要求11的方法，其中在注入杂质之前，根据掩模将低压栅导电膜或者高压栅导电膜从衬底除去。

16.如权利要求11的方法，其中单元栅绝缘膜包括衬底上的隧道绝缘膜、隧道绝缘膜上的电荷存储膜、以及电荷存储膜上的阻挡绝缘膜。

17.一种制造非易失性存储器件的方法，该方法包括：

在具有单元场区、高压场区和低压场区的半导体衬底上形成器件隔离膜，该器件隔离膜限定衬底的有源区；

在衬底的高压场区上形成高压栅绝缘膜；

在衬底的单元场区和低压场区上形成低压栅绝缘膜；

在衬底上形成掩模，其露出至少部分单元场区和高压场区的器件隔离膜；

根据掩模将杂质注入衬底；

根据掩模将低压栅绝缘膜和高压栅绝缘膜从衬底除去；

在衬底的单元场区上形成单元栅绝缘膜；以及

在衬底上形成公共栅导电膜。

18.如权利要求17的方法，其中在除去之后，根据掩模蚀刻高压场区的器件隔离膜和单元场区的器件隔离膜。

19.如权利要求17的方法，其中注入杂质包括注入离子以控制单元场区中的阈值电压和高压场区中的沟道停止。

20.一种制造非易失性存储器件的方法，该方法包括：

在具有单元场区和高压场区的衬底上形成器件隔离膜，该器件隔离膜限定衬底的有源区；

在包括器件隔离膜的衬底的单元场区上形成单元栅绝缘膜和单元栅导电膜；以及

在包括器件隔离膜的衬底的高压场区上形成高压栅绝缘膜和高压栅导电膜，其中在衬底的高压场区上的器件隔离膜至少部分地凹陷以在其中提供沟槽。

21.如权利要求20的方法，其中沟槽的深度大于高压栅绝膜的厚度。

22.如权利要求21的方法，其中单元场区中的器件隔离膜的上表面凹陷。

23.如权利要求21的方法，其中单元栅绝缘膜包括衬底上的隧道绝缘膜、隧道绝缘膜上的电荷存储膜、以及电荷存储膜上的阻挡绝缘膜。

24.如权利要求21的方法，还包括在高压栅导电膜和单元栅导电膜上形成公共栅导电膜，其中高压栅导电膜包括沟槽上的开口以及在沟槽和开口中提供公共栅导电膜。

25.如权利要求20的方法，其中高压栅绝缘膜的厚度小于器件隔离膜的边缘和沟槽之间的距离。

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