CN107431091B - 碳化硅半导体装置及其制造方法 - Google Patents

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Abstract

本发明涉及碳化硅半导体装置及其制造方法。第1导电型的漂移层(2)包含碳化硅。第2导电型的主体区域(5)设置在漂移层(2)上。第1导电型的源极区域(3)设置在主体区域(5)上。源极电极(11)连接于源极区域(3)。栅极绝缘膜(9)设置在贯通主体区域(5)和源极区域(3)的沟槽(6)的侧面上和底面上。栅极电极(10)隔着栅极绝缘膜(9)设置在沟槽(6)内。第2导电型的沟槽底面保护层(15)在漂移层(2)内设置在沟槽(6)的底面的下方，电连接于源极电极(11)。沟槽底面保护层(15)具有：高浓度保护层(8)；和设置在高浓度保护层(8)的下方、杂质浓度比高浓度保护层(8)低的第1低浓度保护层(7)。

Description

碳化硅半导体装置及其制造方法
技术领域
本发明涉及碳化硅半导体装置及其制造方法，特别涉及沟槽栅型的碳化硅半导体装置及其制造方法。
背景技术
作为电力用开关元件，MOSFET(Metal Oxide Semiconductor Field EffectTransistor，金属氧化物半导体场效应晶体管)以及IGBT(Insulated Gate BipolarTransistor，绝缘栅双极型晶体管) 这样的绝缘栅型的半导体装置被广泛使用。在绝缘栅型的半导体装置中，通过对栅极电极施加阈值电压以上的电压，在主体区域形成沟道，由此得到接通状态。特别当使用沟槽栅型的半导体装置时，通过提高沟道宽度密度，可缩小单元间距。由此，可进行装置尺寸的小型化或者向大电流的应用等、装置性能的提高。
另一方面，作为能够实现高耐压以及低损耗的下一代的半导体装置，使用有碳化硅(SiC)的半导体装置(以下，称为“碳化硅半导体装置”。)受到关注，对于沟槽栅型的半导体装置也正在进行开发。
在沟槽栅型的半导体装置中，当在半导体装置的断开状态下施加高的电压时，在沟槽底部产生电场集中可成为问题。特别在使用SiC 作为半导体材料的情况下，沟槽底部处的电场集中容易成为问题。该理由是由于：由于半导体材料本身的绝缘击穿强度高，因此与漂移层内的雪崩击穿相比，容易先产生沟槽底部的电场集中所引起的栅极绝缘膜的损坏。因此，正在研究用于缓和沟槽底部处的电场集中的构造。
例如，日本特开2001-267570号公报(专利文献1)公开有作为沟道使用n型反转层的沟槽栅型SiC-MOSFET。在沟槽的下侧的n型层内，设置对高电压切断时的电场从n型层向栅极氧化膜的侵入进行遮蔽的p型的电场屏蔽区域。根据上述公报,认为：由于该构造，栅极氧化膜部、特别是容易引起电场集中的槽下部的角的栅极氧化膜的电场强度得到缓和，因此不产生栅极氧化膜的绝缘击穿。另外认为：由此，能够得到与SiC材料的绝缘特性对应的装置耐压。
现有技术文献
专利文献
专利文献1：日本特开2001-267570号公报
发明内容
发明要解决的课题
但是，通过本发明的发明人的研究而明确为：与SiC材料本来的优良的绝缘特性对应的高的装置耐压并不是只要防止栅极氧化膜的绝缘击穿就能够得到。具体而言，如果只是仅关注于防止栅极氧化膜的绝缘击穿而设计电场屏蔽区域，则可容易产生由施加于电场屏蔽区域的底面的高电场所引起的雪崩击穿。在该情况下，装置耐压受雪崩击穿电压限制，因此得不到与SiC材料本来的优良的绝缘特性对应的高的装置耐压。
本发明是为了解决如以上的课题而完成的，其目的为提供具有高耐压的碳化硅半导体装置及其制造方法。
用于解决课题的手段
本发明的碳化硅半导体装置具有：由碳化硅构成的第1导电型的漂移层；设置在漂移层上的第2导电型的主体区域；设置在主体区域上的第1导电型的源极区域；连接于源极区域的源极电极；设置在贯通主体区域和源极区域的沟槽的侧面上和底面上的栅极绝缘膜；隔着栅极绝缘膜设置在沟槽内的栅极电极；和在漂移层内在沟槽的底面的下方设置、电连接于源极电极的第2导电型的沟槽底面保护层。沟槽底面保护层具有：高浓度保护层；和设置在高浓度保护层的下方、杂质浓度比高浓度保护层低的第1低浓度保护层。
发明的效果
根据本发明，通过沟槽底面保护层包括具有高的杂质浓度的高浓度保护层，防止沟槽底面处的栅极绝缘膜的绝缘击穿。进而，通过沟槽底面保护层在高浓度保护层的下部具有低浓度保护层，能够提高断开状态下的雪崩击穿电压。通过以上，能够得到与SiC本来的优良的绝缘特性对应的高的装置耐压。
本发明的目的、特征、布局(局面)以及优点根据以下的详细的说明和附图而变得更清楚。
附图说明
图1是概略地示出本发明的实施方式1的碳化硅半导体装置的结构的部分剖视图。
图2是示出图1中的沟槽底面保护层的杂质浓度分布的例子的曲线图(A)～(C)。
图3是用于示出图1中的低浓度保护层以及高浓度保护层各自的厚度、和沟槽底面保护层处的耗尽层以及非耗尽层各自的厚度的部分剖视图。
图4是示出图1的碳化硅半导体装置所具有的半导体层整体的表面上的图案配置的第1例的平面图。
图5是示出图1的碳化硅半导体装置所具有的半导体层整体的表面上的图案配置的第2例的平面图。
图6是概略地示出图1的碳化硅半导体装置的制造方法的第1 工序的部分剖视图。
图7是概略地示出图1的碳化硅半导体装置的制造方法的第2 工序的部分剖视图。
图8是概略地示出图1的碳化硅半导体装置的制造方法的第3 工序的部分剖视图。
图9是概略地示出图1的碳化硅半导体装置的制造方法的第4 工序的部分剖视图。
图10是概略地示出图1的碳化硅半导体装置的制造方法的第5 工序的部分剖视图。
图11是示出图1的比较例的结构的部分剖视图。
图12的(A)是示出具有图11的比较例的结构的构造A中的电场分布的模拟结果的等高图。(B)是示出具有图11的比较例的结构的构造B中的电场分布的模拟结果的等高图。(C)是示出具有图1 的本实施方式的结构的构造C中的电场分布的模拟结果的等高图。
图13是示出图12(A)～图12(C)的构造A～C各自中的漏电压与漏电流的关系的曲线图。
图14是概略地示出本发明的实施方式2的碳化硅半导体装置的结构的部分剖视图。
图15是概略地示出图14的碳化硅半导体装置的制造方法的一个工序的部分剖视图。
图16是概略地示出本发明的实施方式3的碳化硅半导体装置的结构的部分剖视图。
图17是概略地示出图16的碳化硅半导体装置的制造方法的第1 工序的部分剖视图。
图18是概略地示出图16的碳化硅半导体装置的制造方法的第2 工序的部分剖视图。
图19是概略地示出图16的碳化硅半导体装置的制造方法的第3 工序的部分剖视图。
图20是概略地示出图16的碳化硅半导体装置的制造方法的第4 工序的部分剖视图。
图21是概略地示出图16的碳化硅半导体装置的制造方法的第5 工序的部分剖视图。
图22是概略地示出本发明的实施方式4的碳化硅半导体装置的结构的部分剖视图。
具体实施方式
以下，根据附图，说明本发明的实施方式。
(实施方式1)
图1是概略地示出本实施方式涉及的MOSFET91(碳化硅半导体装置)的单元的结构的剖视图。MOSFET91具有基板1(半导体基板)、半导体层21、栅极氧化膜9(栅极绝缘膜)、栅极电极10、源极电极 11、漏电极12以及层间绝缘膜16。
基板1是n型(第1导电型)的碳化硅半导体基板。基板1的面方位例如可以是(0001)面、(000-1)面、(11-20)面等任意面方位。另外，也可使用在各个面方位设置有偏离角(オフ角)的基板。
半导体层21由碳化硅形成。半导体层21是基板1上的外延层。半导体层21具有设置在基板1上的n型的漂移层2、设置在漂移层2 上的p型(与第1导电型不同的第2导电型)的主体区域5、设置在主体区域5上的n型的源极区域3、设置在主体区域5上的p型的主体接触区域4、以及p型的沟槽底面保护层15。源极区域3以及主体接触区域4的每一个部分地形成半导体层21的表面SF。
在半导体层21的表面SF设置有贯通源极区域3以及主体区域5 而至漂移层2的沟槽6。沟槽6的内表面包括面对主体区域5的侧面、和离开主体区域5并面对漂移层2的底面。沟槽6的侧面的面方位可以是(11-20)面、(1-100)面、(03-38)面等任意面方位。
漂移层2的n型的杂质浓度(供体浓度)比基板1的n型的杂质浓度低。主体接触区域4的p型的杂质浓度(受体浓度)比主体区域 5的p型的杂质浓度高。予以说明，为了抑制电流扩散或者耗尽层从主体区域5的伸展，在主体区域5的下部与漂移层2之间也可以设置具有比漂移层2的n型杂质浓度高的n型杂质浓度的区域。
栅极氧化膜9覆盖沟槽6的内表面。栅极电极10隔着栅极氧化膜9设置在沟槽6的内表面上。换言之，栅极电极10形成在栅极氧化膜9上，且被埋入到沟槽6内。
层间绝缘膜16将配置在沟槽6内的栅极电极10覆盖。源极电极 11形成在半导体层21的表面SF上，与源极区域3以及主体接触区域 4的每一个相接。源极电极11在半导体层21上具有由Ni或者Ti等金属的硅化物构成的部分，由此，形成与源极区域3以及主体接触区域4的每一个的欧姆接触。因此，源极电极11欧姆地连接于源极区域3。漏电极12形成于基板1的背面。漏电极12是金属电极，例如由Ni形成。
接下来，在以下详细地说明沟槽底面保护层15。
沟槽底面保护层15在漂移层2内在比沟槽6的底面的下方设置。具体而言，沟槽底面保护层15具有覆盖沟槽6的底面的包覆面(在图中，上表面)、和与包覆面相反的底面(在图中，下表面)。沟槽底面保护层15以离开主体区域5且与沟槽6的底面相接的方式形成在漂移层2上。沟槽底面保护层15用于缓和沟槽6的底面处的电场。在半导体层21中，至少沟槽6的底面正下方的部分由沟槽底面保护层15构成。在沟槽6的底面，沟槽底面保护层15与栅极氧化膜9相接。
沟槽底面保护层15具有高浓度保护层8、和低浓度保护层7(第 1低浓度保护层)。高浓度保护层8是沟槽底面保护层15中的包括p 型的杂质浓度取最大值的部分的层。高浓度保护层8面对沟槽6的底面，在本实施方式中，与沟槽6的底面相接。低浓度保护层7在图中设置在高浓度保护层8的下方，具体而言，位于高浓度保护层8的底面。低浓度保护层7形成沟槽底面保护层15的底面的至少一部分。低浓度保护层7是具有比高浓度保护层8的杂质浓度的上述最大值低的杂质浓度的层。低浓度保护层7例如也可以如图2(A)中所示具有比高浓度保护层8处的任意部位的杂质浓度低的杂质浓度。低浓度保护层7具有高浓度保护层8的厚度以上的厚度。另外，在本实施方式中，沟槽底面保护层15由高浓度保护层8和第1低浓度保护层7构成。即，第1低浓度保护层7的上表面与高浓度保护层8的底面相接，沟槽底面保护层15的上表面相当于高浓度保护层8的上表面，沟槽底面保护层15的底面相当于低浓度保护层7的底面。
在本实施方式中，高浓度保护层8是沟槽底面保护层15中具有比沟槽底面保护层15的p型的杂质浓度的最大值的一半高的杂质浓度的部分。在该情况下，高浓度保护层8的宽度以及厚度等尺寸对应于具有比上述最大值的一半高的杂质浓度的区域的尺寸。另外，在该情况下，高浓度保护层8的杂质浓度为低浓度保护层7的杂质浓度的 2倍以上。当在高浓度保护层8的杂质浓度中存在分布的情况下，“高浓度保护层8的杂质浓度”由其最大值定义。低浓度保护层7为沟槽底面保护层15中的位于比高浓度保护层8深的位置的部分，具有比高浓度保护层8的任意部分低的p型的杂质浓度。当在低浓度保护层 7的杂质浓度中存在分布的情况下，“低浓度保护层7的杂质浓度”由其最大值定义。
沟槽底面保护层15具有例如如图2(A)～(C)那样的厚度方向(在图中，纵向)上的杂质浓度特征曲线。在以下说明优选的杂质浓度特征曲线。
如图3中所示，当将低浓度保护层7的厚度设为L1，将高浓度保护层8的厚度设为L2时，它们的和、即L1+L2为沟槽底面保护层15的厚度。另外，将在与耐压相当的反向电压施加于MOSFET91时从低浓度保护层7与漂移层2的界面延伸到沟槽底面保护层15的耗尽层的厚度设为d1。此处，“耐压”例如表示半导体装置的规格明细书所记载的额定电压。予以说明，耐压由半导体装置的断开时的电流电压特性决定，设为漏电流充分小时的电压。当将作为没有被耗尽化的区域的非耗尽化区域NR的厚度、即从耗尽层的端部至高浓度保护层8的上表面的距离设为d2时，为L1+L2＝d1+d2。换言之，d2由d2＝{(L1+L2) -d1}定义。优选在半导体装置的耐压附近的施加电压下低浓度保护层 7完全耗尽化，高浓度保护层8不完全耗尽化。即，优选满足d1>L1、且d2>0。
在沟槽6的底面附近，以即使在MOSFET91的断开时也不完全耗尽化的程度来形成杂质浓度高的高浓度保护层8，由此能够形成为 d2>0。即，能够使在沟槽底面保护层15内扩展的耗尽层的端离开沟槽 6。由此，非耗尽化区域NR的电场强度除了受到栅极电压的影响的沟槽6的底面与沟槽底面保护层15的界面附近之外被大致保持为0。即，能够抑制电场进入至沟槽6的附近。由此，能够充分降低栅极氧化膜 9中的位于沟槽6的底面的部分的电场强度。
同时，通过充分降低形成于高浓度保护层8下部的低浓度保护层 7的杂质浓度，从而使其完全耗尽化，即通过设为L1<d1，能够得到以下说明的效果。
在MOSFET91的断开状态下，高电场施加于沟槽底面保护层15 的底面、即低浓度保护层7的底面的位置。换言之，高电场施加于沟槽底面保护层15以及漂移层2间的pn结部。形成该pn结部的p型区域的低浓度保护层7的杂质浓度低，由此将施加于pn结部的电场强度保持得低。由此，能够提高雪崩击穿电压。进而，在接通状态下，形成pn结部处的p型区域的低浓度保护层7的杂质浓度低，由此能够抑制耗尽层从pn结界面向作为n型区域的漂移层2内、即接通电流的路径的延伸。由此能够得到将接通电阻的增加进行抑制的效果。
低浓度保护层7的p型的杂质浓度优选为1.0×1016以上且5.0 ×1019cm-3以下。高浓度保护层8的p型的杂质浓度优选为1.0×1017以上且1.0×1020cm-3以下。漂移层2的n型的杂质浓度优选为1.0× 1014～1.0×1017cm-3，根据MOSFET91的耐压等设定。主体区域5的p型的杂质浓度优选为1.0×1014～5×1019cm-3。源极区域3的n型的杂质浓度优选为1.0×1018～1.0×1021cm-3。主体接触区域4的p型的杂质浓度优选为1.0×1018～1.0×1021cm-3，为了降低与源极电极11的接触电阻，设为比主体区域5的p型的杂质浓度高。
如果低浓度保护层7的厚度(距离L1)过小或者高浓度保护层8 的厚度(距离L2)过大时，则在沟槽底面保护层15内扩展的耗尽层的厚度(距离d1)变小，因此提高耐压的效果被减轻。因此低浓度保护层7的厚度优选为高浓度保护层8的厚度以上。
沟槽底面保护层15通过与源极电极11电连接而将其电位固定 (接地)。该电连接例如通过邻接的单元等设置。由于沟槽底面保护层15的电位被固定，从而在MOSFET91的断开时耗尽层易于从高浓度保护层8朝向漂移层2扩展。因此，沟槽6的底面的电场缓和效果变大。即，由于沟槽底面保护层15被接地，从而能够更加提高沟槽6 的底面的栅极氧化膜9的电场缓和效果。优选通过使高浓度保护层8 接地而进行沟槽底面保护层15的接地。
另外，通过使沟槽底面保护层15接地，从而降低栅极与沟槽底面保护层15之间、以及沟槽底面保护层15与漏极之间的每一个所产生的电容分量。由此，降低栅极-漏极间电容。其结果，MOSFET91的开关速度变快，能够降低损耗。在SiC-MOSFET中期望高速开关动作的情形多，在该情况下，上述优点特别大。
图4以及图5的每一个示出半导体层21整体的表面SF上的图案配置的第1以及第2例。图1中所示的单元构造的平面配置能够形成为条纹状(图4)或者格子状(图5)。予以说明，单元未必需要排列。另外，各单元的形状并不限定于四边形，也可以使用其它多边形形状、或者角具有曲率的形状。
在图4以及图5的每一个中，源极区域3以及主体接触区域4 形成为条纹状或者岛状，在源极区域3以及主体接触区域4的下部形成有主体区域5(在图4以及图5中未图示)。另外，以与源极区域 3的侧面相接的方式，沟槽6形成为条纹状或者格子状。另外，以与沟槽6相同的图案形成有高浓度保护层8以及低浓度保护层7(在图 4以及图5中未图示)。在配置有单元的区域的外周形成有末端区域 13。末端区域13例如为p型的杂质层。该杂质层既可以形成于表面 SF，另外也可以形成于在表面SF形成的沟槽的底面。
接下来，简单地说明MOSFET91的动作。在将阈值电压以上的电压施加于栅极电极10(图1)的情况下，在主体区域5，沿着沟槽6 的侧面形成作为n型的沟道的反转层。由此，在从源极电极11至漂移层2之间形成同一导电型的电流路径。因此，MOSFET91成为接通状态。另一方面，在将阈值电压以下的电压施加于栅极电极10的情况下，由于在主体区域5不形成沟道，因此也不形成如上所述的电流路径。因此，即使将电压施加于漏电极12与源极电极11之间，在两者之间也几乎不流过电流。也就是说，MOSFET91成为断开状态。以上，通过控制施加于栅极电极10的电压，能够切换MOSFET91的接通状态和断开状态。
接下来，说明MOSFET91的制造方法。
参照图6，准备由基板1支承的半导体层21。半导体层21能够通过基板1上的外延生长而形成。予以说明，半导体层21的n型的杂质浓度对应于上述漂移层2的n型的杂质浓度。
参照图7，在半导体层21内的上部，通过离子注入来形成源极区域3、体接触区域4以及主体区域5。通过该工序，在主体区域5 的表面形成源极区域3。半导体层21的剩余部分被用作漂移层2。在形成n型区域的情况下，例如注入N离子作为供体离子。在形成p型区域的情况下，例如注入Al离子作为受体离子。此外，形成各区域的顺序不受特别限定。另外，也可以不通过离子注入而通过外延生长来形成全部或者一部分的区域。
参照图8，在半导体层21上形成具有开口部的掩模14。然后，进行使用了该掩模14的反应性离子蚀刻(RIE)。由此，在表面SF 形成贯通源极区域3以及主体区域5而至漂移层2的沟槽6。换言之，形成从源极区域3的表面贯通主体区域5的沟槽6。
参照图9，通过在沟槽6的底面选择性地进行p型的离子注入，形成低浓度保护层7。选择性的离子注入能够通过使用掩模14而进行。予以说明，低浓度保护层7的形成方法并不限定于上述形成方法。例如，也可以不通过离子注入而通过外延生长来形成。具体而言，在比要形成的低浓度保护层7的厚度更深地形成沟槽6后，在沟槽6内通过外延生长来形成低浓度保护层7。或者，也可以在形成半导体层21 时，预先通过离子注入或者外延生长而埋入形成低浓度保护层7。
参照图10，通过在沟槽6的底面进行p型的离子注入，以比低浓度保护层7高的剂量形成高浓度保护层8。通过不同的加速能量来进行用于低浓度保护层7的形成的离子注入、和用于高浓度保护层8 的形成的离子注入。如以上，在沟槽6的底面，通过加速能量不同的多次的离子注入来形成高浓度保护层8和低浓度保护层7，该低浓度保护层7设置在高浓度保护层8的下方，具有比高浓度保护层8的杂质浓度低的杂质浓度。予以说明，也可以不进行离子注入而进行外延生长条件的调整。具体而言，首先，在沟槽6的底面，通过外延生长来形成低浓度保护层7。在该低浓度保护层7的上表面，通过外延生长来形成具有比低浓度保护层7的杂质浓度高的杂质浓度的高浓度保护层8。
在由SiC作成的半导体层21中，杂质的扩散系数小，所以杂质几乎不发生扩散。因此，杂质离子的注入浓度特征曲线成为半导体层 21处的各区域的浓度特征曲线。因而，在本实施方式中，通过进行能量不同的多个阶段的离子注入、即两次以上的不同的能量的离子注入，形成高浓度保护层8以及低浓度保护层7这2两层。予以说明，也可以通过进行3个阶段以上的多阶段离子注入来形成3层以上的浓度分布。
高浓度保护层8和低浓度保护层7的浓度分布既可以是阶梯状的浓度分布，也可以是连续地变化的分布。例如，高浓度保护层8可以在深度方向具有杂质浓度的波峰，低浓度保护层7可以在深度方向具有比上述波峰小的波峰。另外，也可以使低浓度保护层7内的波峰与高浓度保护层8内的波峰相合而成为肩峰。以下，举出3个例子(图 2(A)～(C))来更具体地说明基于高浓度保护层8和低浓度保护层7的浓度分布。
在图2(A)的例子中，高浓度保护层8包括至少1个(在图中1 个)区域RC1，该区域RC1的杂质浓度在深度方向成为恒定。另外，低浓度保护层7包括至少1个(在图中1个)区域RC2，该区域RC2 的杂质浓度比高浓度保护层8小，且在深度方向成为恒定。从其它观点来说，在该例子中，在高浓度保护层8的杂质浓度的波峰的拖尾上存在低浓度保护层7的杂质浓度的肩峰。予以说明，在该例子中，也可以由区域RC1与区域RC2之间的中间位置来限定高浓度保护层8与低浓度保护层7的边界。
在图2(B)的例子中，高浓度保护层8在深度方向具有杂质浓度的山形波峰PL1。另外低浓度保护层7在深度方向具有杂质浓度比上述山形波峰小的山形波峰PL2。此处“山形波峰”是指与区域RC1 以及RC2(图2(A))不同、具有局部的极大值的波峰。予以说明，在该例子中，也可以由局部的极小值QL的深度位置来限定高浓度保护层8与低浓度保护层7的边界。
如图2(A)或图2(C)中所示，低浓度保护层7的杂质浓度的特征曲线包括至少1个(在图中1个)斜率增大部位FL，该斜率增大部位FL的特征曲线的斜率随着朝向深度方向而变大。斜率增大部位 FL处的杂质浓度的增大或减少既可以是如图中所示连续的，或者也可以是阶梯状。予以说明，如图2(C)中所示，就通过经由斜率增大部位FL而增大的低浓度保护层7的特征曲线而言，也可以具有杂质浓度在深度方向成为恒定的区域RC。另外，也可以代替这样的区域RC 而特征曲线具有山形波峰。此外，在该例子中，也可以由斜率增大部位FL开始的深度位置来限定高浓度保护层8与低浓度保护层7的边界。
再次参照图1，之后，形成覆盖沟槽6的内表面的栅极氧化膜9。接下来，隔着栅极氧化膜9而在沟槽6的内表面上形成栅极电极10。然后，以覆盖栅极电极10的方式形成层间绝缘膜16。然后，以与源极区域3的表面和主体接触区域4的表面相接的方式形成源极电极11。另外，在基板1的背面形成漏电极12。通过以上的工序能够制作 MOSFET91。
接下来，说明对于本实施方式的MOSFET91(图1)的效果，在与比较例(图11)的MOSFET99进行比较的同时进行说明。如上所述，本实施方式的MOSFET91在高浓度保护层8之下设置有具有高浓度保护层8的厚度以上的厚度的低浓度保护层7。换言之，本实施方式的沟槽底面保护层15具有由沟槽6下的高浓度保护层8和其之下的低浓度保护层7构成的2层构造。相对于此，比较例的MOSFET99的沟槽底面保护层15c实质上具有单层构造。此处所称的单层构造包括如下构造：该构造可以说其高浓度保护层下的低浓度保护层只具有小于高浓度保护层的厚度的小的厚度、实质上仅由高浓度保护层构成。
图12(A)以及图12(B)的每一个为具有比较例的MOSFET99 的结构的构造A以及B中的、断开状态下的电场分布的模拟结果。构造B的沟槽底面保护层15c的杂质浓度被设定为比构造A的沟槽底面保护层15c的杂质浓度高。图12(C)为作为本实施方式的MOSFET91 的实施例的构造C中的、断开状态下的电场分布的模拟结果。构造C 的高浓度保护层8的杂质浓度被设定为比构造B的沟槽底面保护层 15c高。在各图中，在纵向上示出从半导体层21表面至沟槽底面保护层15下几μm，另外在横向上示出从主体接触区域4中央至沟槽6中央。在图中，更白地表示的区域表示电场强度更高的区域，更黑地表示的区域表示电场强度更低的区域。
根据作为比较例的构造A可知：特别高的电场施加于沟槽6的底面的两端(沟槽6的角部)、以及形成于此处的栅极氧化膜9。认为其理由是由于：由于沟槽底面保护层15c内在纵向上被耗尽化、另外在横向上也在某程度上被耗尽化，因此沟槽6的角部以及形成于此的栅极氧化膜9在其耗尽层露出。进而，可知电场也集中于沟槽底面保护层15c的底面。具体而言，在构造A中，栅极绝缘膜9中的最大电场强度为3.8MV/cm，沟槽底面保护层15c的底面的最大电场强度为 3.2MV/cm。在高电压施加时，电场容易集中于这些部位。
根据作为另1个比较例的构造B，虽然电场集中于与上述同样的部位，但高电场未进入至沟槽6附近。认为其理由是由于：由于沟槽底面保护层15c的杂质浓度高，因此沟槽6底面中被未被耗尽化的低电场的区域所覆盖的部分的面积变大，耗尽层端离开沟槽6底面。另一方面，沟槽底面保护层15c的底面处的电场强度比构造A更高。认为其理由是由于：沟槽底面保护层15c内的耗尽层的厚度窄。具体而言，在构造B中，栅极绝缘膜9中的最大电场强度为2.5MV/cm，沟槽底面保护层15c的底面的最大电场强度为3.3MV/cm。
相对于此，根据实施例的构造C，以与构造B大致相同的程度， 沟槽6的角部以及栅极氧化膜9的电场强度被保持得低。认为其理由是由于：由于覆盖沟槽6底面的高浓度保护层8的杂质浓度高，因此沟槽6底面中被未被耗尽化的低电场的区域所覆盖的部分的面积变大。同时，沟槽底面保护层15的底面处的电场强度比构造A小。认为其理由是由于：构成沟槽底面保护层15的底面侧的低浓度保护层7 具有低的杂质浓度、和高浓度保护层8的厚度以上的厚度，其结果，沟槽底面保护层15的一半左右被耗尽化。具体而言，在构造C中，栅极绝缘膜9中的最大电场强度为2.8MV/cm，沟槽底面保护层15的底面的最大电场强度为3.0MV/cm。
图13是示出对于上述构造A～C的每一个的断开时的电流电压特性的曲线图。当从该曲线图读取MOSFET的漏电压时，作为比较例的构造A的漏电压为1330V。此处，“漏电压”设为在断开时的电流电压特性中流过某恒定的漏电流时的电压。越增高漏电压，越能够提高半导体装置的耐压。作为使沟槽底面保护层15c的杂质浓度变更高的比较例的构造B的漏电压也为大致相同程度的1320V。另一方面，作为实施例的构造C的漏电压比上述大，为1420V。认为其理由是由于：在构造C中，由于高浓度保护层8而栅极氧化膜9中的电场缓和效果被保持得高，同时由于低浓度保护层7而使雪崩击穿电压变高。雪崩击穿电压提高的理由在于，由于在沟槽底面保护层15处的底面侧配置有具有相对低的杂质浓度的低浓度保护层7，沟槽底面保护层15的底面处的耗尽化得到促进，由此沟槽底面保护层15与漂移层2的pn 界面处的电场强度变低。
如果汇总上述结果，则成为如下。
[表1]
Figure GDA0001421790960000151
为了增高漏电压来提高耐压，需要平衡良好地降低施加于栅极氧化膜9的最大电场强度和pn结部的最大电场强度。即，栅极氧化膜9 的最大电场强度与pn结部的最大电场强度处于折衷的关系。具体而言，如果如构造A那样降低沟槽底面保护层15整体的浓度，则施加于栅极氧化膜9的最大电场强度变高。另一方面，如果如构造B那样提高沟槽底面保护层15整体的浓度，则pn结部的最大电场强度变高。其结果，在构造A以及B的任意构造的情况下，耐压都低。相对于此，根据构造C，能够降低两者，能够改善上述折衷关系。
在MOSFET91的断开状态下，高电压施加于栅极电极10与漏电极 12之间。半导体层21和栅极氧化膜9各负担一部分该高电压。当半导体层21的材料假设为Si时，在高电场施加于栅极氧化膜9之前，半导体层21处的电场强度达到半导体材料本身的绝缘击穿强度。因此，降低栅极氧化膜9中的电场的必要性不高。另一方面，在如本实施方式那样使用具有高的绝缘击穿强度的SiC的情况下，在半导体层 21处的电场强度达到半导体材料本身的绝缘击穿强度的状况下，高电场还施加于栅极氧化膜9。因此，需要降低施加于栅极氧化膜9的电场。根据本实施方式，通过如上所述充分地缓和栅极氧化膜9的电场、且降低SiC内的电场强度，从而能够提高耐压。
总之，根据本实施方式，沟槽底面保护层15具有高浓度保护层 8，由此防止沟槽6底面处的栅极氧化膜9的绝缘击穿。进而，沟槽底面保护层15在高浓度保护层8的下部具有低浓度保护层7，由此能够提高断开状态下的雪崩击穿电压。通过以上，能够得到与SiC本来的优良的绝缘特性对应的高耐压。
进而，在沟槽底面保护层15内流过电流的情况下，有时由于沟槽底面保护层15的电阻而产生电压下降。在开关动作时，起因于延伸到沟槽底面保护层15与漂移层2的pn界面的耗尽层内的耗尽电荷，在沟槽底面保护层15内流过电流，产生电压下降。沟槽底面保护层15的电阻越高，该电压下降越大。由于该电压下降所致的电位差，电场施加于沟槽6底面处的栅极氧化膜9，栅极氧化膜9的可靠性有可能会下降。
根据本实施方式，通过设置高浓度保护层8，能够降低沟槽底面保护层15的电阻，所以能够降低开关时的施加于栅极氧化膜9的电场，能够抑制栅极氧化膜9的可靠性下降。进而，通过设置低浓度保护层7，从而能够抑制雪崩击穿电压的下降。即，根据本实施方式，能够同时实现开关动作时的栅极绝缘膜9的可靠性、和正常断开时的栅极绝缘膜9的可靠性及雪崩击穿电压特性。
予以说明，在沟槽底面保护层15电连接于源极区域3的情况下，与沟槽底面保护层15电浮置(浮遊)的情况相比，在开关时产生的电流朝向源极区域3流动，所以在沟槽底面保护层15内流过的电流变得特别大，所以上述优点变显著。
另外，根据本实施方式，还能够得到改善短路承受量的效果。在使用SiC的情况下，一般短路承受量比Si低，认识到短路承受量提高是重要课题之一。例如在发生了负载短路等时，由于在接通电流的路径流过过电流，半导体装置损坏，但短路承受量由从发生了负载短路时至半导体装置损坏的时间表示。由于在半导体装置中流过过电流，半导体装置的温度变高，SiC、栅极氧化膜9受到损坏，因此为了提高短路承受量，降低短路时的过电流是有效的。
根据本实施方式，通过设置沟槽底面保护层15的高浓度保护层 8，从而能够增大耗尽层从沟槽底面保护层15向漂移层2的延伸。因此，在短路时流过电流的路径的电阻增加，能够降低短路时的过电流。其结果，能够改善短路承受量。即，根据本实施方式，还能够得到改善短路承受量的效果，特别是具有即使在使用SiC的情况下也能够提高短路承受量的优点。
另外，由于在沟槽6的形成后进行用于形成低浓度保护层7以及高浓度保护层8的离子注入，因此从半导体层21的表面SF的离子注入的注入深度变为如沟槽6的深度那样浅。与此对应地，注入时的能量也变低，所以由于注入而产生的缺陷变少。其结果，能够提高栅极氧化膜9与半导体层21的界面的品质。由此，例如，能够抑制漏电流。
予以说明，通过如上所述在本实施方式中在沟槽6的底面进行离子注入，从而在漂移层2中的沟槽6的下部的部分、即至少沟槽6的正下方形成有低浓度保护层7以及高浓度保护层8，但也可以在沟槽 6的形成前从半导体层21的表面SF进行离子注入，由此形成低浓度保护层7以及高浓度保护层8。在该情况下，低浓度保护层7以及高浓度保护层8还能够在沟槽6的侧面的外侧形成。
(实施方式2)
图14是概略地示出本实施方式涉及的MOSFET92(碳化硅半导体装置)的单元的结构的剖视图。在本实施方式中，与实施方式1相比，沟槽底面保护层15的结构不同。具体而言，在MOSFET92的沟槽底面保护层15，形成为低浓度保护层7的宽度比高浓度保护层8的宽度小。因此，低浓度保护层7仅形成沟槽底面保护层15的底面的一部分(在图中，底面的中央部)，高浓度保护层8形成沟槽底面保护层15的底面的其它部分(在图中，底面的两端部)。予以说明，对于上述以外的结构，由于与上述实施方式1的结构大致相同，所以不重复其说明。
接下来，说明MOSFET92的制造方法。首先进行与实施方式1的图8为止同样的工序。接下来，以如下方式进行形成沟槽底面保护层 15的工序。
参照图15，在沟槽6的侧面上形成侧壁掩模17。通过形成有侧壁掩模17的沟槽6而向沟槽6的底面中注入赋予p型的杂质。通过将侧壁掩模17用作掩模的该离子注入，形成具有比沟槽6的宽度小的宽度的低浓度保护层7。接下来，去除侧壁掩模17。
再次参照图14，接下来，以没有侧壁掩模17的方式，向沟槽6 的底面中注入赋予p型的杂质。由此，形成具有与沟槽6的宽度对应的宽度的高浓度保护层8。根据该方法，低浓度保护层7的宽度比高浓度保护层8的宽度小掩模材料的横向的厚度量。予以说明，没有侧壁掩模17的方式的离子注入也可以不在如上所述去除侧壁掩模17之后进行，而在形成侧壁掩模17之前进行。
之后，经由与实施方式1大致同样的工序，得到MOSFET92。根据该制造方法，如上所述，能够使高浓度保护层8的宽度与低浓度保护层7的宽度不同。
接下来，在以下说明本实施方式的效果。
就沟槽底面保护层15而言，由于使漂移层2内的接通电流路径变狭窄，可成为使接通电阻增大的主要原因。根据本实施方式，通过减小低浓度保护层7的宽度，使通过沟槽底面保护层15而使漂移层2 内的接通电流路径变狭窄的程度减轻。由此，能够抑制因设置沟槽底面保护层15所引起的接通电阻的增大。
另外，不仅低浓度保护层7的底面，而且高浓度保护层8的角部的底面也向漂移层2露出。由此，断开时的向沟槽底面保护层15的底面的电场集中被分散为向低浓度保护层7的底面的电场集中、和向高浓度保护层8的底面的电场集中。因此，雪崩击穿电压提高。由此，能够更加提高耐压。
(实施方式3)
图16是概略地示出本实施方式涉及的MOSFET93(碳化硅半导体装置)的单元的结构的剖视图。在本实施方式中，与实施方式1相比，沟槽底面保护层15的结构不同。具体而言，在MOSFET93的沟槽底面保护层15，形成为低浓度保护层7的宽度比高浓度保护层8的宽度大。予以说明，对于上述以外的结构，由于与上述实施方式1的结构大致相同，所以不重复其说明。
接下来，在以下说明MOSFET93的制造方法。
参照图17，在基板1上形成由碳化硅作成并具有n型的第1漂移层2a(第1层)。予以说明，第1漂移层2a的形成方法能够与半导体层21的形成方法(图6)同样地进行。接下来，形成具有使第1 漂移层2a部分地露出的开口部的掩模14。接下来，使用掩模14，赋予p型的杂质被注入到第1漂移层2a上。由此，在第1漂移层2a上形成低浓度保护层7。接下来，去除掩模14。予以说明，也可以代替上述离子注入而在第1漂移层2a上通过外延生长来形成低浓度保护层7。
参照图18，在形成有低浓度保护层7的第1漂移层2a上形成第 2漂移层2b。第2漂移层2b的形成方法能够与半导体层21的形成方法(图6)同样地进行。第2漂移层2b与第1漂移层2a同样地是由碳化硅形成的具有n型的层，与第1漂移层2a一起构成漂移层2。由此，低浓度保护层7被埋入到具有第1漂移层2a以及第2漂移层2b 的漂移层2。通过使用这样的埋入工序，从而能够形成具有比沟槽6 (图16)的宽度大的宽度的低浓度保护层7。
参照图19，形成漂移层2上的主体区域5、和主体区域5上的源极区域3以及主体接触区域4。换言之，形成由漂移层2、源极区域3、主体接触区域4以及主体区域5构成的、具有表面SF的半导体层21。
参照图20，在半导体层21的表面SF形成贯通源极区域3以及主体区域5而至漂移层2的沟槽6。沟槽6的宽度比低浓度保护层的宽度小。
参照图21，通过沟槽6而向沟槽6的底面中注入赋予p型的杂质，形成具有p型的高浓度保护层8。换言之，通过使用沟槽6的自对准注入来形成高浓度保护层8。予以说明，也可以通过在该注入时使用侧壁掩模17(图15)而使高浓度保护层8的宽度比沟槽6的宽度小。
之后，经由与实施方式1中的图7、图8以及图10大致同样的工序，得到MOSFET93。
此外低浓度保护层7的形成方法并不限定于上述形成方法。低浓度保护层7例如也可以在进行了实施方式1的图8所示的工序之后，通过向比沟槽6的底面深的区域的离子注入而形成。
根据本实施方式，低浓度保护层7的底面变宽，由此在断开时耗尽层易于从低浓度保护层7扩展。由此，能够将漂移层2内的电场强度保持得更低，能够降低施加于沟槽6底面附近的电场强度。由此，能够降低栅极氧化膜9的电场强度。因此，能够更加提高耐压。
(实施方式4)
图22是概略地示出本实施方式涉及的MOSFET94(碳化硅半导体装置)的单元的结构的剖视图。在本实施方式中，与实施方式1相比，沟槽底面保护层15的结构不同。具体而言，MOSFET94的沟槽底面保护层15包括低浓度保护层20(第2低浓度保护层)。在图中，低浓度保护层20设置在高浓度保护层8的上方。具体而言，低浓度保护层20设置在高浓度保护层8与沟槽6的底面之间。因此，在本实施方式中，高浓度保护层8隔着低浓度保护层20来面对沟槽6的底面。
低浓度保护层20与沟槽6的底面相接。低浓度保护层20是沟槽底面保护层15中位于比高浓度保护层8浅的位置的部分。低浓度保护层20具有比高浓度保护层8处的任意部位的杂质浓度低的杂质浓度。当在低浓度保护层20的杂质浓度中存在分布的情况下，根据其最大值定义“低浓度保护层20的杂质浓度”。低浓度保护层7的杂质浓度与低浓度保护层20的杂质浓度既可以相互相等也可以不同。低浓度保护层20优选为具有比高浓度保护层8处的波峰小的杂质浓度的波峰。另外，在本实施方式中，高浓度保护层8配置成与低浓度保护层20的底面相接。因此，高浓度保护层8通过低浓度保护层20 与沟槽6的底面隔开。
予以说明，对于上述以外的结构，由于与上述实施方式1的结构大致相同，所以不重复其说明。
接下来，说明MOSFET94的制造方法。首先，进行与实施方式1 的图8为止同样的工序。接下来，按照与图9的低浓度保护层7的形成同样的方法在沟槽6的底面形成低浓度保护层。接下来，通过离子注入，在作为离开该低浓度保护层的底面更浅的区域的、离开沟槽6的底面更深的区域，形成高浓度保护层8。上述低浓度保护层中比高浓度保护层8深的部分成为低浓度保护层7，浅的部分成为低浓度保护层20。以后，通过与实施方式1大致同样的工序，得到MOSFET94 (图22)。
予以说明，上述低浓度保护层也可以不通过离子注入而通过沟槽 6的底面上的外延生长来形成。另外，也可以分开地形成低浓度保护层7以及低浓度保护层20。该分开的形成通过离子注入以及外延生长中的任意方法都能够进行。利用离子注入的低浓度保护层7的形成既可以在从沟槽6的底面远离的更深的区域进行，或者也可以在沟槽6 的底面进行。在前者的情况下，低浓度保护层7与沟槽6的底面之间的部分能够被用作成为高浓度保护层8的部分，进而还能够被用作成为低浓度保护层20的部分。在后者的情况下，通过低浓度保护层7 上的外延生长，形成成为高浓度保护层8以及低浓度保护层20的部分。
接下来，在以下说明本实施方式的效果。
就沟槽底面保护层15而言，由于使漂移层2内的接通电流路径变狭窄，可成为使接通电阻增大的主要原因。特别是当在沟槽6的底面正下方形成杂质浓度高的层的情况下，向漂移层2扩展的耗尽层的宽度稍微变宽。另外，在通过离子注入形成该层的情况下，有时注入区域扩大，其结果，接通电阻可进一步增大。相对于此，根据本实施方式，通过设置低浓度保护层20，具有高的杂质浓度的高浓度保护层 8离开沟槽6的底面而配置。由此接通电阻的增大被减轻。
另外，在通过离子注入而在沟槽6的底面形成高浓度保护层8 的情况下，高浓度保护层8的杂质浓度高，所以需要大量的离子的注入。其结果，在高浓度保护层8形成许多由于注入而产生的缺陷。难以在这样具有多的缺陷的高浓度保护层8上直接形成高品质的栅极氧化膜9。栅极氧化膜9的品质低可对耐压造成不好的影响。相对于此，根据本实施方式，可包含多的缺陷的高浓度保护层8离开沟槽6的底面而配置。由此，能够提高栅极绝缘膜的可靠性。因此，能够更加提高耐压。
予以说明，在上述各实施方式中，作为碳化硅半导体装置而对 MOSFET进行了说明，但栅极绝缘膜的材料并不限定于氧化物。也就是说，碳化硅半导体装置也可以是除了MOSFET以外的MISFET(Metal Insulator Semiconductor Field Effect Transistor，金属绝缘半导体场效应晶体管)。另外碳化硅半导体装置并不限定于MISFET，例如也可以是IGBT。IGBT例如能够通过将上述基板1的导电型从n型变更为p型而构成。在该情况下，源极电极11以及漏电极12的每一个作为发射极电极以及集电极来发挥功能。另外在上述各实施方式中将第1导电型设为n型、将第2导电型设为p型，但也可以使它们反过来。
本发明能够在其发明的范围内对各实施方式自由地进行组合，或者对各实施方式适当地进行变形、省略。虽然详细地说明了本发明，但上述说明在全部的布局是例示，本发明并不限定于此。可理解为不脱离本发明的范围而能够设想出未例示的无数的变形例。
附图标记说明
1：基板(半导体基板)；2：漂移层；2a：第1漂移层；2b：第 2漂移层；3：源极区域；4：主体接触区域；5：主体区域；6：沟槽； 7：低浓度保护层(第1低浓度保护层)；8：高浓度保护层；9：栅极氧化膜(栅极绝缘膜)；10：栅极电极；11：源极电极；12：漏电极；13：末端区域；14：掩模；15：沟槽底面保护层；16：层间绝缘膜；17：侧壁掩模(掩模)；20：低浓度保护层(第2低浓度保护层)； 21：半导体层；91～94：MOSFET(碳化硅半导体装置)。

Claims (13)

1.一种碳化硅半导体装置，其特征在于，具备：
包含碳化硅的第1导电型的漂移层；
设置在所述漂移层上的第2导电型的主体区域；
设置在所述主体区域上的第1导电型的源极区域；
连接于所述源极区域的源极电极；
在贯通所述主体区域和所述源极区域的沟槽的侧面上和底面上所设置的栅极绝缘膜；
隔着所述栅极绝缘膜设置在所述沟槽内的栅极电极；和
第2导电型的沟槽底面保护层，其在所述漂移层内在所述沟槽的底面的下方设置、电连接于所述源极电极，
所述沟槽底面保护层具有：
高浓度保护层；和
第1低浓度保护层，其设置在所述高浓度保护层的下方、杂质浓度比所述高浓度保护层低。
2.根据权利要求1所述的碳化硅半导体装置，其特征在于，
在将所述第1低浓度保护层的厚度设为L1、将所述高浓度保护层的厚度设为L2、将在对所述碳化硅半导体装置施加反向电压时从所述第1低浓度保护层与所述漂移层的界面延伸到所述沟槽底面保护层的耗尽层的厚度设为d1、设为d2＝{(L1+L2)-d1}时，满足
d1>L1，且d2>0。
3.根据权利要求1或者2所述的碳化硅半导体装置，其特征在于，
所述高浓度保护层包括至少1个杂质浓度在深度方向成为恒定的区域，所述第1低浓度保护层包括至少1个杂质浓度比所述高浓度保护层小、在深度方向成为恒定的区域。
4.根据权利要求1或者2所述的碳化硅半导体装置，其特征在于，
所述高浓度保护层在深度方向具有杂质浓度的山形波峰，所述第1低浓度保护层在深度方向具有比所述山形波峰小的杂质浓度的山形波峰。
5.根据权利要求1或者2所述的碳化硅半导体装置，其特征在于，
所述第1低浓度保护层的杂质浓度的特征曲线包括至少1个部位，该部位的特征曲线的斜率随着朝向深度方向而变大。
6.根据权利要求1或者2所述的碳化硅半导体装置，其特征在于，
所述高浓度保护层的杂质浓度为所述第1低浓度保护层的杂质浓度的2倍以上。
7.根据权利要求1或者2所述的碳化硅半导体装置，其特征在于，
所述第1低浓度保护层的宽度比所述高浓度保护层的宽度小。
8.根据权利要求1或者2所述的碳化硅半导体装置，其特征在于，
所述第1低浓度保护层的宽度比所述高浓度保护层的宽度大。
9.根据权利要求1或者2所述的碳化硅半导体装置，其特征在于，
所述沟槽底面保护层包含所述高浓度保护层以及所述第1低浓度保护层这两层。
10.根据权利要求1或者2所述的碳化硅半导体装置，其特征在于，
所述沟槽底面保护层包括第2低浓度保护层，该第2低浓度保护层位于所述高浓度保护层的上方的位置，具有比所述高浓度保护层的杂质浓度低的杂质浓度。
11.根据权利要求10所述的碳化硅半导体装置，其特征在于，
所述第2低浓度保护层具有比所述高浓度保护层处的波峰小的杂质浓度的波峰。
12.一种碳化硅半导体装置的制造方法，具备：
准备设置有由碳化硅形成的第1导电型的半导体层的半导体基板的工序；
在所述半导体层的上部形成第2导电型的主体区域的工序；
在所述主体区域的表面形成所述第1导电型的源极区域的工序；
形成从所述源极区域的表面贯通所述主体区域的沟槽的工序；和
在所述沟槽的底面，通过加速能量不同的多次的离子注入来形成所述第2导电型的高浓度保护层、和设置在所述高浓度保护层的下方且具有比所述高浓度保护层的杂质浓度低的杂质浓度的所述第2导电型的第1低浓度保护层的工序。
13.一种碳化硅半导体装置的制造方法，具备：
准备设置有由碳化硅形成的第1导电型的半导体层的半导体基板的工序；
在所述半导体层的上部形成第2导电型的主体区域的工序；
在所述主体区域的表面形成所述第1导电型的源极区域的工序；
形成从所述源极区域的表面贯通所述主体区域的沟槽的工序；
在所述沟槽的底面通过外延生长来形成所述第2导电型的第1低浓度保护层的工序；和
在所述第1低浓度保护层的上表面通过外延生长来形成具有比所述第1低浓度保护层的杂质浓度高的杂质浓度的所述第2导电型的高浓度保护层的工序。
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