CN116130513B - 基于异质结的碳化硅槽栅mosfet及其制造方法 - Google Patents
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Abstract
本发明公开了一种基于异质结的碳化硅槽栅MOSFET及其制造方法，结构包括漏极电极、第一导电类型衬底、第一导电类型外延层、第二导电类型屏蔽区、第二沟槽、第一沟槽、第二导电类型掺杂多晶硅、栅介质、栅极电极、第二导电类型阱区、第一导电类型源区、隔离介质层、源极电极，第二导电类型掺杂多晶硅与第一导电类型外延层形成异质结结构，在正向导通工作条件下，异质结结构产生的隧穿电流可以有效增大器件的电流密度；在第三象限工作条件下，异质结结构抑制了体二极管的导通，避免了双极退化效应，大幅改善了器件的反向恢复特性。
Description
技术领域
本发明涉及电力电子技术领域，尤其涉及一种基于异质结的碳化硅槽栅MOSFET及其制造方法。
背景技术
电力电子行业的发展使得硅材料器件愈发难以满足日益严苛的应用需求。碳化硅（SiC）材料因其优异的物理化学特性，成为制作能够适应极端环境的大功率器件的最重要半导体材料之一。
在SiC功率器件中，金属氧化物半导体场效应晶体管（MOSFET）因其栅极驱动简单、开关速度快等优点得到广泛应用。然而常规的平面栅型SiC MOSFET器件沟道迁移率较低，且存在寄生结型场效应晶体管结构，二者均限制了器件的导通能力。
相比平面栅型SiC MOSFET，沟槽型SiC MOSFET器件在不同晶向上制作导电沟道，实现了较高的沟道迁移率；同时沟槽的存在消除了寄生结型场效应晶体管结构，使得导通电阻进一步降低。然而高压下，沟槽底部的电场集中效应会影响栅介质的可靠性，导致器件提前击穿。
另外，SiC材料较大的禁带宽度导致工作在第三象限时，SiC MOSFET器件的体二极管开启电压较高、反向恢复特性较差，开关损耗较高，并且体二极管导通会引起双极退化问题。为解决此问题，传统结构通常将SiC MOSFET器件与一个外接二极管并联使用，但这会使得成本升高，且金属连线后会降低器件可靠性。而在器件内部集成肖特基势垒二极管或低势垒二极管又会产生漏电流增大、元胞尺寸增大或制作难度增大等问题。
发明内容
技术目的：针对现有技术中的问题，本发明公开了一种基于异质结的碳化硅槽栅MOSFET及其制造方法，栅沟槽由第一沟槽和第二沟槽组成，第一沟槽用于形成纵向导电沟道，第二沟槽中的第二导电类型掺杂多晶硅和第二导电类型屏蔽区在高压阻断状态下降低栅介质电场、保护栅介质不被击穿。
技术方案：为实现上述技术目的，本发明采用以下技术方案。
一种基于异质结的碳化硅槽栅MOSFET，包括，漏极电极；位于漏极电极之上的第一导电类型衬底；位于第一导电类型衬底上的第一导电类型外延层；位于第一导电类型外延层之中的第二导电类型屏蔽区；位于所述第二导电类型屏蔽区之上的第二沟槽；位于所述第二沟槽之上的第一沟槽；位于所述第二沟槽之中的第二导电类型掺杂多晶硅，第二导电类型掺杂多晶硅与第一导电类型外延层形成异质结结构；位于所述第一沟槽和第二沟槽之中的栅介质；位于所述栅介质之中的栅极电极；位于所述第一导电类型外延层之中的第二导电类型阱区；位于所述第二导电类型阱区之中的第一导电类型源区；位于所述第一导电类型外延层之上的隔离介质层；位于所述隔离介质层两侧的源极电极。
优选地，所述第二导电类型屏蔽区分为不相邻的两部分设置在第二沟槽底角附近。
优选地，所述第二沟槽下方用第二导电类型柱区取代第二导电类型屏蔽区，第二导电类型柱区设于第一导电类型外延层内部，顶面与第二沟槽接触，底面与第一导电类型衬底接触；第二导电类型柱区与第一导电类型外延层形成超结结构。
优选地，所述第二导电类型阱区下方增设第一导电类型电流扩展层，第一导电类型电流扩展层的底面高于第二沟槽的顶面；第一导电类型电流扩展层掺杂浓度高于第一导电类型外延层。
优选地，所述源极电极下方存在第二导电类型深阱区，第二导电类型深阱区设于第一导电类型外延层内部，侧面与第二导电类型阱区、第一导电类型源区接触；第二导电类型深阱区掺杂浓度大于第二导电类型阱区。
优选地，所述第一沟槽的底部嵌设于第二沟槽的顶部，第一沟槽的顶面与第一导电类型外延层的顶面齐平，第一沟槽的底面位于第二沟槽内部，第一沟槽的深度范围为0.5µm ~ 2.0µm，宽度范围为0.5µm ~ 2.0µm，第二沟槽深度范围为0.1µm ~ 1.2µm，第二沟槽宽度大于第一沟槽宽度，且二者之差大于或等于0.1µm；所述栅介质、栅极电极、第二导电类型阱区、第一导电类型源区的顶面与第一导电类型外延层的顶面齐平；第二导电类型阱区的底面高于第二沟槽的顶面；所述隔离介质层的底部与栅介质的顶面、栅极电极的顶面以及的第一导电类型源区的部分顶面接触，源极电极的底部与第一导电类型源区的部分顶面、第二导电类型阱区的顶面接触。
一种基于异质结的碳化硅槽栅MOSFET其制造方法，包括以下步骤：
步骤1、在第一导电类型衬底上通过外延生长形成第一导电类型外延层，第一导电类型外延层掺杂浓度为1e15cm-3~ 1e17cm-3；
步骤2、通过光刻工艺，在第一导电类型外延层表面形成图形化的离子注入掩膜层，通过离子注入工艺，在第一导电类型外延层中形成第二导电类型阱区，去除掩膜层；再通过光刻工艺和离子注入工艺形成第一导电类型源区；其中，第一导电类型源区位于所述第二导电类型阱区之中，第二导电类型阱区、第一导电类型源区的顶面与第一导电类型外延层的顶面齐平；
步骤3、在第一导电类型外延层表面形成图形化的刻蚀掩膜层，利用图形化的刻蚀掩膜层进行电感耦合等离子体刻蚀，形成第一沟槽，第一沟槽的深度范围为0.5µm ~ 2.0µm，宽度范围为0.5µm ~ 2.0µm，且第一沟槽深度大于第二导电类型阱区深度；去除刻蚀掩膜层；
步骤4、在第一导电类型外延层表面以及第一沟槽的侧壁形成图形化的刻蚀掩膜层，利用图形化的刻蚀掩膜层，在第一沟槽的底部进行各向同性干法刻蚀，形成与第一沟槽连通的第二沟槽；第二沟槽深度范围为0.1µm ~ 1.2µm，第二沟槽宽度大于第一沟槽宽度，且二者之差大于或等于0.1µm；
步骤5、通过离子注入工艺在第二沟槽下方形成第二导电类型屏蔽区，去除刻蚀掩膜层，对第一沟槽和第二沟槽进行钝化、高温退火处理，第二导电类型屏蔽区深度范围为0.1µm ~ 0.5µm，掺杂浓度范围为1e18cm-3~ 2e19cm-3；
步骤6、通过化学气相沉积工艺，在第二沟槽的两侧填充第二导电类型掺杂多晶硅，第二导电类型掺杂多晶硅的掺杂浓度为1e19cm-3~ 1e20cm-3，再对第二导电类型掺杂多晶硅进行各向异性刻蚀，使刻蚀后第二沟槽突出部分仍填充多晶硅，保证第二导电类型掺杂多晶硅与第二导电类型屏蔽区良好接触；
步骤7、通过热氧化或化学气相沉积工艺在第一沟槽和第二沟槽表面形成二氧化硅层，并对其进行高温退火处理，形成栅介质；通过化学气相沉积工艺在栅介质内部形成多晶硅，随后进行多晶硅注入，通过刻蚀去除第一沟槽以外的多晶硅材料，形成栅极电极；
步骤8、在第一导电类型外延层表面淀积形成隔离介质层，以形成源极窗口，通过此源极窗口淀积欧姆金属并退火，以形成源极欧姆接触；在第一导电类型衬底底层形成漏极欧姆接触；在源极欧姆接触表面形成源极电极，在漏极欧姆接触表面形成漏极电极。
优选地，所述步骤5中通过离子注入工艺在第二沟槽下方形成第二导电类型屏蔽区包括：第二导电类型屏蔽区分为不相邻的两部分设置在第二沟槽底角附近，通过离子注入的方式形成。
优选地，所述步骤5中通过离子注入工艺在第二沟槽下方形成第二导电类型屏蔽区替换为：通过刻槽回填工艺形成第二导电类型柱区，再通过二次外延工艺形成第二导电类型柱区上方的第一导电类型外延层。
优选地，所述步骤2中在形成第二导电类型阱区前，还包括通过离子注入工艺或外延工艺形成第一导电类型电流扩展层，第一导电类型电流扩展层掺杂浓度明显高于第一导电类型外延层。
优选地，所述在步骤2形成第二导电类型阱区后，通过离子注入工艺形成第二导电类型深阱区，第二导电类型深阱区厚度和掺杂浓度均大于第二导电类型阱区。
有益效果：
（1）本发明提出的基于异质结的碳化硅槽栅MOSFET的栅沟槽由第一沟槽和第二沟槽组成，第一沟槽用于形成纵向导电沟道，第二沟槽中的第二导电类型掺杂多晶硅和第二导电类型屏蔽区在高压阻断状态下降低栅介质电场、保护栅介质不被击穿。
（2）第二沟槽用于填充第二导电类型掺杂多晶硅，第二导电类型掺杂多晶硅与第一导电类型外延层形成异质结结构，器件工作在第三象限时，异质结二极管开启，在不增加元胞尺寸的前提下，抑制了体二极管开启，实现了较低的导通压降和开关损耗，避免了双极退化问题。第二导电类型屏蔽区可以有效保护第二导电类型掺杂多晶硅。
（3）本发明提出的基于异质结的碳化硅槽栅MOSFET工作在正向导通条件下时，得益于栅极正向偏置时势垒降低所产生的异质结隧穿效应，在第二导电类型掺杂多晶硅靠近栅极电极的位置，产生隧穿电流，从而进一步降低器件的正向导通电阻。
附图说明
图1为实施例1的基于异质结的碳化硅槽栅MOSFET的结构示意图；
图2为实施例2的基于异质结的碳化硅槽栅MOSFET的结构示意图；
图3为实施例3的基于异质结的碳化硅槽栅MOSFET的结构示意图；
图4为实施例4的基于异质结的碳化硅槽栅MOSFET的结构示意图；
图5为实施例5的基于异质结的碳化硅槽栅MOSFET的结构示意图；
图6~图14为实施例1的基于异质结的碳化硅槽栅MOSFET的制备流程示意图；
其中，1、漏极电极；2、第一导电类型衬底；3、第一导电类型外延层；4、第二导电类型屏蔽区，4-1、4-2分别为两个分离的第二导电类型屏蔽区，第二导电类型屏蔽区第一部分为4-1，第二导电类型屏蔽区第二部分为4-2；5、第二导电类型掺杂多晶硅；6、栅介质；7、栅极电极；8、第二沟槽；9、第一沟槽；10、第二导电类型阱区；11、第一导电类型源区；12、隔离介质层；13、源极电极；14、第二导电类型柱区；15、第一导电类型电流扩展层；16、第二导电类型深阱区。
实施方式
以下结合附图和实施例对本发明的一种基于异质结的碳化硅槽栅MOSFET及其制造方法做进一步的解释和说明。
实施例1
一种基于异质结的碳化硅槽栅MOSFET，如图1所示，包括，漏极电极1；位于漏极电极1之上的第一导电类型衬底2，第一导电类型衬底2为第一导电类型SiC衬底；位于第一导电类型衬底2上的第一导电类型外延层3，第一导电类型外延层3为第一导电类型SiC外延层；位于第一导电类型外延层3之中的第二导电类型屏蔽区4；位于所述第二导电类型屏蔽区4之上的第二沟槽8；位于所述第二沟槽8之上的第一沟槽9；位于所述第二沟槽8之中的第二导电类型掺杂多晶硅5，第二导电类型掺杂多晶硅5与第一导电类型外延层3形成异质结结构；位于所述第一沟槽9和第二沟槽8之中的栅介质6；位于所述栅介质6之中的栅极电极7；位于所述第一导电类型外延层3之中的第二导电类型阱区10；位于所述第二导电类型阱区10之中的第一导电类型源区11；位于所述第一导电类型外延层3之上的隔离介质层12；位于所述隔离介质层12两侧的源极电极13。本发明提出的基于异质结的碳化硅槽栅MOSFET的栅沟槽由第一沟槽9和第二沟槽8组成，第一沟槽9用于形成纵向导电沟道，第二沟槽8中的第二导电类型掺杂多晶硅5和第二导电类型屏蔽区4在高压阻断状态下降低栅介质电场、保护栅介质不被击穿，其中，第二导电类型屏蔽区4实现在高压阻断状态下降低栅介质电场，即“屏蔽”作用；保护栅介质的作用主要由第二导电类型屏蔽区4承担，第二导电类型掺杂多晶硅只起辅助作用。
本发明中，第一导电类型为N型，第二导电类型为P型，器件采用的半导体材料可以是3C-SiC、4H-SiC、6H-SiC或15R-SiC，栅介质6的材料可以是氧化硅、氮化硅、硼磷硅玻璃、氧化铝、蓝宝石或氧化铪。
第二沟槽8用于填充第二导电类型掺杂多晶硅5，第二导电类型掺杂多晶硅5与第一导电类型外延层3形成异质结结构，在正向导通工作条件下，异质结结构产生的隧穿电流可以有效增大器件的电流密度；器件工作在第三象限时，异质结二极管开启，在不增加元胞尺寸的前提下，抑制了体二极管开启，实现了较低的导通压降和开关损耗，避免了双极退化问题，大幅改善了器件的反向恢复特性。第二导电类型屏蔽区4可以有效保护第二导电类型掺杂多晶硅5。
所述第一沟槽9的底部嵌设于第二沟槽8的顶部，第一沟槽9的顶面与第一导电类型外延层3的顶面齐平，第一沟槽9的底面位于第二沟槽8内部；
所述第二导电类型掺杂多晶硅5仅填充于第二沟槽8中；
所述栅介质6、栅极电极7、第二导电类型阱区10、第一导电类型源区11的顶面与第一导电类型外延层3的顶面齐平；第二导电类型阱区10的底面高于第二沟槽8的顶面；
所述隔离介质层12的底部与栅介质6的顶面、栅极电极7的顶面以及第一导电类型源区11的部分顶面接触，源极电极13的底部与第一导电类型源区11的部分顶面、第二导电类型阱区10的顶面接触；
本发明提出的基于异质结的碳化硅槽栅MOSFET工作在正向导通条件下时，得益于栅极正向偏置时势垒降低所产生的异质结隧穿效应，在第二导电类型掺杂多晶硅靠近栅极电极的位置，产生隧穿电流，从而进一步降低器件的正向导通电阻。
上述基于异质结的碳化硅槽栅MOSFET的制备方法，如图6~图14所示，包括以下步骤：
步骤1.如图6、图7所示，在第一导电类型衬底2上通过外延生长形成第一导电类型外延层3，第一导电类型外延层3为第一导电类型SiC外延层，第一导电类型外延层3掺杂浓度为1e15cm-3~ 1e17cm-3，可采用氮、磷等V族元素进行掺杂。
步骤2.如图8所示，通过光刻工艺，在第一导电类型外延层3表面形成图形化的离子注入掩膜层，通过离子注入工艺，在第一导电类型外延层3中形成第二导电类型阱区10，去除掩膜层。同样通过光刻工艺和离子注入工艺形成第一导电类型源区11；其中，第一导电类型源区11位于所述第二导电类型阱区10之中，第二导电类型阱区10、第一导电类型源区11的顶面与第一导电类型外延层3的顶面齐平；
步骤3.如图9所示，在第一导电类型外延层3表面形成图形化的刻蚀掩膜层，利用图形化的刻蚀掩膜层进行电感耦合等离子体刻蚀，形成第一沟槽9，第一沟槽9的深度范围为0.5µm ~ 2.0µm，宽度范围为0.5µm ~ 2.0µm，且第一沟槽9深度大于第二导电类型阱区10深度。去除刻蚀掩膜层；
步骤4.如图10所示，在第一导电类型外延层3表面以及第一沟槽9的侧壁形成的图形化的刻蚀掩膜层，利用图形化的刻蚀掩膜层，在第一沟槽9的底部进行各向同性干法刻蚀，形成与第一沟槽9连通的第二沟槽8。各向同性干法刻蚀气体可以采用SF6、Ar等，刻蚀温度在350℃以上。第二沟槽8深度范围为0.1µm ~ 1.2µm，第二沟槽8宽度大于第一沟槽9宽度，且二者之差不小于0.1µm；
步骤5.如图11所示，通过离子注入工艺在第二沟槽8下方形成第二导电类型屏蔽区4，去除刻蚀掩膜层，对第一沟槽9和第二沟槽8进行钝化、高温退火处理。第二导电类型屏蔽区4深度为0.1µm ~ 0.5µm，掺杂浓度为1e18cm-3~ 2e19cm-3；
步骤6.如图12所示，通过化学气相沉积工艺，在第二沟槽8中形成第二导电类型掺杂多晶硅5，包括在第二沟槽8的两侧填充第二导电类型掺杂多晶硅5，第二导电类型掺杂多晶硅5的掺杂浓度为1e19cm-3~ 1e20cm-3，随后对第二导电类型掺杂多晶硅5进行各向异性刻蚀，使刻蚀后第二沟槽突出部分仍填充多晶硅，在第一沟槽垂直投影方向上剩余的第二导电类型掺杂多晶硅5厚度大致为第二沟槽深度的一半，从而保证第二导电类型掺杂多晶硅5与第二导电类型屏蔽区4良好接触；第二导电类型屏蔽区4用于保护栅介质6，提升器件可靠性。各向异性刻蚀可以保证主要对第二导电类型掺杂多晶硅5进行纵向刻蚀，横向刻蚀量可以忽略。因此，根据第一沟槽9和第二沟槽8的深度计算出第二导电类型掺杂多晶硅5的深度，设置相应纵向刻蚀量，使得第一沟槽9垂直投影方向上剩余的第二导电类型掺杂多晶硅5厚度大约是第二沟槽8深度的一半。步骤6是先通过化学气相沉积工艺在第一沟槽和第二沟槽中淀积第二导电类型掺杂多晶硅5，淀积完成后，器件状态是第二导电类型掺杂多晶硅5填满第二沟槽，填充了部分第一沟槽，因此随后需要进行各向异性刻蚀，去除部分第二导电类型掺杂多晶硅5，使其厚度符合要求。
步骤7. 如图13所示，通过热氧化或化学气相沉积工艺在第一沟槽9和第二沟槽8表面形成二氧化硅层，并对其进行高温退火处理，形成栅介质6，栅介质6厚度40nm ~100nm。通过化学气相沉积工艺在栅介质6内部形成多晶硅，随后进行多晶硅注入，通过刻蚀去除第一沟槽以外的多晶硅材料，以形成栅极电极7；
步骤8.如图14所示，在第一导电类型外延层3表面淀积形成隔离介质层12，以形成源极窗口，通过此源极窗口淀积欧姆金属并退火，以形成源极欧姆接触。在第一导电类型衬底2底层形成漏极欧姆接触。在源极欧姆接触表面形成源极电极13，在漏极欧姆接触表面形成漏极电极1。
实施例2
一种基于异质结的碳化硅槽栅MOSFET，如图2所示，与实施例1基本相同，区别在于第二导电类型屏蔽区4分为不相邻的两部分，第二导电类型屏蔽区第一部分为4-1，第二导电类型屏蔽区第二部分为4-2；第二导电类型屏蔽区第一部分4-1、第二导电类型屏蔽区第二部分4-2深度为0.1µm ~ 0.5µm，掺杂浓度为1e18cm-3~ 2e19cm-3，二者位于第二沟槽8底角附近，在关断状态下，第二沟槽8底角处栅介质的电场强度最大，故在左右底角下方形成屏蔽区即可有效保护栅介质6，也可以更有效地保护第二导电类型掺杂多晶硅5。本实施例可通过离子注入形成第二导电类型屏蔽区第一部分4-1、第二导电类型屏蔽区第二部分4-2，后续制备流程与实施例1相同。
实施例3
一种基于异质结的碳化硅槽栅MOSFET，如图3所示，与实施例1区别在于第二沟槽8下方为第二导电类型柱区14，第二导电类型柱区14设于第一导电类型外延层3内部，顶面与第二沟槽8接触，底面与第一导电类型衬底2接触，第二导电类型柱区14宽度不做限制，与第二沟槽8宽度相同或不相同均可；第二导电类型柱区14掺杂浓度为5e16cm-3~ 5e18cm-3，深度不小于4µm，第二导电类型柱区14与第一导电类型外延层3形成超结结构，可在不牺牲击穿特性的前提下，进一步降低器件导通电阻。本实施例可通过刻槽回填工艺形成第二导电类型柱区14，再通过二次外延工艺形成第二导电类型柱区14上方的第一导电类型外延层3，后续制备流程与实施例1相同；具体地，形成第二导电类型柱区14后，第一导电类型外延层表面与第二导电类型柱区14表面平齐。随后通过外延生长工艺，在第一导电类型外延层表面与第二导电类型柱区14表面之上，再生长一层第一导电类型外延层。第二导电类型柱区14用于保护栅介质6，提升器件可靠性。本实施例中虽然用第二导电类型柱区14取代第二导电类型屏蔽区4，但二者均可保护栅介质6，提升器件可靠性。
实施例4
一种基于异质结的碳化硅槽栅MOSFET，如图4所示，与实施例1区别在于第二导电类型阱区10下方增设第一导电类型电流扩展层15，第一导电类型电流扩展层15的底面高于第二沟槽8的顶面；第一导电类型电流扩展层15可通过离子注入工艺或外延工艺形成，第一导电类型电流扩展层15掺杂浓度明显高于第一导电类型外延层3，掺杂浓度为1e16cm-3~1e17cm-3；第一导电类型电流扩展层15可进一步降低器件导通电阻。
实施例5
一种基于异质结的碳化硅槽栅MOSFET，如图5所示，与实施例1区别在于源极电极13下方存在第二导电类型深阱区16，第二导电类型深阱区16设于第一导电类型外延层3内部，侧面与第二导电类型阱区10、第一导电类型源区11接触；第二导电类型深阱区16在形成第二导电类型阱区10后，通过离子注入工艺形成。第二导电类型深阱区16掺杂浓度大于第二导电类型阱区10，可以更有效地保护第二导电类型掺杂多晶硅5。第二导电类型深阱区16的宽度范围为0.2µm ~ 1.5µm，厚度范围为0.6µm ~ 3.5µm，且第二导电类型深阱区16厚度大于第二导电类型阱区10的厚度。第二导电类型深阱区16的掺杂浓度较高、厚度较大，因此关断状态下，第二导电类型深阱区16与第一导电类型外延层3所形成的PN结界面承受电场强度较大，起到调制电场分布的作用，进而减小了第二导电类型掺杂多晶硅5所承担的电场强度，有效保护了第二导电类型掺杂多晶硅5。
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (11)
1.一种基于异质结的碳化硅槽栅MOSFET，其特征在于：包括，漏极电极（1）；位于漏极电极（1）之上的第一导电类型衬底（2）；位于第一导电类型衬底（2）上的第一导电类型外延层（3）；位于第一导电类型外延层（3）之中的第二导电类型屏蔽区（4）；位于所述第二导电类型屏蔽区（4）之上的第二沟槽（8）；位于所述第二沟槽（8）之上的第一沟槽（9）；位于所述第二沟槽（8）之中的第二导电类型掺杂多晶硅（5），第二导电类型掺杂多晶硅（5）与第一导电类型外延层（3）形成异质结结构；位于所述第一沟槽（9）和第二沟槽（8）之中的栅介质（6）；位于所述栅介质（6）之中的栅极电极（7）；位于所述第一导电类型外延层（3）之中的第二导电类型阱区（10）；位于所述第二导电类型阱区（10）之中的第一导电类型源区（11）；位于所述第一导电类型外延层（3）之上的隔离介质层（12）；位于所述隔离介质层（12）两侧的源极电极（13）。
2.根据权利要求1所述的一种基于异质结的碳化硅槽栅MOSFET，其特征在于：所述第二导电类型屏蔽区（4）分为不相邻的两部分设置在第二沟槽（8）底角附近。
3.根据权利要求1所述的一种基于异质结的碳化硅槽栅MOSFET，其特征在于：所述第二沟槽（8）下方用第二导电类型柱区（14）取代第二导电类型屏蔽区（4），第二导电类型柱区（14）设于第一导电类型外延层（3）内部，顶面与第二沟槽（8）接触，底面与第一导电类型衬底（2）接触；第二导电类型柱区（14）与第一导电类型外延层（3）形成超结结构。
4.根据权利要求1所述的一种基于异质结的碳化硅槽栅MOSFET，其特征在于：所述第二导电类型阱区（10）下方增设第一导电类型电流扩展层（15），第一导电类型电流扩展层（15）的底面高于第二沟槽（8）的顶面；第一导电类型电流扩展层（15）掺杂浓度高于第一导电类型外延层（3）。
5.根据权利要求1所述的一种基于异质结的碳化硅槽栅MOSFET，其特征在于：所述源极电极（13）下方存在第二导电类型深阱区（16），第二导电类型深阱区（16）设于第一导电类型外延层（3）内部，侧面与第二导电类型阱区（10）、第一导电类型源区（11）接触；第二导电类型深阱区（16）掺杂浓度大于第二导电类型阱区（10）。
6. 根据权利要求1所述的一种基于异质结的碳化硅槽栅MOSFET，其特征在于：所述第一沟槽（9）的底部嵌设于第二沟槽（8）的顶部，第一沟槽（9）的顶面与第一导电类型外延层（3）的顶面齐平，第一沟槽（9）的底面位于第二沟槽（8）内部，第一沟槽（9）的深度范围为0.5µm ~ 2.0µm，宽度范围为0.5µm ~ 2.0µm，第二沟槽（8）深度范围为0.1µm ~ 1.2µm，第二沟槽（8）宽度大于第一沟槽（9）宽度，且二者之差大于或等于0.1µm；所述栅介质（6）、栅极电极（7）、第二导电类型阱区（10）、第一导电类型源区（11）的顶面与第一导电类型外延层（3）的顶面齐平；第二导电类型阱区（10）的底面高于第二沟槽（8）的顶面；所述隔离介质层（12）的底部与栅介质（6）的顶面、栅极电极（7）的顶面以及的第一导电类型源区（11）的部分顶面接触，源极电极（13）的底部与第一导电类型源区（11）的部分顶面、第二导电类型阱区（10）的顶面接触。
7.一种基于异质结的碳化硅槽栅MOSFET的制造方法，其特征在于，包括以下步骤：
步骤1、在第一导电类型衬底（2）上通过外延生长形成第一导电类型外延层（3）；
步骤2、通过外延生长工艺或者离子注入工艺在第一导电类型外延层（3）中形成第二导电类型阱区（10）和第一导电类型源区（11）；其中，第一导电类型源区（11）位于所述第二导电类型阱区（10）之中，第二导电类型阱区（10）、第一导电类型源区（11）的顶面与第一导电类型外延层（3）的顶面齐平；
步骤3、在第一导电类型外延层（3）表面形成图形化的刻蚀掩膜层，利用图形化的刻蚀掩膜层进行刻蚀，形成第一沟槽（9），第一沟槽（9）深度大于第二导电类型阱区（10）深度；去除刻蚀掩膜层；
步骤4、在第一导电类型外延层（3）表面以及第一沟槽（9）的侧壁形成图形化的刻蚀掩膜层，利用图形化的刻蚀掩膜层，在第一沟槽（9）的底部进行刻蚀，形成与第一沟槽（9）连通的第二沟槽（8）；第二沟槽（8）宽度大于第一沟槽（9）宽度，且二者之差大于或等于0.1µm；
步骤5、通过离子注入工艺在第二沟槽（8）下方形成第二导电类型屏蔽区（4），去除刻蚀掩膜层；
步骤6、通过化学气相沉积工艺，在第二沟槽（8）中形成第二导电类型掺杂多晶硅（5），再对第二导电类型掺杂多晶硅（5）进行刻蚀，使刻蚀后第二沟槽突出部分仍填充多晶硅，并保证第二导电类型掺杂多晶硅（5）与第二导电类型屏蔽区（4）充分接触；
步骤7、通过热氧化或化学气相沉积工艺在第一沟槽（9）和第二沟槽（8）表面形成栅介质（6）；通过化学气相沉积工艺在栅介质（6）内部形成栅极电极（7）；
步骤8、在第一导电类型外延层（3）表面淀积形成隔离介质层（12），以形成源极窗口，通过此源极窗口淀积欧姆金属并退火，以形成源极欧姆接触；在第一导电类型衬底（2）底层形成漏极欧姆接触；在源极欧姆接触表面形成源极电极（13），在漏极欧姆接触表面形成漏极电极（1）。
8.根据权利要求7所述的一种基于异质结的碳化硅槽栅MOSFET的制造方法，其特征在于：所述步骤5中通过离子注入工艺在第二沟槽（8）下方形成第二导电类型屏蔽区（4）包括：第二导电类型屏蔽区（4）分为不相邻的两部分设置在第二沟槽（8）底角附近，通过离子注入的方式形成。
9.根据权利要求7所述的一种基于异质结的碳化硅槽栅MOSFET的制造方法，其特征在于：所述步骤5中通过离子注入工艺在第二沟槽（8）下方形成第二导电类型屏蔽区（4）替换为：通过刻槽回填工艺形成第二导电类型柱区（14），再通过二次外延工艺形成第二导电类型柱区（14）上方的第一导电类型外延层（3）。
10.根据权利要求7所述的一种基于异质结的碳化硅槽栅MOSFET的制造方法，其特征在于：所述步骤2中在形成第二导电类型阱区（10）前，还包括通过离子注入工艺或外延工艺形成第一导电类型电流扩展层（15），第一导电类型电流扩展层（15）掺杂浓度明显高于第一导电类型外延层（3）。
11.根据权利要求7所述的一种基于异质结的碳化硅槽栅MOSFET的制造方法，其特征在于：在步骤2形成第二导电类型阱区（10）后，通过离子注入工艺形成第二导电类型深阱区（16），第二导电类型深阱区（16）厚度和掺杂浓度均大于第二导电类型阱区（10）。
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| GR01 | Patent grant | ||
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