WO2022190456A1 - 電界効果トランジスタとその製造方法 - Google Patents

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秀史 高谷
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Definitions

  • the technology disclosed in this specification relates to a field effect transistor and its manufacturing method.
  • Japanese Patent Application Laid-Open No. 2009-194065 discloses a trench gate type field effect transistor.
  • This field effect transistor has a plurality of p-type deep layers protruding downward from the body layer. Each p-type deep layer extends to intersect the trench when the semiconductor substrate is viewed from above. The plurality of p-type deep layers are arranged with intervals in the width direction. Each p-type deep layer extends from the body layer to below the bottom surface of the trench.
  • each p-type deep layer is in contact with the gate insulating film on the side surface and the bottom surface of the trench located below the body layer.
  • the field effect transistor also has an n-type drift layer in contact with the body layer and each p-type deep layer.
  • a depletion layer spreads from the body layer into the drift layer.
  • a depletion layer extending into the drift layer holds the source-drain voltage.
  • a depletion layer spreads from each deep p-layer into the drift layer as well. Since each deep p-layer is in contact with the gate insulating film at the bottom of the trench, the drift layer around the bottom of the trench is depleted by the depletion layer spreading from each deep p-layer.
  • the depletion layer extending from each deep p layer to the periphery of the bottom surface of the trench suppresses the occurrence of electric field concentration in the gate insulating film and the drift layer around the bottom surface of the trench. Therefore, this field effect transistor has a high withstand voltage.
  • a field effect transistor having such a plurality of p-type deep layers requires a technique for further alleviating the electric field concentration in the gate insulating film around the bottom of the trench and increasing the withstand voltage.
  • This specification proposes a technique for realizing a high withstand voltage in a field effect transistor having a plurality of p-type deep layers.
  • a field effect transistor disclosed in the present specification includes a semiconductor substrate having a trench on its upper surface, a gate insulating film covering the inner surface of the trench, and a gate insulating film disposed in the trench.
  • a gate electrode that is insulated from the The semiconductor substrate comprises an n-type source layer in contact with the gate insulating film on side surfaces of the trench, and a p-type body layer in contact with the gate insulating film on the side surfaces of the trench located below the source layer.
  • a p-type trench lower layer disposed below the trench and extending along the longitudinal direction of the trench when the semiconductor substrate is viewed from above; a plurality of p-type deep layers; Can have a mold deep layer.
  • Each of the p-type deep layers protrudes downward from the body layer, extends from the body layer to below the bottom surface of the trench, and extends relative to the trench when the semiconductor substrate is viewed from above. extending along a first direction intersecting with each other, are spaced apart in a second direction orthogonal to the first direction when the semiconductor substrate is viewed from above, and are located below the trench. the p-type trench lower layer located on the side. Each of the n-type deep layers is arranged in the corresponding space and is in contact with the gate insulating film on the side surface of the trench located below the body layer.
  • This field effect transistor has a p-type trench underlayer arranged on the underside of the trench. Therefore, the electric field concentration around the bottom of the trench is relaxed when the field effect transistor is turned off. As a result, this field effect transistor can have a high withstand voltage. Furthermore, in this field effect transistor, the p-type trench lower layer is electrically connected to the body layer through a plurality of p-type deep layers. Therefore, the potential of the lower layer of the p-type trench is stabilized, and deterioration of the switching characteristics of the field effect transistor is suppressed. As described above, in this field effect transistor, the combination of the p-type trench lower layer and the plurality of p-type deep layers can improve the withstand voltage while suppressing the deterioration of the switching characteristics.
  • a method for manufacturing a field effect transistor disclosed in the present specification includes a deep layer forming step of forming a plurality of p-type deep layers and a plurality of n-type deep layers in an n-type epitaxial layer, wherein each p-type deep layer extend along a first direction when the epitaxial layer is viewed from above, and are spaced apart in a second direction orthogonal to the first direction when the epitaxial layer is viewed from above a deep layer forming step in which each of the n-type deep layers is arranged in the corresponding space; and from the surface of the epitaxial layer, the plurality of p-type deep layers and the plurality of n-type deep layers.
  • a trench forming step for forming a trench having a depth not exceeding a layer, wherein the trench intersects the plurality of p-type deep layers and the plurality of n-type deep layers when the epitaxial layer is viewed from above.
  • a trench forming step and an ion implantation technique are used to introduce a p-type impurity toward the surface of the epitaxial layer, and a body is formed above the plurality of p-type deep layers and the plurality of n-type deep layers.
  • a field effect transistor having a p-type trench lower layer and a plurality of p-type deep layers can be manufactured.
  • FIG. 2 is a cross-sectional perspective view of the MOSFET 10 (a diagram showing an xz cross section that does not include the p-type deep layer 36).
  • FIG. 2 is a cross-sectional perspective view of the MOSFET 10 omitting the source electrode 22 and the interlayer insulating film 20 (a diagram showing the xz cross section that does not include the p-type deep layer 36).
  • FIG. 2 is an enlarged cross-sectional view of MOSFET 10 showing the arrangement of deep layer 37;
  • 2 is an enlarged xy cross section including trench 14, p-type deep layer 36 and n-type deep layer 37, showing the arrangement of trench 14, p-type deep layer 36 and n-type deep layer 37 when semiconductor substrate 12 is viewed from above;
  • FIG. 2 is an enlarged cross-sectional view of MOSFET 10 shown;
  • FIG. 2 is an enlarged yz cross-sectional view of MOSFET 10 including p-type deep layer 36 and n-type deep layer 37;
  • FIG. 2 is a cross-sectional perspective view of the MOSFET 10 (a diagram showing the xz cross section including the p-type deep layer 36).
  • FIG. 2 is an enlarged xy cross section including the trench 14, the p-type deep layer 36 and the n-type deep layer 37, showing the arrangement of the trench 14, the p-type deep layer 36 and the n-type deep layer 37 when the semiconductor substrate 12 is viewed from above;
  • FIG. 4 is an enlarged cross-sectional view of a modification of the MOSFET 10 shown;
  • 2 is an enlarged xy cross section including the trench 14, the p-type deep layer 36 and the n-type deep layer 37, showing the arrangement of the trench 14, the p-type deep layer 36 and the n-type deep layer 37 when the semiconductor substrate 12 is viewed from above;
  • FIG. 4 is an enlarged cross-sectional view of a modification of the MOSFET 10 shown;
  • 2 is an enlarged xy cross section including the trench 14, the p-type deep layer 36 and the n-type deep layer 37, showing the arrangement of the trench 14, the p-type deep layer 36 and the n-type deep layer 37 when the semiconductor substrate 12 is
  • FIG. 4 is an enlarged cross-sectional view of a modification of the MOSFET 10 shown; An enlarged xy cross section including the p-type trench lower layer 35, the p-type deep layer 36 and the n-type deep layer 37 as viewed from above the semiconductor substrate 12, the p-type trench lower layer 35, the p-type deep layer 36 and the n-type FIG. 4 is an enlarged cross-sectional view of a modification of MOSFET 10 showing the arrangement of deep layer 37; FIG. 4 is a cross-sectional perspective view of a modified example of the MOSFET 10 omitting the source electrode 22 and the interlayer insulating film 20 (a diagram showing the xz cross section that does not include the p-type deep layer 36).
  • FIG. 4 is a cross-sectional perspective view of a modified example of the MOSFET 10 omitting the source electrode 22 and the interlayer insulating film 20 (a diagram showing the xz cross section that does not include the p-type deep layer 36).
  • FIG. 4 is a cross-sectional perspective view of a modification of the MOSFET 10 (a diagram showing an xz cross section that does not include the p-type deep layer 36).
  • FIG. 4 is a cross-sectional perspective view of a modification of the MOSFET 10 (a diagram showing an xz cross section including the p-type deep layer 36).
  • FIG. 4 is a cross-sectional perspective view of a modification of the MOSFET 10 (a diagram showing an xz cross section that does not include the p-type deep layer 36).
  • FIG. 4 is a cross-sectional perspective view of a modification of the MOSFET 10 (a diagram showing an xz cross section including the p-type deep layer 36). Explanatory drawing of the manufacturing method of MOSFET10.
  • FIG. 4 is a cross-sectional perspective view of a modification of the MOSFET 10 (a diagram showing an xz cross section that does not include the p-type deep layer 36).
  • the MOSFET 10 metal-oxide-semiconductor field effect transistor
  • the thickness direction of the semiconductor substrate 12 is referred to as the z-direction
  • one direction parallel to the upper surface 12a of the semiconductor substrate 12 is referred to as the x-direction
  • the direction perpendicular to the x-direction and the z-direction. is called the y-direction.
  • the semiconductor substrate 12 is made of silicon carbide (that is, SiC).
  • the semiconductor substrate 12 may be made of other semiconductor materials such as silicon and gallium nitride.
  • a plurality of trenches 14 are provided in the upper surface 12 a of the semiconductor substrate 12 . As shown in FIG. 2, the plurality of trenches 14 elongate along the y direction on the upper surface 12a. The multiple trenches 14 are spaced apart in the x-direction.
  • each trench 14 is covered with a gate insulating film 16 .
  • a gate electrode 18 is disposed within each trench 14 .
  • Each gate electrode 18 is insulated from the semiconductor substrate 12 by a gate insulating film 16 .
  • the top surface of each gate electrode 18 is covered with an interlayer insulating film 20 .
  • a source electrode 22 is provided on the semiconductor substrate 12 .
  • a source electrode 22 covers each interlayer insulating film 20 .
  • the source electrode 22 is insulated from the gate electrode 18 by the interlayer insulating film 20 .
  • the source electrode 22 is in contact with the upper surface 12a of the semiconductor substrate 12 at a position where the interlayer insulating film 20 does not exist.
  • a drain electrode 24 is arranged below the semiconductor substrate 12 .
  • the drain electrode 24 is in contact with the entire lower surface 12 b of the semiconductor substrate 12 .
  • the semiconductor substrate 12 includes a plurality of source layers 30, a plurality of contact layers 32, a body layer 34, a plurality of p-type trench lower layers 35, a plurality of p-type deep layers 36, and a plurality of n-type layers 36. It has a deep layer 37 , a drift layer 38 and a drain layer 40 .
  • Each source layer 30 is an n-type layer having a high n-type impurity concentration. Each source layer 30 is arranged in a range partially including the upper surface 12 a of the semiconductor substrate 12 . Each source layer 30 is in ohmic contact with the source electrode 22 . Each source layer 30 is in contact with the gate insulating film 16 at the uppermost side of the trench 14 . Each source layer 30 faces the gate electrode 18 with the gate insulating film 16 interposed therebetween. Each source layer 30 extends long in the y-direction along the side surface of the trench 14 . That is, each source layer 30 extends parallel to the longitudinal direction of the trench 14 when the semiconductor substrate 12 is viewed from above, and extends from one longitudinal end of the trench 14 to the other longitudinal end. ing.
  • Each contact layer 32 is a p-type layer having a high p-type impurity concentration. Each contact layer 32 is arranged in a range partially including the upper surface 12 a of the semiconductor substrate 12 . Each contact layer 32 is arranged between two corresponding source layers 30 . Each contact layer 32 is in ohmic contact with the source electrode 22 . Each contact layer 32 extends long in the y direction. That is, each contact layer 32 extends parallel to the longitudinal direction of the trench 14 when the semiconductor substrate 12 is viewed from above, and extends from one longitudinal end of the trench 14 to the other longitudinal end. ing.
  • the body layer 34 is a p-type layer having a p-type impurity concentration lower than that of the contact layer 32 .
  • the body layer 34 is arranged below the plurality of source layers 30 and the plurality of contact layers 32 .
  • the body layer 34 is in contact with the plurality of source layers 30 and the plurality of contact layers 32 from below.
  • the body layer 34 is in contact with the gate insulating film 16 on the side surface of the trench 14 located below the source layer 30 .
  • the body layer 34 faces the gate electrode 18 with the gate insulating film 16 interposed therebetween.
  • Each p-type trench lower layer 35 is a p-type layer arranged below the corresponding trench 14 .
  • each p-type trench lower layer 35 may be formed in the same ion implantation process as that of the body layer 34 .
  • the p-type impurity concentration profiles in the depth direction of each p-type trench lower layer 35 and body layer 34 match, and the depth from the bottom surface of the corresponding trench 14 to the bottom surface of each p-type trench lower layer 35 is , corresponds to the depth from the upper surface 12 a of the semiconductor substrate 12 to the lower surface of the body layer 34 .
  • each p-type trench lower layer 35 is in contact with the gate insulating film 16 covering the bottom surface of the corresponding trench 14 .
  • each p-type trench lower layer 35 extends long along the longitudinal direction of the corresponding trench 14 (the y direction in this example). may extend continuously from one longitudinal end to the other longitudinal end. As will be described later, each p-type trench lower layer 35 extends along the longitudinal direction of the corresponding trench 14 (the y-direction in this example), and is divided between one end and the other end of the trench 14 in the longitudinal direction. You may have
  • Each p-type deep layer 36 is a p-type layer projecting downward from the lower surface of the body layer 34 .
  • the p-type impurity concentration of each p-type deep layer 36 is higher than the p-type impurity concentration of the body layer 34 and lower than the p-type impurity concentration of the contact layer 32 .
  • each p-type deep layer 36 extends long in the x direction and is perpendicular to the longitudinal direction of the trench 14 (in this example, the y direction). is doing.
  • a plurality of p-type deep layers 36 are arranged at intervals in the y direction.
  • a portion between the plurality of p-type deep layers 36 is hereinafter referred to as an interval portion 39 (see FIGS. 1 and 2).
  • the p-type deep layer 36 has a shape elongated in the z direction in the yz cross section. That is, the dimension of the p-type deep layer 36 in the z direction (hereinafter referred to as depth Dp) is larger than the dimension of the p-type deep layer 36 in the y direction (hereinafter referred to as width Wp).
  • the depth Dp can be 1-4 times the width Wp.
  • each p-type deep layer 36 extends from the bottom surface of the body layer 34 to a depth below the bottom surface of each trench 14 .
  • Each p-type deep layer 36 is in contact with the gate insulating film 16 on the side surface of the trench 14 located below the body layer 34 .
  • each p-type deep layer 36 is in contact with the p-type trench lower layer 35 arranged below the trench 14 so as to intersect.
  • Each n-type deep layer 37 is an n-type layer having a higher n-type impurity concentration than the drift layer 38 .
  • the n-type impurity concentration of each n-type deep layer 37 is lower than the p-type impurity concentration of each p-type deep layer 36 .
  • each n-type deep layer 37 may have the same concentration as the n-type impurity concentration of the drift layer 38 .
  • each n-type deep layer 37 is arranged within a corresponding spacing portion 39 .
  • Each n-type deep layer 37 is in contact with the bottom surface of the body layer 34 .
  • Each n-type deep layer 37 is in contact with the side surfaces of the p-type deep layers 36 on both sides thereof.
  • Each n-type deep layer 37 extends from the bottom surface of the body layer 34 to below the bottom surface of each trench 14 and the bottom surface of each p-type deep layer 36 .
  • the n-type deep layer 37 in the spacing portion 39 has a shape elongated in the z direction in the yz cross section. That is, the dimension of the n-type deep layer 37 in the z-direction (hereinafter referred to as depth Dn) is larger than the dimension in the y-direction of the n-type deep layer 37 in the spacing portion 39 (hereinafter referred to as width Wn).
  • the depth Dn can be 1-4 times the width Wn.
  • the width Wn of the n-type deep layer 37 is approximately equal to the width Wp of the p-type deep layer 36 .
  • Each n-type deep layer 37 has a connection region 37a extending directly below the lower surface of the adjacent p-type deep layer 36 .
  • Each connection region 37 a is in contact with the lower surface of the corresponding p-type deep layer 36 .
  • Each n-type deep layer 37 is connected to each other through each connection region 37a.
  • the thickness T1 of the portion where the n-type deep layer 37 protrudes below the bottom surface of the p-type deep layer 36 is It is about 0.1 ⁇ m and extremely thin.
  • each n-type deep layer 37 is in contact with the gate insulating film 16 on the side surface of the trench 14 located below the body layer 34 within each spacing portion 39 .
  • each n-type deep layer 37 is in contact with the p-type trench lower layer 35 arranged below the trench 14 so as to intersect.
  • the drift layer 38 is an n-type layer having a lower n-type impurity concentration than each n-type deep layer 37 .
  • the drift layer 38 is arranged below the n-type deep layer 37 .
  • the drift layer 38 is in contact with the n-type deep layer 37 from below.
  • the drain layer 40 is an n-type layer having a higher n-type impurity concentration than the drift layer 38 and the n-type deep layer 37 .
  • the drain layer 40 is in contact with the drift layer 38 from below.
  • the drain layer 40 is arranged in a range including the lower surface 12b of the semiconductor substrate 12 .
  • the drain layer 40 is in ohmic contact with the drain electrode 24 .
  • the MOSFET 10 is used with the drain electrode 24 applied with a higher potential than the source electrode 22 .
  • a potential equal to or higher than the gate threshold is applied to each gate electrode 18, a channel is formed in the body layer 34 near the gate insulating film 16.
  • FIG. The channel connects the source layer 30 and the n-type deep layer 37 . Therefore, electrons flow from the source layer 30 to the drain layer 40 via the channel, the n-type deep layer 37 and the drift layer 38 . That is, the MOSFET 10 is turned on.
  • the potential of each gate electrode 18 is lowered from a value above the gate threshold to a value below the gate threshold, the channel disappears and electron flow stops. That is, the MOSFET 10 is turned off.
  • each p-type deep layer 36 is electrically connected to the body layer 34 and has substantially the same potential as the body layer 34 . Therefore, when the channel disappears, a reverse voltage is also applied to the pn junction at the interface between each p-type deep layer 36 and each n-type deep layer 37 . Therefore, a depletion layer spreads from each p-type deep layer 36 to each n-type deep layer 37 as well.
  • each p-type trench lower layer 35 is electrically connected to the body layer 34 via each p-type deep layer 36 and has substantially the same potential as the body layer 34 . Therefore, when the channel disappears, a reverse voltage is also applied to the pn junction at the interface between each p-type trench lower layer 35 and each n-type deep layer 37 . Thus, each n-type deep layer 37 is quickly depleted by the depletion layer spreading from the body layer 34 , each p-type trench lower layer 35 and each p-type deep layer 36 . In particular, since each p-type trench lower layer 35 is provided under the corresponding trench 14, the periphery of the bottom surface of the trench 14 is well depleted.
  • each n-type deep layer 37 is entirely depleted by a depletion layer extending from the body layer 34 , each p-type trench lower layer 35 and each p-type deep layer 36 . Since each n-type deep layer 37 has a higher n-type impurity concentration than the drift layer 38 , a depletion layer is less likely to spread in each n-type deep layer 37 than in the drift layer 38 . However, since each n-type deep layer 37 is sandwiched between p-type deep layers 36 and the width Wn of each n-type deep layer 37 is narrow, each n-type deep layer 37 is entirely depleted.
  • MOSFET 10 has a high withstand voltage.
  • the p-type trench lower layer 35 is electrically connected to the body layer 34 via the p-type deep layer 36 . Therefore, the potential of the p-type trench lower layer 35 is stabilized, and deterioration of the switching characteristics of the MOSFET 10 can be suppressed.
  • the combination of the p-type trench lower layer 35 and the p-type deep layer 36 can improve the breakdown voltage while suppressing the deterioration of the switching characteristics.
  • each n-type deep layer 37 and each p-type deep layer 36 have a vertically long shape. When each n-type deep layer 37 and each p-type deep layer 36 are configured in this manner, the feedback capacitance is reduced. These can improve the switching speed of the MOSFET 10 .
  • the p-type trench lower layer 35 is deeper than the p-type deep layer 36 and the n-type deep layer 37 .
  • the provision of such a deep p-type trench lower layer 35 promotes depletion of the n-type deep layer 37 and the drift layer 38 , thereby improving the withstand voltage of the MOSFET 10 .
  • breakdown occurs in the p-type trench lower layer 35 protruding downward when an overvoltage is applied, so that breakdown occurs reliably in the cell region. can be made As a result, the avalanche resistance of the MOSFET 10 can also be stabilized.
  • the depth of the p-type trench lower layer 35 may be shallower than the depths of the p-type deep layer 36 and the n-type deep layer 37 . In this case, since the depletion layer extending from the p-type trench lower layer 35 is suppressed, the on-resistance of the MOSFET 10 is improved.
  • each p-type deep layer 36 and each n-type deep layer 37 are continuous in the x direction between adjacent trenches 14. It was growing long. Instead of this example, as shown in FIG. 7, each p-type deep layer 36 and each n-type deep layer 37 may be separated in the x direction. In this example, since each p-type deep layer 36 is divided, a wide current path is ensured and the on-resistance is lowered. However, even in this example, each p-type deep layer 36 and each n-type deep layer 37 are arranged so as to straddle the trench 14 . Thereby, the above-described effects can be exhibited.
  • each p-type deep layer 36 and each n-type deep layer 37 may be divided in the x direction. Further, as shown in FIG. 8, a connection p layer 36a may be provided to connect the p-type deep layers 36 adjacent to each other in the y direction. Such a connection p-layer 36a is effective in alleviating the electric field applied to the gate insulating film 16 and improving the withstand voltage.
  • each p-type trench lower layer 35 extends continuously from one longitudinal end to the other longitudinal end of the trench 14 when the semiconductor substrate 12 is viewed from above.
  • each p-type trench lower layer 35 when the semiconductor substrate 12 is viewed from above, each p-type trench lower layer 35 extends along the longitudinal direction of the corresponding trench 14 (the y direction in this example). It extends and may be divided between one longitudinal end of the trench 14 and the other longitudinal end. In this case, each p-type deep layer 36 passes through the divided portion of the p-type trench lower layer 35 .
  • FIG. 9 when the semiconductor substrate 12 is viewed from above, each p-type trench lower layer 35 extends along the longitudinal direction of the corresponding trench 14 (the y direction in this example). It extends and may be divided between one longitudinal end of the trench 14 and the other longitudinal end.
  • each p-type deep layer 36 passes through the divided portion of the p-type trench lower layer 35 .
  • the portion where the p-type trench lower layer 35 and the p-type deep layer 36 overlap is greatly damaged during ion implantation, and there is concern about an increase in leakage current.
  • the overlapping portion between the p-type trench lower layer 35 and the p-type deep layer 36 is small, an increase in leakage current can be suppressed.
  • each source layer 30 and each contact layer 32 extends parallel to the longitudinal direction of the trench 14 when the semiconductor substrate 12 is viewed from above, as shown in FIG.
  • the entire side surface of the trench 14 can be used as a high-concentration channel. Low ON resistance.
  • the entire side surface of the trench 14 can be used as a channel, the channel and each n-type deep layer 37 are well connected.
  • each source layer 30 extends crosswise to the longitudinal direction of the trench 14 , particularly perpendicular to the longitudinal direction of the trench 14 , the position of the source layer 30 adjacent to the side surface of the trench 14 is is limited, the position of the high-concentration channel formed on the side surface of the trench 14 is also limited. Therefore, in such an example, due to a relative positional deviation between the source layer 30 and the n-type deep layer 37 during manufacturing, the high-concentration channel formed on the side surface of the trench 14 and the n-type deep layer 37 are separated from each other. Since the relative positional relationship is also shifted, there is a problem that the on-resistance tends to fluctuate greatly.
  • the contact layers 32 may be distributed along the longitudinal direction of the trench 14 as shown in FIG. Also in this example, it can be said that each contact layer 32 extends parallel to the longitudinal direction of the trench 14 when the semiconductor substrate 12 is viewed from above. Also, in this example, the source layer 30 may be provided between the contact layers 32 .
  • the n-type deep layer 37 may have an n-type deep lower layer 137A and an n-type deep upper layer 137B.
  • the n-type deep lower layer 137A is provided below the n-type deep upper layer 137B, and is an n-type layer having a higher n-type impurity concentration than the drift layer 38 and a lower n-type impurity concentration than the n-type deep upper layer 137B.
  • the n-type impurity concentration of the n-type deep lower layer 137A may be the same concentration as when configured with substantially a single concentration as described above.
  • the n-type deep upper layer 137B is provided between the n-type deep lower layer 137A and the body layer 34, is arranged above the bottom surface of the trench 14, and is located on the side surface of the trench 14 located below the body layer 34. is in contact with the gate insulating film 16 at .
  • the depletion layer extending from both the p-type trench lower layer 35 and the body layer 34 narrows the current path in the region between the p-type trench lower layer 35 and the body layer 34.
  • a phenomenon JFET effect
  • the n-type deep layer 37 has the n-type deep lower layer 137A and the n-type deep upper layer 137B, and the n-type deep upper layer 137B is arranged above the bottom surface of the trench 14, thereby suppressing an increase in on-resistance. High withstand voltage can be satisfactorily compatible.
  • the p-type deep layer 36 may have a p-type deep lower layer 136A and a p-type deep upper layer 136B.
  • the p-type deep lower layer 136A is provided below the p-type deep upper layer 136B, and is a p-type layer having a higher p-type impurity concentration than the body layer 34 and a lower p-type impurity concentration than the p-type deep upper layer 136B.
  • the p-type deep upper layer 136B is provided between the p-type deep lower layer 136A and the body layer 34, is arranged above the bottom surface of the trench 14, and is located on the side surface of the trench 14 located below the body layer 34.
  • the concentration of the entire p-type deep layer 36 is high. increases, and there is concern about an increase in leakage current.
  • the breakdown voltage can be improved while suppressing an increase in leakage current.
  • the p-type trench lower layer 35 may have a first p-type trench lower layer 135A and a second p-type trench lower layer 135B.
  • the first p-type trench lower layer 135A is provided below the second p-type trench lower layer 135B, and is a p-type layer with a lower p-type impurity concentration than the second p-type trench lower layer 135B.
  • the second p-type trench lower layer 135B is provided between the first p-type trench lower layer 135A and the trench 14, and is in contact with the gate insulating film 16 at the bottom surface of the trench 14. As shown in FIG.
  • the thickness of the second p-type trench lower layer 135B in the depth direction (z direction) may be smaller than the thickness of the source layer 30 in the thickness direction.
  • the product of the p-type impurity concentration and thickness of the second p-type trench lower layer 135B may be greater than the product of the n-type impurity concentration and thickness of the n-type deep layer 37 . If the second p-type trench lower layer 135B having a high p-type impurity concentration is provided, the second p-type trench lower layer 135B will not be depleted when the MOSFET 10 is turned off. As a result, the capacitance (that is, the feedback capacitance) between the gate electrode 18 and the drain electrode 24 is reduced, and the switching speed of the MOSFET 10 can be improved.
  • the relationship of p-type impurity concentration between the first p-type trench lower layer 135A and the second p-type trench lower layer 135B in FIG. 13 may be reversed. That is, the p-type impurity concentration of the second p-type trench lower layer 135B may be lower than the p-type impurity concentration of the first p-type trench lower layer 135A. Also in this case, the thickness of the second p-type trench lower layer 135B in the depth direction (z direction) may be smaller than the thickness of the source layer 30 in the thickness direction.
  • the p-type trench lower layer 35 may be separated from the bottom surface of the trench 14, as shown in FIG.
  • the distance between the p-type trench lower layer 35 and the bottom surface of the trench 14 may be smaller than the thickness of the source layer 30 in the thickness direction. Even if the p-type trench lower layer 35 is provided in such a positional relationship, the effect of improving the breakdown voltage described above can be obtained.
  • such a p-type trench lower layer 35 has a form that reflects the result of reducing the number of times of ion implantation for the body layer 34 that is simultaneously formed. That is, the MOSFET 10 shown in FIG. 14 has a structure that can be manufactured at low cost.
  • the depth of the n-type deep layer 37 was deeper than the depth of the p-type deep layer 36 .
  • the depth of the n-type deep layer 37 may be equal to the depth of the p-type deep layer 36 .
  • the depth of the n-type deep layer 37 may be shallower than the depth of the p-type deep layer 36 .
  • each n-type deep layer 37 has a connection region 37a extending directly below the p-type deep layer 36 .
  • the n-type deep layer 37 may not have the connection region 37a.
  • each p-type deep layer 36 and each n-type deep layer 37 were orthogonal to each trench 14 when the semiconductor substrate 12 was viewed from above. Instead of this example, each p-type deep layer 36 and each n-type deep layer 37 may obliquely cross each trench 14 .
  • MOSFET 10 is fabricated from a semiconductor substrate entirely constituted by drain layer 40 .
  • an epitaxial growth technique is used to form an n-type epitaxial layer 50 on the drain layer 40 .
  • an ion implantation technique is used to introduce n-type impurities and p-type impurities into a predetermined depth range apart from the surface of the epitaxial layer 50, thereby n-type deep layer 37 and p-type impurity.
  • a mold deep layer 36 is formed (an example of a deep layer forming step). Specifically, after doping the n-type impurity from the surface toward a predetermined depth of the epitaxial layer 50, the p-type impurity is counter-doped through a mask toward a part of the range where the n-type impurity has been introduced. Thus, the n-type deep layer 37 and the p-type deep layer 36 can be formed.
  • n-type deep layer 37 and p-type deep layer 37 and p-type deep layer 37 are formed by sequentially introducing n-type impurities and p-type impurities through masks respectively corresponding to n-type deep layer 37 and p-type deep layer 36 .
  • a layer 36 may be formed.
  • ion implantation for forming the n-type deep layer 37 is omitted by previously adjusting the concentration of the n-type impurity to a depth corresponding to the formation range of the n-type deep layer 37 when the epitaxial layer 50 is epitaxially grown. be able to.
  • the n-type deep layer 37 or the p-type deep layer 36 is formed using the ion implantation technique or the epitaxial growth technique, by changing the concentration in the depth direction, the n-type deep lower layer as shown in FIG. 137A and n-type deep upper layer 137B or p-type deep lower layer 136A and p-type deep upper layer 136B as shown in FIG. 12 can be formed.
  • the source layer 30 and the contact layer 32 are formed by introducing an n-type impurity and a p-type impurity into the surface layer portion of the epitaxial layer 50 using an ion implantation technique.
  • an etching technique is used to form trenches 14 extending from the surface of the epitaxial layer 50 to the n-type deep layer 37 and the p-type deep layer 36 (an example of the trench forming process).
  • the depth of trench 14 is adjusted so as not to exceed n-type deep layer 37 and p-type deep layer 36 .
  • the trench 14 crosses a plurality of p-type deep layers 36 and a plurality of n-type deep layers 37 when the epitaxial layer 50 is viewed from above.
  • the body layer 34 and the p-type trench lower layer 35 are formed by introducing p-type impurities in multiple stages toward the surface of the epitaxial layer 50 using an ion implantation technique (body layer 34 and p-type trench lower layer 35).
  • body layer 34 and p-type trench lower layer 35 An example of a layer forming process and a p-type trench lower layer forming process).
  • the body layer 34 is formed above the n-type deep layer 37 and the p-type deep layer 36 and below the source layer 30 and the contact layer 32 .
  • a p-type trench lower layer 35 is formed below the bottom surface of the trench 14 .
  • the first p-type trench lower layer 135A and the first p-type trench lower layer 135A and the first p-type trench lower layer 135A as shown in FIG. A 2p-type trench underlayer 135B may be formed.
  • the depth to which the p-type impurity is introduced to form the second p-type trench lower layer 135B is limited to a range shallower than the source layer 30 . Thereby, the p-type impurity concentration of the second p-type trench lower layer 135B can be freely set while the p-type impurity concentration of the body layer 34 is set to a desired value.
  • the concentration of the n-type impurity contained in the source layer 30 is higher than the concentration of the introduced p-type impurity. Therefore, the electrical characteristics of the MOSFET 10 are not greatly changed.
  • ion implantation is performed so that the p-type impurity is selectively introduced into a range above the n-type deep layer 37 and the p-type deep layer 36 and below the source layer 30 and the contact layer 32 .
  • the p-type trench lower layer 35 is formed at a position away from the bottom surface of the trench 14 .
  • MOSFET 10 shown in FIG. 14 is an example manufactured by such a method.
  • a soak prevention shielding film may be formed on the side surface of the trench 14 before ion-implanting the p-type impurity.
  • the trench 14, the gate insulating film 16, the gate electrode 18, the interlayer insulating film 20, the source electrode 22, and the drain electrode 24 are formed to complete the MOSFET 10.
  • various semiconductor regions can be formed using an ion implantation technique without performing a re-epi process.
  • the MOSFET 10 with a low feedback capacitance can be manufactured without performing the re-epi process.
  • the MOSFET 10 of the present embodiment may be manufactured by carrying out a re-epi process, if necessary.
  • the MOSFET 10 described above is an example in which the body layer 34 and the p-type trench lower layer 35 are simultaneously formed using an ion implantation technique after forming the trench 14 .
  • the p-type trench lower layer 35 and the p-type deep layer 36 may be formed simultaneously before forming the trench 14 .
  • the body layer 34 is formed by another ion implantation process.
  • FIG. 20 shows a MOSFET 10 in which a p-type trench lower layer 35 and a p-type deep layer 36 are formed simultaneously.
  • the width of the p-type trench lower layer 35 is narrower than the width of the trench 14 when measured along the lateral direction (x direction) of the trench 14 .
  • a slight misalignment between the p-type trench lower layer 35 and the trench 14 can be allowed, so that when the trench 14 is formed, the p-type trench lower layer 35 is arranged so as to contact only the bottom surface of the trench 14 . can do.
  • a field-effect transistor disclosed in the present specification includes a semiconductor substrate having a trench on its upper surface, a gate insulating film covering the inner surface of the trench, and a gate insulating film disposed in the trench.
  • the material of the semiconductor substrate is not particularly limited, but may be silicon carbide, for example.
  • the semiconductor substrate comprises an n-type source layer in contact with the gate insulating film on side surfaces of the trench, and a p-type body layer in contact with the gate insulating film on the side surfaces of the trench located below the source layer.
  • a p-type trench lower layer disposed below the trench and extending along the longitudinal direction of the trench when the semiconductor substrate is viewed from above; a plurality of p-type deep layers; Can have a mold deep layer.
  • Each of the p-type deep layers protrudes downward from the body layer, extends from the body layer to below the bottom surface of the trench, and extends relative to the trench when the semiconductor substrate is viewed from above.
  • extending along a first direction intersecting with each other are spaced apart in a second direction orthogonal to the first direction when the semiconductor substrate is viewed from above, and are located below the trench.
  • the p-type trench lower layer located on the side.
  • Each of the n-type deep layers is arranged in the corresponding space and is in contact with the gate insulating film on the side surface of the trench located below the body layer.
  • the source layer may extend parallel to the longitudinal direction of the trench when the semiconductor substrate is viewed from above. In this field effect transistor, fluctuations in on-resistance are suppressed.
  • the semiconductor substrate may have a contact layer provided on the body layer and having a p-type impurity concentration higher than that of the body layer.
  • the contact layer may extend parallel to the longitudinal direction of the trench when the semiconductor substrate is viewed from above.
  • the p-type trench lower layer may protrude below the p-type deep layers.
  • This field effect transistor can have a high withstand voltage.
  • the p-type trench lower layer may be shallower than each of the p-type deep layers. This field effect transistor can have a low on-resistance.
  • the semiconductor substrate may further include a drift layer arranged below each of the n-type deep layers and having an n-type impurity concentration lower than that of each of the n-type deep layers. good.
  • each n-type deep layer may have a higher n-type impurity concentration than the drift layer.
  • This field effect transistor can have a low on-resistance.
  • each of the n-type deep layers is arranged above the n-type deep lower layer and the n-type deep lower layer, and has an n-type impurity concentration higher than that of the n-type deep lower layer.
  • an upper layer In this case, the n-type deep upper layer is arranged above the bottom surface of the trench.
  • each of the p-type deep layers is arranged above the p-type deep lower layer and the p-type deep lower layer, and has a p-type impurity concentration higher than that of the p-type deep lower layer.
  • an upper layer In this case, the p-type deep upper layer is arranged above the bottom surface of the trench.
  • This field effect transistor can have a high withstand voltage while suppressing an increase in leakage current.
  • the depth from the bottom surface of the corresponding trench to the bottom surface of each p-type trench lower layer may match the depth from the top surface of the semiconductor substrate to the bottom surface of the body layer.
  • This field effect transistor has a form reflecting the result of simultaneous formation of the p-type trench lower layer and the body layer.
  • This field effect transistor has a structure that can be manufactured at low cost.
  • the p-type trench lower layer may be separated from the bottom surface of the trench.
  • This field effect transistor has a form reflecting the result of reducing the number of times of ion implantation of the body layer formed at the same time.
  • This field effect transistor has a structure that can be manufactured at low cost.
  • the p-type trench lower layer may have a plurality of portions with different concentrations in the depth direction.
  • the p-type trench lower layer may have a first p-type trench lower layer and a second p-type trench lower layer disposed above the first p-type trench lower layer.
  • the second p-type trench lower layer may have a higher concentration than the first p-type trench lower layer, and may have a lower concentration than the first p-type trench lower layer.
  • the thickness of the second p-type trench lower layer in the depth direction may be smaller than the thickness of the source layer in the depth direction.
  • the feedback capacitance can be adjusted by adjusting the impurity concentration of the p-type trench lower layer.
  • the p-type trench lower layer may be divided along the longitudinal direction of the trench.
  • Each of the p-type deep layers may pass through a divided portion of the p-type trench lower layer. This field effect transistor suppresses an increase in leakage current.
  • the plurality of n-type deep layers may extend from the bottom surface of the body layer to below the bottom surfaces of the plurality of p-type deep layers.
  • the first direction may be orthogonal to the trench when the semiconductor substrate is viewed from above.
  • a method for manufacturing a field effect transistor disclosed in the present specification includes a deep layer forming step of forming a plurality of p-type deep layers and a plurality of n-type deep layers in an n-type epitaxial layer, wherein each p-type deep layer extend along a first direction when the epitaxial layer is viewed from above, and are spaced apart in a second direction orthogonal to the first direction when the epitaxial layer is viewed from above a deep layer forming step in which each of the n-type deep layers is arranged in the corresponding space; and from the surface of the epitaxial layer, the plurality of p-type deep layers and the plurality of n-type deep layers.
  • a trench forming step and an ion implantation technique are used to introduce a p-type impurity toward the surface of the epitaxial layer, and a body is formed above the plurality of p-type deep layers and the plurality of n-type deep layers.
  • an ion implantation technique is used to form the plurality of p-type deep layers and the plurality of n-type deep layers in a predetermined depth range apart from the surface of the epitaxial layer with n-type impurities and p-type layers. It may be formed by introducing type impurities. According to this manufacturing method, a field effect transistor can be manufactured without performing a re-epi process.
  • the body layer forming step and the p-type trench lower layer forming step may be performed simultaneously after the trench forming step. According to this manufacturing method, a field effect transistor can be manufactured at low cost.
  • the manufacturing method may further include a source layer forming step of introducing an n-type impurity into the upper layer portion of the epitaxial layer to form a source layer using an ion implantation technique.
  • the p-type trench lower layer may have a first p-type trench lower layer and a second p-type trench lower layer arranged above the first p-type trench lower layer.
  • the second p-type trench lower layer may have a higher concentration than the first p-type trench lower layer, and may have a lower concentration than the first p-type trench lower layer.
  • the thickness of the second p-type trench lower layer in the depth direction may be smaller than the thickness of the source layer in the depth direction.
  • the p-type trench lower layer forming step may be performed before the trench forming step.
  • the width of the p-type trench lower layer may be narrower than the width of the trench. According to this manufacturing method, a slight misalignment between the p-type trench lower layer and the trench can be allowed.
  • the p-type trench lower layer forming step may be performed simultaneously with the step of forming the plurality of p-type deep layers in the deep layer forming step. According to this manufacturing method, a field effect transistor can be manufactured at low cost.

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Abstract

電界効果トランジスタ１０は、トレンチ１４の下側に配置されており、上側から半導体基板１２を見たときにトレンチの長手方向に沿って伸びているｐ型トレンチ下層３５と、複数のｐ型ディープ層３６と、複数のｎ型ディープ層３７と、を有する。各ｐ型ディープ層が、ボディ層３４から下側に突出しており、上側から半導体基板を見たときにトレンチに対して交差する第１方向に沿って伸びており、第１方向に対して直交する第２方向に間隔部を開けて配置されており、トレンチの下側に配置されているｐ型トレンチ下層に接している。各ｎ型ディープ層が、対応する間隔部内に配置されており、ボディ層の下側に位置するトレンチの側面でゲート絶縁膜に接している。

Description

電界効果トランジスタとその製造方法 関連出願の相互参照
　本出願は、２０２１年３月１１日に出願された日本特許出願番号２０２１－０３９２２１号、２０２１年４月１５日に出願された日本特許出願番号２０２１－０６９１２３号、及び、２０２１年６月２３日に出願された日本特許出願番号２０２１－１０３９１７号の関連出願であり、この日本特許出願に基づく優先権を主張するものであり、この日本特許出願に記載された全ての内容を、本明細書を構成するものとして援用する。
　本明細書に開示の技術は、電界効果トランジスタとその製造方法に関する。
　特開２００９－１９４０６５号公報には、トレンチゲート型の電界効果トランジスタが開示されている。この電界効果トランジスタは、ボディ層から下側に突出する複数のｐ型ディープ層を有している。各ｐ型ディープ層は、上側から半導体基板を見たときにトレンチに対して交差するように伸びている。複数のｐ型ディープ層は、その幅方向に間隔部を開けて配置されている。各ｐ型ディープ層は、ボディ層からトレンチの底面よりも下側まで伸びている。特開２００９－１９４０６５号公報に開示の電界効果トランジスタの一例では、各ｐ型ディープ層は、ボディ層の下側に位置するトレンチの側面及びトレンチの底面でゲート絶縁膜に接している。また、電界効果トランジスタは、ボディ層及び各ｐ型ディープ層に接するｎ型のドリフト層を有している。この電界効果トランジスタがオフすると、ボディ層からドリフト層内に空乏層が広がる。ドリフト層内に広がる空乏層によって、ソース－ドレイン間の電圧が保持される。また、この電界効果トランジスタがオフすると、各ディープｐ層からもドリフト層内に空乏層が広がる。各ディープｐ層がトレンチの底面でゲート絶縁膜に接しているので、各ディープｐ層から広がる空乏層によってトレンチの底面の周辺のドリフト層が空乏化される。このように、各ディープｐ層からトレンチの底面の周辺に広がる空乏層によって、トレンチの底面の周辺のゲート絶縁膜及びドリフト層で電界集中が生じることが抑制される。したがって、この電界効果トランジスタは、高い耐圧を有する。
　このような複数のｐ型ディープ層を有する電界効果トランジスタでは、トレンチの底面の周辺のゲート絶縁膜における電界集中をさらに緩和し、高耐圧化するための技術が必要である。本明細書では、複数のｐ型ディープ層を有する電界効果トランジスタにおいて、高耐圧化を実現する技術を提案する。
　本明細書が開示する電界効果トランジスタは、上面にトレンチが設けられた半導体基板と、前記トレンチの内面を覆うゲート絶縁膜と、前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極、を有することができる。前記半導体基板が、前記トレンチの側面で前記ゲート絶縁膜に接するｎ型のソース層と、前記ソース層の下側に位置する前記トレンチの前記側面で前記ゲート絶縁膜に接するｐ型のボディ層と、前記トレンチの下側に配置されており、上側から前記半導体基板を見たときに前記トレンチの長手方向に沿って伸びているｐ型トレンチ下層と、複数のｐ型ディープ層と、複数のｎ型ディープ層を有することができる。前記各ｐ型ディープ層が、前記ボディ層から下側に突出しており、前記ボディ層から前記トレンチの底面よりも下側まで伸びており、上側から前記半導体基板を見たときに前記トレンチに対して交差する第１方向に沿って伸びており、上側から前記半導体基板を見たときに前記第１方向に対して直交する第２方向に間隔部を開けて配置されており、前記トレンチの下側に配置されている前記ｐ型トレンチ下層に接している。前記各ｎ型ディープ層が、対応する前記間隔部内に配置されており、前記ボディ層の下側に位置する前記トレンチの前記側面で前記ゲート絶縁膜に接している。
　この電界効果トランジスタは、トレンチの下側に配置されているｐ型トレンチ下層を有している。このため、電界効果トランジスタがオフするときにトレンチの底面の周辺の電界集中が緩和される。この結果、この電界効果トランジスタは、高い耐圧を有することができる。さらに、この電界効果トランジスタでは、ｐ型トレンチ下層が複数のｐ型ディープ層を介してボディ層に電気的に接続されている。このため、ｐ型トレンチ下層の電位が安定し、この電界効果トランジスタのスイッチング特性が悪化することが抑えられている。このように、この電界効果トランジスタでは、ｐ型トレンチ下層と複数のｐ型ディープ層を組合せたことにより、スイッチング特性の悪化を抑えながら、耐圧を改善することができる。
　本明細書が開示する電界効果トランジスタの製造方法は、ｎ型のエピタキシャル層に複数のｐ型ディープ層と複数のｎ型ディープ層を形成するディープ層形成工程であって、前記各ｐ型ディープ層が、上側から前記エピタキシャル層を見たときに第１方向に沿って伸びており、上側から前記エピタキシャル層を見たときに前記第１方向に対して直交する第２方向に間隔部を開けて配置されており、前記各ｎ型ディープ層が、対応する前記間隔部内に配置されている、ディープ層形成工程と、前記エピタキシャル層の表面から前記複数のｐ型ディープ層と前記複数のｎ型ディープ層を超えない深さのトレンチを形成するトレンチ形成工程であって、前記トレンチは、上側から前記エピタキシャル層を見たときに前記複数のｐ型ディープ層と前記複数のｎ型ディープ層に交差している、トレンチ形成工程と、イオン注入技術を利用して、前記エピタキシャル層の表面に向けてｐ型不純物を導入し、前記複数のｐ型ディープ層と前記複数のｎ型ディープ層の上側にボディ層を形成するボディ層形成工程と、イオン注入技術を利用して、前記トレンチの底面の下側にｐ型トレンチ下層を形成する、ｐ型トレンチ下層形成工程、を有することができる。
　この電界効果トランジスタの製造方法によると、ｐ型トレンチ下層と複数のｐ型ディープ層を有する電界効果トランジスタを製造することができる。
ＭＯＳＦＥＴ１０の断面斜視図（ｐ型ディープ層３６を含まないｘｚ断面を示す図）。 ソース電極２２と層間絶縁膜２０を省略したＭＯＳＦＥＴ１０の断面斜視図（ｐ型ディープ層３６を含まないｘｚ断面を示す図）。 ｐ型トレンチ下層３５、ｐ型ディープ層３６及びｎ型ディープ層３７を含む拡大ｘｙ断面であって、半導体基板１２を上から見たときのｐ型トレンチ下層３５、ｐ型ディープ層３６及びｎ型ディープ層３７の配置を示すＭＯＳＦＥＴ１０の拡大断面図。 トレンチ１４、ｐ型ディープ層３６及びｎ型ディープ層３７を含む拡大ｘｙ断面であって、半導体基板１２を上から見たときのトレンチ１４、ｐ型ディープ層３６及びｎ型ディープ層３７の配置を示すＭＯＳＦＥＴ１０の拡大断面図。 ｐ型ディープ層３６及びｎ型ディープ層３７を含むＭＯＳＦＥＴ１０の拡大ｙｚ断面図。 ＭＯＳＦＥＴ１０の断面斜視図（ｐ型ディープ層３６を含むｘｚ断面を示す図）。 トレンチ１４、ｐ型ディープ層３６及びｎ型ディープ層３７を含む拡大ｘｙ断面であって、半導体基板１２を上から見たときのトレンチ１４とｐ型ディープ層３６及びｎ型ディープ層３７の配置を示すＭＯＳＦＥＴ１０の変形例の拡大断面図。 トレンチ１４、ｐ型ディープ層３６及びｎ型ディープ層３７を含む拡大ｘｙ断面であって、半導体基板１２を上から見たときのトレンチ１４とｐ型ディープ層３６及びｎ型ディープ層３７の配置を示すＭＯＳＦＥＴ１０の変形例の拡大断面図。 ｐ型トレンチ下層３５、ｐ型ディープ層３６及びｎ型ディープ層３７を含む拡大ｘｙ断面であって、半導体基板１２を上から見たときのｐ型トレンチ下層３５、ｐ型ディープ層３６及びｎ型ディープ層３７の配置を示すＭＯＳＦＥＴ１０の変形例の拡大断面図。 ソース電極２２と層間絶縁膜２０を省略したＭＯＳＦＥＴ１０の変形例の断面斜視図（ｐ型ディープ層３６を含まないｘｚ断面を示す図）。 ＭＯＳＦＥＴ１０の変形例の断面斜視図（ｐ型ディープ層３６を含まないｘｚ断面を示す図）。 ＭＯＳＦＥＴ１０の変形例の断面斜視図（ｐ型ディープ層３６を含むｘｚ断面を示す図）。 ＭＯＳＦＥＴ１０の変形例の断面斜視図（ｐ型ディープ層３６を含まないｘｚ断面を示す図）。 ＭＯＳＦＥＴ１０の変形例の断面斜視図（ｐ型ディープ層３６を含むｘｚ断面を示す図）。 ＭＯＳＦＥＴ１０の製造方法の説明図。 ＭＯＳＦＥＴ１０の製造方法の説明図。 ＭＯＳＦＥＴ１０の製造方法の説明図。 ＭＯＳＦＥＴ１０の製造方法の説明図。 ＭＯＳＦＥＴ１０の製造方法の説明図。 ＭＯＳＦＥＴ１０の変形例の断面斜視図（ｐ型ディープ層３６を含まないｘｚ断面を示す図）。
　図１、２に示す実施形態のＭＯＳＦＥＴ１０（metal-oxide-semiconductor field effect transistor）は、半導体基板１２を有している。以下では、半導体基板１２の厚み方向をｚ方向といい、半導体基板１２の上面１２ａに平行な一方向（ｚ方向に直交する一方向）をｘ方向といい、ｘ方向及びｚ方向に直交する方向をｙ方向という。半導体基板１２は、炭化シリコン（すなわち、ＳｉＣ）により構成されている。なお、半導体基板１２がシリコン、窒化ガリウム等の他の半導体材料により構成されていてもよい。半導体基板１２の上面１２ａには、複数のトレンチ１４が設けられている。図２に示すように、複数のトレンチ１４は、上面１２ａにおいて、ｙ方向に沿って長く伸びている。複数のトレンチ１４は、ｘ方向に間隔を開けて配置されている。
　図１、２に示すように、各トレンチ１４の内面（すなわち、側面と底面）は、ゲート絶縁膜１６によって覆われている。各トレンチ１４内に、ゲート電極１８が配置されている。各ゲート電極１８は、ゲート絶縁膜１６によって半導体基板１２から絶縁されている。図１に示すように、各ゲート電極１８の上面は、層間絶縁膜２０によって覆われている。半導体基板１２の上部に、ソース電極２２が設けられている。ソース電極２２は、各層間絶縁膜２０を覆っている。ソース電極２２は、層間絶縁膜２０によってゲート電極１８から絶縁されている。ソース電極２２は、層間絶縁膜２０が存在しない位置で、半導体基板１２の上面１２ａに接している。半導体基板１２の下部には、ドレイン電極２４が配置されている。ドレイン電極２４は、半導体基板１２の下面１２ｂの全域に接している。
　図１、２に示すように、半導体基板１２は、複数のソース層３０、複数のコンタクト層３２、ボディ層３４、複数のｐ型トレンチ下層３５、複数のｐ型ディープ層３６、複数のｎ型ディープ層３７、ドリフト層３８、及び、ドレイン層４０を有している。
　各ソース層３０は、高いｎ型不純物濃度を有するｎ型層である。各ソース層３０は、半導体基板１２の上面１２ａを部分的に含む範囲に配置されている。各ソース層３０は、ソース電極２２にオーミック接触している。各ソース層３０は、トレンチ１４の側面の最上部において、ゲート絶縁膜１６に接している。各ソース層３０は、ゲート絶縁膜１６を介してゲート電極１８に対向している。各ソース層３０はトレンチ１４の側面に沿ってｙ方向に長く伸びている。即ち、各ソース層３０は、上側から半導体基板１２を見たときに、トレンチ１４の長手方向に対して平行に伸びており、トレンチ１４の長手方向の一方の端部から他方の端部まで伸びている。
　各コンタクト層３２は、高いｐ型不純物濃度を有するｐ型層である。各コンタクト層３２は、半導体基板１２の上面１２ａを部分的に含む範囲に配置されている。各コンタクト層３２は、対応する２つのソース層３０の間に配置されている。各コンタクト層３２は、ソース電極２２にオーミック接触している。各コンタクト層３２は、ｙ方向に長く伸びている。即ち、各コンタクト層３２は、上側から半導体基板１２を見たときに、トレンチ１４の長手方向に対して平行に伸びており、トレンチ１４の長手方向の一方の端部から他方の端部まで伸びている。
　ボディ層３４は、コンタクト層３２よりも低いｐ型不純物濃度を有するｐ型層である。ボディ層３４は、複数のソース層３０及び複数のコンタクト層３２の下側に配置されている。ボディ層３４は、複数のソース層３０及び複数のコンタクト層３２に対して下側から接している。ボディ層３４は、ソース層３０の下側に位置するトレンチ１４の側面で、ゲート絶縁膜１６に接している。ボディ層３４は、ゲート絶縁膜１６を介してゲート電極１８に対向している。
　各ｐ型トレンチ下層３５は、対応するトレンチ１４の下側に配置されているｐ型層である。後述するように、各ｐ型トレンチ下層３５は、ボディ層３４と共通のイオン注入工程で形成されてもよい。この場合、各ｐ型トレンチ下層３５とボディ層３４のｐ型不純物の深さ方向の濃度プロファイルは一致しており、対応するトレンチ１４の底面から各ｐ型トレンチ下層３５の下面までの深さは、半導体基板１２の上面１２ａからボディ層３４の下面までの深さと一致する。この例では、各ｐ型トレンチ下層３５は、対応するトレンチ１４の底面を被覆するゲート絶縁膜１６に接している。図３に示すように、半導体基板１２を上側から見たときに、各ｐ型トレンチ下層３５は、対応するトレンチ１４の長手方向（この例ではｙ方向）に沿って長く伸びており、トレンチ１４の長手方向の一方端から他方端まで連続して伸びていてもよい。後述するように、各ｐ型トレンチ下層３５は、対応するトレンチ１４の長手方向（この例ではｙ方向）に沿って長く伸びており、トレンチ１４の長手方向の一方端から他方端の間で分断していてもよい。
　各ｐ型ディープ層３６は、ボディ層３４の下面から下側に突出しているｐ型層である。各ｐ型ディープ層３６のｐ型不純物濃度は、ボディ層３４のｐ型不純物濃度よりも高く、コンタクト層３２のｐ型不純物濃度よりも低い。図４に示すように半導体基板１２を上側から見たときに、各ｐ型ディープ層３６は、ｘ方向に長く伸びており、トレンチ１４の長手方向（この例では、ｙ方向）に対して直交している。複数のｐ型ディープ層３６は、ｙ方向に間隔を開けて配置されている。以下では、複数のｐ型ディープ層３６の間の部分を、間隔部３９（図１及び図２参照）という。図５に示すように、ｐ型ディープ層３６は、ｙｚ断面において、ｚ方向に長い形状を有している。すなわち、ｐ型ディープ層３６のｚ方向における寸法（以下、深さＤｐという）は、ｐ型ディープ層３６のｙ方向における寸法（以下、幅Ｗｐという）よりも大きい。例えば、深さＤｐを、幅Ｗｐの１～４倍とすることができる。図６に示すように、各ｐ型ディープ層３６は、ボディ層３４の下面から各トレンチ１４の底面よりも下側の深さまで伸びている。各ｐ型ディープ層３６は、ボディ層３４の下側に位置するトレンチ１４の側面でゲート絶縁膜１６に接している。また、図３に示すように、各ｐ型ディープ層３６は、トレンチ１４の下側に配置されているｐ型トレンチ下層３５に交差するように接している。
　各ｎ型ディープ層３７は、ドリフト層３８よりもｎ型不純物濃度が高いｎ型層である。各ｎ型ディープ層３７のｎ型不純物濃度は、各ｐ型ディープ層３６のｐ型不純物濃度よりも低い。なお、この例に代えて、各ｎ型ディープ層３７は、ドリフト層３８のｎ型不純物濃度と同一濃度であってもよい。図１、２に示すように、各ｎ型ディープ層３７は、対応する間隔部３９内に配置されている。各ｎ型ディープ層３７は、ボディ層３４の下面に接している。各ｎ型ディープ層３７は、その両側のｐ型ディープ層３６の側面に接している。各ｎ型ディープ層３７は、ボディ層３４の下面から各トレンチ１４の底面及び各ｐ型ディープ層３６の下面よりも下側まで伸びている。図５に示すように、間隔部３９内のｎ型ディープ層３７は、ｙｚ断面において、ｚ方向に長い形状を有している。すなわち、ｎ型ディープ層３７のｚ方向における寸法（以下、深さＤｎという）は、間隔部３９内のｎ型ディープ層３７のｙ方向における寸法（以下、幅Ｗｎという）よりも大きい。例えば、深さＤｎを、幅Ｗｎの１～４倍とすることができる。本実施形態では、ｎ型ディープ層３７の幅Ｗｎは、ｐ型ディープ層３６の幅Ｗｐと略等しい。各ｎ型ディープ層３７は、隣接するｐ型ディープ層３６の下面の直下まで伸びる接続領域３７ａを有している。各接続領域３７ａは、対応するｐ型ディープ層３６の下面に接している。各ｎ型ディープ層３７は、各接続領域３７ａを介して互いに繋がっている。ｎ型ディープ層３７がｐ型ディープ層３６の下面よりも下側に突出する部分の厚みＴ１（すなわち、ｐ型ディープ層３６の下面からｎ型ディープ層３７下面までのｚ方向における距離）は、約０．１μｍであり、極めて薄い。図１、２に示すように、各ｎ型ディープ層３７は、各間隔部３９内において、ボディ層３４の下側に位置するトレンチ１４の側面でゲート絶縁膜１６に接している。また、図３に示すように、各ｎ型ディープ層３７は、トレンチ１４の下側に配置されているｐ型トレンチ下層３５に交差するように接している。
　ドリフト層３８は、各ｎ型ディープ層３７よりも低いｎ型不純物濃度を有するｎ型層である。ドリフト層３８は、ｎ型ディープ層３７の下側に配置されている。ドリフト層３８は、ｎ型ディープ層３７に対して下側から接している。
　ドレイン層４０は、ドリフト層３８及びｎ型ディープ層３７よりも高いｎ型不純物濃度を有するｎ型層である。ドレイン層４０は、ドリフト層３８に対して下側から接している。ドレイン層４０は、半導体基板１２の下面１２ｂを含む範囲に配置されている。ドレイン層４０は、ドレイン電極２４にオーミック接触している。
　次に、ＭＯＳＦＥＴ１０の動作について説明する。ＭＯＳＦＥＴ１０は、ドレイン電極２４にソース電極２２よりも高い電位が印加された状態で使用される。各ゲート電極１８にゲート閾値以上の電位が印加されると、ゲート絶縁膜１６の近傍のボディ層３４にチャネルが形成される。チャネルによって、ソース層３０とｎ型ディープ層３７が接続される。このため、ソース層３０からチャネル、ｎ型ディープ層３７、及び、ドリフト層３８を経由してドレイン層４０へ電子が流れる。すなわち、ＭＯＳＦＥＴ１０がオンする。各ゲート電極１８の電位をゲート閾値以上の値からゲート閾値未満の値へ引き下げると、チャネルが消失し、電子の流れが停止する。すなわち、ＭＯＳＦＥＴ１０がオフする。
　次に、ＭＯＳＦＥＴ１０をオフするときの動作について、より詳細に説明する。チャネルが消失すると、ボディ層３４と各ｎ型ディープ層３７の界面のｐｎ接合に逆電圧が印加される。したがって、ボディ層３４から各ｎ型ディープ層３７へ空乏層が広がる。また、各ｐ型ディープ層３６は、ボディ層３４と電気的に接続されており、ボディ層３４と略同じ電位を有する。したがって、チャネルが消失すると、各ｐ型ディープ層３６と各ｎ型ディープ層３７の界面のｐｎ接合にも逆電圧が印加される。したがって、各ｐ型ディープ層３６から各ｎ型ディープ層３７へも空乏層が広がる。さらに、各ｐ型トレンチ下層３５は、各ｐ型ディープ層３６を介してボディ層３４と電気的に接続されており、ボディ層３４と略同じ電位を有する。したがって、チャネルが消失すると、各ｐ型トレンチ下層３５と各ｎ型ディープ層３７の界面のｐｎ接合にも逆電圧が印加される。このように、各ｎ型ディープ層３７は、ボディ層３４と各ｐ型トレンチ下層３５と各ｐ型ディープ層３６から広がる空乏層によって素早く空乏化される。特に、各ｐ型トレンチ下層３５が対応するトレンチ１４の下側に設けられているので、トレンチ１４の底面の周辺が良好に空乏化される。これによって、トレンチ１４の底面近傍における電界集中が大幅に緩和される。また、ボディ層３４と各ｐ型トレンチ下層３５と各ｐ型ディープ層３６から広がる空乏層によって、各ｎ型ディープ層３７の全体が空乏化される。なお、各ｎ型ディープ層３７はドリフト層３８よりもｎ型不純物濃度が高いため、各ｎ型ディープ層３７内にはドリフト層３８内よりも空乏層が広がり難い。しかしながら、各ｎ型ディープ層３７はｐ型ディープ層３６によって挟まれており、かつ、各ｎ型ディープ層３７の幅Ｗｎが狭いので、各ｎ型ディープ層３７の全体が空乏化する。また、空乏層は、各ｎ型ディープ層３７を介してドリフト層３８へ広がる。ドリフト層３８のｎ型不純物濃度が低いので、ドリフト層３８のほぼ全体が空乏化される。空乏化されたドリフト層３８及び各ｎ型ディープ層３７によって、ドレイン電極２４とソース電極２２の間に印加される高電圧が保持される。したがって、ＭＯＳＦＥＴ１０は高い耐圧を有する。
　また、ＭＯＳＦＥＴ１０では、ｐ型トレンチ下層３５がｐ型ディープ層３６を介してボディ層３４に電気的に接続されている。このため、ｐ型トレンチ下層３５の電位が安定し、このＭＯＳＦＥＴ１０のスイッチング特性が悪化することが抑えられる。このように、このＭＯＳＦＥＴ１０では、ｐ型トレンチ下層３５とｐ型ディープ層３６の組合せによりスイッチング特性の悪化を抑えながら、耐圧を改善することができる。
　また、ＭＯＳＦＥＴ１０では、ｐ型トレンチ下層３５がトレンチ１４の底面を被覆するゲート絶縁膜１６に接している。このため、ゲート電極１８とドレイン電極２４の間の静電容量（すなわち、帰還容量）が小さくなる。さらに、ＭＯＳＦＥＴ１０では、各ｎ型ディープ層３７と各ｐ型ディープ層３６が縦に長い形状を有している。このように各ｎ型ディープ層３７と各ｐ型ディープ層３６が構成されていると、帰還容量が小さくなる。これらによって、ＭＯＳＦＥＴ１０のスイッチング速度を向上させることができる。
　また、ＭＯＳＦＥＴ１０では、ｐ型トレンチ下層３５の深さがｐ型ディープ層３６及びｎ型ディープ層３７の深さよりも深い。このような深いｐ型トレンチ下層３５が設けられていると、ｎ型ディープ層３７及びドリフト層３８の空乏化を促進することができるので、ＭＯＳＦＥＴ１０の耐圧が改善される。また、このような深いｐ型トレンチ下層３５が設けられていると、過電圧が印加されたときに下方に突出するｐ型トレンチ下層３５でブレークダウンが生じるので、セル領域で確実にブレークダウンを生じさせることができる。この結果、ＭＯＳＦＥＴ１０もアバランシェ耐量が安定することができる。なお、ｐ型トレンチ下層３５の深さがｐ型ディープ層３６及びｎ型ディープ層３７の深さよりも浅くてもよい。この場合、ｐ型トレンチ下層３５から伸びる空乏層が抑えられるので、ＭＯＳＦＥＴ１０のオン抵抗が改善される。
　なお、ＭＯＳＦＥＴ１０では、図４に示されるように、上側から半導体基板１２を見たときに、各ｐ型ディープ層３６及び各ｎ型ディープ層３７が隣り合うトレンチ１４の間をｘ方向に連続して長く伸びていた。この例に代えて、図７に示すように、各ｐ型ディープ層３６及び各ｎ型ディープ層３７がｘ方向に分断していてもよい。この例では、各ｐ型ディープ層３６が分断されているので、電流経路が広く確保され、オン抵抗が低下する。ただし、この例であっても、各ｐ型ディープ層３６及び各ｎ型ディープ層３７は、トレンチ１４を跨ぐように配置されている。これにより、上記した作用効果を発揮することができる。なお、各ｐ型ディープ層３６及び各ｎ型ディープ層３７のいずれか一方のみがｘ方向に分断していてもよい。また、図８に示すように、ｙ方向に隣り合うｐ型ディープ層３６を接続する接続ｐ層３６ａが設けられていてもよい。このような接続ｐ層３６ａは、ゲート絶縁膜１６に加わる電界の緩和及び耐圧向上に有効である。
　なお、ＭＯＳＦＥＴ１０では、図３に示されるように、上側から半導体基板１２を見たときに、各ｐ型トレンチ下層３５がトレンチ１４の長手方向の一方端から他方端まで連続して伸びていた。この例に代えて、図９に示すように、半導体基板１２を上側から見たときに、各ｐ型トレンチ下層３５は、対応するトレンチ１４の長手方向（この例ではｙ方向）に沿って長く伸びており、トレンチ１４の長手方向の一方端から他方端の間で分断していてもよい。この場合、各ｐ型ディープ層３６は、ｐ型トレンチ下層３５の分断された部分を通過する。例えば、図３に示す例では、ｐ型トレンチ下層３５とｐ型ディープ層３６が重複する部分でイオン注入時のダメージが大きくなり、リーク電流の増加が懸念される。一方、図９に示す例では、ｐ型トレンチ下層３５とｐ型ディープ層３６の重複部分が少ないので、リーク電流の増加が抑えられる。
　なお、ＭＯＳＦＥＴ１０では、図２に示されるように、上側から半導体基板１２を見たときに、各ソース層３０及び各コンタクト層３２がトレンチ１４の長手方向に対して平行に伸びている。特に、各ソース層３０がトレンチ１４の長手方向に対して平行に伸びるとともにトレンチ１４の側面に接していることにより、トレンチ１４の側面全体を高濃度なチャネルとして利用することができるので、ＭＯＳＦＥＴ１０のオン抵抗は低い。さらに、トレンチ１４の側面全体をチャネルとして利用することができるので、チャネルと各ｎ型ディープ層３７が良好に接続される。例えば、各ソース層３０がトレンチ１４の長手方向に対して交差するように、特に、トレンチ１４の長手方向に対して直交するように伸びていると、トレンチ１４の側面に接するソース層３０の位置が限定されるので、トレンチ１４の側面に形成される高濃度なチャネルの位置も限定される。このため、このような例では、製造時のソース層３０とｎ型ディープ層３７の相対的な位置関係のズレによって、トレンチ１４の側面に形成される高濃度なチャネルとｎ型ディープ層３７の相対的な位置関係にもズレが生じるので、オン抵抗が大きく変動し易いという問題がある。一方、ＭＯＳＦＥＴ１０では、トレンチ１４の側面全体を高濃度なチャネルとして利用することができるので、このようなオン抵抗の変動が生じない。なお、図２の例に代えて、図１０に示されるように、各コンタクト層３２がトレンチ１４の長手方向に沿って分散して配置されていてもよい。なお、この例でも、各コンタクト層３２は、上側から半導体基板１２を見たときにトレンチ１４の長手方向に対して平行に伸びている、ということができる。また、この例では、コンタクト層３２間にソース層３０が設けられていてもよい。
　また、ＭＯＳＦＥＴ１０では、図１１に示すように、ｎ型ディープ層３７が、ｎ型ディープ下層１３７Ａとｎ型ディープ上層１３７Ｂを有していてもよい。ｎ型ディープ下層１３７Ａは、ｎ型ディープ上層１３７Ｂの下側に設けられており、ドリフト層３８よりもｎ型不純物濃度が高く、ｎ型ディープ上層１３７Ｂよりもｎ型不純物濃度が低いｎ型層である。ｎ型ディープ下層１３７Ａのｎ型不純物濃度は、上記したような実質的に単一濃度で構成されるときと同一の濃度であってもよい。ｎ型ディープ上層１３７Ｂは、ｎ型ディープ下層１３７Ａとボディ層３４の間に設けられており、トレンチ１４の底面よりも上側に配置されており、ボディ層３４の下側に位置するトレンチ１４の側面でゲート絶縁膜１６に接している。このようなｎ型ディープ上層１３７Ｂが設けられていると、ｐ型トレンチ下層３５とボディ層３４の双方から伸びる空乏層によってｐ型トレンチ下層３５とボディ層３４の間の領域の電流経路が狭くなる現象（ＪＦＥＴ効果）を抑え、オン抵抗の増大を抑えることができる。なお、ｎ型ディープ層３７の全体がｎ型ディープ上層１３７Ｂと同等の高濃度に構成されていると、上述した耐圧の改善効果が低下する。ｎ型ディープ層３７がｎ型ディープ下層１３７Ａとｎ型ディープ上層１３７Ｂを有し、さらに、ｎ型ディープ上層１３７Ｂがトレンチ１４の底面よりも上側に配置されていることにより、オン抵抗の増大抑制と高耐圧化を良好に両立させることができる。
　また、ＭＯＳＦＥＴ１０では、図１２に示すように、ｐ型ディープ層３６が、ｐ型ディープ下層１３６Ａとｐ型ディープ上層１３６Ｂを有していてもよい。ｐ型ディープ下層１３６Ａは、ｐ型ディープ上層１３６Ｂの下側に設けられており、ボディ層３４のｐ型不純物濃度よりも高く、ｐ型ディープ上層１３６Ｂのｐ型不純物濃度よりも低いｐ型層である。ｐ型ディープ上層１３６Ｂは、ｐ型ディープ下層１３６Ａとボディ層３４の間に設けられており、トレンチ１４の底面よりも上側に配置されており、ボディ層３４の下側に位置するトレンチ１４の側面でゲート絶縁膜１６に接している。ＭＯＳＦＥＴ１０の耐圧を向上させるためには、ｐ型ディープ層３６の全体の濃度が高いのが望ましいが、その場合、ｐ型ディープ層３６とｐ型トレンチ下層３５が重複する部分でイオン注入時のダメージが大きくなり、リーク電流の増加が懸念される。図１２に示すＭＯＳＦＥＴ１０では、ｐ型トレンチ下層３５と重複しない部分のｐ型ディープ上層１３６Ｂの濃度を高くすることで、リーク電流の増加を抑えながら、耐圧を向上させることができる。
　また、ＭＯＳＦＥＴ１０では、図１３に示すように、ｐ型トレンチ下層３５が、第１ｐ型トレンチ下層１３５Ａと第２ｐ型トレンチ下層１３５Ｂを有していてもよい。第１ｐ型トレンチ下層１３５Ａは、第２ｐ型トレンチ下層１３５Ｂの下側に設けられており、第２ｐ型トレンチ下層１３５Ｂのｐ型不純物濃度よりも低いｐ型層である。第２ｐ型トレンチ下層１３５Ｂは、第１ｐ型トレンチ下層１３５Ａとトレンチ１４の間に設けられており、トレンチ１４の底面でゲート絶縁膜１６に接している。第２ｐ型トレンチ下層１３５Ｂの深さ方向（ｚ方向）の厚みは、ソース層３０の厚み方向の厚みよりも小さくてもよい。特に限定されるものではないが、第２ｐ型トレンチ下層１３５Ｂのｐ型不純物濃度と厚みの積は、ｎ型ディープ層３７のｎ型不純物濃度と厚みの積よりも大きくてもよい。ｐ型不純物濃度の高い第２ｐ型トレンチ下層１３５Ｂが設けられていると、ＭＯＳＦＥＴ１０がオフしたときに第２ｐ型トレンチ下層１３５Ｂが空乏化しない。このため、ゲート電極１８とドレイン電極２４の間の静電容量（すなわち、帰還容量）が小さくなり、ＭＯＳＦＥＴ１０のスイッチング速度を向上させることができる。
　なお、帰還容量が大きいデバイスが必要とされる場合がある。このような場合、図１３の第１ｐ型トレンチ下層１３５Ａと第２ｐ型トレンチ下層１３５Ｂのｐ型不純物濃度の関係を逆にしてもよい。すなわち、第２ｐ型トレンチ下層１３５Ｂのｐ型不純物濃度が、第１ｐ型トレンチ下層１３５Ａのｐ型不純物濃度よりも低くてもよい。この場合も、第２ｐ型トレンチ下層１３５Ｂの深さ方向（ｚ方向）の厚みは、ソース層３０の厚み方向の厚みよりも小さくてもよい。
　また、ＭＯＳＦＥＴ１０では、図１４に示すように、ｐ型トレンチ下層３５がトレンチ１４の底面から離れていてもよい。なお、ｐ型トレンチ下層３５とトレンチ１４の底面の間の距離は、ソース層３０の厚み方向の厚みよりも小さくてもよい。このような位置関係にｐ型トレンチ下層３５が設けられていても、上述した耐圧の改善効果が得られる。一方、後述の製造方法で説明するように、このようなｐ型トレンチ下層３５は、同時形成されるボディ層３４のイオン注入回数を減らした結果が反映された形態である。即ち、図１４に示すＭＯＳＦＥＴ１０は、低コストで製造可能な構造を有している。
　また、上記で説明したＭＯＳＦＥＴ１０はいずれも、ｎ型ディープ層３７の深さがｐ型ディープ層３６の深さよりも深かった。この例に代えて、ｎ型ディープ層３７の深さがｐ型ディープ層３６の深さと等しくてもよい。また、ｎ型ディープ層３７の深さがｐ型ディープ層３６の深さより浅くてもよい。
　また、上記で説明したＭＯＳＦＥＴ１０はいずれも、各ｎ型ディープ層３７がｐ型ディープ層３６の直下まで伸びる接続領域３７ａを有していた。この例に代えて、ｎ型ディープ層３７が接続領域３７ａを有していなくてもよい。
　また、上記で説明したＭＯＳＦＥＴ１０はいずれも、上側から半導体基板１２を見たときに、各ｐ型ディープ層３６及び各ｎ型ディープ層３７が各トレンチ１４に対して直交していた。この例に代えて、各ｐ型ディープ層３６及び各ｎ型ディープ層３７が各トレンチ１４に対して斜めに交差していてもよい。
　次に、ＭＯＳＦＥＴ１０の製造方法について説明する。ＭＯＳＦＥＴ１０は、全体がドレイン層４０によって構成された半導体基板から製造される。まず、図１５に示すように、エピタキシャル成長技術を利用して、ドレイン層４０上にｎ型のエピタキシャル層５０を形成する。
　次に、図１６に示すように、イオン注入技術を利用して、エピタキシャル層５０の表面から離れた所定深さ範囲にｎ型不純物とｐ型不純物を導入することによってｎ型ディープ層３７とｐ型ディープ層３６を形成する（ディープ層形成工程の一例）。具体的には、エピタキシャル層５０の所定深さに向けて面的にｎ型不純物導入した後に、ｎ型不純物が導入された範囲の一部に向けてｐ型不純物をマスク越しにカウンタードーピングすることにより、ｎ型ディープ層３７とｐ型ディープ層３６を形成することができる。なお、この例に代えて、ｎ型ディープ層３７とｐ型ディープ層３６のそれぞれに対応したマスクを越しにｎ型不純物とｐ型不純物を順に導入することによってｎ型ディープ層３７とｐ型ディープ層３６を形成してもよい。また、エピタキシャル層５０をエピタキシャル成長するときにｎ型ディープ層３７の形成範囲に対応した深さのｎ型不純物を予め濃く調整することで、ｎ型ディープ層３７を形成するためのイオン注入を省略することができる。なお、イオン注入技術又はエピタキシャル成長技術を利用してｎ型ディープ層３７又はｐ型ディープ層３６を形成するときに、深さ方向の濃度を変更することで、図１１に示すようなｎ型ディープ下層１３７Ａとｎ型ディープ上層１３７Ｂ又は図１２に示すようなｐ型ディープ下層１３６Ａとｐ型ディープ上層１３６Ｂを形成することができる。
　次に、図１７に示すように、イオン注入技術を利用して、エピタキシャル層５０の表層部にｎ型不純物及びｐ型不純物を導入することによってソース層３０とコンタクト層３２を形成する。
　次に、図１８に示すように、エッチング技術を利用して、エピタキシャル層５０の表面からｎ型ディープ層３７及びｐ型ディープ層３６に達するトレンチ１４を形成する（トレンチ形成工程の一例）。トレンチ１４の深さは、ｎ型ディープ層３７及びｐ型ディープ層３６を超えないように調整される。トレンチ１４は、上側からエピタキシャル層５０を見たときに、複数のｐ型ディープ層３６と複数のｎ型ディープ層３７に交差している。
　次に、図１９に示すように、イオン注入技術を利用して、エピタキシャル層５０の表面に向けてｐ型不純物を多段で導入することによってボディ層３４とｐ型トレンチ下層３５を形成する（ボディ層形成工程とｐ型トレンチ下層形成工程の一例）。ボディ層３４は、ｎ型ディープ層３７及びｐ型ディープ層３６よりも上側であって、ソース層３０とコンタクト層３２よりも下側に形成される。ｐ型トレンチ下層３５は、トレンチ１４の底面の下側に形成される。ここで、イオン注入技術を利用してボディ層３４とｐ型トレンチ下層３５を形成するときに、深さ方向の濃度を変更することで、図１３に示すような第１ｐ型トレンチ下層１３５Ａと第２ｐ型トレンチ下層１３５Ｂを形成することができる。さらに、第２ｐ型トレンチ下層１３５Ｂを形成するためにｐ型不純物を導入する深さは、ソース層３０よりも浅い範囲に限定する。これにより、ボディ層３４のｐ型不純物の濃度を所望の値としながら、第２ｐ型トレンチ下層１３５Ｂのｐ型不純物の濃度を自由に設定することができる。なお、第２ｐ型トレンチ下層１３５Ｂを形成するためのｐ型不純物はソース層３０にも導入されるが、ソース層３０に含まれるｎ型不純物の濃度は導入されるｐ型不純物の濃度よりも高いので、ＭＯＳＦＥＴ１０の電気的特性を大きく変動させることがない。また、ｎ型ディープ層３７及びｐ型ディープ層３６よりも上側であって、ソース層３０とコンタクト層３２よりも下側の範囲にｐ型不純物が選択的に導入されるように、イオン注入の段数を調整すると、ｐ型トレンチ下層３５は、トレンチ１４の底面から離れた位置に形成される。図１４に示されるＭＯＳＦＥＴ１０は、このような方法で製造された例である。なお、ｐ型不純物をイオン注入する前に、トレンチ１４の側面にソーク防止遮蔽膜を成膜してもよい。
　その後、トレンチ１４、ゲート絶縁膜１６、ゲート電極１８、層間絶縁膜２０、ソース電極２２、及び、ドレイン電極２４を形成することで、ＭＯＳＦＥＴ１０が完成する。
　上記製造方法では、エピタキシャル層５０を形成した後は、再エピ工程を実施することなく、イオン注入技術を利用して各種半導体領域を形成することができる。帰還容量を低くするためには、ｎ型ディープ層３７及びｐ型ディープ層３６を深く形成するのが望ましい。しかしながら、このような深いｎ型ディープ層３７及びｐ型ディープ層３６を、上記製造方法のように、エピタキシャル層５０の所定深さにイオン注入技術で形成するのは難しい。このため、背景技術で説明した従来例では、エピタキシャル層の表面に深いｎ型ディープ層及びｐ型ディープ層をイオン注入で形成した後に、再エピ工程を実施してボディ層を形成する。しかしながら、再エピ工程を含む製造方法は、コストが増加するという問題がある。一方、本実施形態のＭＯＳＦＥＴ１０は、ｐ型トレンチ下層３５を有しているので、帰還容量が低い。このため、本実施形態のＭＯＳＦＥＴ１０では、ｎ型ディープ層３７及びｐ型ディープ層３６を深く形成しなくても、低い帰還容量が得られる。このため、上記製造方法のように、再エピ工程を実施しなくても、帰還容量の低いＭＯＳＦＥＴ１０を製造することができる。なお、必要に応じて、再エピ工程を実施して本実施形態のＭＯＳＦＥＴ１０を製造してもよいことは言うまでもない。
　上記で説明したＭＯＳＦＥＴ１０は、トレンチ１４を形成した後に、イオン注入技術を利用してボディ層３４とｐ型トレンチ下層３５を同時形成する例であった。この例に代えて、トレンチ１４を形成する前に、ｐ型トレンチ下層３５とｐ型ディープ層３６を同時形成してもよい。この場合、ボディ層３４は、別のイオン注入工程によって形成される。図２０に、ｐ型トレンチ下層３５とｐ型ディープ層３６を同時形成したＭＯＳＦＥＴ１０を示す。
　このＭＯＳＦＥＴ１０では、トレンチ１４の短手方向（ｘ方向）に沿って測定したときに、ｐ型トレンチ下層３５の幅がトレンチ１４の幅よりも狭い。これにより、ｐ型トレンチ下層３５とトレンチ１４の若干の位置合わせのズレを許容することができるので、トレンチ１４を形成したときに、ｐ型トレンチ下層３５をトレンチ１４の底面のみに接するように配置することができる。
　以下、本明細書で開示される技術の特徴を整理する。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。
　本明細書が開示する電界効果トランジスタは上面にトレンチが設けられた半導体基板と、前記トレンチの内面を覆うゲート絶縁膜と、前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極、を有することができる。前記半導体基板の材料は、特に限定されるものではないが、例えば炭化珪素であってもよい。前記半導体基板が、前記トレンチの側面で前記ゲート絶縁膜に接するｎ型のソース層と、前記ソース層の下側に位置する前記トレンチの前記側面で前記ゲート絶縁膜に接するｐ型のボディ層と、前記トレンチの下側に配置されており、上側から前記半導体基板を見たときに前記トレンチの長手方向に沿って伸びているｐ型トレンチ下層と、複数のｐ型ディープ層と、複数のｎ型ディープ層を有することができる。前記各ｐ型ディープ層が、前記ボディ層から下側に突出しており、前記ボディ層から前記トレンチの底面よりも下側まで伸びており、上側から前記半導体基板を見たときに前記トレンチに対して交差する第１方向に沿って伸びており、上側から前記半導体基板を見たときに前記第１方向に対して直交する第２方向に間隔部を開けて配置されており、前記トレンチの下側に配置されている前記ｐ型トレンチ下層に接している。前記各ｎ型ディープ層が、対応する前記間隔部内に配置されており、前記ボディ層の下側に位置する前記トレンチの前記側面で前記ゲート絶縁膜に接している。
　上記電界効果トランジスタでは、前記ソース層が、上側から前記半導体基板を見たときに前記トレンチの長手方向に対して平行に伸びていてもよい。この電界効果トランジスタでは、オン抵抗の変動が抑えられる。
　上記電界効果トランジスタでは、前記半導体基板が、前記ボディ層上に設けられており、前記ボディ層よりも高いｐ型不純物濃度を有するコンタクト層、を有していてもよい。この場合、前記コンタクト層は、上側から前記半導体基板を見たときに前記トレンチの長手方向に対して平行に伸びていてもよい。
　上記電界効果トランジスタでは、前記ｐ型トレンチ下層は、前記各ｐ型ディープ層よりも下側に突出していてもよい。この電界効果トランジスタは、高い耐圧を有することができる。
　上記電界効果トランジスタでは、前記ｐ型トレンチ下層は、前記各ｐ型ディープ層よりも浅くてもよい。この電界効果トランジスタは、低いオン抵抗を有することができる。
　上記電界効果トランジスタでは、前記半導体基板が、前記各ｎ型ディープ層の下側に配置されており、各ｎ型ディープ層よりも低いｎ型不純物濃度を有するドリフト層、をさらに有していてもよい。換言すると、前記各ｎ型ディープ層は、前記ドリフト層よりも高いｎ型不純物濃度を有してもよい。この電界効果トランジスタは、低いオン抵抗を有することができる。
　上記電界効果トランジスタでは、前記各ｎ型ディープ層が、ｎ型ディープ下層と、前記ｎ型ディープ下層の上側に配置されており、前記ｎ型ディープ下層よりも高いｎ型不純物濃度を有するｎ型ディープ上層、を有していてもよい。この場合、前記ｎ型ディープ上層は、前記トレンチの底面よりも上側に配置されている。この電界効果トランジスタは、高い耐圧と低いオン抵抗を両立することができる。
　上記電界効果トランジスタでは、前記各ｐ型ディープ層が、ｐ型ディープ下層と、前記ｐ型ディープ下層の上側に配置されており、前記ｐ型ディープ下層よりも高いｐ型不純物濃度を有するｐ型ディープ上層、を有していてもよい。この場合、前記ｐ型ディープ上層は、前記トレンチの底面よりも上側に配置されている。この電界効果トランジスタは、リーク電流の増加を抑えながら、高い耐圧を有することができる。
　上記電界効果トランジスタでは、対応するトレンチの底面から前記各ｐ型トレンチ下層の下面までの深さは、前記半導体基板の上面から前記ボディ層の下面までの深さと一致してもよい。この電界効果トランジスタは、前記ｐ型トレンチ下層と前記ボディ層が同時形成された結果が反映された形態である。この電界効果トランジスタは、低コストで製造可能な構造を有している。
　上記電界効果トランジスタでは、前記ｐ型トレンチ下層が、前記トレンチの底面から離れていてもよい。この電界効果トランジスタは、同時形成されるボディ層のイオン注入回数を減らした結果が反映された形態である。この電界効果トランジスタは、低コストで製造可能な構造を有している。
　上記電界効果トランジスタでは、前記ｐ型トレンチ下層が、深さ方向に濃度が異なる複数の部分を有していてもよい。前記ｐ型トレンチ下層は、第１ｐ型トレンチ下層と、前記第１ｐ型トレンチ下層の上側に配置されている第２ｐ型トレンチ下層、を有していてもよい。前記第２ｐ型トレンチ下層は、前記第１ｐ型トレンチ下層よりも濃度が濃くてもよく、前記第１ｐ型トレンチ下層よりも濃度が薄くてもよい。また、前記第２ｐ型トレンチ下層の深さ方向の厚みは、前記ソース層の深さ方向の厚みよりも小さくてもよい。前記ｐ型トレンチ下層の不純物濃度を調整することにより、帰還容量を調整することができる。
　上記電界効果トランジスタでは、前記ｐ型トレンチ下層が、前記トレンチの長手方向に沿って分断されていてもよい。前記各ｐ型ディープ層は、前記ｐ型トレンチ下層の分断された部分を通過してもよい。この電界効果トランジスタでは、リーク電流の増加が抑えられる。
　上記電界効果トランジスタでは、前記複数のｎ型ディープ層が、前記ボディ層の下面から前記複数のｐ型ディープ層の下面よりも下側まで伸びていてもよい。
　上記電界効果トランジスタでは、前記第１方向が、上側から前記半導体基板を見たときに、前記トレンチに対して直交していてもよい。
　本明細書が開示する電界効果トランジスタの製造方法は、ｎ型のエピタキシャル層に複数のｐ型ディープ層と複数のｎ型ディープ層を形成するディープ層形成工程であって、前記各ｐ型ディープ層が、上側から前記エピタキシャル層を見たときに第１方向に沿って伸びており、上側から前記エピタキシャル層を見たときに前記第１方向に対して直交する第２方向に間隔部を開けて配置されており、前記各ｎ型ディープ層が、対応する前記間隔部内に配置されている、ディープ層形成工程と、前記エピタキシャル層の表面から前記複数のｐ型ディープ層と前記複数のｎ型ディープ層を超えない深さのトレンチを形成するトレンチ形成工程であって、前記トレンチは、上側から前記エピタキシャル層を見たときに前記複数のｐ型ディープ層と前記複数のｎ型ディープ層に交差している、トレンチ形成工程と、イオン注入技術を利用して、前記エピタキシャル層の表面に向けてｐ型不純物を導入し、前記複数のｐ型ディープ層と前記複数のｎ型ディープ層の上側にボディ層を形成する、ボディ層形成工程と、イオン注入技術を利用して、前記トレンチの底面の下側にｐ型トレンチ下層を形成する、ｐ型トレンチ下層形成工程、を有することができる。
　前記ディープ層形成工程では、イオン注入技術を利用して、前記複数のｐ型ディープ層と前記複数のｎ型ディープ層が、前記エピタキシャル層の表面から離れた所定深さ範囲にｎ型不純物とｐ型不純物を導入することによって形成されてもよい。この製造方法によると、再エピ工程を実施することなく、電界効果トランジスタを製造することができる。
　前記ボディ層形成工程と前記ｐ型トレンチ下層形成工程は、前記トレンチ形成工程の後に同時に実施されてもよい。この製造方法によると、低コストで電界効果トランジスタを製造することができる。
　上記製造方法は、イオン注入技術を利用して、前記エピタキシャル層の上層部にｎ型不純物を導入し、ソース層を形成する、ソース層形成工程、をさらに有していてもよい。この場合、前記ｐ型トレンチ下層は、第１ｐ型トレンチ下層と、前記第１ｐ型トレンチ下層の上側に配置されている第２ｐ型トレンチ下層、を有していてもよい。前記第２ｐ型トレンチ下層は、前記第１ｐ型トレンチ下層よりも濃度が濃くてもよい、前記第１ｐ型トレンチ下層よりも濃度が薄くてもよい。前記第２ｐ型トレンチ下層の深さ方向の厚みは、前記ソース層の深さ方向の厚みよりも小さくてもよい。この製造方法によると、前記ｐ型トレンチ下層の不純物濃度を調整することにより、帰還容量が調整された電界効果トランジスタを製造することができる。
　前記ｐ型トレンチ下層形成工程は、前記トレンチ形成工程の前に実施されてもよい。この場合、前記ｐ型トレンチ下層の幅は、前記トレンチの幅よりも狭くてもよい。この製造方法によると、前記ｐ型トレンチ下層と前記トレンチの若干の位置合わせのズレを許容することができる。
　前記ｐ型トレンチ下層形成工程は、前記ディープ層形成工程のうちの前記複数のｐ型ディープ層を形成する工程と同時に実施されてもよい。この製造方法によると、低コストで電界効果トランジスタを製造することができる。
　以上、実施形態について詳細に説明したが、これらは例示にすぎず、請求の範囲を限定するものではない。請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

Claims (19)

  1. 　電界効果トランジスタ（１０）であって、
    　上面にトレンチ（１４）が設けられた半導体基板（１２）と、
    　前記トレンチの内面を覆うゲート絶縁膜（１６）と、
    　前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極（１８）、
    　を有し、
    　前記半導体基板が、
    　　前記トレンチの側面で前記ゲート絶縁膜に接するｎ型のソース層（３０）と、
    　　前記ソース層の下側に位置する前記トレンチの前記側面で前記ゲート絶縁膜に接するｐ型のボディ層（３４）と、
    　　前記トレンチの下側に配置されており、上側から前記半導体基板を見たときに前記トレンチの長手方向に沿って伸びているｐ型トレンチ下層（３５）と、
    　　複数のｐ型ディープ層（３６）と、
    　　複数のｎ型ディープ層（３７）、
    　を有し、
    　前記各ｐ型ディープ層が、前記ボディ層から下側に突出しており、前記ボディ層から前記トレンチの底面よりも下側まで伸びており、上側から前記半導体基板を見たときに前記トレンチに対して交差する第１方向に沿って伸びており、上側から前記半導体基板を見たときに前記第１方向に対して直交する第２方向に間隔部を開けて配置されており、前記トレンチの下側に配置されている前記ｐ型トレンチ下層に接しており、
    　前記各ｎ型ディープ層が、対応する前記間隔部内に配置されており、前記ボディ層の下側に位置する前記トレンチの前記側面で前記ゲート絶縁膜に接している、
    　電界効果トランジスタ。
  2. 　前記ソース層は、上側から前記半導体基板を見たときに前記トレンチの長手方向に対して平行に伸びている、請求項１に記載の電界効果トランジスタ。
  3. 　前記半導体基板が、
    　　前記ボディ層上に設けられており、前記ボディ層よりも高いｐ型不純物濃度を有するコンタクト層（３２）、を有しており、
    　前記コンタクト層は、上側から前記半導体基板を見たときに前記トレンチの長手方向に対して平行に伸びている、請求項１又は２に記載の電界効果トランジスタ。
  4. 　前記各ｎ型ディープ層は、
    　　ｎ型ディープ下層（１３７Ａ）と、
    　　前記ｎ型ディープ下層の上側に配置されており、前記ｎ型ディープ下層よりも高いｎ型不純物濃度を有するｎ型ディープ上層（１３７Ｂ）、
    　を有し、
    　前記ｎ型ディープ上層は、前記トレンチの底面よりも上側に配置されている、請求項１～３のいずれか一項に記載の電界効果トランジスタ。
  5. 　前記各ｐ型ディープ層は、
    　　ｐ型ディープ下層（１３６Ａ）と、
    　　前記ｐ型ディープ下層の上側に配置されており、前記ｐ型ディープ下層よりも高いｐ型不純物濃度を有するｐ型ディープ上層（１３６Ｂ）、
    　を有し、
    　前記ｐ型ディープ上層は、前記トレンチの底面よりも上側に配置されている、請求項１～４のいずれか一項に記載の電界効果トランジスタ。
  6. 　対応する前記トレンチの底面から前記各ｐ型トレンチ下層の下面までの深さは、前記半導体基板の上面から前記ボディ層の下面までの深さと一致する、請求項１～５のいずれか一項に記載の電界効果トランジスタ。
  7. 　前記ｐ型トレンチ下層は、前記トレンチの底面から離れている、請求項６に記載の電界効果トランジスタ。
  8. 　前記ｐ型トレンチ下層は、深さ方向に濃度が異なる複数の部分を有している、請求項６に記載の電界効果トランジスタ。
  9. 　前記ｐ型トレンチ下層は、
    　　第１ｐ型トレンチ下層（１３５Ａ）と、
    　　前記第１ｐ型トレンチ下層の上側に配置されている第２ｐ型トレンチ下層（１３５Ｂ）、
    　を有し、
    　前記第２ｐ型トレンチ下層は、前記第１ｐ型トレンチ下層よりも濃度が濃い、請求項８に記載の電界効果トランジスタ。
  10. 　前記ｐ型トレンチ下層は、
    　　第１ｐ型トレンチ下層（１３５Ａ）と、
    　　前記第１ｐ型トレンチ下層の上側に配置されている第２ｐ型トレンチ下層（１３５Ｂ）、
    　を有し、
    　前記第２ｐ型トレンチ下層は、前記第１ｐ型トレンチ下層よりも濃度が薄い、請求項８に記載の電界効果トランジスタ。
  11. 　前記第２ｐ型トレンチ下層の深さ方向の厚みは、前記ソース層の深さ方向の厚みよりも小さい、請求項９又は１０に記載の電界効果トランジスタ。
  12. 　前記ｐ型トレンチ下層は、前記トレンチの長手方向に沿って分断されており、
    　前記各ｐ型ディープ層は、前記ｐ型トレンチ下層の分断された部分を通過する、請求項１～１１のいずれか一項に記載の電界効果トランジスタ。
  13. 　電界効果トランジスタ（１０）の製造方法であって、
    　ｎ型のエピタキシャル層（５０）に複数のｐ型ディープ層（３６）と複数のｎ型ディープ層（３７，１３７）を形成するディープ層形成工程であって、前記各ｐ型ディープ層が、上側から前記エピタキシャル層を見たときに第１方向に沿って伸びており、上側から前記エピタキシャル層を見たときに前記第１方向に対して直交する第２方向に間隔部を開けて配置されており、前記各ｎ型ディープ層が、対応する前記間隔部内に配置されている、ディープ層形成工程と、
    　前記エピタキシャル層の表面から前記複数のｐ型ディープ層と前記複数のｎ型ディープ層を超えない深さのトレンチ（１４）を形成するトレンチ形成工程であって、前記トレンチは、上側から前記エピタキシャル層を見たときに前記複数のｐ型ディープ層と前記複数のｎ型ディープ層に交差している、トレンチ形成工程と、
    　イオン注入技術を利用して、前記エピタキシャル層の表面に向けてｐ型不純物を導入し、前記複数のｐ型ディープ層と前記複数のｎ型ディープ層の上側にボディ層（３４）を形成する、ボディ層形成工程と、
    　イオン注入技術を利用して、前記トレンチの底面の下側にｐ型トレンチ下層（３５）を形成する、ｐ型トレンチ下層形成工程、
    　を有する、電界効果トランジスタの製造方法。
  14. 　前記ディープ層形成工程では、イオン注入技術を利用して、前記複数のｐ型ディープ層と前記複数のｎ型ディープ層が、前記エピタキシャル層の表面から離れた所定深さ範囲にｎ型不純物とｐ型不純物を導入することによって形成される、請求項１３に記載の電界効果トランジスタの製造方法。
  15. 　前記ボディ層形成工程と前記ｐ型トレンチ下層形成工程は、前記トレンチ形成工程の後に同時に実施される、請求項１３又は１４に記載の電界効果トランジスタの製造方法。
  16. 　イオン注入技術を利用して、前記エピタキシャル層の上層部にｎ型不純物を導入し、ソース層（３０）を形成する、ソース層形成工程、をさらに有し、
    　前記ｐ型トレンチ下層は、
    　　第１ｐ型トレンチ下層（１３５Ａ）と、
    　　前記第１ｐ型トレンチ下層の上側に配置されている第２ｐ型トレンチ下層（１３５Ｂ）、
    　を有し、
    　前記第２ｐ型トレンチ下層は、前記第１ｐ型トレンチ下層よりも濃度が濃く、
    　前記第２ｐ型トレンチ下層の深さ方向の厚みは、前記ソース層の深さ方向の厚みよりも小さい、請求項１５に記載の電界効果トランジスタの製造方法。
  17. 　イオン注入技術を利用して、前記エピタキシャル層の上層部にｎ型不純物を導入し、ソース層を形成する、ソース層形成工程、をさらに有し、
    　前記ｐ型トレンチ下層は、
    　　第１ｐ型トレンチ下層（１３５Ａ）と、
    　　前記第１ｐ型トレンチ下層の上側に配置されている第２ｐ型トレンチ下層（１３５Ｂ）、
    　を有し、
    　前記第２ｐ型トレンチ下層は、前記第１ｐ型トレンチ下層よりも濃度が薄く、
    　前記第２ｐ型トレンチ下層の深さ方向の厚みは、前記ソース層の深さ方向の厚みよりも小さい、請求項１５に記載の電界効果トランジスタの製造方法。
  18. 　前記ｐ型トレンチ下層形成工程は、前記トレンチ形成工程の前に実施され、
    　前記ｐ型トレンチ下層の幅は、前記トレンチの幅よりも狭い、請求項１３又は１４に記載の電界効果トランジスタの製造方法。
  19. 　前記ｐ型トレンチ下層形成工程は、前記ディープ層形成工程のうちの前記複数のｐ型ディープ層を形成する工程と同時に実施される、請求項１８に記載の電界効果トランジスタの製造方法。
     
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