CN117673163B - 高短路耐量的超结mosfet及其制备方法、芯片 - Google Patents
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Abstract
本申请属于功率器件技术领域，提供了一种高短路耐量的超结MOSFET及其制备方法、芯片，在碳化硅衬底的正面形成凹形结构的N型漂移区，N型漂移区的凹槽底部以及凹槽内壁形成P型掺杂区，P型掺杂区的凹槽内形成绝缘介质层，并通过在绝缘介质层的两侧形成与所P型掺杂区接触第一P型屏蔽区、第二P型屏蔽区，使得P型屏蔽区和P型体区之间形成JFET区，并由第一P型屏蔽区、第二P型屏蔽区延伸至JFET区，有利于减小器件内的电流路径，降低饱和电流，达到提升短路耐量的目的，还通过P型掺杂区辅助N型漂移区耗尽，从而适当提高N型漂移区的掺杂浓度，降低器件的导通电阻。
Description
技术领域
本申请属于功率器件技术领域，尤其涉及一种高短路耐量的超结MOSFET及其制备方法、芯片。
背景技术
碳化硅（SiC）作为第三代半导体材料的典型代表，也是目前晶体生产技术和器件制造水平最成熟，应用最广泛的宽禁带半导体材料之一。目前，SiC已经形成了全球的材料、器件和应用产业链。SiC金氧半场效晶管（Metal-Oxide- SemiconductorField-EffectTransistor，MOSFET）属于新型的功率半导体器件，由于碳化硅材料具有较高的击穿电场，较高的饱和漂移速度，因此，碳化硅MOSFET具有高击穿电压和高频特性。
然而，目前的传统的超结MOSFET器件存在短路耐量较高的问题。
发明内容
为了解决上述技术问题，本申请实施例提供了一种高短路耐量的超结MOSFET及其制备方法、芯片，可以在解决目前的超结MOSFET器件存在的短路耐量较高的问题。
本申请实施例第一方面提供了一种高短路耐量的超结MOSFET，所述高短路耐量的超结MOSFET包括：
碳化硅衬底和漏极层，所述漏极层形成于所述碳化硅衬底的背面；
N型漂移区，形成于所述碳化硅衬底的正面，其中，所述N型漂移区为凹形结构；
P型掺杂区，形成于所述N型漂移区的凹槽底部以及凹槽内壁，且所述P型掺杂区为U形结构；
绝缘介质层，形成于所述P型掺杂区的凹槽内；
第一P型屏蔽区、第二P型屏蔽区，分别形成于所述绝缘介质层的两侧，且与所述P型掺杂区接触；
栅极介质层和栅极多晶硅层，形成于所述绝缘介质层的上，且所述栅极介质层包裹所述栅极多晶硅层；
第一P型基区、第二P型基区，形成于所述栅极介质层的两侧；
第一N型源区、第二N型源区，形成于所述栅极介质层的两侧，其中，所述第一N型源区形成于所述第一P型基区上，所述第二N型源区形成于所述第二P型基区上；
第一P型体区和第二P型体区，形成于所述N型漂移区上，且所述第一P型体区与所述第一P型基区接触，所述第二P型体区与所述第二P型基区接触；
源极层，形成于所述第一N型源区、所述第二N型源区、所述第一P型体区和所述第二P型体区上。
在一些实施例中，所述绝缘介质层由高K介质材料制备。
在一些实施例中，所述绝缘介质层为氧化硅。
在一些实施例中，所述第一P型屏蔽区与所述栅极介质层、所述绝缘介质层接触，并延伸至所述N型漂移区中；所述第二P型屏蔽区与所述栅极介质层、所述绝缘介质层接触，并延伸至所述N型漂移区中。
在一些实施例中，所述第一P型屏蔽区的宽度大于所述P型掺杂区的侧部的宽度，且与所述第一P型基区相对，所述第一P型屏蔽区与所述第一P型基区之间设有N型漂移区；
和/或者
所述第二P型屏蔽区的宽度大于所述P型掺杂区的侧部的宽度，且与所述第二P型基区相对，所述第二P型屏蔽区与所述第二P型基区之间设有N型漂移区。
在一些实施例中，所述第一P型屏蔽区的宽度小于所述第一P型基区的宽度；所述第二P型屏蔽区的宽度小于所述第二P型基区的宽度。
在一些实施例中，所述第一P型屏蔽区和所述第二P型屏蔽区以所述绝缘介质层为中轴线对称设置。
在一些实施例中，所述第一P型屏蔽区和所述第二P型屏蔽区的掺杂浓度大于所述P型掺杂区的掺杂浓度。
本申请实施例第二方面还提供了一种高短路耐量的超结MOSFET的制备方法，所述高短路耐量的超结MOSFET的制备方法包括：
在碳化硅衬底的正面外延生长漂移层，并依次注入N型掺杂离子和P型掺杂离子形成N型漂移区和P型屏蔽层，然后继续外延生长漂移层并注入N型掺杂离子形成包裹所述P型屏蔽层的N型漂移区；
在所述N型漂移区上依次注入P型掺杂离子和N型掺杂离子形成P型基层、N型源层、第一P型体区和第二P型体区；其中，所述第一P型体区和所述第二P型体区位于所述P型基层的两侧；
在所述N型源层上进行刻蚀形成深入至所述N型漂移区的第一深槽，以将所述P型屏蔽层划分为第一P型屏蔽区和第二P型屏蔽区，将所述P型基层划分为第一P型基区和第二P型基区，将所述N型源层划分为第一N型源区和第二N型源区；
在所述第一深槽的底部以及侧壁形成P型掺杂区；其中，所述P型掺杂区呈U形结构，且所述P型掺杂区的两端分别与所述第一P型屏蔽区和所述第二P型屏蔽区接触；
在所述P型掺杂区的凹槽内形成绝缘介质层，并在所述绝缘介质层上形成栅极介质层和栅极多晶硅层；其中，所述栅极介质层包裹所述栅极多晶硅层；
在所述第一N型源区和所述第二N型源区上形成源极层，并在所述碳化硅衬底的背面形成漏极层。
本申请实施例第三方面还提供了一种芯片，包括如上述任一项实施例所述的高短路耐量的超结MOSFET；或者包括如上述实施例所述的制备方法制备的高短路耐量的超结MOSFET。
本申请实施例的有益效果：在碳化硅衬底的正面形成凹形结构的N型漂移区，N型漂移区的凹槽底部以及凹槽内壁形成P型掺杂区，P型掺杂区的凹槽内形成绝缘介质层，并通过在绝缘介质层的两侧形成与所P型掺杂区接触第一P型屏蔽区、第二P型屏蔽区，使得P型屏蔽区和P型体区之间形成JFET区，并由第一P型屏蔽区、第二P型屏蔽区延伸至JFET区，有利于减小器件内的电流路径，降低饱和电流，达到提升短路耐量的目的，还通过P型掺杂区辅助N型漂移区耗尽，从而适当提高N型漂移区的掺杂浓度，降低器件的导通电阻。
附图说明
图1是本申请实施例提供的高短路耐量的超结MOSFET的结构示意图；
图2是本申请实施例提供的高短路耐量的超结MOSFET的制备方法的流程示意图；
图3是本申请实施例提供的形成N型漂移区、P型屏蔽层后的示意图；
图4是本申请实施例提供的形成P型基层、N型源层、第一P型体区和第二P型体区后的示意图；
图5是本申请实施例提供的形成第一深槽后的一种示意图；
图6是本申请实施例提供的形成P型掺杂区后的一种示意图；
图7是本申请实施例提供的形成绝缘介质层、栅极介质层、栅极多晶硅层后的一种示意图。
具体实施方式
为了使本申请所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
为了解决上述技术问题，本申请实施例提供了一种高短路耐量的超结MOSFET，参见图1所示，本实施例中的高短路耐量的超结MOSFET包括：碳化硅衬底100、漏极层110、N型漂移区200、P型掺杂区210、绝缘介质层220、第一P型屏蔽区310、第二P型屏蔽区320、栅极介质层420、栅极多晶硅层430、第一P型基区441、第二P型基区442、第一N型源区451、第二N型源区452、第一P型体区411、第二P型体区412、源极层120，漏极层110形成于碳化硅衬底100的背面，N型漂移区200形成于碳化硅衬底100的正面，其中，N型漂移区200为凹形结构。P型掺杂区210形成于N型漂移区200的凹槽底部以及凹槽内壁，且P型掺杂区210为U形结构。绝缘介质层220形成于P型掺杂区210的凹槽内。第一P型屏蔽区310、第二P型屏蔽区320分别形成于绝缘介质层220的两侧，且与P型掺杂区210接触。栅极介质层420和栅极多晶硅层430形成于绝缘介质层220的上，且栅极介质层420包裹栅极多晶硅层430；第一P型基区441、第二P型基区442形成于栅极介质层420的两侧。第一N型源区451、第二N型源区452形成于栅极介质层420的两侧，其中，第一N型源区451形成于第一P型基区441上，第二N型源区452形成于第二P型基区442上。第一P型体区411和第二P型体区412形成于N型漂移区200上，且第一P型体区411与第一P型基区441接触，第二P型体区412与第二P型基区442接触；源极层120形成于第一N型源区451、第二N型源区452、第一P型体区411和第二P型体区412上。
在本实施例中，在碳化硅衬底100的正面形成凹形结构的N型漂移区200，N型漂移区200的凹槽底部以及凹槽内壁形成P型掺杂区210，P型掺杂区210的凹槽内形成绝缘介质层220，并通过在绝缘介质层220的两侧形成与所P型掺杂区210接触第一P型屏蔽区310、第二P型屏蔽区320，使得P型屏蔽区和P型体区之间形成JFET区，并由第一P型屏蔽区310、第二P型屏蔽区320延伸至JFET区，有利于减小器件内的电流路径，降低饱和电流，达到提升短路耐量的目的，还通过P型掺杂区210辅助N型漂移区200耗尽，从而适当提高N型漂移区200的掺杂浓度，降低器件的导通电阻。
在一些实施例中，绝缘介质层220由高K介质材料制备。
在本实施例中，高K介质材料的介电常数比碳化硅的介电常数大，可以有利于绝缘介质层220吸收电场线，提高器件的击穿电压。
在一些实施例中，绝缘介质层220为氧化硅。
在本实施例中，通过采用介电常数比碳化硅的介电常数小的氧化硅材料形成绝缘介质层220，可以有利于降低器件的栅漏电容。
在一些实施例中，第一P型屏蔽区310与栅极介质层420、绝缘介质层220接触，并延伸至N型漂移区200中；第二P型屏蔽区320与栅极介质层420、绝缘介质层220接触，并延伸至N型漂移区200中。
在本实施例中，第一P型屏蔽区310与N型漂移区200之间形成PN结，第一P型体区411与N型漂移区200之间形成PN结，第一P型屏蔽区310、第一P型体区411、N型漂移区200可以形成JFET区，第二P型屏蔽区320与N型漂移区200之间形成PN结，第二P型体区412与N型漂移区200之间形成PN结，第二P型屏蔽区320、第二P型体区412、N型漂移区200可以形成JFET区，有利于减小器件内的电流路径，降低饱和电流，达到提升短路耐量的目的，还通过P型掺杂区210辅助N型漂移区200耗尽，从而适当提高N型漂移区200的掺杂浓度，降低器件的导通电阻。
在一些实施例中，第一P型屏蔽区310的宽度大于P型掺杂区210的侧部的宽度，且与第一P型基区441相对，第一P型屏蔽区310与第一P型基区441之间设有N型漂移区200。
在一些实施例中，第二P型屏蔽区320的宽度大于P型掺杂区210的侧部的宽度，且与第二P型基区442相对，第二P型屏蔽区320与第二P型基区442之间设有N型漂移区200。
在一些实施例中，第一P型屏蔽区310宽度小于第一P型基区441的宽度；第二P型屏蔽区320的宽度小于第二P型基区442的宽度。
在一些实施例中，第一P型屏蔽区310和第二P型屏蔽区320以绝缘介质层220为中轴线对称设置。
在一些实施例中，第一P型屏蔽区310和第二P型屏蔽区320的掺杂浓度大于P型掺杂区210的掺杂浓度。
为了解决上述技术问题，本申请实施例还提供了一种高短路耐量的超结MOSFET的制备方法，参见图2所示，高短路耐量的超结MOSFET的制备方法包括步骤S100至步骤S600。
在步骤S100中，在碳化硅衬底100的正面外延生长漂移层，并依次注入N型掺杂离子和P型掺杂离子形成N型漂移区200和P型屏蔽层300，然后继续外延生长漂移层并注入N型掺杂离子形成包裹P型屏蔽层300的N型漂移区200。
在本实施例中，参见图3所示，在碳化硅衬底100的正面外延生长碳化硅材料形成漂移层，并注入N型掺杂离子形成N型漂移区200，然后在N型漂移区200的中央区域注入P型掺杂离子形成P型屏蔽层300，最后继续外延生长漂移层并注入N型掺杂离子形成包裹P型屏蔽层300的N型漂移区200。
在一些实施例中，P型屏蔽层300的上方的N型漂移区200的厚度小于P型屏蔽层300的下方的N型漂移区200的厚度。
在步骤S200中，在N型漂移区200上依次注入P型掺杂离子和N型掺杂离子形成P型基层440、N型源层450、第一P型体区411和第二P型体区412。
在本实施例中，参见图4所示，在N型漂移区200上注入P型掺杂离子形成P型基层440，并在P型基层440上注入N型掺杂离子形成N型源层450，向P型基层440上注入N型掺杂离子的注入能量小于向N型漂移区200注入P型掺杂离子形成P型基层440的注入能量。在N型源层450的两侧注入P型掺杂离子，此时注入P型掺杂离子的注入能量等于在N型漂移区200上注入P型掺杂离子形成P型基层440的注入能量，第一P型体区411和第二P型体区412位于P型基层440的两侧。
在步骤S300中，在N型源层450上进行刻蚀形成深入至N型漂移区200的第一深槽201，以将P型屏蔽层300划分为第一P型屏蔽区310和第二P型屏蔽区320，将P型基层440划分为第一P型基区441和第二P型基区442，将N型源层450划分为第一N型源区451和第二N型源区452。
在本实施例中，参见图5所示，通过在N型源层450的中央区域进行刻蚀形成第一深槽201，第一深槽201深入至P型屏蔽层300的下方，将P型屏蔽层300划分为第一P型屏蔽区310和第二P型屏蔽区320，同时将P型基层440划分为第一P型基区441和第二P型基区442，将N型源层450划分为第一N型源区451和第二N型源区452。
在步骤S400中，在第一深槽201的底部以及侧壁形成P型掺杂区210；其中，P型掺杂区210呈U形结构，且P型掺杂区210的两端分别与第一P型屏蔽区310和第二P型屏蔽区320接触。
在本实施例中，参见图6所示，在第一深槽201的底部和侧壁通过离子注入工艺注入P型掺杂离子，形成U形的P型掺杂区210。
在一些实施例中，在第一深槽201的底部和侧壁之间的拐角位置可以重复多次注入P型掺杂离子，使得该拐角位置的掺杂浓度大于P型掺杂区210其他位置的掺杂浓度，可以有助于辅助耗尽N型漂移区200，降低器件的导通电阻。
在步骤S500中，在P型掺杂区210的凹槽内形成绝缘介质层220，并在绝缘介质层220上形成栅极介质层420和栅极多晶硅层430。
在本实施例中，参见图7所示，在P型掺杂区210的凹槽内填充绝缘介质材料形成绝缘介质层220，绝缘介质层220与第一P型屏蔽区310和第二P型屏蔽区320接触，然后在绝缘介质层220上的凹槽底部以及侧壁沉积栅极介质材料形成凹形的栅极介质层420，填充栅极多晶硅材料后再次沉积栅极介质材料，形成包括栅极多晶硅层430的栅极介质层420。
在步骤S600中，如图1所示，在第一N型源区451和第二N型源区452上形成源极层120，并在碳化硅衬底100的背面形成漏极层110。
在本实施例中，源极层120还覆盖于栅极介质层420上，并与第一P型体区411和第二P型体区412接触。
在一些实施例中，绝缘介质层220由高K介质材料制备。
在本实施例中，高K介质材料的介电常数比碳化硅的介电常数大，可以有利于绝缘介质层220吸收电场线，提高器件的击穿电压。
在一些实施例中，绝缘介质层220为氧化硅。
在本实施例中，通过采用介电常数比碳化硅的介电常数小的氧化硅材料形成绝缘介质层220，可以有利于降低器件的栅漏电容。
在一些实施例中，栅极介质层420可以为氧化硅或者氮化硅，栅极多晶硅层430经由栅极介质层420上通孔与外部的栅极电极连接。
本申请实施例还提供了一种芯片，芯片包括如上述任一项实施例所述的高短路耐量的超结MOSFET。
本申请实施例还提供了一种芯片，芯片包括如上述任一项实施例的制备方法制备的高短路耐量的超结MOSFET。
在本实施例中，芯片包括芯片衬底，芯片衬底上设置有一个或者多个高短路耐量的超结MOSFET，该高短路耐量的超结MOSFET可以由上述任一项实施例中的制备方法制备，也可以在芯片衬底上设置上述任一项实施例中的高短路耐量的超结MOSFET。
在一个具体应用实施例中，芯片衬底上还可以集成其他相关的半导体器件，以和高短路耐量的超结MOSFET组成集成电路。
在一个具体应用实施例中，该芯片可以为开关芯片或者驱动芯片。
本申请实施例的有益效果：在碳化硅衬底的正面形成凹形结构的N型漂移区，N型漂移区的凹槽底部以及凹槽内壁形成P型掺杂区，P型掺杂区的凹槽内形成绝缘介质层，并通过在绝缘介质层的两侧形成与所P型掺杂区接触第一P型屏蔽区、第二P型屏蔽区，使得P型屏蔽区和P型体区之间形成JFET区，并由第一P型屏蔽区、第二P型屏蔽区延伸至JFET区，有利于减小器件内的电流路径，降低饱和电流，达到提升短路耐量的目的，还通过P型掺杂区辅助N型漂移区耗尽，从而适当提高N型漂移区的掺杂浓度，降低器件的导通电阻。
所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各掺杂区、器件的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的掺杂区、器件完成，即将器件置的内部结构划分成不同的掺杂区，以完成以上描述的全部或者部分功能。实施例中的各掺杂区、器件可以集成在一个单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
另外，各掺杂区、器件的具体名称也只是为了便于相互区分，并不用于限制本申请的保护范围。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。
另外，在本申请各个实施例中的各掺杂区可以集成在一个单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。
Claims (7)
1.一种高短路耐量的超结MOSFET，其特征在于，所述高短路耐量的超结MOSFET包括：
碳化硅衬底和漏极层，所述漏极层形成于所述碳化硅衬底的背面；
N型漂移区，形成于所述碳化硅衬底的正面，其中，所述N型漂移区包括凹形结构；
P型掺杂区，形成于所述N型漂移区的凹形结构的底部和侧壁，且所述P型掺杂区为内部具有凹槽的U形结构；
绝缘介质层，形成于所述P型掺杂区的凹槽内；
第一P型屏蔽区、第二P型屏蔽区，分别形成于所述绝缘介质层的两侧，且与所述P型掺杂区的两端接触；
栅极介质层和栅极多晶硅层，形成于所述绝缘介质层的上，且所述栅极介质层包裹所述栅极多晶硅层；
第一P型基区、第二P型基区，分别形成于所述栅极介质层的两侧；
第一N型源区、第二N型源区，分别形成于所述栅极介质层的两侧，其中，所述第一N型源区形成于所述第一P型基区上，所述第二N型源区形成于所述第二P型基区上；
第一P型体区和第二P型体区，形成于所述N型漂移区上，且所述第一P型体区与所述第一P型基区接触，所述第二P型体区与所述第二P型基区接触；
所述第一P型屏蔽区的宽度小于所述第一P型基区的宽度；所述第二P型屏蔽区的宽度小于所述第二P型基区的宽度；所述第一P型屏蔽区与所述第一P型基区之间设有N型漂移区；所述第二P型屏蔽区与所述第二P型基区之间设有N型漂移区；所述第一P型屏蔽区与所述N型漂移区之间形成PN结，所述第二P型屏蔽区与所述N型漂移区之间形成PN结；
源极层，形成于所述第一N型源区、所述第二N型源区、所述第一P型体区和所述第二P型体区上；所述第一P型屏蔽区、所述第一P型体区以及所述N型漂移区形成JFET区，所述第二P型屏蔽区、所述第二P型体区以及所述N型漂移区形成JFET区；所述第一P型屏蔽区的宽度大于所述P型掺杂区的侧部的宽度，且与所述第一P型基区相对；所述第二P型屏蔽区的宽度大于所述P型掺杂区的侧部的宽度，且与所述第二P型基区相对；所述P型掺杂区由在第一深槽的底部和侧壁通过离子注入工艺注入P型掺杂离子形成，且在所述第一深槽的底部和侧壁之间的拐角位置重复多次注入P型掺杂离子，使得第一深槽的拐角位置的掺杂浓度大于所述P型掺杂区其他位置的掺杂浓度；所述第一P型屏蔽区和所述第二P型屏蔽区的掺杂浓度大于所述P型掺杂区的掺杂浓度。
2.如权利要求1所述的高短路耐量的超结MOSFET，其特征在于，所述绝缘介质层由高K介质材料制备。
3.如权利要求1所述的高短路耐量的超结MOSFET，其特征在于，所述绝缘介质层为氧化硅。
4.如权利要求1所述的高短路耐量的超结MOSFET，其特征在于，所述第一P型屏蔽区与所述栅极介质层、所述绝缘介质层接触，并延伸至所述N型漂移区中；所述第二P型屏蔽区与所述栅极介质层、所述绝缘介质层接触，并延伸至所述N型漂移区中。
5.如权利要求1所述的高短路耐量的超结MOSFET，其特征在于，所述第一P型屏蔽区和所述第二P型屏蔽区以所述绝缘介质层为中轴线对称设置。
6.一种高短路耐量的超结MOSFET的制备方法，其特征在于，所述高短路耐量的超结MOSFET的制备方法包括：
在碳化硅衬底的正面外延生长漂移层，并依次注入N型掺杂离子和P型掺杂离子形成N型漂移区和P型屏蔽层，然后继续外延生长漂移层并注入N型掺杂离子形成包裹所述P型屏蔽层的N型漂移区；
在所述N型漂移区上依次注入P型掺杂离子和N型掺杂离子形成P型基层、N型源层、第一P型体区和第二P型体区；其中，所述第一P型体区和所述第二P型体区位于所述P型基层的两侧；
在所述N型源层上进行刻蚀形成深入至所述N型漂移区的第一深槽，以将所述P型屏蔽层划分为第一P型屏蔽区和第二P型屏蔽区，将所述P型基层划分为第一P型基区和第二P型基区，将所述N型源层划分为第一N型源区和第二N型源区；
在所述第一深槽的底部以及侧壁形成P型掺杂区；其中，所述P型掺杂区为内部具有凹槽的U形结构，且所述P型掺杂区的两端分别与所述第一P型屏蔽区和所述第二P型屏蔽区接触；
在所述P型掺杂区的凹槽内形成绝缘介质层，并在所述绝缘介质层上形成栅极介质层和栅极多晶硅层；其中，所述栅极介质层包裹所述栅极多晶硅层；
所述第一P型屏蔽区的宽度小于所述第一P型基区的宽度；所述第二P型屏蔽区的宽度小于所述第二P型基区的宽度；所述第一P型屏蔽区与所述第一P型基区之间设有N型漂移区；所述第二P型屏蔽区与所述第二P型基区之间设有N型漂移区；所述第一P型屏蔽区与所述N型漂移区之间形成PN结，所述第二P型屏蔽区与所述N型漂移区之间形成PN结；在所述第一N型源区和所述第二N型源区上形成源极层，并在所述碳化硅衬底的背面形成漏极层；所述第一P型屏蔽区、所述第二P型屏蔽区形成于所述绝缘介质层的两侧，且与所述P型掺杂区接触，所述第一P型屏蔽区、所述第一P型体区以及所述N型漂移区形成JFET区，所述第二P型屏蔽区、所述第二P型体区以及所述N型漂移区形成JFET区；所述第一P型屏蔽区的宽度大于所述P型掺杂区的侧部的宽度，且与所述第一P型基区相对；所述第二P型屏蔽区的宽度大于所述P型掺杂区的侧部的宽度，且与所述第二P型基区相对；所述P型掺杂区由在第一深槽的底部和侧壁通过离子注入工艺注入P型掺杂离子形成，且在所述第一深槽的底部和侧壁之间的拐角位置重复多次注入P型掺杂离子，使得第一深槽的拐角位置的掺杂浓度大于所述P型掺杂区其他位置的掺杂浓度；所述第一P型屏蔽区和所述第二P型屏蔽区的掺杂浓度大于所述P型掺杂区的掺杂浓度。
7.一种芯片，其特征在于，包括如权利要求1-5任一项所述的高短路耐量的超结MOSFET；或者包括如权利要求6所述的制备方法制备的高短路耐量的超结MOSFET。
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