JP2024060452A - 半導体装置とその製造方法 - Google Patents

Abstract

【課題】 幅が小さい外周領域によって高い耐圧を実現する。【解決手段】 半導体装置であって、素子領域と外周領域を有する半導体基板と、前記素子領域内で前記半導体基板の上面に接する上部電極と、を有する。前記素子領域が、前記上部電極に接するｐ型のメイン領域と、前記メイン領域の下側に配置されているｎ型の素子ドリフト領域、を有する。前記外周領域が、前記半導体基板を上から見たときに前記素子領域を多重に囲むように環状に伸びるｐ型の複数のガードリングと、前記各ガードリングの間に配置されたｎ型の複数の間隔領域と、前記素子ドリフト領域に連続しているとともに複数の前記ガードリング及び複数の前記間隔領域の下側に配置されたｎ型の外周ドリフト領域、を有する。複数の前記間隔領域のうちの少なくとも１つが、前記素子ドリフト領域よりも高いｎ型不純物濃度を有する高濃度間隔領域である。【選択図】図１

Description

本明細書に開示の技術は、半導体装置に関する。

特許文献１に開示の半導体装置では、半導体基板に素子領域と外周領域が設けられている。素子領域には、ＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）が設けられている。外周領域は、素子領域の周囲に配置されている。外周領域には、素子領域を多重に囲むように環状に伸びるｐ型の複数のガードリングが設けられている。この半導体装置がオフすると、素子領域から外周領域に空乏層が広がる。このとき、空乏層は、各ガードリングを介して外周領域に広がる。このように外周領域内に空乏層が広がることで、外周領域で電圧を保持することができる。

特開２０１９－０４６９０８号公報

外周領域の幅が広いと、半導体基板全体において素子領域が占める面積比率が小さくなり、半導体基板に高密度に電流を流すことができない。本明細書では、幅が小さい外周領域によって高い耐圧を実現する技術を提案する。

本明細書が開示する半導体装置は、素子領域と前記素子領域の周囲に配置された外周領域を有する半導体基板と、前記素子領域内で前記半導体基板の上面に接する上部電極と、を有する。前記素子領域が、前記上部電極に接するｐ型のメイン領域と、前記メイン領域の下側に配置されているｎ型の素子ドリフト領域、を有する。前記外周領域が、前記半導体基板を上から見たときに前記素子領域を多重に囲むように環状に伸びるｐ型の複数のガードリングと、前記各ガードリングの間に配置されたｎ型の複数の間隔領域と、前記素子ドリフト領域に連続しているとともに複数の前記ガードリング及び複数の前記間隔領域の下側に配置されたｎ型の外周ドリフト領域、を有する。複数の前記間隔領域のうちの少なくとも１つが、前記素子ドリフト領域よりも高いｎ型不純物濃度を有する高濃度間隔領域である。

この半導体装置がオフすると、素子領域から外周領域に空乏層が広がる。このとき、空乏層は各ガードリングを介して外周領域（すなわち、各間隔領域と外周ドリフト領域）に広がる。複数の間隔領域のうちの少なくとも１つは、素子ドリフト領域よりも高いｎ型不純物濃度を有する高濃度間隔領域である。高濃度間隔領域内には高濃度に固定電荷（すなわち、ドナー）が存在しているので、高濃度間隔領域が空乏化すると、高濃度間隔領域で高い電界が発生する。したがって、高濃度間隔領域を挟んでいる一対のガードリングの間で高い電圧を保持できる。このため、この半導体装置の構造によれば、幅が小さい外周領域によって高い耐圧を実現できる。

実施形態の半導体装置の断面図（図２のＩ－Ｉ線における断面図）。 実施形態の半導体装置の平面図。 外周領域内の電界分布を示す図。 図３のＩＶ－ＩＶ線における電界分布を示すグラフ。 ガードリングの幅が広い場合の非空乏化領域を示す図。 ガードリングの幅が狭い場合の非空乏化領域を示す図。 実施形態の半導体装置の製造方法の説明図。 実施形態の半導体装置の製造方法の説明図。 実施形態の半導体装置の製造方法の説明図。 第１変形例の半導体装置の断面図 第２変形例の半導体装置の断面図 第３変形例の半導体装置の断面図 第４変形例の半導体装置の断面図 第５変形例の半導体装置の断面図 第６変形例の半導体装置の断面図 第７変形例の半導体装置の断面図 第８変形例の半導体装置の断面図 第９変形例の半導体装置の断面図 第１０変形例の半導体装置の断面図

本明細書が開示する一例の半導体装置では、前記素子領域内の前記半導体基板の前記上面に、前記メイン領域を貫通して前記素子ドリフト領域に達する複数のゲートトレンチが設けられていてもよい。前記素子領域が、前記ゲートトレンチよりも下側に配置されているｐ型の複数の電界緩和領域と、前記各電界緩和領域の間に配置されたｎ型の複数の電流経路領域、をさらに有していてもよい。前記素子ドリフト領域が、複数の前記電界緩和領域及び複数の前記電流経路領域の下側に配置されていてもよい。前記半導体基板の厚み方向における前記各ガードリングの位置が、前記厚み方向における前記各電界緩和領域の位置と重複していてもよい。

この構成によれば、電界緩和領域によってゲートトレンチに高電界が加わることを防止できる。

本明細書が開示する一例の半導体装置では、複数の前記電流経路領域の少なくとも１つが、前記素子ドリフト領域よりも高いｎ型不純物濃度を有する高濃度電流経路領域であってもよい。

この構成によれば、電流経路の一部である高濃度電流経路の電気抵抗を低減することができる。

本明細書が開示する一例の半導体装置では、前記外周領域が、複数の前記ガードリング及び複数の前記間隔領域の上側に配置されたｎ型の上部領域をさらに有していてもよい。前記上部領域が、前記高濃度間隔領域よりも低いｎ型不純物濃度を有していてもよい。

本明細書が開示する一例の半導体装置では、前記外周領域内の前記半導体基板の前記上面に、前記素子領域内の前記半導体基板の前記上面よりも下側に位置するメサ部が設けられていてもよい。複数の前記ガードリングが、前記メサ部の底面を含む範囲に配置されていてもよい。

これらのように、ガードリングの上部には、上部領域が設けられていてもよいし、メサ部が設けられていてもよい。いずれの構成でも、外周領域における高い耐圧を実現できる。

本明細書が開示する一例の半導体装置では、複数の前記間隔領域が、第１間隔領域と前記第１間隔領域よりも外周側に配置されている第２間隔領域を有していてもよい。前記第２間隔領域が前記高濃度間隔領域であってもよい。前記第１間隔領域のｎ型不純物濃度が、前記高濃度間隔領域のｎ型不純物濃度よりも低くてもよい。

外周領域のうちの内周側の領域では外周側の領域よりも高い電界が生じ易い。上記の構成によれば、外周領域のうちの内周側の領域に第１間隔領域（すなわち、ｎ型不純物濃度が低い領域）が設けられていることで、高電界の発生が抑制される。また、外周領域のうちの外周側の領域に第２間隔領域（すなわち、高濃度間隔領域）が設けられていることで、第２間隔領域の両側で高電圧を保持することが可能とされている。このように、この構成によれば、第１間隔領域によって内周側における高電界を抑制できるとともに、第２間隔領域によって耐圧を確保することで外周領域の幅を小さくすることができる。

本明細書が開示する一例の半導体装置では、複数の前記ガードリングの幅が、外周側に配置されている前記ガードリングほど狭くてもよい。

この構成によれば、外周領域のうちの内周側の領域で、幅が広いガードリングによって高電界の発生を抑制できる。

本明細書が開示する一例の半導体装置の製造方法は、高濃度間隔領域と高濃度電流経路領域に対して同時にｎ型不純物をイオン注入する工程を有していてもよい。

この構成によれば、半導体装置を効率的に製造することができる。

図１、２に示す実施形態の半導体装置１０は、半導体基板１２を有している。半導体基板１２は、ＳｉＣにより構成されている。但し、半導体基板１２は、他の半導体材料（例えば、Ｓｉ、ＧａＮなど）により構成されていてもよい。半導体基板１２の上面１２ａには、上部電極２０が設けられている。上部電極２０は、半導体基板１２の上面１２ａの中央部に接している。上部電極２０に覆われた範囲では、半導体基板１２の内部にＭＯＳＦＥＴが設けられている。以下では、半導体基板１２のうちの上部電極２０に覆われた範囲を、素子領域１４という。また、素子領域１４の周囲の領域（すなわち、素子領域１４と半導体基板１２の外周端面の間の領域）を外周領域１６という。外周領域１６内の半導体基板１２の上面１２ａは、層間絶縁膜２２（本実施形態では、酸化シリコン膜）により覆われている。層間絶縁膜２２の上面は、保護絶縁膜２４（本実施形態では、ポリイミド膜）により覆われている。半導体基板１２の下面１２ｂには、下部電極２６が設けられている。下部電極２６は、素子領域１４と外周領域１６に跨る範囲で半導体基板１２の下面１２ｂに接している。

なお、以下では、半導体基板１２の厚み方向に対して垂直な一方向をｘ方向といい、半導体基板１２の厚み方向とｘ方向の両方に対して垂直な方向をｙ方向という。

素子領域１４内の半導体基板１２の上面１２ａには、複数のゲートトレンチ３０が設けられている。各ゲートトレンチ３０は、上面１２ａにおいてｙ方向に直線状に伸びている。複数のゲートトレンチ３０は、ｘ方向に間隔を空けて配置されている。各ゲートトレンチ３０内にゲート絶縁膜３２とゲート電極３４が配置されている。ゲート絶縁膜３２は、ゲートトレンチ３０の内面を覆っている。ゲート電極３４は、ゲート絶縁膜３２によって半導体基板１２から絶縁されている。ゲート電極３４の上面は、層間絶縁膜２２によって覆われている。ゲート電極３４は、層間絶縁膜２２によって上部電極２０から絶縁されている。

半導体基板１２の内部には、複数のソース領域４０、複数のコンタクト領域４２、ボディ領域４４、複数の電界緩和領域４６、ディープ領域４８、及び、複数のガードリング５０が設けられている。

複数のソース領域４０は、ｎ型領域である。複数のソース領域４０は、素子領域１４内に設けられている。各ソース領域４０は、対応するゲートトレンチ３０の側面の上端部でゲート絶縁膜３２に接している。各ソース領域４０は、上部電極２０にオーミック接触している。

複数のコンタクト領域４２は、ｐ型領域である。複数のコンタクト領域４２は、素子領域１４内に配置されている。各コンタクト領域４２は、ソース領域４０の隣で上部電極２０にオーミック接触している。

ボディ領域４４は、コンタクト領域４２よりもｐ型不純物濃度が低いｐ型領域である。ボディ領域４４は、ソース領域４０とコンタクト領域４２に対して下側から接している。ボディ領域４４は、ソース領域４０の下側でゲート絶縁膜３２に接している。

複数の電界緩和領域４６は、ｐ型領域である。複数の電界緩和領域４６は、素子領域１４内に配置されている。各電界緩和領域４６は、ボディ領域４４から下側に伸びている。各電界緩和領域４６は、ボディ領域４４からゲートトレンチ３０の下端よりも下側まで伸びている。各電界緩和領域４６は、ゲートトレンチ３０に接しない位置に配置されている。図示していないが、各電界緩和領域４６は、ゲートトレンチ３０と同様にｙ方向に直線状に伸びている。

ディープ領域４８は、ｐ型領域である。ディープ領域４８は、素子領域１４と外周領域１６の境界に沿って配置されている。ディープ領域４８は、ボディ領域４４から下側に伸びている。ディープ領域４８は、ボディ領域４４からゲートトレンチ３０の下端よりも下側まで伸びている。すなわち、ディープ領域４８は、ボディ領域４４から各電界緩和領域４６の下端と略同じ深さまで伸びている。

複数のガードリング５０は、ｐ型領域である。複数のガードリング５０は、外周領域１６内に配置されている。図２に示すように、半導体基板１２を上から見たときに、複数のガードリング５０は素子領域１４を多重に囲むように環状に伸びている。図１に示すように、各ガードリング５０は、ボディ領域４４及びディープ領域４８から分離されている。各ガードリング５０の間には間隔が設けられており、各ガードリング５０は互いから分離されている。半導体基板１２の厚み方向において、各ガードリング５０の位置は、各電界緩和領域４６の位置及びディープ領域４８の位置と重複している。より詳細には、各ガードリング５０は、各電界緩和領域４６及びディープ領域４８と略同じ深さ範囲に配置されている。図１、２に示すように、各ガードリング５０は、外側に位置するガードリング５０ほど狭い幅を有している。すなわち、各ガードリング５０の幅は、内周側から外周側に向かうに従って徐々に狭くなっている。

半導体基板１２の内部には、ｎ型のドレイン領域６０が設けられている。ドレイン領域６０は、素子領域１４から外周領域１６に跨って分布している。ドレイン領域６０は、素子領域１４と外周領域１６に跨る範囲で下部電極２６にオーミック接触している。

半導体基板１２の内部には、ｎ型領域５４が設けられている。ｎ型領域５４のｎ型不純物濃度は、ドレイン領域６０のｎ型不純物濃度及びソース領域４０のｎ型不純物濃度よりも低い。素子領域１４内では、ｎ型領域５４は、ドレイン領域６０とボディ領域４４の間に配置されている。すなわち、ｎ型領域５４は、ドレイン領域６０に接する位置から各電界緩和領域４６の間の領域まで分布している。以下では、ｎ型領域５４のうち、各電界緩和領域４６の間に配置されている部分を、電流経路領域５５という。また、以下では、素子領域１４内のｎ型領域５４のうち、各電界緩和領域４６と各電流経路領域５５よりも下側に配置されている部分を、素子ドリフト領域５６という。図１では、ｎ型領域５４のうちで素子ドリフト領域５６よりも高いｎ型不純物濃度を有する領域（以下、高濃度ｎ型領域という）を、ドットハッチングにより示している。図１に示すように、各電流経路領域５５は、高濃度ｎ型領域である。すなわち、本実施形態では、全ての電流経路領域５５が、高濃度ｎ型領域である。各電流経路領域５５は、ボディ領域４４に対して下側から接している。各電流経路領域５５は、ボディ領域４４の下側でゲート絶縁膜３２に接している。各電流経路領域５５は、対応する電界緩和領域４６の側面に接している。素子ドリフト領域５６は、各電流経路領域５５及び各電界緩和領域４６に対して下側から接している。

ｎ型領域５４は、素子領域１４から外周領域１６に跨って分布している。外周領域１６内では、ｎ型領域５４は、ドレイン領域６０に接する位置から半導体基板１２の上面１２ａまで分布している。ｎ型領域５４は、各ガードリング５０の間の間隔に分布しており、各ガードリング５０を互いから分離している。また、ｎ型領域５４は、ガードリング５０をディープ領域４８及びボディ領域４４から分離している。以下では、外周領域１６内のｎ型領域５４のうち、各ガードリング５０の間に配置されている部分を、間隔領域５８という。また、以下では、外周領域１６内のｎ型領域５４のうち、各ガードリング５０と各間隔領域５８よりも上側に配置されている部分を、上部領域５７という。また、以下では、外周領域１６内のｎ型領域５４のうち、各ガードリング５０と各間隔領域５８よりも下側に配置されている部分を、外周ドリフト領域５９という。各間隔領域５８は、高濃度ｎ型領域である。すなわち、本実施形態では、全ての間隔領域５８が、高濃度ｎ型領域である。上部領域５７と外周ドリフト領域５９は、素子ドリフト領域５６と略同じｎ型不純物濃度を有している。上部領域５７は、各ガードリング５０及び各間隔領域５８に対して上側から接している。外周ドリフト領域５９は、各ガードリング５０及び各間隔領域５８に対して下側から接している。外周ドリフト領域５９と素子ドリフト領域５６は横方向に連続して分布している。

次に、半導体装置１０の動作について説明する。半導体装置１０の使用時には、下部電極２６に上部電極２０よりも高い電位が印加される。ゲート電極３４にゲート閾値以上の電位が印加されると、ゲート絶縁膜３２に隣接する位置でボディ領域４４にチャネルが形成される。すると、ソース領域４０からチャネル、電流経路領域５５及び素子ドリフト領域５６を介してドレイン領域６０へ電子が流れる。すなわち、ＭＯＳＦＥＴがオンする。電流経路領域５５のｎ型不純物濃度が高いので、電流経路領域５５の電気抵抗は低い。したがって、電子は低損失で電流経路領域５５を通り抜けることができる。このため、ＭＯＳＦＥＴのオン抵抗は低い。

ゲート電極３４の電位をゲート閾値未満の値まで低下させると、チャネルが消失し、電子の流れが停止する。これにより、ＭＯＳＦＥＴがオフする。ＭＯＳＦＥＴがオフすると、ボディ領域４４及び電界緩和領域４６から電流経路領域５５及び素子ドリフト領域５６に空乏層が広がる。電流経路領域５５及び素子ドリフト領域５６に広がる空乏層によって、ボディ領域４４とドレイン領域６０の間に印加される電圧が保持される。また、電界緩和領域４６が設けられていることにより、ゲートトレンチ３０の下端周辺に空乏層が広がり易い。これにより、ゲートトレンチ３０の下端に位置するゲート絶縁膜３２に高電界が印加されることが防止される。

また、ＭＯＳＦＥＴがオフすると、ボディ領域４４及びディープ領域４８から外周領域１６内のｎ型領域５４（すなわち、上部領域５７、間隔領域５８、及び、外周ドリフト領域５９）に空乏層が広がる。各ガードリング５０の電位はフローティングしている。ボディ領域４４及びディープ領域４８から伸びる空乏層は、複数のガードリング５０を経由してｎ型領域５４内を外周側へ伸びる。複数のガードリング５０によって、空乏層の外周側への広がりが促進される。外周領域１６内のｎ型領域５４に広がる空乏層によって、ボディ領域４４と半導体基板１２の外周端面の間に印加される電圧が保持される。

図３は、ＭＯＳＦＥＴがオフしているときの外周領域１６内の等電位線の分布を示している。図３に示すように、ディープ領域４８の下部では、等電位線が横方向に伸びる。等電位線は、各間隔領域５８の下部において上側に屈曲して各間隔領域５８内に進入し、上面１２ａまで伸びる。このように各間隔領域５８内に等電位線が進入するので、各ガードリング５０の電界は、内周側のガードリング５０ほど高く、外周側のガードリング５０ほど低い。すなわち、各ガードリング５０の電界は、ディープ領域４８から離れるに従って低くなる。本実施形態では、各間隔領域５８のｎ型不純物濃度が、素子ドリフト領域５６のｎ型不純物濃度よりも高い。このため、各間隔領域５８で高い電界が発生し易く、各間隔領域５８により多くの等電位線が進入し易い。したがって、各ガードリング５０の間で電位差が発生し易い。このため、各ガードリング５０の間で保持できる電位差が大きく、外周領域１６で保持できる電位差が大きい。したがって、外周領域１６の幅を狭くしても、外周領域１６で高い耐圧を実現できる。このように、間隔領域５８のｎ型不純物濃度を素子ドリフト領域５６のｎ型不純物濃度よりも高くすることで、外周領域１６の耐圧性能を向上させることができ、外周領域１６の幅を縮小することができる。

図４は、図３のＩＶ－ＩＶ線の位置（すなわち、各ガードリング５０の下側の位置）における外周ドリフト領域５９内の電界分布を示している。なお、図４の横軸に、ＩＶ－ＩＶ線の上部に位置する各ガードリング５０の位置を示している。上述したように、各ガードリング５０の電界は、内周側のガードリング５０ほど高く、外周側のガードリング５０ほど低い。従って、図４に示すように、各ガードリング５０の下部の外周ドリフト領域５９内では、内周側から外周側に向かうに従って電界が低くなる。また、等電位線が屈曲する位置では、電界が集中する。このため、各ガードリング５０の下面の外周側の端部Ａの近傍では、局所的に電界のピークが形成されている。各ピークの値は、内周側から外周側に向かうに従って低くなる。このように、内周側のガードリング５０の端部Ａの近傍では、高い電界が発生し易い。内周側のガードリング５０の端部Ａの近傍では、ディープ領域４８の下部よりも高い電界が発生する。これに対し、本実施形態の半導体装置では、各ガードリング５０の幅が内周側ほど広くなっていることで、内周側のガードリング５０近傍における高電界が抑制される。以下に、図５、６を用いて、内周側のガードリング５０近傍における高電界の抑制について説明する。

図５はガードリング５０の幅が広い場合を示しており、図６はガードリング５０の幅が狭い場合を示している。図５、６において、斜線の領域５０ｘは、ＭＯＳＦＥＴがオフしているときにガードリング５０内に残存する非空乏化領域である。言い換えると、図５、６において、領域５０ｘの外側では、ガードリング５０とｎ型領域５４が空乏化している。図５に示すようにガードリング５０の幅が広い場合には、ガードリング５０の体積が大きいので、ｐｎ接合からガードリング５０内に伸びる空乏層の幅が小さい。このため、隣接するガードリング５０の間において、非空乏化領域５０ｘ間の間隔Ｗ１が狭い。他方、図６に示すようにガードリング５０の幅が狭い場合には、ガードリング５０の体積が小さいので、ｐｎ接合からガードリング５０内に伸びる空乏層の幅が大きい。このため、隣接するガードリング５０の間において、非空乏化領域５０ｘ間の間隔Ｗ１が広い。図５のように間隔Ｗ１が狭い場合には、図６のように間隔Ｗ１が広い場合に比べて、間隔領域５８内に等電位線が進入し難い。このため、図５のように間隔Ｗ１が狭い場合には、図６のように間隔Ｗ１が広い場合に比べて、端部Ａ近傍で生じる電界が小さくなる。図３のように各ガードリング５０の幅が内周側ほど広くなっていると、内周側のガードリング５０の端部Ａ近傍における高電集中が抑制される。これによって、図４に示すように、内周側のガードリング５０の端部Ａ近傍における電界のピーク値とディープ領域４８の下部における電界との差ΔＥを小さくすることができる。また、外周側のガードリング５０では端部Ａ近傍において電界集中が生じ易いが、図４に示すように外周側のガードリング５０では電界集中が生じたとしてもそれほど電界は高くならず、問題は生じない。また、外周側のガードリング５０の幅を小さくすることで、外周領域１６の幅を小さくすることができる。このように、この構成によれば、内周側のガードリング５０で高い電界が発生することを抑制しながら、外周領域１６全体の幅を小さくすることができる。

次に、半導体装置１０の製造方法について説明する。半導体装置１０は、ドレイン領域６０によって構成された半導体基板から製造される。まず、図７に示すように、ドレイン領域６０上にｎ型層９０をエピタキシャル成長させる。ｎ型層９０は、素子ドリフト領域５６と同じｎ型不純物濃度を有している。次に、図８に示すように、ｎ型層９０内にマスク９２を介して選択的にｐ型不純物をイオン注入することによって、電界緩和領域４６、ディープ領域４８、及び、ガードリング５０を形成する。次に、図９に示すように、半導体基板全体に対して電界緩和領域４６、ディープ領域４８、及び、ガードリング５０と同じ深さにｎ型不純物をイオン注入する。ここでは、電界緩和領域４６、ディープ領域４８、及び、ガードリング５０よりも低い濃度でｎ型不純物を注入する。これによって、電流経路領域５５と間隔領域５８に素子ドリフト領域５６よりもｎ型不純物濃度が高い高濃度ｎ型領域を形成する。次に、イオン注入によって、ソース領域４０、コンタクト領域４２及びボディ領域４４を形成する。その後、必要な電極、絶縁膜等を形成することで、半導体装置１０が完成する。

この製造方法によれば、電界緩和領域４６とガードリング５０に対するｐ型不純物のイオン注入を同時に実施することができ、電流経路領域５５と間隔領域５８に対するｎ型不純物のイオン注入を同時に実施することができる。また、この製造方法によれば、電流経路領域５５と間隔領域５８に対するイオン注入において、マスクを設ける必要が無い。したがって、この製造方法によれば半導体装置１０を効率的に製造することができる。

上述した実施形態において、高濃度ｎ型領域が形成されている間隔領域５８は、高濃度間隔領域の一例である。また、上述した実施形態において、高濃度ｎ型領域が形成されている電流経路領域５５は、高濃度電流経路領域の一例である。また、上述した実施形態において、コンタクト領域４２及びボディ領域４４は、メイン領域の一例である。

なお、上記の実施形態では、素子ドリフト領域５６よりもｎ型不純物濃度が高い高濃度ｎ型領域（すなわち、図１においてドットハッチングされた領域）が、外周領域１６内においては間隔領域５８に形成されていた。しかしながら、高濃度ｎ型領域が間隔領域５８に加えて間隔領域５８の外側の領域に形成されていてもよい。例えば、図１０に示すように、高濃度ｎ型領域が間隔領域５８と上部領域５７に跨って形成されていてもよい。また、図１１に示すように、高濃度ｎ型領域が間隔領域５８と上部領域５７と外周ドリフト領域５９に跨って形成されていてもよい。

また、上記の実施形態では、高濃度ｎ型領域が全ての間隔領域５８に形成されていた。しかしながら、高濃度ｎ型領域が一部の間隔領域５８にのみ形成されていてもよい。例えば、図１２に示すように、外周側（すなわち、半導体基板１２の外周面に近い方）の間隔領域５８に高濃度ｎ型領域が形成されており、内周側（すなわち、素子領域１４に近い方）の間隔領域５８に高濃度ｎ型領域が形成されていなくてもよい。すなわち、外周側の間隔領域５８が高濃度間隔領域であり、内周側の間隔領域５８が高濃度間隔領域よりも低いｎ型不純物濃度を有していてもよい。上述したように、高濃度ｎ型領域が間隔領域５８に形成されている場合、間隔領域５８で高い電位差を保持できる一方で、間隔領域５８内で高い電界が発生し易い。図１２のように、高電界が発生し易い内周側の間隔領域５８のｎ型不純物濃度を低くすることで、電界を緩和できる。また、高電界が発生し難い外周側の間隔領域５８のｎ型不純物を高くすることで、外周側の間隔領域５８の線幅を狭くすることも可能となる。これにより、外周領域１６の幅を縮小することができる。

また、上述した実施形態では、電界緩和領域４６がボディ領域４４と繋がっていた。しかしながら、電界緩和領域４６がボディ領域４４から分離されており、電界緩和領域４６の電位がフローティングしていてもよい。また、上述した実施形態では、隣接するゲートトレンチ３０の間の中間位置に電界緩和領域４６が形成されていた。しかしながら、図１３に示すように、電界緩和領域４６がゲートトレンチ３０の下部に配置されていてもよい。なお、図１３に示すように電界緩和領域４６がゲートトレンチ３０の下端に接していてもよいし、電界緩和領域４６がゲートトレンチ３０の下端から離れていてもよい。電界緩和領域４６がゲートトレンチ３０の下部に配置されている場合においても、電界緩和領域４６がボディ領域４４と繋がっていてもよいし、電界緩和領域４６がボディ領域４４から分離されていてもよい。

また、上述した実施形態では、素子領域１４内と外周領域１６内とで半導体基板１２の上面１２ａが同じ高さに配置されていた。しかしながら、図１４に示すように、外周領域１６内の上面１２ａが素子領域１４内の上面１２ａよりも下側に位置するように、外周領域１６内の上面１２ａにメサ部７０が設けられていてもよい。この場合、各ガードリング５０が、メサ部７０の底面（すなわち、外周領域１６内の上面１２ａ）を含む範囲に配置されていてもよい。すなわち、各ガードリング５０の上部にｎ型の上部領域５７が存在しなくてもよい。この構成でも、各ガードリング５０によって外周領域１６内の耐圧を向上させることができる。

また、上述した実施形態では、素子領域１４内に電界緩和領域４６が設けられていた。しかしながら、素子領域１４内に電界緩和領域４６が設けられていなくてもよい。この場合、図１５に示すように、ガードリング５０がボディ領域４４と重複する深さに形成されていてもよい。

また、上述した実施例では、素子領域１４内にＭＯＳＦＥＴが形成されていた。しかしながら、素子領域１４内にＩＧＢＴ（insulated gate bipolar transistor）などの他のスイッチング素子が形成されていてもよい。また、図１６に示すように、素子領域１４内にダイオードが形成されていてもよい。図１６では、素子領域１４内にｐ型のコンタクト領域１４２とｐ型のアノード領域１４４が形成されている。アノード領域１４４は、コンタクト領域１４２よりも低いｐ型不純物濃度を有する。コンタクト領域１４２は上部電極２０にオーミック接触しており、アノード領域１４４はコンタクト領域１４２に対して下側から接している。素子ドリフト領域５６は、アノード領域１４４に対して下側から接している。ガードリング５０は、アノード領域１４４と重複する深さに形成されている。

また、図１３、１４、１５に示す構造において、図１２と同様にして、内周側の間隔領域５８に高濃度ｎ型領域が形成されていなくてもよい。例えば、図１７、１８、１９に示すように、外周側の間隔領域５８に高濃度ｎ型領域が形成されており、内周側の間隔領域５８に高濃度ｎ型領域が形成されていなくてもよい。

以下に、本明細書に開示の技術の構成を列記する。
（構成１）
半導体装置であって、
素子領域と前記素子領域の周囲に配置された外周領域を有する半導体基板と、
前記素子領域内で前記半導体基板の上面に接する上部電極と、
を有し、
前記素子領域が、
前記上部電極に接するｐ型のメイン領域と、
前記メイン領域の下側に配置されているｎ型の素子ドリフト領域、
を有し、
前記外周領域が、
前記半導体基板を上から見たときに前記素子領域を多重に囲むように環状に伸びるｐ型の複数のガードリングと、
前記各ガードリングの間に配置されたｎ型の複数の間隔領域と、
前記素子ドリフト領域に連続しており、複数の前記ガードリング及び複数の前記間隔領域の下側に配置されたｎ型の外周ドリフト領域、
を有し、
複数の前記間隔領域のうちの少なくとも１つが、前記素子ドリフト領域よりも高いｎ型不純物濃度を有する高濃度間隔領域である、
半導体装置。
（構成２）
前記素子領域内の前記半導体基板の前記上面に、前記メイン領域を貫通して前記素子ドリフト領域に達する複数のゲートトレンチが設けられており、
前記素子領域が、
前記ゲートトレンチよりも下側に配置されているｐ型の複数の電界緩和領域と、
前記各電界緩和領域の間に配置されたｎ型の複数の電流経路領域、
をさらに有し、
前記素子ドリフト領域が、複数の前記電界緩和領域及び複数の前記電流経路領域の下側に配置されており、
前記半導体基板の厚み方向における前記各ガードリングの位置が、前記厚み方向における前記各電界緩和領域の位置と重複している、
構成１に記載の半導体装置。
（構成３）
複数の前記電流経路領域の少なくとも１つが、前記素子ドリフト領域よりも高いｎ型不純物濃度を有する高濃度電流経路領域である、構成２に記載の半導体装置。
（構成４）
前記外周領域が、複数の前記ガードリング及び複数の前記間隔領域の上側に配置されたｎ型の上部領域をさらに有し、
前記上部領域が、前記高濃度間隔領域よりも低いｎ型不純物濃度を有する、
構成２または３に記載の半導体装置。
（構成５）
前記外周領域内の前記半導体基板の前記上面に、前記素子領域内の前記半導体基板の前記上面よりも下側に位置するメサ部が設けられており、
複数の前記ガードリングが、前記メサ部の底面を含む範囲に配置されている、
構成２または３に記載の半導体装置。
（構成６）
複数の前記間隔領域が、第１間隔領域と前記第１間隔領域よりも外周側に配置されている第２間隔領域を有し、
前記第２間隔領域が前記高濃度間隔領域であり、
前記第１間隔領域のｎ型不純物濃度が、前記高濃度間隔領域のｎ型不純物濃度よりも低い、
構成１～５のいずれか一項に記載の半導体装置。
（構成７）
複数の前記ガードリングの幅が、外周側に配置されている前記ガードリングほど狭い、構成６に記載の半導体装置。
（構成８）
構成３に記載の半導体装置の製造方法であって、前記高濃度間隔領域と前記高濃度電流経路領域に対して同時にｎ型不純物をイオン注入する工程を有する、製造方法。

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

１４：素子領域、１６：外周領域、４４：ボディ領域、４６：電界緩和領域、５０：ガードリング、５５：電流経路領域、５６：素子ドリフト領域、５８：間隔領域、５９：外周ドリフト領域

Claims (8)

1. 半導体装置であって、
   素子領域と前記素子領域の周囲に配置された外周領域を有する半導体基板と、
   前記素子領域内で前記半導体基板の上面に接する上部電極と、
   を有し、
   前記素子領域が、
   前記上部電極に接するｐ型のメイン領域と、
   前記メイン領域の下側に配置されているｎ型の素子ドリフト領域、
   を有し、
   前記外周領域が、
   前記半導体基板を上から見たときに前記素子領域を多重に囲むように環状に伸びるｐ型の複数のガードリングと、
   前記各ガードリングの間に配置されたｎ型の複数の間隔領域と、
   前記素子ドリフト領域に連続しており、複数の前記ガードリング及び複数の前記間隔領域の下側に配置されたｎ型の外周ドリフト領域、
   を有し、
   複数の前記間隔領域のうちの少なくとも１つが、前記素子ドリフト領域よりも高いｎ型不純物濃度を有する高濃度間隔領域である、
   半導体装置。
2. 前記素子領域内の前記半導体基板の前記上面に、前記メイン領域を貫通して前記素子ドリフト領域に達する複数のゲートトレンチが設けられており、
   前記素子領域が、
   前記ゲートトレンチよりも下側に配置されているｐ型の複数の電界緩和領域と、
   前記各電界緩和領域の間に配置されたｎ型の複数の電流経路領域、
   をさらに有し、
   前記素子ドリフト領域が、複数の前記電界緩和領域及び複数の前記電流経路領域の下側に配置されており、
   前記半導体基板の厚み方向における前記各ガードリングの位置が、前記厚み方向における前記各電界緩和領域の位置と重複している、
   請求項１に記載の半導体装置。
3. 複数の前記電流経路領域の少なくとも１つが、前記素子ドリフト領域よりも高いｎ型不純物濃度を有する高濃度電流経路領域である、請求項２に記載の半導体装置。
4. 前記外周領域が、複数の前記ガードリング及び複数の前記間隔領域の上側に配置されたｎ型の上部領域をさらに有し、
   前記上部領域が、前記高濃度間隔領域よりも低いｎ型不純物濃度を有する、
   請求項２または３に記載の半導体装置。
5. 前記外周領域内の前記半導体基板の前記上面に、前記素子領域内の前記半導体基板の前記上面よりも下側に位置するメサ部が設けられており、
   複数の前記ガードリングが、前記メサ部の底面を含む範囲に配置されている、
   請求項２または３に記載の半導体装置。
6. 複数の前記間隔領域が、第１間隔領域と前記第１間隔領域よりも外周側に配置されている第２間隔領域を有し、
   前記第２間隔領域が前記高濃度間隔領域であり、
   前記第１間隔領域のｎ型不純物濃度が、前記高濃度間隔領域のｎ型不純物濃度よりも低い、
   請求項１または２に記載の半導体装置。
7. 複数の前記ガードリングの幅が、外周側に配置されている前記ガードリングほど狭い、請求項６に記載の半導体装置。
8. 請求項３に記載の半導体装置の製造方法であって、前記高濃度間隔領域と前記高濃度電流経路領域に対して同時にｎ型不純物をイオン注入する工程を有する、製造方法。
   

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