JP2024060452A - 半導体装置とその製造方法 - Google Patents
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Abstract
【課題】 幅が小さい外周領域によって高い耐圧を実現する。【解決手段】 半導体装置であって、素子領域と外周領域を有する半導体基板と、前記素子領域内で前記半導体基板の上面に接する上部電極と、を有する。前記素子領域が、前記上部電極に接するp型のメイン領域と、前記メイン領域の下側に配置されているn型の素子ドリフト領域、を有する。前記外周領域が、前記半導体基板を上から見たときに前記素子領域を多重に囲むように環状に伸びるp型の複数のガードリングと、前記各ガードリングの間に配置されたn型の複数の間隔領域と、前記素子ドリフト領域に連続しているとともに複数の前記ガードリング及び複数の前記間隔領域の下側に配置されたn型の外周ドリフト領域、を有する。複数の前記間隔領域のうちの少なくとも1つが、前記素子ドリフト領域よりも高いn型不純物濃度を有する高濃度間隔領域である。【選択図】図1
Description
本明細書に開示の技術は、半導体装置に関する。
特許文献1に開示の半導体装置では、半導体基板に素子領域と外周領域が設けられている。素子領域には、MOSFET(metal-oxide-semiconductor field effect transistor)が設けられている。外周領域は、素子領域の周囲に配置されている。外周領域には、素子領域を多重に囲むように環状に伸びるp型の複数のガードリングが設けられている。この半導体装置がオフすると、素子領域から外周領域に空乏層が広がる。このとき、空乏層は、各ガードリングを介して外周領域に広がる。このように外周領域内に空乏層が広がることで、外周領域で電圧を保持することができる。
外周領域の幅が広いと、半導体基板全体において素子領域が占める面積比率が小さくなり、半導体基板に高密度に電流を流すことができない。本明細書では、幅が小さい外周領域によって高い耐圧を実現する技術を提案する。
本明細書が開示する半導体装置は、素子領域と前記素子領域の周囲に配置された外周領域を有する半導体基板と、前記素子領域内で前記半導体基板の上面に接する上部電極と、を有する。前記素子領域が、前記上部電極に接するp型のメイン領域と、前記メイン領域の下側に配置されているn型の素子ドリフト領域、を有する。前記外周領域が、前記半導体基板を上から見たときに前記素子領域を多重に囲むように環状に伸びるp型の複数のガードリングと、前記各ガードリングの間に配置されたn型の複数の間隔領域と、前記素子ドリフト領域に連続しているとともに複数の前記ガードリング及び複数の前記間隔領域の下側に配置されたn型の外周ドリフト領域、を有する。複数の前記間隔領域のうちの少なくとも1つが、前記素子ドリフト領域よりも高いn型不純物濃度を有する高濃度間隔領域である。
この半導体装置がオフすると、素子領域から外周領域に空乏層が広がる。このとき、空乏層は各ガードリングを介して外周領域(すなわち、各間隔領域と外周ドリフト領域)に広がる。複数の間隔領域のうちの少なくとも1つは、素子ドリフト領域よりも高いn型不純物濃度を有する高濃度間隔領域である。高濃度間隔領域内には高濃度に固定電荷(すなわち、ドナー)が存在しているので、高濃度間隔領域が空乏化すると、高濃度間隔領域で高い電界が発生する。したがって、高濃度間隔領域を挟んでいる一対のガードリングの間で高い電圧を保持できる。このため、この半導体装置の構造によれば、幅が小さい外周領域によって高い耐圧を実現できる。
本明細書が開示する一例の半導体装置では、前記素子領域内の前記半導体基板の前記上面に、前記メイン領域を貫通して前記素子ドリフト領域に達する複数のゲートトレンチが設けられていてもよい。前記素子領域が、前記ゲートトレンチよりも下側に配置されているp型の複数の電界緩和領域と、前記各電界緩和領域の間に配置されたn型の複数の電流経路領域、をさらに有していてもよい。前記素子ドリフト領域が、複数の前記電界緩和領域及び複数の前記電流経路領域の下側に配置されていてもよい。前記半導体基板の厚み方向における前記各ガードリングの位置が、前記厚み方向における前記各電界緩和領域の位置と重複していてもよい。
この構成によれば、電界緩和領域によってゲートトレンチに高電界が加わることを防止できる。
本明細書が開示する一例の半導体装置では、複数の前記電流経路領域の少なくとも1つが、前記素子ドリフト領域よりも高いn型不純物濃度を有する高濃度電流経路領域であってもよい。
この構成によれば、電流経路の一部である高濃度電流経路の電気抵抗を低減することができる。
本明細書が開示する一例の半導体装置では、前記外周領域が、複数の前記ガードリング及び複数の前記間隔領域の上側に配置されたn型の上部領域をさらに有していてもよい。前記上部領域が、前記高濃度間隔領域よりも低いn型不純物濃度を有していてもよい。
本明細書が開示する一例の半導体装置では、前記外周領域内の前記半導体基板の前記上面に、前記素子領域内の前記半導体基板の前記上面よりも下側に位置するメサ部が設けられていてもよい。複数の前記ガードリングが、前記メサ部の底面を含む範囲に配置されていてもよい。
これらのように、ガードリングの上部には、上部領域が設けられていてもよいし、メサ部が設けられていてもよい。いずれの構成でも、外周領域における高い耐圧を実現できる。
本明細書が開示する一例の半導体装置では、複数の前記間隔領域が、第1間隔領域と前記第1間隔領域よりも外周側に配置されている第2間隔領域を有していてもよい。前記第2間隔領域が前記高濃度間隔領域であってもよい。前記第1間隔領域のn型不純物濃度が、前記高濃度間隔領域のn型不純物濃度よりも低くてもよい。
外周領域のうちの内周側の領域では外周側の領域よりも高い電界が生じ易い。上記の構成によれば、外周領域のうちの内周側の領域に第1間隔領域(すなわち、n型不純物濃度が低い領域)が設けられていることで、高電界の発生が抑制される。また、外周領域のうちの外周側の領域に第2間隔領域(すなわち、高濃度間隔領域)が設けられていることで、第2間隔領域の両側で高電圧を保持することが可能とされている。このように、この構成によれば、第1間隔領域によって内周側における高電界を抑制できるとともに、第2間隔領域によって耐圧を確保することで外周領域の幅を小さくすることができる。
本明細書が開示する一例の半導体装置では、複数の前記ガードリングの幅が、外周側に配置されている前記ガードリングほど狭くてもよい。
この構成によれば、外周領域のうちの内周側の領域で、幅が広いガードリングによって高電界の発生を抑制できる。
本明細書が開示する一例の半導体装置の製造方法は、高濃度間隔領域と高濃度電流経路領域に対して同時にn型不純物をイオン注入する工程を有していてもよい。
この構成によれば、半導体装置を効率的に製造することができる。
図1、2に示す実施形態の半導体装置10は、半導体基板12を有している。半導体基板12は、SiCにより構成されている。但し、半導体基板12は、他の半導体材料(例えば、Si、GaNなど)により構成されていてもよい。半導体基板12の上面12aには、上部電極20が設けられている。上部電極20は、半導体基板12の上面12aの中央部に接している。上部電極20に覆われた範囲では、半導体基板12の内部にMOSFETが設けられている。以下では、半導体基板12のうちの上部電極20に覆われた範囲を、素子領域14という。また、素子領域14の周囲の領域(すなわち、素子領域14と半導体基板12の外周端面の間の領域)を外周領域16という。外周領域16内の半導体基板12の上面12aは、層間絶縁膜22(本実施形態では、酸化シリコン膜)により覆われている。層間絶縁膜22の上面は、保護絶縁膜24(本実施形態では、ポリイミド膜)により覆われている。半導体基板12の下面12bには、下部電極26が設けられている。下部電極26は、素子領域14と外周領域16に跨る範囲で半導体基板12の下面12bに接している。
なお、以下では、半導体基板12の厚み方向に対して垂直な一方向をx方向といい、半導体基板12の厚み方向とx方向の両方に対して垂直な方向をy方向という。
素子領域14内の半導体基板12の上面12aには、複数のゲートトレンチ30が設けられている。各ゲートトレンチ30は、上面12aにおいてy方向に直線状に伸びている。複数のゲートトレンチ30は、x方向に間隔を空けて配置されている。各ゲートトレンチ30内にゲート絶縁膜32とゲート電極34が配置されている。ゲート絶縁膜32は、ゲートトレンチ30の内面を覆っている。ゲート電極34は、ゲート絶縁膜32によって半導体基板12から絶縁されている。ゲート電極34の上面は、層間絶縁膜22によって覆われている。ゲート電極34は、層間絶縁膜22によって上部電極20から絶縁されている。
半導体基板12の内部には、複数のソース領域40、複数のコンタクト領域42、ボディ領域44、複数の電界緩和領域46、ディープ領域48、及び、複数のガードリング50が設けられている。
複数のソース領域40は、n型領域である。複数のソース領域40は、素子領域14内に設けられている。各ソース領域40は、対応するゲートトレンチ30の側面の上端部でゲート絶縁膜32に接している。各ソース領域40は、上部電極20にオーミック接触している。
複数のコンタクト領域42は、p型領域である。複数のコンタクト領域42は、素子領域14内に配置されている。各コンタクト領域42は、ソース領域40の隣で上部電極20にオーミック接触している。
ボディ領域44は、コンタクト領域42よりもp型不純物濃度が低いp型領域である。ボディ領域44は、ソース領域40とコンタクト領域42に対して下側から接している。ボディ領域44は、ソース領域40の下側でゲート絶縁膜32に接している。
複数の電界緩和領域46は、p型領域である。複数の電界緩和領域46は、素子領域14内に配置されている。各電界緩和領域46は、ボディ領域44から下側に伸びている。各電界緩和領域46は、ボディ領域44からゲートトレンチ30の下端よりも下側まで伸びている。各電界緩和領域46は、ゲートトレンチ30に接しない位置に配置されている。図示していないが、各電界緩和領域46は、ゲートトレンチ30と同様にy方向に直線状に伸びている。
ディープ領域48は、p型領域である。ディープ領域48は、素子領域14と外周領域16の境界に沿って配置されている。ディープ領域48は、ボディ領域44から下側に伸びている。ディープ領域48は、ボディ領域44からゲートトレンチ30の下端よりも下側まで伸びている。すなわち、ディープ領域48は、ボディ領域44から各電界緩和領域46の下端と略同じ深さまで伸びている。
複数のガードリング50は、p型領域である。複数のガードリング50は、外周領域16内に配置されている。図2に示すように、半導体基板12を上から見たときに、複数のガードリング50は素子領域14を多重に囲むように環状に伸びている。図1に示すように、各ガードリング50は、ボディ領域44及びディープ領域48から分離されている。各ガードリング50の間には間隔が設けられており、各ガードリング50は互いから分離されている。半導体基板12の厚み方向において、各ガードリング50の位置は、各電界緩和領域46の位置及びディープ領域48の位置と重複している。より詳細には、各ガードリング50は、各電界緩和領域46及びディープ領域48と略同じ深さ範囲に配置されている。図1、2に示すように、各ガードリング50は、外側に位置するガードリング50ほど狭い幅を有している。すなわち、各ガードリング50の幅は、内周側から外周側に向かうに従って徐々に狭くなっている。
半導体基板12の内部には、n型のドレイン領域60が設けられている。ドレイン領域60は、素子領域14から外周領域16に跨って分布している。ドレイン領域60は、素子領域14と外周領域16に跨る範囲で下部電極26にオーミック接触している。
半導体基板12の内部には、n型領域54が設けられている。n型領域54のn型不純物濃度は、ドレイン領域60のn型不純物濃度及びソース領域40のn型不純物濃度よりも低い。素子領域14内では、n型領域54は、ドレイン領域60とボディ領域44の間に配置されている。すなわち、n型領域54は、ドレイン領域60に接する位置から各電界緩和領域46の間の領域まで分布している。以下では、n型領域54のうち、各電界緩和領域46の間に配置されている部分を、電流経路領域55という。また、以下では、素子領域14内のn型領域54のうち、各電界緩和領域46と各電流経路領域55よりも下側に配置されている部分を、素子ドリフト領域56という。図1では、n型領域54のうちで素子ドリフト領域56よりも高いn型不純物濃度を有する領域(以下、高濃度n型領域という)を、ドットハッチングにより示している。図1に示すように、各電流経路領域55は、高濃度n型領域である。すなわち、本実施形態では、全ての電流経路領域55が、高濃度n型領域である。各電流経路領域55は、ボディ領域44に対して下側から接している。各電流経路領域55は、ボディ領域44の下側でゲート絶縁膜32に接している。各電流経路領域55は、対応する電界緩和領域46の側面に接している。素子ドリフト領域56は、各電流経路領域55及び各電界緩和領域46に対して下側から接している。
n型領域54は、素子領域14から外周領域16に跨って分布している。外周領域16内では、n型領域54は、ドレイン領域60に接する位置から半導体基板12の上面12aまで分布している。n型領域54は、各ガードリング50の間の間隔に分布しており、各ガードリング50を互いから分離している。また、n型領域54は、ガードリング50をディープ領域48及びボディ領域44から分離している。以下では、外周領域16内のn型領域54のうち、各ガードリング50の間に配置されている部分を、間隔領域58という。また、以下では、外周領域16内のn型領域54のうち、各ガードリング50と各間隔領域58よりも上側に配置されている部分を、上部領域57という。また、以下では、外周領域16内のn型領域54のうち、各ガードリング50と各間隔領域58よりも下側に配置されている部分を、外周ドリフト領域59という。各間隔領域58は、高濃度n型領域である。すなわち、本実施形態では、全ての間隔領域58が、高濃度n型領域である。上部領域57と外周ドリフト領域59は、素子ドリフト領域56と略同じn型不純物濃度を有している。上部領域57は、各ガードリング50及び各間隔領域58に対して上側から接している。外周ドリフト領域59は、各ガードリング50及び各間隔領域58に対して下側から接している。外周ドリフト領域59と素子ドリフト領域56は横方向に連続して分布している。
次に、半導体装置10の動作について説明する。半導体装置10の使用時には、下部電極26に上部電極20よりも高い電位が印加される。ゲート電極34にゲート閾値以上の電位が印加されると、ゲート絶縁膜32に隣接する位置でボディ領域44にチャネルが形成される。すると、ソース領域40からチャネル、電流経路領域55及び素子ドリフト領域56を介してドレイン領域60へ電子が流れる。すなわち、MOSFETがオンする。電流経路領域55のn型不純物濃度が高いので、電流経路領域55の電気抵抗は低い。したがって、電子は低損失で電流経路領域55を通り抜けることができる。このため、MOSFETのオン抵抗は低い。
ゲート電極34の電位をゲート閾値未満の値まで低下させると、チャネルが消失し、電子の流れが停止する。これにより、MOSFETがオフする。MOSFETがオフすると、ボディ領域44及び電界緩和領域46から電流経路領域55及び素子ドリフト領域56に空乏層が広がる。電流経路領域55及び素子ドリフト領域56に広がる空乏層によって、ボディ領域44とドレイン領域60の間に印加される電圧が保持される。また、電界緩和領域46が設けられていることにより、ゲートトレンチ30の下端周辺に空乏層が広がり易い。これにより、ゲートトレンチ30の下端に位置するゲート絶縁膜32に高電界が印加されることが防止される。
また、MOSFETがオフすると、ボディ領域44及びディープ領域48から外周領域16内のn型領域54(すなわち、上部領域57、間隔領域58、及び、外周ドリフト領域59)に空乏層が広がる。各ガードリング50の電位はフローティングしている。ボディ領域44及びディープ領域48から伸びる空乏層は、複数のガードリング50を経由してn型領域54内を外周側へ伸びる。複数のガードリング50によって、空乏層の外周側への広がりが促進される。外周領域16内のn型領域54に広がる空乏層によって、ボディ領域44と半導体基板12の外周端面の間に印加される電圧が保持される。
図3は、MOSFETがオフしているときの外周領域16内の等電位線の分布を示している。図3に示すように、ディープ領域48の下部では、等電位線が横方向に伸びる。等電位線は、各間隔領域58の下部において上側に屈曲して各間隔領域58内に進入し、上面12aまで伸びる。このように各間隔領域58内に等電位線が進入するので、各ガードリング50の電界は、内周側のガードリング50ほど高く、外周側のガードリング50ほど低い。すなわち、各ガードリング50の電界は、ディープ領域48から離れるに従って低くなる。本実施形態では、各間隔領域58のn型不純物濃度が、素子ドリフト領域56のn型不純物濃度よりも高い。このため、各間隔領域58で高い電界が発生し易く、各間隔領域58により多くの等電位線が進入し易い。したがって、各ガードリング50の間で電位差が発生し易い。このため、各ガードリング50の間で保持できる電位差が大きく、外周領域16で保持できる電位差が大きい。したがって、外周領域16の幅を狭くしても、外周領域16で高い耐圧を実現できる。このように、間隔領域58のn型不純物濃度を素子ドリフト領域56のn型不純物濃度よりも高くすることで、外周領域16の耐圧性能を向上させることができ、外周領域16の幅を縮小することができる。
図4は、図3のIV-IV線の位置(すなわち、各ガードリング50の下側の位置)における外周ドリフト領域59内の電界分布を示している。なお、図4の横軸に、IV-IV線の上部に位置する各ガードリング50の位置を示している。上述したように、各ガードリング50の電界は、内周側のガードリング50ほど高く、外周側のガードリング50ほど低い。従って、図4に示すように、各ガードリング50の下部の外周ドリフト領域59内では、内周側から外周側に向かうに従って電界が低くなる。また、等電位線が屈曲する位置では、電界が集中する。このため、各ガードリング50の下面の外周側の端部Aの近傍では、局所的に電界のピークが形成されている。各ピークの値は、内周側から外周側に向かうに従って低くなる。このように、内周側のガードリング50の端部Aの近傍では、高い電界が発生し易い。内周側のガードリング50の端部Aの近傍では、ディープ領域48の下部よりも高い電界が発生する。これに対し、本実施形態の半導体装置では、各ガードリング50の幅が内周側ほど広くなっていることで、内周側のガードリング50近傍における高電界が抑制される。以下に、図5、6を用いて、内周側のガードリング50近傍における高電界の抑制について説明する。
図5はガードリング50の幅が広い場合を示しており、図6はガードリング50の幅が狭い場合を示している。図5、6において、斜線の領域50xは、MOSFETがオフしているときにガードリング50内に残存する非空乏化領域である。言い換えると、図5、6において、領域50xの外側では、ガードリング50とn型領域54が空乏化している。図5に示すようにガードリング50の幅が広い場合には、ガードリング50の体積が大きいので、pn接合からガードリング50内に伸びる空乏層の幅が小さい。このため、隣接するガードリング50の間において、非空乏化領域50x間の間隔W1が狭い。他方、図6に示すようにガードリング50の幅が狭い場合には、ガードリング50の体積が小さいので、pn接合からガードリング50内に伸びる空乏層の幅が大きい。このため、隣接するガードリング50の間において、非空乏化領域50x間の間隔W1が広い。図5のように間隔W1が狭い場合には、図6のように間隔W1が広い場合に比べて、間隔領域58内に等電位線が進入し難い。このため、図5のように間隔W1が狭い場合には、図6のように間隔W1が広い場合に比べて、端部A近傍で生じる電界が小さくなる。図3のように各ガードリング50の幅が内周側ほど広くなっていると、内周側のガードリング50の端部A近傍における高電集中が抑制される。これによって、図4に示すように、内周側のガードリング50の端部A近傍における電界のピーク値とディープ領域48の下部における電界との差ΔEを小さくすることができる。また、外周側のガードリング50では端部A近傍において電界集中が生じ易いが、図4に示すように外周側のガードリング50では電界集中が生じたとしてもそれほど電界は高くならず、問題は生じない。また、外周側のガードリング50の幅を小さくすることで、外周領域16の幅を小さくすることができる。このように、この構成によれば、内周側のガードリング50で高い電界が発生することを抑制しながら、外周領域16全体の幅を小さくすることができる。
次に、半導体装置10の製造方法について説明する。半導体装置10は、ドレイン領域60によって構成された半導体基板から製造される。まず、図7に示すように、ドレイン領域60上にn型層90をエピタキシャル成長させる。n型層90は、素子ドリフト領域56と同じn型不純物濃度を有している。次に、図8に示すように、n型層90内にマスク92を介して選択的にp型不純物をイオン注入することによって、電界緩和領域46、ディープ領域48、及び、ガードリング50を形成する。次に、図9に示すように、半導体基板全体に対して電界緩和領域46、ディープ領域48、及び、ガードリング50と同じ深さにn型不純物をイオン注入する。ここでは、電界緩和領域46、ディープ領域48、及び、ガードリング50よりも低い濃度でn型不純物を注入する。これによって、電流経路領域55と間隔領域58に素子ドリフト領域56よりもn型不純物濃度が高い高濃度n型領域を形成する。次に、イオン注入によって、ソース領域40、コンタクト領域42及びボディ領域44を形成する。その後、必要な電極、絶縁膜等を形成することで、半導体装置10が完成する。
この製造方法によれば、電界緩和領域46とガードリング50に対するp型不純物のイオン注入を同時に実施することができ、電流経路領域55と間隔領域58に対するn型不純物のイオン注入を同時に実施することができる。また、この製造方法によれば、電流経路領域55と間隔領域58に対するイオン注入において、マスクを設ける必要が無い。したがって、この製造方法によれば半導体装置10を効率的に製造することができる。
上述した実施形態において、高濃度n型領域が形成されている間隔領域58は、高濃度間隔領域の一例である。また、上述した実施形態において、高濃度n型領域が形成されている電流経路領域55は、高濃度電流経路領域の一例である。また、上述した実施形態において、コンタクト領域42及びボディ領域44は、メイン領域の一例である。
なお、上記の実施形態では、素子ドリフト領域56よりもn型不純物濃度が高い高濃度n型領域(すなわち、図1においてドットハッチングされた領域)が、外周領域16内においては間隔領域58に形成されていた。しかしながら、高濃度n型領域が間隔領域58に加えて間隔領域58の外側の領域に形成されていてもよい。例えば、図10に示すように、高濃度n型領域が間隔領域58と上部領域57に跨って形成されていてもよい。また、図11に示すように、高濃度n型領域が間隔領域58と上部領域57と外周ドリフト領域59に跨って形成されていてもよい。
また、上記の実施形態では、高濃度n型領域が全ての間隔領域58に形成されていた。しかしながら、高濃度n型領域が一部の間隔領域58にのみ形成されていてもよい。例えば、図12に示すように、外周側(すなわち、半導体基板12の外周面に近い方)の間隔領域58に高濃度n型領域が形成されており、内周側(すなわち、素子領域14に近い方)の間隔領域58に高濃度n型領域が形成されていなくてもよい。すなわち、外周側の間隔領域58が高濃度間隔領域であり、内周側の間隔領域58が高濃度間隔領域よりも低いn型不純物濃度を有していてもよい。上述したように、高濃度n型領域が間隔領域58に形成されている場合、間隔領域58で高い電位差を保持できる一方で、間隔領域58内で高い電界が発生し易い。図12のように、高電界が発生し易い内周側の間隔領域58のn型不純物濃度を低くすることで、電界を緩和できる。また、高電界が発生し難い外周側の間隔領域58のn型不純物を高くすることで、外周側の間隔領域58の線幅を狭くすることも可能となる。これにより、外周領域16の幅を縮小することができる。
また、上述した実施形態では、電界緩和領域46がボディ領域44と繋がっていた。しかしながら、電界緩和領域46がボディ領域44から分離されており、電界緩和領域46の電位がフローティングしていてもよい。また、上述した実施形態では、隣接するゲートトレンチ30の間の中間位置に電界緩和領域46が形成されていた。しかしながら、図13に示すように、電界緩和領域46がゲートトレンチ30の下部に配置されていてもよい。なお、図13に示すように電界緩和領域46がゲートトレンチ30の下端に接していてもよいし、電界緩和領域46がゲートトレンチ30の下端から離れていてもよい。電界緩和領域46がゲートトレンチ30の下部に配置されている場合においても、電界緩和領域46がボディ領域44と繋がっていてもよいし、電界緩和領域46がボディ領域44から分離されていてもよい。
また、上述した実施形態では、素子領域14内と外周領域16内とで半導体基板12の上面12aが同じ高さに配置されていた。しかしながら、図14に示すように、外周領域16内の上面12aが素子領域14内の上面12aよりも下側に位置するように、外周領域16内の上面12aにメサ部70が設けられていてもよい。この場合、各ガードリング50が、メサ部70の底面(すなわち、外周領域16内の上面12a)を含む範囲に配置されていてもよい。すなわち、各ガードリング50の上部にn型の上部領域57が存在しなくてもよい。この構成でも、各ガードリング50によって外周領域16内の耐圧を向上させることができる。
また、上述した実施形態では、素子領域14内に電界緩和領域46が設けられていた。しかしながら、素子領域14内に電界緩和領域46が設けられていなくてもよい。この場合、図15に示すように、ガードリング50がボディ領域44と重複する深さに形成されていてもよい。
また、上述した実施例では、素子領域14内にMOSFETが形成されていた。しかしながら、素子領域14内にIGBT(insulated gate bipolar transistor)などの他のスイッチング素子が形成されていてもよい。また、図16に示すように、素子領域14内にダイオードが形成されていてもよい。図16では、素子領域14内にp型のコンタクト領域142とp型のアノード領域144が形成されている。アノード領域144は、コンタクト領域142よりも低いp型不純物濃度を有する。コンタクト領域142は上部電極20にオーミック接触しており、アノード領域144はコンタクト領域142に対して下側から接している。素子ドリフト領域56は、アノード領域144に対して下側から接している。ガードリング50は、アノード領域144と重複する深さに形成されている。
また、図13、14、15に示す構造において、図12と同様にして、内周側の間隔領域58に高濃度n型領域が形成されていなくてもよい。例えば、図17、18、19に示すように、外周側の間隔領域58に高濃度n型領域が形成されており、内周側の間隔領域58に高濃度n型領域が形成されていなくてもよい。
以下に、本明細書に開示の技術の構成を列記する。
(構成1)
半導体装置であって、
素子領域と前記素子領域の周囲に配置された外周領域を有する半導体基板と、
前記素子領域内で前記半導体基板の上面に接する上部電極と、
を有し、
前記素子領域が、
前記上部電極に接するp型のメイン領域と、
前記メイン領域の下側に配置されているn型の素子ドリフト領域、
を有し、
前記外周領域が、
前記半導体基板を上から見たときに前記素子領域を多重に囲むように環状に伸びるp型の複数のガードリングと、
前記各ガードリングの間に配置されたn型の複数の間隔領域と、
前記素子ドリフト領域に連続しており、複数の前記ガードリング及び複数の前記間隔領域の下側に配置されたn型の外周ドリフト領域、
を有し、
複数の前記間隔領域のうちの少なくとも1つが、前記素子ドリフト領域よりも高いn型不純物濃度を有する高濃度間隔領域である、
半導体装置。
(構成2)
前記素子領域内の前記半導体基板の前記上面に、前記メイン領域を貫通して前記素子ドリフト領域に達する複数のゲートトレンチが設けられており、
前記素子領域が、
前記ゲートトレンチよりも下側に配置されているp型の複数の電界緩和領域と、
前記各電界緩和領域の間に配置されたn型の複数の電流経路領域、
をさらに有し、
前記素子ドリフト領域が、複数の前記電界緩和領域及び複数の前記電流経路領域の下側に配置されており、
前記半導体基板の厚み方向における前記各ガードリングの位置が、前記厚み方向における前記各電界緩和領域の位置と重複している、
構成1に記載の半導体装置。
(構成3)
複数の前記電流経路領域の少なくとも1つが、前記素子ドリフト領域よりも高いn型不純物濃度を有する高濃度電流経路領域である、構成2に記載の半導体装置。
(構成4)
前記外周領域が、複数の前記ガードリング及び複数の前記間隔領域の上側に配置されたn型の上部領域をさらに有し、
前記上部領域が、前記高濃度間隔領域よりも低いn型不純物濃度を有する、
構成2または3に記載の半導体装置。
(構成5)
前記外周領域内の前記半導体基板の前記上面に、前記素子領域内の前記半導体基板の前記上面よりも下側に位置するメサ部が設けられており、
複数の前記ガードリングが、前記メサ部の底面を含む範囲に配置されている、
構成2または3に記載の半導体装置。
(構成6)
複数の前記間隔領域が、第1間隔領域と前記第1間隔領域よりも外周側に配置されている第2間隔領域を有し、
前記第2間隔領域が前記高濃度間隔領域であり、
前記第1間隔領域のn型不純物濃度が、前記高濃度間隔領域のn型不純物濃度よりも低い、
構成1~5のいずれか一項に記載の半導体装置。
(構成7)
複数の前記ガードリングの幅が、外周側に配置されている前記ガードリングほど狭い、構成6に記載の半導体装置。
(構成8)
構成3に記載の半導体装置の製造方法であって、前記高濃度間隔領域と前記高濃度電流経路領域に対して同時にn型不純物をイオン注入する工程を有する、製造方法。
(構成1)
半導体装置であって、
素子領域と前記素子領域の周囲に配置された外周領域を有する半導体基板と、
前記素子領域内で前記半導体基板の上面に接する上部電極と、
を有し、
前記素子領域が、
前記上部電極に接するp型のメイン領域と、
前記メイン領域の下側に配置されているn型の素子ドリフト領域、
を有し、
前記外周領域が、
前記半導体基板を上から見たときに前記素子領域を多重に囲むように環状に伸びるp型の複数のガードリングと、
前記各ガードリングの間に配置されたn型の複数の間隔領域と、
前記素子ドリフト領域に連続しており、複数の前記ガードリング及び複数の前記間隔領域の下側に配置されたn型の外周ドリフト領域、
を有し、
複数の前記間隔領域のうちの少なくとも1つが、前記素子ドリフト領域よりも高いn型不純物濃度を有する高濃度間隔領域である、
半導体装置。
(構成2)
前記素子領域内の前記半導体基板の前記上面に、前記メイン領域を貫通して前記素子ドリフト領域に達する複数のゲートトレンチが設けられており、
前記素子領域が、
前記ゲートトレンチよりも下側に配置されているp型の複数の電界緩和領域と、
前記各電界緩和領域の間に配置されたn型の複数の電流経路領域、
をさらに有し、
前記素子ドリフト領域が、複数の前記電界緩和領域及び複数の前記電流経路領域の下側に配置されており、
前記半導体基板の厚み方向における前記各ガードリングの位置が、前記厚み方向における前記各電界緩和領域の位置と重複している、
構成1に記載の半導体装置。
(構成3)
複数の前記電流経路領域の少なくとも1つが、前記素子ドリフト領域よりも高いn型不純物濃度を有する高濃度電流経路領域である、構成2に記載の半導体装置。
(構成4)
前記外周領域が、複数の前記ガードリング及び複数の前記間隔領域の上側に配置されたn型の上部領域をさらに有し、
前記上部領域が、前記高濃度間隔領域よりも低いn型不純物濃度を有する、
構成2または3に記載の半導体装置。
(構成5)
前記外周領域内の前記半導体基板の前記上面に、前記素子領域内の前記半導体基板の前記上面よりも下側に位置するメサ部が設けられており、
複数の前記ガードリングが、前記メサ部の底面を含む範囲に配置されている、
構成2または3に記載の半導体装置。
(構成6)
複数の前記間隔領域が、第1間隔領域と前記第1間隔領域よりも外周側に配置されている第2間隔領域を有し、
前記第2間隔領域が前記高濃度間隔領域であり、
前記第1間隔領域のn型不純物濃度が、前記高濃度間隔領域のn型不純物濃度よりも低い、
構成1~5のいずれか一項に記載の半導体装置。
(構成7)
複数の前記ガードリングの幅が、外周側に配置されている前記ガードリングほど狭い、構成6に記載の半導体装置。
(構成8)
構成3に記載の半導体装置の製造方法であって、前記高濃度間隔領域と前記高濃度電流経路領域に対して同時にn型不純物をイオン注入する工程を有する、製造方法。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの1つの目的を達成すること自体で技術有用性を持つものである。
14:素子領域、16:外周領域、44:ボディ領域、46:電界緩和領域、50:ガードリング、55:電流経路領域、56:素子ドリフト領域、58:間隔領域、59:外周ドリフト領域
Claims (8)
- 半導体装置であって、
素子領域と前記素子領域の周囲に配置された外周領域を有する半導体基板と、
前記素子領域内で前記半導体基板の上面に接する上部電極と、
を有し、
前記素子領域が、
前記上部電極に接するp型のメイン領域と、
前記メイン領域の下側に配置されているn型の素子ドリフト領域、
を有し、
前記外周領域が、
前記半導体基板を上から見たときに前記素子領域を多重に囲むように環状に伸びるp型の複数のガードリングと、
前記各ガードリングの間に配置されたn型の複数の間隔領域と、
前記素子ドリフト領域に連続しており、複数の前記ガードリング及び複数の前記間隔領域の下側に配置されたn型の外周ドリフト領域、
を有し、
複数の前記間隔領域のうちの少なくとも1つが、前記素子ドリフト領域よりも高いn型不純物濃度を有する高濃度間隔領域である、
半導体装置。 - 前記素子領域内の前記半導体基板の前記上面に、前記メイン領域を貫通して前記素子ドリフト領域に達する複数のゲートトレンチが設けられており、
前記素子領域が、
前記ゲートトレンチよりも下側に配置されているp型の複数の電界緩和領域と、
前記各電界緩和領域の間に配置されたn型の複数の電流経路領域、
をさらに有し、
前記素子ドリフト領域が、複数の前記電界緩和領域及び複数の前記電流経路領域の下側に配置されており、
前記半導体基板の厚み方向における前記各ガードリングの位置が、前記厚み方向における前記各電界緩和領域の位置と重複している、
請求項1に記載の半導体装置。 - 複数の前記電流経路領域の少なくとも1つが、前記素子ドリフト領域よりも高いn型不純物濃度を有する高濃度電流経路領域である、請求項2に記載の半導体装置。
- 前記外周領域が、複数の前記ガードリング及び複数の前記間隔領域の上側に配置されたn型の上部領域をさらに有し、
前記上部領域が、前記高濃度間隔領域よりも低いn型不純物濃度を有する、
請求項2または3に記載の半導体装置。 - 前記外周領域内の前記半導体基板の前記上面に、前記素子領域内の前記半導体基板の前記上面よりも下側に位置するメサ部が設けられており、
複数の前記ガードリングが、前記メサ部の底面を含む範囲に配置されている、
請求項2または3に記載の半導体装置。 - 複数の前記間隔領域が、第1間隔領域と前記第1間隔領域よりも外周側に配置されている第2間隔領域を有し、
前記第2間隔領域が前記高濃度間隔領域であり、
前記第1間隔領域のn型不純物濃度が、前記高濃度間隔領域のn型不純物濃度よりも低い、
請求項1または2に記載の半導体装置。 - 複数の前記ガードリングの幅が、外周側に配置されている前記ガードリングほど狭い、請求項6に記載の半導体装置。
- 請求項3に記載の半導体装置の製造方法であって、前記高濃度間隔領域と前記高濃度電流経路領域に対して同時にn型不純物をイオン注入する工程を有する、製造方法。
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