CN114744049A - 碳化硅mosfet半导体器件及制作方法 - Google Patents

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Abstract

本申请涉及一种碳化硅MOSFET半导体器件及制作方法，其特征在于，包括：衬底层，外延层，阱区，第一金属层。阱区包括第一阱区、第二阱区和第三阱区，第一阱区与第二阱区之间设置间隔区，第一阱区和第二阱区为第二导电类型，间隔区为具有第二掺杂浓度的第一导电类型，且第一掺杂浓度小于第二掺杂浓度，第三阱区为具有第三掺杂浓度的第一导电类型，第三阱区设置在第一阱区背离间隔区的一侧以及第二阱区背离间隔区的一侧。第一金属层位于阱区上，第一金属层至少覆盖间隔区，第一金属层与间隔区之间形成欧姆接触。本申请实施例能够有效降低碳化硅MOSFET晶体管的反向导通压降，减少体二极管反向恢复时间，同时具备较低的制作成本。

Description

碳化硅MOSFET半导体器件及制作方法
技术领域
本申请涉及半导体技术领域，尤其涉及一种碳化硅MOSFET半导体器件及制作方法。
背景技术
半导体场效应（Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET）晶体管尤其是碳化硅MOSFET晶体管的体二极管由于较高的PN结内建电压，在MOSFET反向导通时，存在导通压降较高的问题，同时也存在反向恢复时间长的问题。因此限制了MOSFET体二极管在反向续流场景等中的应用。
解决以上问题，目前现有的技术是，通过额外反向并联硅基快恢复二极管或者碳化硅肖特基二极管来避免该体二极管的使用，或者通过引入额外的肖特基金属工艺，在MOSFET器件的元胞内部嵌入集成的肖特基二极管，从而屏蔽PN结体二极管的使用。
但以上方法增加了芯片使用数量，或者增加了芯片制造工艺成本。
发明内容
本申请实施例提供一种碳化硅MOSFET半导体器件，其体二极管能够提供较低的反向导通压降，并且具有更短的反向恢复时间，同时具备较低的制作成本。
一方面，根据本申请实施例提出了一种碳化硅MOSFET半导体器件，包括：衬底层；外延层，设置于衬底层，外延层包括远离衬底层的第一表面，外延层为具有第一掺杂浓度的第一导电类型。 阱区，阱区由第一表面向外延层内延伸设置，阱区包括第一阱区、第二阱区和第三阱区，第一阱区与第二阱区之间设置间隔区，第一阱区和第二阱区为第二导电类型，间隔区为具有第二掺杂浓度的第一导电类型，且第一掺杂浓度小于第二掺杂浓度，第三阱区为具有第三掺杂浓度的第一导电类型，第三阱区设置在第一阱区背离间隔区的一侧以及第二阱区背离间隔区的一侧；第一金属层，第一金属层位于阱区上，第一金属层至少覆盖间隔区，第一金属层与间隔区之间形成欧姆接触。
根据本申请实施例的一个方面，外延层还包括第一表面沿外延层厚度凹陷的沟槽，第一阱区和第二阱区由沟槽底壁和侧壁向外延层内延伸设置。
根据本申请实施例的一个方面，第一电极层至少部分延伸至沟槽内。
根据本申请实施例的一个方面，阱区还包括第四阱区，第四阱区为第二导电类型，第四阱区设置于外延层和第三阱区之间，且承载第三阱区。
根据本申请实施例的一个方面，第三掺杂浓度大于第二掺杂浓度。
根据本申请实施例的一个方面，沟槽侧壁设置第二金属层，第二金属层和第三阱区之间形成欧姆接触。
根据本申请实施例的一个方面，还包括第三金属层，第三金属层位于阱区上，第三金属层在第一表面的正投影上和至少部分第三阱区重合，且和第一阱区以及第二阱区重合，第三金属层和第一阱区、第二阱区与第三阱区中的至少一者抵接形成欧姆接触。
根据本申请实施例的一个方面，外延层还包括阻挡部，阻挡部和第一阱区以及第二阱区沿外延层厚度方向间隔设置，且阻挡部在第一表面的正投影上至少部分和间隔区重合，阻挡部为第二导电类型。
另一个方面，根据本申请实施例提供一种碳化硅MOSFET半导体器件制作方法，包括步骤：提供衬底层。在衬底层上形成外延层，外延层包括远离衬底层的第一表面，外延层为具有第一掺杂浓度的第一导电类型。在所述第一表面向所述外延层的预设区掺杂第二导电类型材料形成阱区，阱区包括第一阱区和第二阱区。在第一阱区与第二阱区之间由第一表面向外延层掺杂第一导电类型材料形成具有第二掺杂浓度的间隔区，第一掺杂浓度小于第二掺杂浓度。在第一阱区背离间隔区的一侧以及第二阱区背离间隔区的一侧掺杂第一导电类型材料形成具有第三掺杂浓度的第三阱区。提供金属材料，在阱区上形成第一金属层，第一金属层至少覆盖间隔区。
根据本申请实施例的另一个方面，在第一表面向外延层的预设区掺杂第二导电类型材料形成阱区的步骤包括：第一表面为平面，在第一表面选取预设区进行掺杂。或者沿外延层厚度凹陷形成沟槽，以构成凹凸的第一表面，沿沟槽的底部和侧部区域对应的第一表面向外延层内部掺杂第二导电类型材料形成阱区。
根据本申请实施例的碳化硅MOSFET半导体器件，将第一阱区和第二阱区通过预设距离的间隔区分隔，一般情况下此距离较短，易形成夹断势垒。碳化硅MOSFET半导体器件在正向阻断时，第一阱区和第二阱区由于间隔距离较短，扩展的耗尽区进一步抬高上述夹断势垒，形成夹断效应（Pinch-off），因而此间隔区通道内无漏电流形成。在碳化硅MOSFET半导体器件反向导通时，当源漏极电压超过夹断势垒时，该间隔区通道打开，碳化硅MOSFET半导体器件的反向电流将由此通道流过，由于夹断势垒设计的远低于碳化硅PN结内建电势差，因此反向电流优先从间隔区通道流过，且导通压降更低，且主要为单极性载流子，在关断时几乎无反向恢复时间。
附图说明
下面将参考附图来描述本申请示例性实施例的特征、优点和技术效果。
图1是本申请实施例提供的碳化硅MOSFET半导体器件的一种结构示意图；
图2是图1中A-A向的剖面示意图；
图3是本申请实施例提供的碳化硅MOSFET半导体器件的又一种结构示意图；
图4是图1所示碳化硅MOSFET半导体器件在正向电压下伏安特性曲线图；
图5是图1所示碳化硅MOSFET半导体器件在反向电压下伏安特性曲线图；
图6是本申请实施例提供的碳化硅MOSFET半导体器件的又一种结构示意图；
图7是图6中B-B向的剖面示意图；
图8是本申请实施例提供的碳化硅MOSFET半导体器件的又一种结构示意图；
图9是本申请实施例提供的碳化硅MOSFET半导体器件的又一种结构示意图；
图10是本申请实施例提供的碳化硅MOSFET半导体器件的又一种结构示意图；
图11是本申请实施例的碳化硅MOSFET半导体器件的制作方法的流程示意图；
图12至图17是本申请实施例的碳化硅MOSFET半导体器件的制作方法对应各阶段的截面结构示意图；
图18是本申请实施例的又一种碳化硅MOSFET半导体器件的制作方法的流程示意框图；
图19是本申请实施例的又一种碳化硅MOSFET半导体器件的制作方法对应阶段的截面结构示意图；
附图标记：
1、衬底层；
2、外延层；21、第一表面；22、沟槽；23、阻挡部；
3、阱区；31、第一阱区；32、第二阱区；33、间隔区；34、第三阱区；35、第四阱区；36、接触区域；
4、第一金属层；
5、第一电极层；
6、栅极；61、栅绝缘层；
7、第二金属层；
8、第三金属层；
X、第一方向。
在附图中，相同的部件使用相同的附图标记。附图并未按照实际的比例绘制。
具体实施方式
下面将详细描述本申请的各个方面的特征和示例性实施例。在下面的详细描述中，提出了许多具体细节，以便提供对本申请的全面理解。但是，对于本领域技术人员来说很明显的是，本申请可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本申请的示例来提供对本申请的更好的理解。在附图和下面的描述中，至少部分的公知结构和技术没有被示出，以便避免对本申请造成不必要的模糊；并且，为了清晰，可能夸大了部分结构的尺寸。此外，下文中所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。
下述描述中出现的方位词均为图中示出的方向，并不是对本申请的碳化硅MOSFET半导体器件以及碳化硅MOSFET半导体器件制作方法的具体结构进行限定。在本申请的描述中，还需要说明的是，除非另有明确的规定和限定，术语“安装”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以间接相连。对于本领域的普通技术人员而言，可视具体情况理解上述术语在本申请中的具体含义。
本申请实施例的碳化硅MOSFET半导体器件可以是碳化硅半导体场效应管（SiCMetal-Oxide-Semiconductor Field-Effect Transistor，SiC MOSFET）、绝缘栅双极型晶体管（Insulated Gate Bipolar Transistor，IGBT）等，在下文中将主要以SiC MOSFET的结构为例说明该半导体器件。可以理解，本申请实施例的碳化硅MOSFET半导体器件还可以是其它与SiC MOSFET类似结构的各种类型的半导体器件。
为了更好地理解本申请，下面结合图1至19根据本申请实施例的半导体器件进行详细描述。
图1是本申请实施例提供的碳化硅MOSFET半导体器件的一种结构示意图。图2是图1中A-A向的剖面示意图。图3是本申请实施例提供的碳化硅MOSFET半导体器件的又一种结构示意图。图4是图1所示碳化硅MOSFET半导体器件在正向电压下伏安特性曲线图。图5是图1所示碳化硅MOSFET半导体器件在反向电压下伏安特性曲线图。
碳化硅MOSFET半导体器件可以包括有源区域和围绕至少部分有源区域外周的终端区域，图1中示出该碳化硅MOSFET半导体器件有源区域的至少一个元胞（pitch）结构的示意图。
本文中，元胞结构指碳化硅MOSFET半导体器件有源区域的导电结构的最小重复单元。本申请中的结构示意图均为在结构原理上的示意，功率器件包含的各部件的实际尺寸、细节位置等可依据实际情况调整。
本申请实施例提供的碳化硅MOSFET半导体器件包括层叠设置的衬底层1，外延层2，设置在外延层2的阱区以及第一金属层4。外延层2覆盖衬底层1。外延层2包括远离衬底层1的第一表面21，外延层2为具有第一掺杂浓度的第一导电类型。 阱区3由第一表面21向外延层2内延伸设置，阱区3包括第一阱区31、第二阱区32和第三阱区34，第一阱区31与第二阱区32之间设置间隔区33，第一阱区31和第二阱区32为第二导电类型，间隔区33为具有第二掺杂浓度的第一导电类型，且第一掺杂浓度小于第二掺杂浓度。第三阱区34为具有第三掺杂浓度的第一导电类型，第三阱区34设置在第一阱区31背离间隔区33的一侧以及第二阱区32背离间隔区33的一侧。第一金属层4位于阱区上，第一金属层4在第一表面的正投影上至少覆盖间隔区。第一金属层4与间隔区之间形成欧姆接触。
外延层2可以指一个外延层2或多个外延层。例如，外延层2可以由碳化硅（SiC）等一种或多种半导体材料形成。更详细地，外延层2可以包括至少一个碳化硅外延层2。碳化硅可以具有比硅宽的带隙，因此与硅相比甚至在高温下也可以保持稳定性。另外，因为碳化硅的击穿电场高于硅的击穿电场，所以即使在高温下，碳化硅也可以稳定地操作。
外延层2可以包括间隔区33。间隔区33可以具有第一导电类型，并且可以通过将第一导电类型的杂质注入到半导体层的一部分中来形成。例如，可以通过在碳化硅的外延层2中掺杂第一导电类型的杂质来形成间隔区33。可选的，如图3所示，第一金属层4与间隔区33接触的接触区域36的掺杂浓度可以比间隔区33中背离接触区域36的其余区域的掺杂浓度大，接触区域36的高掺杂更有利于和第一金属层4形成欧姆接触。
阱区可以形成在外延层2中以与间隔区33至少部分接触分布并且可以具有第二导电类型。例如，可以通过在外延层2中掺杂与第一导电类型相反的第二导电类型的杂质来形成阱区。
在一些可选的实例中，如图2所示，碳化硅MOSFET半导体器件还可以包括在外延层2上设置的栅绝缘层61、栅极6，在具体实施时，碳化硅MOSFET半导体器件的一个元胞结构包括栅绝缘层61、栅极6、阱区3。
阱区3中的第一阱区31和第二阱区32为第二导电类型，第一阱区31和第二阱区32之间的间距为间隔区33在第一方向X上的距离。第二导电类型为P型导电类型。间隔区33为第二掺杂浓度区域，即为N型导电类型。由于间隔区33区域的掺杂浓度比外延层2其他区域的掺杂浓度高，且第一阱区31和第二阱区32之间的间距在预定值时，可以使得第一阱区31和第二阱区32之间的间隔区33形成夹断势垒。可以理解的是第一导电类型与第二导电类型中的一者为N型导电类型，另一者为P型导电类型。本申请实施例中，第一导电类型为N型导电类型，第二导电类型为P型导电类型。
需要说明的是，第一阱区31与第二阱区32之间的间距为间隔区33在第一方向X上的距离由第一阱区31与第二阱区32在外延层2厚度方向上的深度以及间隔区33区域的掺杂浓度确定，如图3和图4所示，本申请实施例中以第一阱区31与第二阱区32在外延层2中的延伸深度为2um，间隔区33掺杂浓度为1×1016 cm-3-5×1017 cm-3为例说明该碳化硅MOSFET半导体器件。可以理解的是，本申请实施例中对碳化硅MOSFET半导体器件阱区3深度、间隔区33掺杂浓度以及第一阱区31与第二阱区32之间的间距不做特别限定。
请参阅图4是图1所示碳化硅MOSFET半导体器件在正向电压下伏安特性曲线图。图5是图1所示碳化硅MOSFET半导体器件在反向电压下伏安特性曲线图。图4中纵坐标表示电流其单位为安培，横坐标代表电压其单位为伏特，曲线M1是第一阱区31与第二阱区32间距为0.4um的碳化硅MOSFET在正向电压下伏安特性曲线图，曲线M2是第一阱区31与第二阱区32间距为0.5um的碳化硅MOSFET在正向电压下伏安特性曲线图，曲线M3是第一阱区31与第二阱区32间距为0.6um的碳化硅MOSFET在正向电压下伏安特性曲线图，曲线N1是第一阱区31与第二阱区32间距为0um的碳化硅MOSFET在正向电压下伏安特性曲线图。
如图4所示，由于间隔区33具备阻断势垒，第一阱区31与第二阱区32之间的间距取值范围在合理范围的情况下，碳化硅MOSFET半导体器件正向阻断时，间隔区33也具备较高的阻断电压能力，如曲线M1和曲线M2所示。但是第一阱区31与第二阱区32之间的预设间距大于临界值时，间隔区33不具备明显的电压阻断能力，如M3曲线所示。因此，第一阱区31和第二阱区32深度参数为2um、间隔区33掺杂浓度为1×1016 cm-3-5×1017 cm-3、第一阱区31与第二阱区32之间的间距小于0.5um时，间隔区33可以具备电压阻断能力。
如图5所示，碳化硅MOSFET半导体器件反向导通时，第一阱区31与第二阱区32之间的间距取值范围在合理范围的情况下，源漏极电流优先从间隔区33通过，如曲线M1、曲线M2和曲线M3所示，但随着第一阱区31与第二阱区32之间的预设间距的减少，间隔区33的导通电流能力逐渐降低，当第一阱区31与第二阱区32之间的预设间距为0时，此时碳化硅MOSFET半导体器件反向电流完全由PN结二极管导通，一定范围内，导通压降也是最大的，如曲线N1所示。
请一并参阅图4和图5，将第一阱区31及第二阱区32的深度参数设置为2um、间隔区33掺杂浓度设置为1×1016 cm-3-5×1017 cm-3、间隔层的取值在0.5um时，该碳化硅MOSFET半导体器件反向导通工作模式下，具有明显更低的导通压降，且在反向导通电流小于60A的情况下，MOSFET体内PN结二极管无法开启，不会触发少数载流子注入效应，因此碳化硅MOSFET半导体器件从反向导通到阻断状态的过渡时间更短。另一方面该碳化硅MOSFET半导体器件仍然具有合格的正向阻断电压能力。
图6是本申请实施例提供的碳化硅MOSFET半导体器件的又一种结构示意图。图7是图6中B-B向的剖面示意图。图8是本申请实施例提供的碳化硅MOSFET半导体器件的又一种结构示意图。
如图6和图7所示，在一些可选的实施例中，外延层2还包括第一表面21沿外延层2厚度凹陷的沟槽22，阱区3由沟槽22底壁和侧壁向外延层2内延伸设置。沟槽22在第一表面21可以呈多边形延伸。
在本申请实施例中，以沟槽22在第一表面21上沿第一方向X贯穿第一表面21的凹槽为例进行说明，在其它一些实施例中，沟槽22在第一表面21上可以成方形、五边形、六边形等其它多边形延伸。
在一些可选的实施例中，如图7所示，第一电极层5覆盖沟槽22设置，可选地，第一电极层5中的部分膜层可以延伸进沟槽22内。可选地，如图8所示，在沟槽型碳化硅半导体场效应管（SiC Trench Metal-Oxide-Semiconductor Field-Effect Transistor，SiCTrench MOSFET）中，虚线框中为一个元胞结构。将现有技术中阱区3中的第二导电类型分隔成第一阱区31和第二阱区32以及间隔区33，同样能够起到整流作用，降低反向恢复时间。在阱区3中，间隔区33的上方设置的第一金属层4与间隔区33形成欧姆接触。
在一些可选的实施例中，请继续参阅图6和图7，沟槽22侧壁设置第二金属层7，第二金属层7和第三阱区34之间形成欧姆接触。第三阱区34围绕沟槽22设置，且在第一表面21的正投影上与第一金属层4在沟槽22区域不重合，使得第三阱区34和第二金属层7的欧姆接触区域在沟槽22的侧壁上，无需在第一表面21上的设置第三阱区34的欧姆接触，从而缩短元胞结构在第一表面21上的尺寸。可以理解的是，第二金属层7在制造过程中，还可以覆盖第一阱区31和第二阱区32在沟槽22中以及第一表面上21的区域。在这些区域中覆盖的第二金属层7与第一阱区31和第二阱区32形成等电位接触。
在一些可选的实施例中，请继续参阅图6和图7，可以理解的是，在阱区3中还可以有第四阱区35与第一阱区31和第二阱区32连接，且第四阱区35的掺杂浓度为比第一阱区31和第二阱区32掺杂浓度低的第二导电类型。第四阱区35可以和第一阱区31及第二阱区32一同注入形成，第四阱区35还可以单独注入形成，第四阱区在形成后可以和第三阱区之间有更多的接触区域，从而更容易PN结的形成。
在一些可选的实施例中，第三掺杂浓度大于第二掺杂浓度。可以理解的是，第三阱区与第一阱区和第二阱区需要足够的接触区域，才能使得在第三阱区34与第一阱区31和第二阱区32的接触区域中，扩散运动和漂移运动达到了动态平衡，从而在这个接触区域产生了PN结。
图9是本申请实施例提供的碳化硅MOSFET半导体器件的又一种结构示意图。在一些可选的实施例中，如图9所示，第三金属层8位于阱区3上，第三金属层8在第一表面21的正投影上和至少部分第三阱区34重合，且和第一阱区31以及第二阱区32重合。第三金属层8与第一阱区31、第二阱区32、和第三阱区34的接触面形成欧姆接触。具体的，在不设置沟槽22结构时，第三金属层8与第一阱区31、第二阱区32以及第三阱区34的部分区域在第一表面21的正投影上重合，在第一表面重合区域设置第三金属层8，能够与第一阱区31、第二阱区32以及第三阱区34的接触面形成欧姆接触。需要说明的是，可以形成欧姆接触的区域包括但不限于上述位置。第一金属层4、第二金属层7和第三金属层8所采用的材料可以是同一种金属。可选的，第一金属层4、第二金属层7和 第三金属层8中的一种或者多种可以在一道工序中同时制作，且制作完成的第一金属层4、第二金属层7和 第三金属层8中的一种或多种与阱区3的接触区域形成欧姆接触。第一电极层5与第一金属层4、第二金属层7和第三金属层8可以短路连接。
图10是本申请实施例提供的碳化硅MOSFET半导体器件的又一种结构示意图。在一些可选的实施例中，如图10所示，外延层2还包括阻挡部23，阻挡部23和第一阱区31以及第二阱区32沿外延层2厚度方向间隔设置，且阻挡部23在第一表面21的正投影上至少部分和间隔区33重合，阻挡部23为第二导电类型。需要说明的是，阻挡部23在外延层2厚度方向上位于第一阱区31、第二阱区32以及间隔区33的下方，且与第一阱区31、第二阱区32以及间隔区33均间隔设置。阻挡部23能够一定程度上遮挡间隔区33，从而使得间隔区33在第一方向X上的预设尺寸可以增加，降低对光刻设备精度的需求，抑或是减少第一阱区31和第二阱区32的深度，降低对离子注入设备的能量需求，从而降低制造难度和成本。
本申请实施例还提供一种碳化硅MOSFET半导体器件的制作方法，该碳化硅MOSFET半导体器件的制作方法例如是应用于形成上述本发明各实施例的碳化硅MOSFET半导体器件的过程中，以下将以若干实施例对该碳化硅MOSFET半导体器件的制作方法进行说明。
图11是本申请实施例的碳化硅MOSFET半导体器件的制作方法的流程示意图。图12至图17是本申请实施例的碳化硅MOSFET半导体器件的制作方法对应各阶段的截面结构示意图。该制作方法包括：
S100、提供SiC衬底层。
S200、在衬底层1上形成外延层2，外延层2包括远离衬底层1的第一表面21，外延层2为具有第一掺杂浓度的第一导电类型。
如图12所示，在步骤S100至步骤S200中，第一导电类型例如是N型，外延层2例如是N型具有第一掺杂浓度层。外延层2可以是具有足够厚度的第一导电类型外延晶片，例如是碳化硅，在其它一些实施例中，也可以是具有场截止层的晶片。外延层2的厚度由器件设计的耐压值决定。
S300、在第一表面21向外延层2的预设区掺杂第二导电类型材料形成阱区3，阱区3包括第一阱区31和第二阱区32。
如图13所示，在步骤S300中，第二导电类型例如是P型，通过离子注入设备在外延层2的第一表面21向外延层2内注入第二导电类型的离子，从而形成第一阱区31和第二阱区32。其中，碳化硅的外延晶片在离子注入时，离子的扩散运动可以忽略不计，能够在预设区内注入预设掺杂浓度的离子。
S400、在第一阱区31与第二阱区32之间由第一表面21向外延层2掺杂第一导电类型材料形成具有第二掺杂浓度的间隔区33，所述第一掺杂浓度小于所述第二掺杂浓度。
如图14所示，在步骤S400中，通过离子注入设备在外延层2的第一表面21向外延层2内注入第一导电类型的离子，从而使得第一阱区31与第二阱区32之间的区域中，第一导电类型的掺杂浓度大于外延层2区域的掺杂浓度。需要说明的是，在第一阱区31和第二阱区32的预设间距内，间隔区33具有夹断势垒。
S500、在第一阱区31背离间隔区33的一侧以及第二阱区32背离间隔区33的一侧掺杂第一导电类型材料形成具有第三掺杂浓度的第三阱区34。如图15和图16所示，第三阱区34与第一阱区31和第二阱区32接触区域分别形成PN结。可选的，如图15所示，在掺杂第一导电类型材料形成第三阱区34之前，可以先掺杂第二导电类型材料形成第四阱区35。第四阱区35和第一阱区31及第二阱区32一同制作，减少工序环节。在第四阱区35中形成第三阱区34，可以弥补第一阱区31和第二阱区32与第三阱区34接触区域过少的情况，并在背离第一阱区31和第二阱区32的一侧形成表面沟道。或者第四阱区35可以在第一阱区31和第二阱区32制作前或制作完成后单独制作，减少沟道表面区域的注入剂量。
S600、提供金属材料，在阱区上形成第一金属层4，第一金属层4至少覆盖间隔区33。如图17所示，在步骤S500中，第一金属层4覆盖间隔区33，使得间隔区33与第一金属层4之间形成欧姆接触。
图18是本申请实施例的又一种碳化硅MOSFET半导体器件的制作方法的流程示意框图。图19是本申请实施例的又一种碳化硅MOSFET半导体器件的制作方法对应阶段的截面结构示意图。在一些实施例中，请参阅图18和图19，在步骤S300中，包括：
S301、第一表面为平面，在第一表面选取预设区进行掺杂。如图15所示，在第一表面上可以直接形成阱区。
S302、或者沿外延层厚度凹陷形成沟槽，以构成凹凸的第一表面，沿沟槽的底部和侧部区域对应的第一表面向外延层内部掺杂第二导电类型材料形成阱区。
如图18和图19所示，在步骤S301中，可以采用掩膜层定义沟槽22，采用刻蚀工艺成型沟槽22。多个沟槽22一次成型，所谓一次成型是指采用一道mask工艺。在具体实施时，可以采用干法刻蚀。在制作过程中，可以通过沟槽22进行第二导电类型的离子注入，从而在沟槽22的侧壁以及底壁上形成阱区3。可以理解的是，在外延层上还可以有碳化硅MOSFET半导体器件中的栅极、栅绝缘层、源极等。需要说明的是，步骤S301和步骤S302在实际制作过程中并没有顺序关系。虽然已经参考优选实施例对本申请进行了描述，但在不脱离本申请的范围的情况下，可以对其进行各种改进并且可以用等效物替换其中的部件。尤其是，只要不存在结构冲突，各个实施例中所提到的各项技术特征均可以任意方式组合起来。本申请并不局限于文中公开的特定实施例，而是包括落入权利要求的范围内的所有技术方案。

Claims (10)

1.一种碳化硅MOSFET半导体器件，其特征在于，包括：
衬底层；
外延层，设置于所述衬底层，所述外延层包括远离所述衬底层的第一表面，所述外延层为具有第一掺杂浓度的第一导电类型；
阱区，所述阱区由所述第一表面向所述外延层内延伸设置，所述阱区包括第一阱区、第二阱区和第三阱区，所述第一阱区与所述第二阱区之间设置间隔区，所述第一阱区和所述第二阱区为第二导电类型，所述间隔区为具有第二掺杂浓度的第一导电类型，且所述第一掺杂浓度小于所述第二掺杂浓度，所述第三阱区为具有第三掺杂浓度的第一导电类型，所述第三阱区设置在所述第一阱区背离所述间隔区的一侧以及所述第二阱区背离所述间隔区的一侧；
第一金属层，所述第一金属层位于所述阱区上，所述第一金属层至少覆盖所述间隔区，所述第一金属层与所述间隔区之间形成欧姆接触。
2.根据权利要求1所述的碳化硅MOSFET半导体器件，其特征在于，所述外延层还包括所述第一表面沿所述外延层厚度凹陷的沟槽，所述第一阱区和第二阱区由所述沟槽底壁和侧壁向所述外延层内延伸设置。
3.根据权利要求2所述的碳化硅MOSFET半导体器件，其特征在于，还包括第一电极层，所述第一电极层至少部分延伸至所述沟槽内。
4.根据权利要求3所述的碳化硅MOSFET半导体器件，其特征在于，所述沟槽侧壁设置第二金属层，所述第二金属层和所述第三阱区之间形成欧姆接触。
5.根据权利要求1所述的碳化硅MOSFET半导体器件，其特征在于，所述阱区还包括第四阱区，所述第四阱区为第二导电类型，所述第四阱区设置于所述外延层和所述第三阱区之间，且承载所述第三阱区。
6.根据权利要求1所述的碳化硅MOSFET半导体器件，其特征在于，所述第三掺杂浓度大于所述第二掺杂浓度。
7.根据权利要求1所述的碳化硅MOSFET半导体器件，其特征在于，还包括第三金属层，所述第三金属层位于所述阱区上，所述第三金属层在所述第一表面的正投影上和至少部分所述第三阱区重合，且和所述第一阱区以及所述第二阱区重合，所述第三金属层和所述第一阱区、所述第二阱区与所述第三阱区中的至少一者抵接形成欧姆接触。
8.根据权利要求1所述的碳化硅MOSFET半导体器件，其特征在于，所述外延层还包括阻挡部，所述阻挡部和所述第一阱区以及所述第二阱区沿所述外延层厚度方向间隔设置，且所述阻挡部在所述第一表面的正投影上至少部分和所述间隔区重合，所述阻挡部为第二导电类型。
9.一种碳化硅MOSFET半导体器件制作方法，其特征在于，包括步骤：
提供衬底层；
在所述衬底层上形成外延层，所述外延层包括远离所述衬底层的第一表面，所述外延层为具有第一掺杂浓度的第一导电类型；
在所述第一表面向所述外延层的预设区掺杂第二导电类型材料形成阱区，所述阱区包括第一阱区和第二阱区；
在所述第一阱区与所述第二阱区之间由所述第一表面向所述外延层掺杂第一导电类型材料形成具有第二掺杂浓度的间隔区，所述第一掺杂浓度小于所述第二掺杂浓度；
在所述第一阱区背离所述间隔区的一侧以及所述第二阱区背离所述间隔区的一侧掺杂第一导电类型材料形成具有第三掺杂浓度的第三阱区；
提供金属材料，在所述阱区上形成第一金属层，所述第一金属层至少覆盖所述间隔区。
10.根据权利要求9所述的碳化硅MOSFET半导体器件制作方法，其特征在于，在由所述第一表面向所述外延层的预设区掺杂第二导电类型材料形成阱区的步骤包括：
第一表面为平面，在所述第一表面选取预设区进行掺杂；或者，
沿所述外延层厚度凹陷形成沟槽，以构成凹凸的第一表面，沿所述沟槽的底部和侧部区域对应的所述第一表面向所述外延层内部掺杂所述第二导电类型材料形成阱区。
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