JP7054853B2 - 炭化珪素半導体素子およびその製造方法 - Google Patents

炭化珪素半導体素子およびその製造方法 Download PDF

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Description

本開示は、炭化珪素半導体素子およびその製造方法に関する。
パワー半導体デバイスは、高耐圧で大電流を流す用途に用いられる半導体素子であり、低損失であることが望まれている。従来は、シリコン（Ｓｉ）基板を用いたパワー半導体デバイスが主流であったが、近年、炭化珪素（ＳｉＣ）基板を用いたパワー半導体デバイスが注目され、開発が進められている。
炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に比べて材料自体の絶縁破壊電圧が一桁高いので、ｐｎ接合部またはショットキー接合部における空乏層を薄くしても耐圧を維持することができるという特徴を有している。このため、炭化珪素を用いると、デバイスの厚さを小さくすることができ、また、ドーピング濃度を高めることができるので、炭化珪素は、オン抵抗が低く、高耐圧で低損失のパワー半導体デバイスを形成するための材料として期待されている。
ＳｉＣを用いた代表的な半導体素子の１つに、金属－絶縁体－半導体電界効果トランジスタ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＦＥＴ）がある。金属－酸化物－半導体電界効果トランジスタ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）は、ＭＩＳＦＥＴの一種である。
ＳｉＣを用いたＭＩＳＦＥＴ（以下、「ＳｉＣ－ＭＩＳＦＥＴ」）などの炭化珪素半導体素子は、炭化珪素ウェハの主面上に形成された炭化珪素エピタキシャル層を用いて形成される。通常、１つの炭化珪素ウェハから複数の炭化珪素半導体素子（チップ）が作製される。各炭化珪素半導体素子において、炭化珪素エピタキシャル層はドリフト層を含んでいる。炭化珪素エピタキシャル層上に、チャネル層として機能する炭化珪素層がさらに配置されることもある。
特許文献１は、チャネル層を備えた縦型のＳｉＣ―ＭＩＳＦＥＴを開示している。
国際公開第２０１０／１２５８１９号
ＳｉＣ－ＭＩＳＦＥＴなどの炭化珪素半導体素子には、さらなる低抵抗化（低損失化）が求められる場合がある。
本開示の一態様は、オン抵抗を低減することの可能な炭化珪素半導体素子を提供する。
本開示の一態様は、複数のユニットセルを含む炭化珪素半導体素子であって、前記複数のユニットセルのそれぞれは、第１主面および第２主面を有する基板と、前記基板の前記第１主面上に配置された第１導電型の炭化珪素半導体層と、前記炭化珪素半導体層の表面に接する第２導電型のボディ領域と、前記ボディ領域に接する第１導電型のソース領域と、前記炭化珪素半導体層上に、前記ボディ領域の少なくとも一部に接して配置された、炭化珪素半導体からなるチャネル層と、前記チャネル層上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極とを有し、前記チャネル層は、１×１０１８／ｃｍ３以上１×１０１９／ｃｍ３以下の濃度で第１導電型の不純物を含む高濃度不純物層と、１×１０１７／ｃｍ３以上１×１０１８／ｃｍ３未満の濃度で第１導電型の不純物を含む第１中濃度不純物層と、第１導電型の不純物の濃度が１×１０１７／ｃｍ３未満である第１低濃度不純物層とを含む積層構造を有し、前記第１低濃度不純物層は、前記高濃度不純物層および前記第１中濃度不純物層よりも前記ボディ領域側に配置されている、炭化珪素半導体素子を含む。
本開示の他の一態様は、複数のユニットセルを含む炭化珪素半導体素子であって、前記複数のユニットセルのそれぞれは、第１主面および第２主面を有する基板と、前記基板の前記第１主面上に配置された第１導電型の炭化珪素半導体層と、前記炭化珪素半導体層の表面に接する第２導電型のボディ領域と、前記ボディ領域に接する第１導電型のソース領域と、前記炭化珪素半導体層上に、前記ボディ領域の少なくとも一部に接して配置された、炭化珪素半導体からなるチャネル層と、前記チャネル層上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極とを有し、前記チャネル層は、それぞれが１×１０１７／ｃｍ３以上１×１０１８／ｃｍ３未満の濃度で第１導電型の不純物を含む第１中濃度不純物層および第２中濃度不純物層と、１×１０１８／ｃｍ３以上１×１０１９／ｃｍ３以下の濃度で第１導電型の不純物を含む高濃度不純物層とを含む積層構造を有し、前記高濃度不純物層は、前記第１中濃度不純物層と前記第２中濃度不純物層との間に配置されている、炭化珪素半導体素子を含む。
本開示のさらに他の一態様は、第１主面および第２主面を有する基板であって、前記第１主面上に配置された第１導電型の炭化珪素半導体層と、前記炭化珪素半導体層の表面に接する第２導電型のボディ領域と、前記ボディ領域に接する第１導電型のソース領域とを有する基板を用意する工程と、チャンバー内において、前記炭化珪素半導体層の表面に原料ガスおよび第１導電型の不純物を含む不純物ガスを供給することで炭化珪素半導体をエピタキシャル成長させ、これにより、前記炭化珪素半導体層上に、前記ボディ領域の少なくとも一部に接するチャネル層を形成する工程とを包含し、前記チャネル層を形成する工程は、前記不純物ガスの供給量を異ならせることで、第１導電型の不純物の濃度の異なる複数の層を含む積層構造の前記チャネル層を形成する工程であって、前記複数の層は、１×１０１８／ｃｍ３以上１×１０１９／ｃｍ３以下の濃度で第１導電型の不純物を含む高濃度不純物層と、１×１０１７／ｃｍ３以上１×１０１８／ｃｍ３未満の濃度で第１導電型の不純物を含む中濃度不純物層と、第１導電型の不純物の濃度が１×１０１７／ｃｍ３未満である低濃度不純物層とを含み、前記低濃度不純物層は、前記高濃度不純物層および前記中濃度不純物層よりも前記ボディ領域側に配置されており、前記チャンバーは、前記チャンバー内に前記不純物ガスを供給する複数の不純物ガス経路を有し、前記複数の不純物ガス経路のそれぞれを流れる前記不純物ガスの流量は、互いに独立して制御可能であり、少なくとも前記高濃度不純物層と前記中濃度不純物層とは、前記複数の不純物ガス経路のうち互いに異なる不純物ガス経路を用いて前記不純物ガスを供給しながら形成される、炭化珪素半導体素子の製造方法を含む。
本開示によれば、オン抵抗を低減することの可能な炭化珪素半導体素子を提供できる。
実施形態の炭化珪素半導体素子２００を例示する断面図である。 炭化珪素半導体素子２００のチャネル層１０６を例示する断面図である。 チャネル層１０６の厚さ方向における不純物濃度プロファイルを例示する図である。 炭化珪素半導体素子２００の他のチャネル層１０６Ａを例示する断面図である。 チャネル層１０６Ａの厚さ方向における不純物濃度プロファイルを例示する図である。 炭化珪素半導体素子２００の他のチャネル層１０６Ｂを例示する断面図である。 チャネル層１０６Ｂの厚さ方向における不純物濃度プロファイルを例示する図である。 炭化珪素半導体素子２００の他のチャネル層１０６Ｃを例示する断面図である。 チャネル層１０６Ｃの厚さ方向における不純物濃度プロファイルを例示する図である。 炭化珪素半導体素子２００の他のチャネル層１０６Ｄを例示する断面図である。 チャネル層１０６Ｄの厚さ方向における不純物濃度プロファイルを例示する図である。 図２に示すチャネル層１０６の厚さ方向における不純物濃度プロファイルの他の例を示す図である。 図４Ａに示すチャネル層１０６Ｂの厚さ方向における不純物濃度プロファイルの他の例を示す図である 炭化珪素半導体素子２００の製造方法を説明するための工程断面図である。 炭化珪素半導体素子２００の製造方法を説明するための工程断面図である。 炭化珪素半導体素子２００の製造方法を説明するための工程断面図である。 炭化珪素半導体素子２００の製造方法を説明するための工程断面図である。 炭化珪素半導体素子２００の製造方法を説明するための工程断面図である。 炭化珪素半導体素子２００の製造方法を説明するための工程断面図である。 試料１～試料４のＭＩＳＦＥＴのチャネル層を説明するための断面図である。 試料１～試料４のＭＩＳＦＥＴにおける、不純物濃度Ｃｎとオン抵抗Ｒｏｎ（Ｖｔｈ＝４Ｖ）との関係を示す図である。 試料２および試料４のＭＩＳＦＥＴにおける、閾値電圧Ｖｔｈとオン電流が５０Ａのときのオン抵抗Ｒｏｎ＿５０Ａとの関係を示す図である。 試料１～試料４のＭＩＳＦＥＴの閾値電圧Ｖｔｈの中央値Ｖｔｈ－ｍｅｄおよび閾値電圧の面内ばらつきＶｔｈ―Ｒａｎｇｅ／２を示す図である。 試料１～試料４のＭＩＳＦＥＴの閾値電圧の面内ばらつきＶｔｈ―Ｒａｎｇｅ／２を示す図である。 試料１～試料４のＭＩＳＦＥＴにおけるチャネルダイオードの立ち上がり電圧Ｖｆ５０（Ｖｔｈ＝４Ｖ）を示す図である。
本開示の一態様の概要は以下の通りである。
本開示の一態様の炭化珪素半導体素子は、複数のユニットセルを含む炭化珪素半導体素子であって、前記複数のユニットセルのそれぞれは、第１主面および第２主面を有する基板と、前記基板の前記第１主面上に配置された第１導電型の炭化珪素半導体層と、前記炭化珪素半導体層の表面に接する第２導電型のボディ領域と、前記ボディ領域に接する第１導電型のソース領域と、前記炭化珪素半導体層上に、前記ボディ領域の少なくとも一部に接して配置された、炭化珪素半導体からなるチャネル層と、前記チャネル層上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極とを有し、前記チャネル層は、１×１０１８／ｃｍ３以上１×１０１９／ｃｍ３以下の濃度で第１導電型の不純物を含む高濃度不純物層と、１×１０１７／ｃｍ３以上１×１０１８／ｃｍ３未満の濃度で第１導電型の不純物を含む第１中濃度不純物層と、第１導電型の不純物の濃度が１×１０１７／ｃｍ３未満である第１低濃度不純物層とを含む積層構造を有し、前記第１低濃度不純物層は、前記高濃度不純物層および前記第１中濃度不純物層よりも前記ボディ領域側に配置されている、炭化珪素半導体素子。
前記第１中濃度不純物層の厚さは、例えば、５ｎｍ以上３０ｎｍ以下であってもよい。
前記高濃度不純物層の厚さは、例えば、１０ｎｍ以上４０ｎｍ以下であってもよい。
前記第１低濃度不純物層の厚さは、例えば、１ｎｍ以上２０ｎｍ以下であってもよい。
上記炭化珪素半導体素子は、例えば、前記チャネル層と前記ボディ領域との界面に、前記第１低濃度不純物層よりも不純物濃度の高い界面エピタキシャル層をさらに有し、前記第１低濃度不純物層は、前記界面エピタキシャル層上に、前記界面エピタキシャル層と接して配置されていてもよい。
前記第１中濃度不純物層は、例えば、前記第１低濃度不純物層と前記高濃度不純物層との間に配置されていてもよい。
前記チャネル層は、例えば、１×１０１７／ｃｍ３以上１×１０１８／ｃｍ３未満の濃度で第１導電型の不純物を含む第２中濃度不純物層をさらに含み、前記高濃度不純物層は、例えば、前記第１中濃度不純物層と前記第２中濃度不純物層との間に配置され、前記第１中濃度不純物層および前記第２中濃度不純物層と接していてもよい。
前記チャネル層は、例えば、第１導電型の不純物の濃度が１×１０１７／ｃｍ３未満である第２低濃度不純物層をさらに含み、前記高濃度不純物層および前記第１中濃度不純物層は、例えば、前記第１低濃度不純物層と前記第２低濃度不純物層との間に配置されていてもよい。
前記高濃度不純物層は、例えば、前記第１低濃度不純物層と前記第１中濃度不純物層との間に配置されていてもよい。
前記高濃度不純物層、前記第１中濃度不純物層および前記第１低濃度不純物層のそれぞれにおいて、例えば、前記チャネル層の厚さ方向における第１導電型の不純物の濃度プロファイルは略平坦な領域を含んでもよい。
前記複数のユニットセルのそれぞれは、例えば、前記ソース領域および前記ボディ領域と電気的に接続されたソース電極と、前記基板の前記第２主面上に配置されたドレイン電極とをさらに有し、前記複数のユニットセルのそれぞれにおいて、前記ソース電極を基準として前記ドレイン電極および前記ゲート電極に印加される電位をそれぞれＶｄｓおよびＶｇｓとし、ゲート閾値電圧をＶｔｈとすると、例えば、Ｖｇｓ≧Ｖｔｈの場合、前記チャネル層を介して前記ドレイン電極から前記ソース電極へ電流が流れ、Ｖｇｓ＜Ｖｔｈの場合、Ｖｄｓが０ボルトよりも小さくなるにつれて、前記ボディ領域から前記炭化珪素半導体層へ電流が流れ始める前に前記ソース電極から前記チャネル層を介して前記ドレイン電極へ電流が流れてもよい。
本開示の他の一態様の炭化珪素半導体素子は、複数のユニットセルを含む炭化珪素半導体素子であって、前記複数のユニットセルのそれぞれは、第１主面および第２主面を有する基板と、前記基板の前記第１主面上に配置された第１導電型の炭化珪素半導体層と、前記炭化珪素半導体層の表面に接する第２導電型のボディ領域と、前記ボディ領域に接する第１導電型のソース領域と、前記炭化珪素半導体層上に、前記ボディ領域の少なくとも一部に接して配置された、炭化珪素半導体からなるチャネル層と、前記チャネル層上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極とを有し、前記チャネル層は、それぞれが１×１０１７／ｃｍ３以上１×１０１８／ｃｍ３未満の濃度で第１導電型の不純物を含む第１中濃度不純物層および第２中濃度不純物層と、１×１０１８／ｃｍ３以上１×１０１９／ｃｍ３以下の濃度で第１導電型の不純物を含む高濃度不純物層とを含む積層構造を有し、前記高濃度不純物層は、前記第１中濃度不純物層と前記第２中濃度不純物層との間に配置されている。
前記第１中濃度不純物層および前記第２中濃度不純物層の厚さは、例えば、５ｎｍ以上３０ｎｍ以下であってもよい。
前記高濃度不純物層、前記第１中濃度不純物層および前記第２中濃度不純物層のそれぞれにおいて、例えば、前記チャネル層の厚さ方向における第１導電型の不純物の濃度プロファイルは略平坦な領域を含んでもよい。
本開示の一態様の炭化珪素半導体素子の製造方法は、第１主面および第２主面を有する基板であって、前記第１主面上に配置された第１導電型の炭化珪素半導体層と、前記炭化珪素半導体層の表面に接する第２導電型のボディ領域と、前記ボディ領域に接する第１導電型のソース領域とを有する基板を用意する工程と、チャンバー内において、前記炭化珪素半導体層の表面に原料ガスおよび第１導電型の不純物を含む不純物ガスを供給することで炭化珪素半導体をエピタキシャル成長させ、これにより、前記炭化珪素半導体層上に、前記ボディ領域の少なくとも一部に接するチャネル層を形成する工程とを包含し、前記チャネル層を形成する工程は、前記不純物ガスの供給量を異ならせることで、第１導電型の不純物の濃度の異なる複数の層を含む積層構造の前記チャネル層を形成する工程であって、前記複数の層は、１×１０１８／ｃｍ３以上１×１０１９／ｃｍ３以下の濃度で第１導電型の不純物を含む高濃度不純物層と、１×１０１７／ｃｍ３以上１×１０１８／ｃｍ３未満の濃度で第１導電型の不純物を含む中濃度不純物層と、第１導電型の不純物の濃度が１×１０１７／ｃｍ３未満である低濃度不純物層とを含み、前記低濃度不純物層は、前記高濃度不純物層および前記中濃度不純物層よりも前記ボディ領域側に配置されており、前記チャンバーは、前記チャンバー内に前記不純物ガスを供給する複数の不純物ガス経路を有し、前記複数の不純物ガス経路のそれぞれを流れる前記不純物ガスの流量は、互いに独立して制御可能であり、少なくとも前記高濃度不純物層と前記中濃度不純物層とは、前記複数の不純物ガス経路のうち互いに異なる不純物ガス経路を用いて前記不純物ガスを供給しながら形成される。
（第１の実施形態）
以下、図面を参照しながら、炭化珪素半導体素子の第１の実施形態を説明する。本実施形態の炭化珪素半導体素子はＳｉＣ－ＭＩＳＦＥＴである。ここでは、第１導電型としてｎ型、第２導電型としてｐ型の導電型を有するＭＩＳＦＥＴを例に説明するが、本実施形態の炭化珪素半導体素子は、第１導電型としてｐ型、第２導電型としてｎ型の導電型を有するＭＩＳＦＥＴであってもよい。
炭化珪素半導体素子は、２次元に配列された複数のユニットセルから構成されている。図１は、炭化珪素半導体素子２００における２つのユニットセル１００を例示する断面図である。
各ユニットセル１００は、第１主面および第２主面を有する基板１０１と、基板１０１の第１主面上に配置された炭化珪素エピタキシャル層（ドリフト層）１１０とを含んでいる。基板１０１の第２主面には、ドレイン電極１１４が配置されている。基板１０１は、炭化珪素ウェハの一部である。基板１０１として、第１導電型の炭化珪素半導体基板が用いられ得る。第１導電型の炭化珪素基板は、例えばｎ＋基板（ｎ＋ＳｉＣ基板）である。
炭化珪素エピタキシャル層１１０には、第２導電型のボディ領域（ウェル領域）１０３が配置されている。炭化珪素エピタキシャル層１１０のうちボディ領域１０３が配置されていない領域は、第１導電型のドリフト領域１０２である。ドリフト領域１０２の表面部のうち、隣接する２つのボディ領域１０３に挟まれた領域１２０は、ＪＦＥＴ領域として機能する。本実施形態では、ドリフト領域１０２はｎ－型であり、ボディ領域１０３はｐ型である。ドリフト領域１０２の不純物濃度および厚さは、半導体装置に求められる耐圧によって適宜変更される。
本実施形態では、第１導電型がｎ型、第２導電型がｐ型であるが、ｎ型とｐ型は相互に入れ替わっても良い。なお、「ｎ＋」又は「ｎ－」の符号における上付き文字の「＋」又は「－」の表記は、ドーパントの相対的な濃度を表している。「ｎ＋」は「ｎ」よりもｎ型不純物濃度が高いことを意味し、「ｎ－」は「ｎ」よりもｎ型不純物濃度が低いことを意味している。
ボディ領域１０３内には、第１導電型（ここではｎ＋型）のソース領域１０４が配置されている。ボディ領域１０３には、また、第２導電型（ここではｐ＋型）のコンタクト領域１０５が配置されている。コンタクト領域１０５は、ボディ領域１０３とソース電極１０９との間のコンタクト抵抗を低減するために形成される。なお、コンタクト領域１０５が形成されていなくてもよい。その場合には、ボディ領域１０３の一部がソース電極１０９と直接接するように構成される。
ソース領域１０４上には、ソース電極１０９が設けられている。ソース電極１０９は、ｎ＋型のソース領域１０４及びｐ＋型のコンタクト領域１０５の両方と電気的に接触している。なお、図示する例では、ソース電極１０９はチャネル層１０６と接しているが、チャネル層１０６と接していなくてもよい。
炭化珪素エピタキシャル層１１０上には、チャネル層１０６が、ボディ領域１０３に接して形成されている。チャネル層１０６は、炭化珪素半導体により主に構成され、かつ、第１導電型の不純物を含んでいる。チャネル層１０６は、ソース領域１０４とＪＦＥＴ領域１２０とを繋ぐように形成される。チャネル層１０６は、例えば、炭化珪素エピタキシャル層１１０上にエピタキシャル成長によって形成されている。チャネル層１０６のうちボディ領域１０３とゲート電極１０８の間に位置する部分はチャネル領域として機能する。本実施形態におけるチャネル層１０６は、３層以上の積層構造を有する積層チャネル層である。チャネル層１０６の具体的な構造は後述する。
チャネル層１０６の上にはゲート絶縁膜１０７が配置されている。ゲート絶縁膜１０７の厚さは、ゲート電極１０８に印加する電圧によって適宜選択される。ゲート絶縁膜１０７の上にはゲート電極１０８が設けられている。ゲート電極１０８は、少なくともボディ領域１０３の表面のうちＪＦＥＴ領域１２０およびソース領域１０４の間に位置する部分を覆うように配置されている。
複数のユニットセル１００のゲート電極１０８は、例えば一体的に形成されており、互いに電気的に接続されている。ゲート電極１０８は、不図示のゲートパッドに電気的に接続されている。複数のユニットセル１００のソース電極１０９は、不図示のソース配線により互いに電気的に接続されている。ソース配線は、不図示のソースパッドに電気的に接続されている。
炭化珪素半導体素子（ＳｉＣ－ＭＩＳＦＥＴ）２００は、トランジスタ動作がオフ状態のときに、チャネル層１０６を介してソース電極１０９からドレイン電極１１４に電流を流すダイオードとして機能してもよい。このようなダイオードを「チャネルダイオード」と称する。本明細書では、ドレイン電極１１４からソース電極１０９への向きを「順方向」、ソース電極１０９からドレイン電極１１４への向きを「逆方向」と定義する。チャネルダイオードが電流を流す方向は「逆方向」である。チャネルダイオードの立ち上がり電圧の絶対値│Ｖｆ０│は、炭化珪素半導体素子２００に内在するｐｎ接合を用いたダイオード（以下、「ボディダイオード」）の立ち上がり電圧の絶対値│Ｖｆｂ│よりも小さくなるように設定される。
ＳｉＣ－ＭＩＳＦＥＴを、例えば、電力変換器のスイッチング素子として用いる場合、ＳｉＣ－ＭＩＳＦＥＴがオフ状態であるときに、電力変換器に還流電流を流すことがある。一般的なインバータ回路では、ＳｉＣ－ＭＩＳＦＥＴに対して逆並列に外付けで、ＳＢＤなどの還流ダイオードを接続させ、還流ダイオードを還流電流の経路とする。これに対し、チャネルダイオードを内蔵するＳｉＣ－ＭＩＳＦＥＴでは、外付けで還流ダイオードを設ける必要がないので、部品の数を低減できるというメリットがある
チャネルダイオードを内蔵する場合の炭化珪素半導体素子２００の動作をより具体的に説明する。ソース電極１０９の電位を基準とするゲート電極１０８の電位をＶｇｓ、ゲート閾値電圧をＶｔｈとすると、Ｖｇｓ≧Ｖｔｈの場合、順方向に電流が流れる（トランジスタ動作ＯＮモード）。ここでは、矢印９０に沿って、ドレイン電極１１４から、チャネル層１０６を介してソース電極１０９へオン電流が流れる。一方、０Ｖ≦Ｖｇｓ＜Ｖｔｈの場合、順方向に電流が流れない（トランジスタ動作ＯＦＦモード）。トランジスタ動作ＯＦＦモードにおいて、Ｖｄｓが０ボルトよりも小さくなるにつれて、ボディ領域１０３から炭化珪素半導体エピタキシャル層１１０へ電流が流れ始める前に、矢印９１に沿って、ソース電極１０９からチャネル層１０６を介してドレイン電極１１４へ電流が流れる。すなわち、Ｖｄｓ＜０（Ｖ）のとき、逆方向に電流が流れるチャネルダイオードとして機能する。このような構成は、チャネル層１０６の不純物濃度・厚さ、ゲート絶縁膜１０７の厚さなどを適宜制御することで得られる。
＜チャネル層１０６の構造＞
チャネル層１０６は、例えば、ドリフト領域１０２と同じ導電型（例えばｎ型）の不純物を含む炭化珪素エピタキシャル層である。
チャネル層１０６は、不純物濃度の異なる複数の層を含む積層構造を有する。例えば、チャネル層１０６は、1×１０１８／ｃｍ３以上１×１０１９／ｃｍ３以下の濃度で第１導電型の不純物を含む高濃度不純物層と、第１導電型の不純物の濃度が１×１０１７／ｃｍ３未満である低濃度不純物層と、１×１０１７／ｃｍ３以上１×１０１８／ｃｍ３未満の濃度で第１導電型の不純物を含む中濃度不純物層とを含む積層構造を有している。高濃度不純物層の不純物濃度は、所望の素子特性（例えば順方向および逆方向の閾値電圧）が得られるように調整される。低濃度不純物層は、高濃度不純物層および中濃度不純物層よりもボディ領域１０３側に配置されている。
チャネル層１０６の積層構造は、例えば、高濃度不純物層、低濃度不純物層および中濃度不純物層を少なくとも１つずつ含む。後述するように、積層構造には、これらの不純物層が２層以上含まれていてもよい。チャネル層１０６が２層以上の低濃度不純物層を含む場合には、少なくとも1つの低濃度不純物層が、高濃度不純物層および中濃度不純物層よりもボディ領域１０３側に配置されていればよい。
低濃度不純物層は、不純物を実質的に含まないアンドープ層であってもよい。「アンドープ層」は、不純物を添加するプロセスを積極的に行わずに形成された層を指し、例えば、チャンバー内に不純物ガスを供給せずに、炭化珪素をエピタキシャル成長させることによって形成された層を含む。
本実施形態によると、チャネル層１０６に、高濃度不純物層に加えて、低濃度不純物層および中濃度不純物層を設けることにより、炭化珪素ウェハの第１主面に平行な面内（以下、「ウェハ面内」）における特性ばらつきを抑制しつつ、オン抵抗を低減することが可能である。ウェハ面内における閾値電圧Ｖｔｈ等のばらつきを抑制することで、歩留まりを高くでき、生産性を向上できる。従って、高い生産性で製造可能な、低損失な炭化珪素半導体素子を提供できる。以下、詳しく説明する。
炭化珪素のエピタキシャル成長によってチャネル層１０６を形成する場合、本出願人による国際公開第２０１３／１４０４７３号に記載されているように、チャネル層１０６とボディ領域１０３との界面に、不純物濃度の高い界面エピタキシャル層が形成されることがある。界面エピタキシャル層は、エピタキシャル成長の初期に、チャンバーに吸着された窒素などの不純物がエピタキシャル膜に意図せず導入されることによって形成される層である。界面エピタキシャル層の不純物濃度が高いと（例えば1×１０１８／ｃｍ３以上）、所望の閾値電圧が得られない可能性がある。また、ウェハの結晶品質の分布、イオン注入によるダメージ量の分布、エピタキシャル成長時の基板温度分布などに起因して、ウェハ面内において、界面エピタキシャル層に不純物濃度、厚さなどのばらつきが生じ得る。界面エピタキシャル層の不純物濃度が高いと、界面エピタキシャル層のばらつきによって、ウェハ面内でゲート閾値電圧Ｖｔｈ（以下、「閾値電圧Ｖｔｈ」）のばらつきが生じる可能性がある。本明細書では、ウェハ面内のばらつきを「面内ばらつき」と略すことがある。
本実施形態では、高濃度不純物層および中濃度不純物層よりもボディ領域１０３側に、不純物濃度が１×１０１７ｃｍ－３未満の低濃度不純物層を形成する。これにより、エピタキシャル成長の初期に基板１０１上に供給される不純物ガスの量を低減できるので、エピタキシャル成長の初期に生じる界面エピタキシャル層の不純物濃度を、例えば、高濃度不純物層の不純物濃度よりも低く抑えることが可能である。界面エピタキシャル層が形成されても、その不純物濃度が高濃度不純物層よりも低いと、界面エピタキシャル層が閾値電圧Ｖｔｈなどの特性に与える影響を低減できる。従って、所望の閾値電圧Ｖｔｈが得られ、かつ、界面エピタキシャル層に起因する閾値電圧Ｖｔｈの面内ばらつきを低減できる。
低濃度不純物層は、チャネル層１０６の最下層であってもよい。これにより、より効果的に界面エピタキシャル層の不純物濃度を低減できる。この場合、低濃度不純物層は、界面エピタキシャル層上に、界面エピタキシャル層と接するように配置され得る。
しかしながら、低濃度不純物層を導入すると、オン抵抗が高くなるおそれがある。これに対し、本実施形態におけるチャネル層１０６は、低濃度不純物層よりも不純物濃度の高い中濃度不純物層を含む。これにより、低濃度不純物層および高濃度不純物層のみを含む積層チャネル層よりも、オン抵抗を低減できる。
なお、オン抵抗を高めるために高濃度不純物層を厚くすることも考えられる。しかし、高濃度不純物層を厚くすると、高濃度不純物層の厚さの面内ばらつきが閾値電圧Ｖｔｈに与える影響が大きくなり、ウェハ面内で閾値電圧Ｖｔｈにばらつきが増加する可能性がある。これに対し、中濃度不純物層を設けると、中濃度不純物層の不純物濃度は高濃度不純物層よりも低く、１×１０１８／ｃｍ３未満であるため、その厚さばらつきが閾値電圧Ｖｔｈなどの特性に与える影響を小さくできる。従って、閾値電圧Ｖｔｈの面内ばらつきの増加を抑制しつつ、オン抵抗を低減できる。閾値電圧Ｖｔｈの面内ばらつきを抑制できるので、歩留まりが高くなり、生産性を向上できる。
中濃度不純物層は、低濃度不純物層よりも高濃度不純物層側に配置されていてもよい。これにより、オン抵抗をより効果的に低減できる。例えば中濃度不純物層は、高濃度不純物層と接していてもよい。後述するように、高濃度不純物層を挟むように２つの中濃度不純物層が配置されてもよい。
以下、チャネル層１０６の構造をより具体的に説明する。
図２Ａは、本実施形態におけるチャネル層１０６を例示する模式的な断面図である。図２Ｂは、チャネル層１０６の厚さ方向における不純物濃度プロファイルを例示する模式図である。図２Ｂにおいて、縦軸は第１導電型の不純物の濃度、横軸はチャネル層１０６のゲート絶縁膜１０７側の表面からの深さである。
チャネル層１０６は、高濃度不純物層６０１と、低濃度不純物層６０３ａと、２つの中濃度不純物層６０２ａ、６０２ｂとを含む積層構造を有している。この例では、ボディ領域１０３側から、低濃度不純物層６０３ａ、中濃度不純物層６０２ａ、高濃度不純物層６０１および中濃度不純物層６０２ｂがこの順で積み重ねられている。チャネル層１０６に含まれる第１導電型の不純物は、特に限定しないが、例えばｎ型不純物である窒素でもよい。
図２Ａに示すように、チャネル層１０６とボディ領域１０３との界面に、低濃度不純物層６０３ａよりも不純物濃度の高い界面エピタキシャル層６１０が形成されていてもよい。低濃度不純物層６０３ａは、界面エピタキシャル層６１０上に、界面エピタキシャル層６１０と接して配置されていてもよい。界面エピタキシャル層６１０の厚さは、例えば０超１０ｎｍ以下、不純物濃度は、例えば１×１０１６以上１×１９１８／cm3以下である。
低濃度不純物層６０３ａは、チャネル層１０６の最下層として形成され、高濃度不純物層６０１および中濃度不純物層６０２ａ、６０２ｂよりもボディ領域１０３側に配置されている。従って、界面エピタキシャル層６１０の不純物濃度のばらつきに起因するウェハ面内の閾値電圧Ｖｔｈのばらつきを低減できる。
中濃度不純物層（「第１中濃度不純物層」と呼ぶことがある。）６０２ａは、低濃度不純物層６０３ａと高濃度不純物層６０１との間に配置されている。中濃度不純物層（「第２中濃度不純物層」と呼ぶことがある。）６０２ｂは、高濃度不純物層６０１上に配置されている。すなわち、高濃度不純物層６０１は、中濃度不純物層６０２ａと中濃度不純物層６０２ｂとの間に配置されている。高濃度不純物層６０１は、中濃度不純物層６０２ａおよび中濃度不純物層６０２ｂと接していてもよい。高濃度不純物層６０１に隣接して中濃度不純物層６０２ａ、６０２ｂを設けることで、オン抵抗をより効果的に低減できる。
また、高濃度不純物層６０１上に、すなわち高濃度不純物層６０１とゲート絶縁膜１０７との間に、中濃度不純物層６０２ｂまたは低濃度不純物層を配置することにより、ゲート絶縁膜１０７の形成工程で、高濃度不純物層６０１がプロセスダメージを受けることを抑制できる。さらに、ゲート絶縁膜１０７として熱酸化膜を形成する場合には、熱酸化膜の形成工程に起因する閾値電圧Ｖｔｈの面内ばらつきを低減できる。熱酸化膜の形成工程では、チャネル層１０６の表面部分が酸化され、その厚さが減少することがある。このとき、チャネル層１０６の上面が高濃度不純物層６０１で構成されていると、高濃度不純物層６０１の厚さが減少し、その減少量の面内ばらつきによって、順方向のゲート閾値電圧および逆方向の立ち上がり電圧等の電気特性にばらつきが生じ得る。これに対し、高濃度不純物層６０１上に中濃度不純物層６０２ｂまたは低濃度不純物層、あるいはその両方を形成すると、Ｖｔｈ感度の高い高濃度不純物層６０１の厚さの減少を抑制できる。従って、閾値電圧Ｖｔｈの面内ばらつきをより効果的に抑制できる。
次いで、チャネル層１０６における各層の厚さを説明する。ここで説明する厚さは、炭化珪素半導体素子２００の完成後の厚さである。
高濃度不純物層６０１の厚さは、例えば１０ｎｍ以上である。これにより、より確実に所望のオン電流が得られる。一方、高濃度不純物層６０１が厚くなりすぎると、高濃度不純物層６０１の厚さのばらつきに起因する閾値電圧Ｖｔｈのばらつきが増加するおそれがある。このため、高濃度不純物層６０１の厚さは例えば４０ｎｍ以下であってもよい。高濃度不純物層６０１の厚さおよび不純物濃度は、炭化珪素半導体素子２００がチャネルダイオードとして機能し得るように制御されていてもよい。
低濃度不純物層６０３ａの厚さは、例えば１ｎｍ以上である。これにより、界面エピタキシャル層６１０の不純物濃度をより効果的に低減できる。低濃度不純物層６０３ａの厚さは２０ｎｍ以下であってもよい。これにより、オン抵抗の増大を抑制できる。
中濃度不純物層６０２ａの厚さは、例えば５ｎｍ以上である。これにより、オン抵抗をより確実に低減できる。また、中濃度不純物層６０２ａの厚さは３０ｎｍ以下であってもよい。これにより、より確実に、閾値電圧Ｖｔｈのばらつきの増加を抑制しながらオン抵抗を低減できる。
チャネル層１０６の最上層、この例では中濃度不純物層６０２ｂは、高濃度不純物層６０１を保護する保護層としても機能する。ゲート絶縁膜１０７として熱酸化膜を形成する場合には、チャネル層１０６の最上層の表面部分が酸化される。熱酸化後の最上層の厚さは、酸化によって消失する量によって変化するので一概には言えないが、例えば５ｎｍ以上３０ｎｍ以下であってもよい。
また、中濃度不純物層６０２ａおよび中濃度不純物層６０２ｂの合計の厚さは、高濃度不純物層６０１の厚さの１／２以上であることがより好ましい。これにより、オン抵抗をより確実に低減できる。
高濃度不純物層６０１、中濃度不純物層６０２ａ、６０２ｂおよび低濃度不純物層６０３ａに導入される第１導電型の不純物の種類は、特に限定しない。第１導電型がｎ型の場合、ｎ型の不純物として、例えば、窒素および／または燐を用いることができる。第１導電型がｐ型の場合は、ｐ型の不純物として、例えば、アルミニウムおよび／またはボロンを用いることができる。チャネル層１０６を構成する複数の不純物層は全て同じ不純物を含んでもよいし、異なる種類の不純物を含んでもよい。
以下、本実施形態におけるチャネル層１０６の変形例を説明する。
図３Ａは、変形例１のチャネル層１０６Ａを示す模式的な断面図である。図３Ｂは、チャネル層１０６Ａの厚さ方向における不純物濃度プロファイルを例示する模式図である。
チャネル層１０６Ａは、ボディ領域１０３側から、低濃度不純物層６０３ａ、中濃度不純物層６０２ａ、高濃度不純物層６０１および低濃度不純物層６０３ｂをこの順に有する。チャネル層１０６Ａは、高濃度不純物層６０１上に、高濃度不純物層６０１と接するように低濃度不純物層６０３ｂを有する点で、図２Ａに示すチャネル層１０６と異なる。チャネル層１０６の最上層として、不純物濃度のより低い低濃度不純物層６０３ｂを設けることで、チャネル層１０６Ａの熱酸化による消失量のばらつきに起因する特性ばらつきをより効果的に低減できる。
低濃度不純物層６０３ａ、中濃度不純物層６０２ａおよび高濃度不純物層６０１の厚さは、それぞれ、図２Ａに示すチャネル層１０６におけるこれらの層と同じであってもよい。低濃度不純物層６０３ｂの厚さは、熱酸化によって消失する量によって変化するので一概には言えないが、例えば５ｎｍ以上３０ｎｍ以下であってもよい。
図４Ａは、変形例２のチャネル層１０６Ｂを示す模式的な断面図である。図４Ｂは、チャネル層１０６Ｂの厚さ方向における不純物濃度プロファイルを例示する模式図である。
チャネル層１０６Ｂは、ボディ領域１０３側から、低濃度不純物層６０３ａ、中濃度不純物層６０２ａ、高濃度不純物層６０１、中濃度不純物層６０２ｂおよび低濃度不純物層６０３ｂをこの順に有する。チャネル層１０６Ｂは、中濃度不純物層６０２ｂ上にさらに他の低濃度不純物層６０３ｂを有する点で、図２Ａに示すチャネル層１０６と異なる。チャネル層１０６Ｂの最上層として低濃度不純物層６０３ｂを設けることで、チャネル層１０６Ｂの熱酸化による消失量のばらつきに起因する特性ばらつきをより効果的に低減できる。また、高濃度不純物層６０１を挟むように２層の中濃度不純物層６０２ａ、６０２ｂを有するので、オン抵抗をより効果的に低減できる。
低濃度不純物層６０３ａ、中濃度不純物層６０２ａ、高濃度不純物層６０１および低濃度不純物層６０３ｂの厚さは、それぞれ、図３Ａに示すチャネル層１０６Ａにおけるこれらの層と同じであってもよい。中濃度不純物層６０２ｂの厚さは、中濃度不純物層６０２ａと同様に、５nm以上３０ｎｍ以下であってもよい。
図５Ａは、変形例３のチャネル層１０６Ｃを示す模式的な断面図である。図５Ｂは、チャネル層１０６Ｃの厚さ方向における不純物濃度プロファイルを例示する模式図である。
チャネル層１０６Ｃは、ボディ領域１０３側から、低濃度不純物層６０３ａ、高濃度不純物層６０１および中濃度不純物層６０２ｂを含む。チャネル層１０６Ｃは、高濃度不純物層６０１と低濃度不純物層６０３ａとの間に中濃度不純物層を有していない点で、図２に示すチャネル層１０６と異なる。
低濃度不純物層６０３ａ、高濃度不純物層６０１および中濃度不純物層６０２ｂの厚さは、それぞれ、図３Ａに示すチャネル層１０６Ａにおけるこれらの層と同じであってもよい。
本実施形態におけるチャネル層１０６は、低濃度不純物層を有していなくてもよい。
図６Ａは、変形例４のチャネル層１０６Ｄを示す模式的な断面図である。図６Ｂは、チャネル層１０６Ｄの厚さ方向における不純物濃度プロファイルを例示する模式図である。
チャネル層１０６Ｄは、低濃度不純物層を有していない。チャネル層１０６Ｄでは、界面エピタキシャル層６１０と接するように中濃度不純物層６０２ａが配置され、その上に、高濃度不純物層６０１および中濃度不純物層６０２ｂがこの順で形成されている。この構成でも、高濃度不純物層６０１を挟むように中濃度不純物層６０２ａ、６０２ｂが配置されているので、オン抵抗を低減できる。
中濃度不純物層６０２ａ、高濃度不純物層６０１および中濃度不純物層６０２ｂの厚さは、それぞれ、図２Ａに示すチャネル層１０６におけるこれらの層と同じであってもよい。
図２Ａ～図６Ａには界面エピタキシャル層６１０が示されているが、界面エピタキシャル層６１０が形成されないこともある。例えば、エピタキシャル成長の条件、使用する装置等によっては、ボディ領域１０５とチャネル層１０６との界面に、チャネル層１０６の最下層よりも十分に高い不純物濃度を有する領域が形成されない可能性がある。界面エピタキシャル層６１０が薄い、あるいは、界面エピタキシャル層６１０の不純物濃度が低いと、界面エピタキシャル層６１０がチャネル層１０６の最下層と区別できないこともある。なお、界面エピタキシャル層６１０が形成され難い条件でエピタキシャル成長を行う場合には、チャネル層１０６の最下層として低濃度不純物層を形成しなくてもよい。
さらに、チャネル層１０６の最下層として低濃度不純物層６０３ａを形成しても、低濃度不純物層６０３ａの成長時間が短すぎると、界面エピタキシャル層６１０上に位置する低濃度不純物層６０３ａが薄くなり、低濃度不純物層６０３ａを確認し難い場合がある。その結果、図３Ｄに示すように、界面エピタキシャル層６１０と接するように中濃度不純物層６０２ａが配置された構造が得られることがある。なお、このとき、界面エピタキシャル層６１０および中濃度不純物層６０２ａの不純物濃度が同程度となり、界面エピタキシャル層６１０が特定されないこともある。
図２Ｂ～図６Ｂに示すように、各不純物層の厚さ方向の不純物濃度は、略一定であってもよい。すなわち、高濃度不純物層６０１、中濃度不純物層６０２ａ、６０２ｂおよび低濃度不純物層６０３ａ、６０３ｂのそれぞれにおいて、不純物濃度プロファイルは、略平坦な領域を有してもよい。このような不純物濃度プロファイルを有するチャネル層１０６は、例えば、不純物ガスをチャンバー内に導入するガス経路の切り替えによって、各不純物層を形成する際の不純物ガスの流量制御を行うことで形成され得る。具体的な方法は後述する。各不純物層の厚さ方向における不純物濃度を略一定に制御することにより、閾値電圧Ｖｔｈをより高い精度で制御し、かつ、その面内ばらつきをより効果的に低減できる。
図７Ａおよび図７Ｂは、それぞれ、図２に示すチャネル層１０６、および図４に示すチャネル層１０６Ｂの不純物濃度プロファイルの他の例を示す図である。図示するように、チャネル層１０６の不純物濃度プロファイルは、隣接する２つの層の界面近傍で多少丸みを帯びる（鈍る）ことがある。この場合でも、各不純物層の不純物濃度プロファイルは、略平坦な領域を有し得る。図示しないが、他のチャネル層１０６Ａ、１０６Ｃ、１０６Ｄについても同様である。
＜炭化珪素半導体素子２００の製造方法＞
次に、図面を参照しながら、本実施形態の炭化珪素半導体素子２００の製造方法を説明する。
図８Ａから図８Ｆは、それぞれ、炭化珪素半導体素子２００の製造方法を説明するための断面図である。図８Ａは炭化珪素エピタキシャルウェハ３００を示す。図８Ｂから図８Fは、１つのユニットセルが形成されるユニットセル形成領域Ｒｕを示す。
まず、図８Ａに示すように、基板１０１（炭化珪素ウェハ３０１）の主面上に、エピタキシャル成長によって第１導電型（ｎ型）の炭化珪素エピタキシャル層１１０を成長させる。
基板１０１として、例えば、４Ｈ－ＳｉＣ（０００１）面を[１１－２０]方向に４°オフさせたオフカット基板を用いる。基板１０１はｎ型であり、基板１０１における不純物濃度は、例えば、５×１０１８～５×１０１９ｃｍ－３程度である。
炭化珪素エピタキシャル層１１０の形成工程では、まず、エピタキシャル成長前に基板１０１の昇温を行う。この昇温過程では、原料ガスを供給せず、少なくとも水素を含んだ雰囲気で基板１０１を加熱する。基板１０１の温度（ウェハ温度）が、所定の成長温度（ここでは１６００℃）に到達した時点で原料ガスとドーパントガス（不純物ガス）である窒素ガスの供給を開始する。このようにして、基板１０１の主面上に、例えば、厚さが５～１００μｍ程度（例えば１０μｍ）の炭化珪素エピタキシャル層１１０を形成する。炭化珪素エピタキシャル層１１０のｎ型不純物濃度は、炭化珪素ウェハ３０１のｎ型不純物濃度よりも低く設定され、例えば１×１０１４ｃｍ－３以上１×１０１７ｃｍ－３以下（例えば１×１０１6ｃｍ－３）である。
次に、図８Ｂに示すように、ユニットセル形成領域Ｒｕにおいて、炭化珪素エピタキシャル層１１０のうち選択された領域にｐ型またはｎ型の不純物イオンを注入することにより、ボディ領域１０３、ソース領域１０４およびコンタクト領域１０５を形成する。
具体的には、炭化珪素エピタキシャル層１１０上に例えばＳｉＯ２により構成されるマスク（図示しない）を形成し、マスクの形成されていない領域にｐ型不純物イオン（例えばＡｌイオンまたはＢイオン）を注入して、ボディ領域１０３を形成する。ボディ領域１０３の幅は、例えば５～１０μｍである。ボディ領域１０３におけるｐ型不純物の濃度は、例えば１×１０１７以上１×１０２０ｃｍ－３以下である。
さらに、コンタクト領域１０５にｎ型不純物イオン（例えば窒素イオン）を注入して、ソース領域１０４を形成する。ソース領域１０４におけるｎ型不純物の濃度は、例えば１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である。
また、ボディ領域１０３内に、ｐ型不純物イオンを注入し、コンタクト領域１０５を形成する。コンタクト領域１０５におけるｐ型不純物の濃度は、例えば１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。
イオン注入後に、マスクを除去して活性化アニールを行う。活性化アニールは、例えば、不活性雰囲気中で１７００℃程度の温度で３０分程度行う。
次に、図８Ｃに示すように、ボディ領域１０３、ソース領域１０４及びコンタクト領域１０５を含む炭化珪素エピタキシャル層１１０の表面全体に、炭化珪素をエピタキシャル成長させることにより、チャネル層１０６を形成する。
本実施形態では、化学気相成長（ＣＶＤ）法を用いて、チャネル層１０６を形成する。具体的には、基板１０１を加熱しながら、シランガスなどのシリコン系ガス、プロパンガスなどのカーボン系ガス、および、必要に応じてｎ型不純物を含むドーパントガス（不純物ガス）を供給する。不純物ガスとして、例えば窒素ガスを用いる。成長温度は、例えば１４５０℃以上１６５０℃以下、成長圧力は、例えば５０ｈＰａ以上３００ｈＰａである。各原料ガス等の流量は、例えば、標準状態（０℃、１ａｔｍ）で、ＳｉＨ４が１０ｍｌ／ｍｉｎ～３０ｍｌ／ｍｉｎ、Ｃ３Ｈ８が３ｍｌ／ｍｉｎ～１５ｍｌ／ｍｉｎ、Ｈ２が５０ｌ／ｍｉｎ～２００ｌ／ｍｉｎである。チャネル層１０６を構成する各層の厚さおよび不純物濃度は、不純物ガスの供給量、不純物ガスの供給時間などの成長条件によって制御できる。
図２に示すチャネル層１０６を例に、本実施形態におけるチャネル層の形成方法をより具体的に説明する。
本実施形態で使用するＣＶＤ装置は、チャンバーと、チャンバー内に原料ガスを導入するための原料ガス経路と、チャンバー内に不純物ガスを導入するための複数の不純物ガス経路とを有する。ＣＶＤ装置は、例えば、高濃度不純物層形成用の第１の不純物ガス経路、中濃度不純物層形成用の第２の不純物ガス経路および低濃度不純物層形成用の第３の不純物ガス経路を有していてもよい。各不純物ガス経路には、マスフローコントローラ等の、不純物ガスの流量を制御する流量制御部が設けられていてもよい。これにより、これらの不純物ガス経路からチャンバーに供給される不純物ガスの流量を、不純物ガス経路ごとに独立して制御できる。従って、不純物ガスを供給する不純物ガス経路を切り替えることで、不純物ガスの流量を調整できる。
まず、ＣＶＤ装置のチャンバー内において、炭化珪素エピタキシャル層１１０が形成された基板１０１に、原料ガスおよび不純物ガスを供給することにより、低濃度不純物層６０３ａを形成する。ここでは、原料ガス経路を用いて原料ガスを供給し、第３不純物ガス経路を用いて不純物ガスを供給する。これらのガス流量は、所望の不純物濃度が得られるように制御され得る。不純物ガスを供給せずに原料ガスのみを供給し、実質的に不純物を含まない低濃度不純物層６０３ａを形成してもよい。なお、図８Ｃには示していないが、エピタキシャル成長の初期に、チャンバーに吸着された窒素などの不純物がエピタキシャル層内に意図せず導入されることによって、低濃度不純物層６０３ａとボディ領域１０３との間に界面エピタキシャル層が形成されことがある。
次いで、第３不純物ガス経路のバルブを閉じ、中濃度不純物層形成用の第２不純物ガス経路を用いて、低濃度不純物層形成時よりも大きい流量で不純物ガスを供給しながら中濃度不純物層６０２ａを形成する。この後、第２不純物ガス経路のバルブを閉じ、高濃度不純物層形成用の第１不純物ガス経路を用いて、中濃度不純物層形成時よりも大きい流量で不純物ガスを供給しながら高濃度不純物層６０１を形成する。続いて、第１不純物ガス経路のバルブを閉じ、再び中濃度不純物層形成用の第２不純物ガス経路を用いて、中濃度不純物層６０２ｂを形成する。なお、中濃度不純物層６０２ａ、６０２ｂおよび高濃度不純物層６０１形成時の原料ガス流量は、低濃度不純物層６０３ａを形成する際の原料ガス流量と同じでもよい。このようにして、チャネル層１０６が形成され得る。
ガス経路を切り替えることによって不純物ガスの流量を制御すると、同じガス経路を用いて不純物ガスの流量を制御する場合よりも、隣接する２つの不純物層の界面で、厚さ方向における不純物濃度をより急峻に変化させることができる。例えば、不純物濃度が漸次変化する領域の厚さを、各不純物層の厚さよりも十分小さく抑えることができるので、各不純物層の不純物濃度プロファイルに略平坦な領域を形成できる。このため、チャネル層１０６の各層の不純物濃度および厚さを高精度に制御できる。従って、所望の閾値電圧Ｖｔｈおよびチャネル抵抗を確保しつつ、ウェハ面内の特性ばらつきをより効果的に低減できる。
チャネル層１０６における複数の層の各界面で不純物濃度をより急峻に変化させるために、比較的低い成長速度でエピタキシャル成長を行ってもよい。成長速度は、例えば０．５μｍ／ｈ以上５．０μｍ／ｈ以下に設定されてもよい。
なお、チャンバーに設置された１つのガス経路を用いて、不純物ガスの流量を変化させながら、不純物濃度の異なる複数の層を形成してもよい。この方法によると、ガス経路を切り替える場合と比べて、不純物ガスの流量が徐々に変化するために、エピタキシャル膜内の不純物濃度の変化もより緩やかになる。
次いで、図８Ｄに示すように、例えばチャネル層１０６の表面部分を熱酸化させることによって、炭化珪素エピタキシャル層１１０の表面にゲート絶縁膜１０７を形成する。ゲート絶縁膜１０７は、酸化膜、酸窒化膜、またはこれらの膜の積層膜であってもよい。ここでは、ゲート絶縁膜１０７として、例えば、１１００～１４００℃の温度下で炭化珪素エピタキシャル層１１０の表面を熱酸化することによって熱酸化（ＳｉＯ２）膜を形成する。ゲート絶縁膜１０７の厚さは、例えば、４０ｎｍ以上８０ｎｍ以下である。なお、熱酸化膜の代わりに、炭化珪素エピタキシャル層１１０の上にＣＶＤ法でＳｉＯ２膜を形成してもよい。
チャネル層１０６の熱酸化により、チャネル層１０６の最上層である中濃度不純物層６０２ｂの表面部分が酸化（犠牲酸化）され、消失する。従って、中濃度不純物層６０２ｂの厚さは、堆積時よりも小さくなる。
続いて、図８Ｅに示すように、ゲート絶縁膜１０７上にゲート電極１０８を形成する。ゲート電極１０８は、例えば、ＬＰＣＶＤ（ｌｏｗ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）装置を用いて、ゲート絶縁膜１０７上にリンをドープしたポリシリコン（ｐｏｌｙ－Ｓｉ膜）を堆積することによって形成することができる。
次いで、図８Ｆに示すように、ソース電極１０９及びドレイン電極１１４を形成する。
まず、ゲート電極１０８を覆うように、例えばＣＶＤ法により層間絶縁層１１１を堆積する。層間絶縁層１１１は、ＳｉＯ２により構成されてもよい。この後、層間絶縁層１１１にソース電極用の開口部を形成する。続いて、層間絶縁層１１１の開口部内にソース電極１０９を形成する。ここでは、まず、例えば厚さ５０～１００ｎｍ程度のニッケル膜を開口部内に形成し、不活性雰囲気内で、例えば９５０℃、５分間の熱処理を行い、ニッケルを炭化珪素表面と反応させる。これにより、ニッケルシリサイドにより構成されるソース電極１０９を形成する。ソース電極１０９は、ソース領域１０４の一部及びコンタクト領域１０５とオーミック接触を形成する。また、基板１０１の裏面上にドレイン電極１１４を形成する。例えば、基板１０１の裏面に、厚さが１５０ｎｍ程度のチタンを堆積させ、同様の熱処理を行って、チタンを炭化珪素表面と反応させる。これにより、チタンシリサイドにより構成されるドレイン電極１１４を形成する。ドレイン電極１１４は、基板１０１とオーミック接触を形成する。この後、層間絶縁層１１１上および層間絶縁層１１１の開口部内に、開口部内でソース電極１０９と接するソース配線１１２を形成する。
以上の工程により、炭化珪素エピタキシャルウェハの各素子領域に、複数のユニットセル１００を含む素子構造が形成される。図示しないが、この後、炭化珪素エピタキシャルウェハ３００を素子（チップ）ごとに切断する。これにより、複数の炭化珪素半導体素子（ＭＩＳＦＥＴ）２００を得る。
（実施例および比較例）
・試料１～４のＭＩＳＦＥＴの作製
チャネル層を構成する一部の不純物層の不純物濃度Ｃｎを異ならせて、試料１～試料４のＭＩＳＦＥＴを作製した。ここでは、試料１～試料４のそれぞれとして、同じウェハを用いて複数のＭＩＳＦＥＴを作製した。
試料１～試料４で作製したＭＩＳＦＥＴは、図１を参照しながら前述した構成と同様の構成を有する。これらのＭＩＳＦＥＴのチャネル層１０６は、図９に示すように、ボディ領域１０３側から、低濃度不純物層６０３ａ、第１不純物層７０１ａ、高濃度不純物層６０１および第２不純物層７０１ｂをこの順で含む積層構造を有する。試料１～試料４のＭＩＳＦＥＴのチャネル層１０６は、第１および第２不純物層７０１ａ、７０１ｂの不純物濃度（窒素濃度）Ｃｎが異なる点以外は同様の構成を有する。
ここでは、図８Ｃを参照しながら前述した方法で、原料ガスおよび不純物ガスを供給しながら炭化珪素をエピタキシャル成長させることにより、チャネル層１０６を形成した。チャネル層１０６の成長温度を１５００℃、成長圧力を２００ｈPa、原料ガスの供給比（Ｃ／Ｓｉ比）を１．２とした。各不純物層の形成時の原料の流量は一定とし、不純物ガス経路を切り替えることで、不純物ガス（窒素ガス）の流量を異ならせた。
試料１～試料４のＭＩＳＦＥＴのチャネル層１０６における各不純物層の厚さ、不純物濃度、およびエピタキシャル成長時の窒素ガスの流量を表１に示す。
Figure 0007054853000001
試料１では、第１および第２不純物層７０１ａ、７０１ｂは低濃度不純物層であり、その不純物濃度は低濃度不純物層６０３ａと同じである。試料２では、第１および第２不純物層７０１ａ、７０１ｂは低濃度不純物層であるが、その不純物濃度は低濃度不純物層６０３ａよりも高い。試料３および試料４では、第１および第２不純物層７０１ａ、７０１ｂは、不純物濃度が１×１０１７ｃｍ－３以上の中濃度不純物層である。従って、試料１、２は比較例、試料３、４は実施例である。
・試料１～試料４のＭＩＳＦＥＴの評価
次いで、試料１～試料４のＭＩＳＦＥＴの閾値電圧Ｖｔｈ、オン抵抗Ｒｏｎ、およびチャネルダイオードの立ち上がり電圧Ｖｆ５０を測定し、素子特性およびその面内ばらつきを比較した。立ち上がり電圧Ｖｆ５０は、各試料のＭＩＳＦＥＴをチャネルダイオードとして機能させる場合に、ゲート電圧Vｇ＝－５Ｖを印加したときに、チャネルダイオードに５０Ａの電流を流すことのできるドレイン電圧（逆電圧）である。
試料１～試料４のそれぞれにおいて、同じウェハを用いて形成された複数のＭＩＳＦＥＴの閾値電圧Ｖｔｈを測定し、その中央値Ｖｔｈ－ｍｅｄを求めた。閾値電圧Ｖｔｈの面内ばらつきの指標として、閾値電圧Ｖｔｈの最大値と最小値との差Ｖｔｈ―Ｒａｎｇｅの１／２の値Ｖｔｈ―Ｒａｎｇｅ／２を算出した。また、複数のＭＩＳＦＥＴの、オン電流Ｉｏｎが５０Ａおよび１００Ａのときのオン抵抗Ｒｏｎをそれぞれ測定し、その中央値Ｒｏｎ＿５０Ａ－ｍｅｄ、Ｒｏｎ＿１００Ａ－ｍｅｄを求めた。さらに、閾値電圧Ｖｔｈが４ＶのＭＩＳＦＥＴのオン抵抗Ｒｏｎ＿１００Ａ（Ｖｔｈ＝４Ｖ）を求めた。
また、試料１～試料４のそれぞれにおいて、複数のＭＩＳＦＥＴのＶｆ５０を測定し、その中央値Ｖｆ５０－ｍｅｄ、立ち上がり電圧Ｖｆ５０の最大値と最小値との差Ｖｆ５０－Ｒａｎｇｅ、および閾値電圧が４ＶのＭＩＳＦＥＴの立ち上がり電圧Ｖｆ５０（Ｖｔｈ＝４Ｖ）を求めた。結果を表２に示す。
Figure 0007054853000002
図１０は、第１および第２不純物層７０１ａ、７０１ｂの不純物濃度Ｃｎとオン抵抗Ｒｏｎ（Ｖｔｈ＝４Ｖ）との関係を示す図である。
図１０から、第１および第２不純物層７０１ａ、７０１ｂの不純物濃度Ｃｎを高めることで、オン抵抗を低減できることが確認される。試料１のＭＩＳＦＥＴのオン抵抗に対して、試料４のＭＩＳＦＥＴのオン抵抗は、オン電流Ｉｏｎが５０Ａのときには約５％、チャネル抵抗は約１０％低減されている。また、オン電流Ｉｏｎが１００Ａのときにはオン抵抗は約１０％、チャネル抵抗は約２０％低減されている。従って、オン電流が大きくなると、オン抵抗の低減効果はより顕著になることが分かる。
図１１は、試料２および試料４のＭＩＳＦＥＴにおける、閾値電圧Ｖｔｈとオン電流が５０Ａのときのオン抵抗Ｒｏｎ＿５０Ａとの関係を示す図である。図１１からも、第１および第２不純物層７０１ａ、７０１ｂとして、不純物濃度が１×１０１７／ｃｍ３以上の中濃度不純物層を設けることで、オン抵抗Ｒｏｎを低減できることが分かる。なお、試料４のＭＩＳＦＥＴでは、試料１のＭＩＳＦＥＴよりも閾値電圧Ｖｔｈが低くなっているが、例えば、試料４のＭＩＳＦＥＴにおける低濃度不純物層あるいは中濃度不純物層を数ｎｍ薄くすることにより、閾値電圧Ｖｔｈを試料１と同程度に高めることが可能である。
図１２Ａは、試料１～試料４のＭＩＳＦＥＴの閾値電圧Ｖｔｈの中央値Ｖｔｈ－ｍｅｄおよび閾値電圧の面内ばらつきＶｔｈ―Ｒａｎｇｅ／２を示す図である。また、図１２Ｂは、図１２Ａにおける閾値電圧の面内ばらつきＶｔｈ―Ｒａｎｇｅ／２を比較するために拡大した図である。
図１２Ａおよび図１２Ｂに示す結果から、第１および第２不純物層７０１ａ、７０１ｂの不純物濃度Ｃｎを１×１０１７／ｃｍ３以上に高めても、ウェハ面内の閾値電圧Ｖｔｈのばらつきはほとんど増加しないことが確認される。
図１３は、試料１～試料４のそれぞれにおける、閾値電圧Ｖｔｈが４ＶのＭＩＳＦＥＴのチャネルダイオードの立ち上がり電圧Ｖｆ５０を示す図である。
図１３から、第１および第２不純物層７０１ａ、７０１ｂの不純物濃度Ｃｎを１×１０１７／ｃｍ３以上に高めることで、立ち上がり電圧Ｖｆ５０を低くでき、チャネルダイオードの特性を改善できることが分かる。
これらの結果から分かるように、チャネル層１０６に、低濃度不純物層６０３ａよりも高い不純物濃度を有する中濃度不純物層を配置することで、ウェハ面内の閾値電圧Ｖｔｈのばらつきを抑えつつ、オン抵抗を低減できる。また、ＭＩＳＦＥＴをチャネルダイオードとして機能させる場合に、チャネルダイオードの特性を高めることが可能である。
本実施形態における炭化珪素半導体素子は、プレーナ構造の縦型ＭＩＳＦＥＴに限定されず、トレンチ構造の縦型ＭＩＳＦＥＴであってもよい。あるいは、炭化珪素ウェハの主面上にソース電極及びドレイン電極が配置された横型ＭＩＳＦＥＴであってもよい。あるいは、接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＪＦＥＴ）等であってもよい。さらに、炭化珪素エピタキシャル層１１０と異なる導電型の炭化珪素ウェハを用いて絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）を製造することもできる。
さらに、炭化珪素の他に、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）、ダイヤモンド等の他のワイドバンドギャップ半導体を用いた半導体エピタキシャルウェハおよび半導体素子に適用することも可能である。また、シリコンを用いた半導体エピタキシャルウェハおよび半導体素子に適用することも可能である。
本明細書において開示される技術は、例えば、電力変換器に用いられる半導体デバイス用途において有用である。特に、車載用、産業機器用等の電力変換器に搭載するためのパワー半導体デバイス用途において有用である。
１００ ：ユニットセル
１０１ ：基板
１０２ ：ドリフト領域
１０３ ：ボディ領域
１０４ ：ソース領域
１０５ ：コンタクト領域
１０６、１０６Ａ、１０６Ｂ、１０６Ｃ、１０６Ｄ ：チャネル層
１０７ ：ゲート絶縁膜
１０８ ：ゲート電極
１０９ ：ソース電極
１１０ ：炭化珪素エピタキシャル層
１１１ ：層間絶縁層
１１４ ：ドレイン電極
１２０ ：ＪＦＥＴ領域
２００ ：炭化珪素半導体素子
３００ ：炭化珪素エピタキシャルウェハ
３０１ ：炭化珪素ウェハ
６０１ ：高濃度不純物層
６０２ａ、６０２ｂ ：中濃度不純物層
６０３ａ、６０３ｂ ：低濃度不純物層
６１０ ：界面エピタキシャル層
７０１ａ ：第１不純物層
７０２ｂ ：第２不純物層
Ｒｕ ：ユニットセル形成領域

Claims (12)

  1. 複数のユニットセルを含む炭化珪素半導体素子であって、前記複数のユニットセルのそれぞれは、
    第１主面および第２主面を有する基板と、
    前記基板の前記第１主面上に配置された第１導電型の炭化珪素半導体層と、
    前記炭化珪素半導体層の表面に接する第２導電型のボディ領域と、
    前記ボディ領域に接する第１導電型のソース領域と、
    前記炭化珪素半導体層上に、前記ボディ領域の少なくとも一部に接して配置された、炭化珪素半導体からなるチャネル層と、
    前記チャネル層上に配置されたゲート絶縁膜と、
    前記ゲート絶縁膜上に配置されたゲート電極と
    を有し、
    前記チャネル層は、１×１０１８／ｃｍ３以上１×１０１９／ｃｍ３以下の濃度で第１導電型の不純物を含む高濃度不純物層と、１×１０１７／ｃｍ３以上１×１０１８／ｃｍ３未満の濃度で第１導電型の不純物を含む第１中濃度不純物層と、第１導電型の不純物の濃度が１×１０１７／ｃｍ３未満である第１低濃度不純物層とを含む積層構造を有し、
    前記第１低濃度不純物層は、前記高濃度不純物層および前記第１中濃度不純物層よりも前記ボディ領域側に配置されており、
    前記第１中濃度不純物層の厚さは５ｎｍ以上３０ｎｍ以下である、炭化珪素半導体素子。
  2. 前記高濃度不純物層の厚さは１０ｎｍ以上４０ｎｍ以下である、請求項１に記載の炭化珪素半導体素子。
  3. 前記第１低濃度不純物層の厚さは１ｎｍ以上２０ｎｍ以下である、請求項１に記載の炭化珪素半導体素子。
  4. 前記チャネル層と前記ボディ領域との界面に、前記第１低濃度不純物層よりも不純物濃度の高い界面エピタキシャル層をさらに有し、
    前記第１低濃度不純物層は、前記界面エピタキシャル層上に、前記界面エピタキシャル層と接して配置されている、請求項１から３のいずれかに記載の炭化珪素半導体素子。
  5. 前記第１中濃度不純物層は、前記第１低濃度不純物層と前記高濃度不純物層との間に配置されている、請求項１から４のいずれかに記載の炭化珪素半導体素子。
  6. 前記チャネル層は、１×１０１７／ｃｍ３以上１×１０１８／ｃｍ３未満の濃度で第１導電型の不純物を含む第２中濃度不純物層をさらに含み、
    前記高濃度不純物層は、前記第１中濃度不純物層と前記第２中濃度不純物層との間に配置され、前記第１中濃度不純物層および前記第２中濃度不純物層と接している、請求項５に記載の炭化珪素半導体素子。
  7. 前記チャネル層は、第１導電型の不純物の濃度が１×１０１７／ｃｍ３未満である第２低濃度不純物層をさらに含み、前記高濃度不純物層および前記第１中濃度不純物層は、前記第１低濃度不純物層と前記第２低濃度不純物層との間に配置されている、請求項１から６のいずれか記載の炭化珪素半導体素子。
  8. 前記高濃度不純物層は、前記第１低濃度不純物層と前記第１中濃度不純物層との間に配置されている、請求項１から４のいずれかに記載の炭化珪素半導体素子。
  9. 前記高濃度不純物層、前記第１中濃度不純物層および前記第１低濃度不純物層のそれぞれにおいて、前記チャネル層の厚さ方向における第１導電型の不純物の濃度プロファイルは略平坦な領域を含む、請求項１から８のいずれかに記載の炭化珪素半導体素子。
  10. 前記複数のユニットセルのそれぞれは、前記ソース領域および前記ボディ領域と電気的に接続されたソース電極と、前記基板の前記第２主面上に配置されたドレイン電極とをさらに有し、
    前記複数のユニットセルのそれぞれにおいて、前記ソース電極を基準として前記ドレイン電極および前記ゲート電極に印加される電位をそれぞれＶｄｓおよびＶｇｓとし、ゲート閾値電圧をＶｔｈとすると、
    Ｖｇｓ≧Ｖｔｈの場合、前記チャネル層を介して前記ドレイン電極から前記ソース電極へ電流が流れ、
    Ｖｇｓ＜Ｖｔｈの場合、Ｖｄｓが０ボルトよりも小さくなるにつれて、前記ボディ領域から前記炭化珪素半導体層へ電流が流れ始める前に前記ソース電極から前記チャネル層を介して前記ドレイン電極へ電流が流れる、請求項１から８のいずれかに記載の炭化珪素半導体素子。
  11. 複数のユニットセルを含む炭化珪素半導体素子であって、前記複数のユニットセルのそれぞれは、
    第１主面および第２主面を有する基板と、
    前記基板の前記第１主面上に配置された第１導電型の炭化珪素半導体層と、
    前記炭化珪素半導体層の表面に接する第２導電型のボディ領域と、
    前記ボディ領域に接する第１導電型のソース領域と、
    前記炭化珪素半導体層上に、前記ボディ領域の少なくとも一部に接して配置された、炭化珪素半導体からなるチャネル層と、
    前記チャネル層上に配置されたゲート絶縁膜と、
    前記ゲート絶縁膜上に配置されたゲート電極と
    を有し、
    前記チャネル層は、それぞれが１×１０１７／ｃｍ３以上１×１０１８／ｃｍ３未満の濃度で第１導電型の不純物を含む第１中濃度不純物層および第２中濃度不純物層と、１×１０１８／ｃｍ３以上１×１０１９／ｃｍ３以下の濃度で第１導電型の不純物を含む高濃度不純物層とを含む積層構造を有し、
    前記高濃度不純物層は、前記第１中濃度不純物層と前記第２中濃度不純物層との間に配置されており、
    前記高濃度不純物層、前記第１中濃度不純物層および前記第２中濃度不純物層のそれぞれにおいて、前記チャネル層の厚さ方向における第１導電型の不純物の濃度プロファイルは略平坦な領域を含む、炭化珪素半導体素子。
  12. 前記第１中濃度不純物層および前記第２中濃度不純物層の厚さは５ｎｍ以上３０ｎｍ以下である、請求項１１に記載の炭化珪素半導体素子。
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