JPWO2016157606A1 - 炭化珪素半導体装置およびその製造方法 - Google Patents

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Abstract

第１導電型のドリフト層（２）は炭化珪素からなる。第２導電型のボディ領域（５）はドリフト層（２）上に設けられている。第１導電型のソース領域（３）はボディ領域（５）上に設けられている。ソース電極（１１）はソース領域（３）に接続されている。ゲート絶縁膜（９）は、ボディ領域（５）とソース領域（３）とを貫通するトレンチ（６）の側面上と底面上とに設けられている。ゲート電極（１０）はゲート絶縁膜（９）を介してトレンチ（６）内に設けられている。第２導電型のトレンチ底面保護層（１５）はドリフト層（２）内においてトレンチ（６）の底面より下方に設けられ、ソース電極（１１）に電気的に接続されている。トレンチ底面保護層（１５）は、高濃度保護層（８）と、高濃度保護層（８）の下方に設けられ、高濃度保護層（８）よりも不純物濃度の低い第１低濃度保護層（７）とを有する。

Description

この発明は、炭化珪素半導体装置およびその製造方法に関し、特に、トレンチゲート型の炭化珪素半導体装置およびその製造方法に関するものである。
電力用スイッチング素子としてＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）およびＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）といった絶縁ゲート型の半導体装置が広く使用されている。絶縁ゲート型の半導体装置では、ゲート電極に閾値電圧以上の電圧を印加することで、ボディ領域にチャネルを形成することにより、オン状態が得られる。特にトレンチゲート型のものを用いると、チャネル幅密度を向上させることでセルピッチの縮小が可能となる。これにより、装置サイズの小型化または大電流への適用など、装置性能の向上が可能となる。
一方、高耐圧および低損失を実現することができる次世代の半導体装置として、炭化珪素（ＳｉＣ）を用いた半導体装置（以下、「炭化珪素半導体装置」という。）が注目されており、トレンチゲート型のものについても開発が進められている。
トレンチゲート型の半導体装置では、半導体装置のオフ状態において高い電圧が印加された際に、トレンチ底部において電界集中が発生することが問題となり得る。特に半導体材料としてＳｉＣを用いる場合、トレンチ底部での電界集中が問題となりやすい。この理由は、半導体材料自体の絶縁破壊強度が高いため、ドリフト層内でのアバランシェ破壊よりも先に、トレンチ底部の電界集中に起因したゲート絶縁膜の破壊が生じやすいためである。このため、トレンチ底部での電界集中を緩和するための構造が検討されている。
例えば、特開２００１−２６７５７０号公報（特許文献１）は、チャネルとしてｎ型反転層を用いるトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴを開示している。トレンチの下側のｎ型層内には、高電圧遮断時のｎ型層からのゲート酸化膜への電界の侵入を遮蔽するｐ型の電界シールド領域が設けられる。上記公報によれば、この構造により、ゲート酸化膜部、特に、電界集中の起こりやすい溝下部の角のゲート酸化膜の電界強度が緩和されるため、ゲート酸化膜の絶縁破壊が生じない、とされている。またそれにより、ＳｉＣ材料の絶縁特性に対応した装置耐圧を得ることができる、とされている。
特開２００１−２６７５７０号公報
しかしながら、ＳｉＣ材料本来の優れた絶縁特性に対応した高い装置耐圧は、ゲート酸化膜の絶縁破壊を防止さえすれば得られるものではないということが、本発明者らの検討により明らかとなった。具体的には、単純にゲート酸化膜の絶縁破壊の防止のみに着目して電界シールド領域が設計されると、電界シールド領域の底面に加わる高電界に起因したアバランシェ降伏が生じやすくなり得る。この場合、アバランシェ降伏電圧により装置耐圧が制限されるので、ＳｉＣ材料本来の優れた絶縁特性に対応した高い装置耐圧が得られなくなる。
本発明は以上のような課題を解決するためになされたものであり、その目的は、高い耐圧を有する炭化珪素半導体装置およびその製造方法を提供することである。
本発明の炭化珪素半導体装置は、炭化珪素からなる第１導電型のドリフト層と、ドリフト層上に設けられた第２導電型のボディ領域と、ボディ領域上に設けられた第１導電型のソース領域と、ソース領域に接続されたソース電極と、ボディ領域とソース領域とを貫通するトレンチの側面上と底面上とに設けられたゲート絶縁膜と、ゲート絶縁膜を介してトレンチ内に設けられたゲート電極と、ドリフト層内において、トレンチの底面より下方に設けられ、ソース電極に電気的に接続された第２導電型のトレンチ底面保護層とを有する。トレンチ底面保護層は、高濃度保護層と、高濃度保護層の下方に設けられ、高濃度保護層よりも不純物濃度の低い第１低濃度保護層とを有する。
本発明によれば、高い不純物濃度を有する高濃度保護層をトレンチ底面保護層が含むことにより、トレンチ底面におけるゲート絶縁膜の絶縁破壊が防止される。さらに、トレンチ底面保護層が高濃度保護層の下部に低濃度保護層を有することにより、オフ状態におけるアバランシェ降伏電圧を高くすることができる。以上により、ＳｉＣ本来の優れた絶縁特性に対応した、高い装置耐圧を得ることができる。
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明の実施の形態１による炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図１におけるトレンチ底面保護層の不純物濃度分布の例を示すグラフ図（Ａ）〜（Ｃ）である。 図１における低濃度保護層および高濃度保護層の各々の厚さと、トレンチ底面保護層における空乏層および非空乏層の各々の厚さとを示すための部分断面図である。 図１の炭化珪素半導体装置が有する半導体層全体の表面上におけるパターン配置の第１の例を示す平面図である。 図１の炭化珪素半導体装置が有する半導体層全体の表面上におけるパターン配置の第２の例を示す平面図である。 図１の炭化珪素半導体装置の製造方法の第１の工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第２の工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第３の工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第４の工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第５の工程を概略的に示す部分断面図である。 図１の比較例の構成を示す部分断面図である。 （Ａ）は図１１の比較例の構成を有する構造Ａにおける電界分布のシミュレーション結果を示すコンター図である。（Ｂ）は図１１の比較例の構成を有する構造Ｂにおける電界分布のシミュレーション結果を示すコンター図である。（Ｃ）は図１の本実施の形態の構成を有する構造Ｃにおける電界分布のシミュレーション結果を示すコンター図である。 図１２（Ａ）〜図１２（Ｃ）の構造Ａ〜Ｃのそれぞれにおけるドレイン電圧とドレイン電流との関係を示すグラフである。 本発明の実施の形態２による炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図１４の炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 本発明の実施の形態３による炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図１６の炭化珪素半導体装置の製造方法の第１の工程を概略的に示す部分断面図である。 図１６の炭化珪素半導体装置の製造方法の第２の工程を概略的に示す部分断面図である。 図１６の炭化珪素半導体装置の製造方法の第３の工程を概略的に示す部分断面図である。 図１６の炭化珪素半導体装置の製造方法の第４の工程を概略的に示す部分断面図である。 図１６の炭化珪素半導体装置の製造方法の第５の工程を概略的に示す部分断面図である。 本発明の実施の形態４による炭化珪素半導体装置の構成を概略的に示す部分断面図である。
以下、図面に基づいて本発明の実施の形態について説明する。
（実施の形態１）
図１は、本実施の形態に係るＭＯＳＦＥＴ９１（炭化珪素半導体装置）のセルの構成を概略的に示す断面図である。ＭＯＳＦＥＴ９１は、基板１（半導体基板）、半導体層２１、ゲート酸化膜９（ゲート絶縁膜）、ゲート電極１０、ソース電極１１、ドレイン電極１２、および層間絶縁膜１６を有する。
基板１はｎ型（第１導電型）の炭化珪素半導体基板である。基板１の面方位は、例えば（０００１）面、（０００−１）面、（１１−２０）面などいずれの面方位であってもよい。また、それぞれの面方位にオフ角が設けられたものが用いられてもよい。
半導体層２１は炭化珪素から作られている。半導体層２１は基板１上のエピタキシャル層である。半導体層２１は、基板１上に設けられたｎ型のドリフト層２と、ドリフト層２上に設けられたｐ型（第１導電型と異なる第２導電型）のボディ領域５と、ボディ領域５上に設けられたｎ型のソース領域３と、ボディ領域５上に設けられたｐ型のボディコンタクト領域４と、ｐ型のトレンチ底面保護層１５とを有する。ソース領域３およびボディコンタクト領域４の各々は半導体層２１の表面ＳＦを部分的になしている。
半導体層２１の表面ＳＦには、ソース領域３およびボディ領域５を貫通してドリフト層２に至るトレンチ６が設けられている。トレンチ６の内面は、ボディ領域５に面している側面と、ボディ領域５から離れておりドリフト層２に面している底面とを含む。トレンチ６の側面の面方位は、（１１−２０）面、（１−１００）面、（０３−３８）面など、いずれの面方位であってもよい。
ドリフト層２のｎ型の不純物濃度（ドナー濃度）は、基板１のものよりも低い。ボディコンタクト領域４のｐ型の不純物濃度（アクセプタ濃度）は、ボディ領域５のものよりも高い。なお、電流拡散またはボディ領域５からの空乏層の伸展の抑制のために、ボディ領域５の下部とドリフト層２との間に、ドリフト層２のｎ型不純物濃度よりも高いｎ型不純物濃度を有する領域が設けられてもよい。
ゲート酸化膜９はトレンチ６の内面を覆っている。ゲート電極１０はゲート酸化膜９を介してトレンチ６の内面上に設けられている。言い換えれば、ゲート電極１０は、ゲート酸化膜９上に形成されており、かつトレンチ６内に埋め込まれている。
層間絶縁膜１６は、トレンチ６内に配置されたゲート電極１０を覆っている。ソース電極１１は、半導体層２１の表面ＳＦ上に形成されており、ソース領域３およびボディコンタクト領域４の各々に接している。ソース電極１１は、半導体層２１上においてＮｉまたはＴｉなどの金属のシリサイドからなる部分を有し、これによりソース領域３およびボディコンタクト領域４の各々とのオーミックコンタクトを形成している。よってソース電極１１はソース領域３にオーミックに接続されている。ドレイン電極１２は基板１の裏面に形成されている。ドレイン電極１２は、金属電極であり、例えばＮｉから作られている。
次にトレンチ底面保護層１５について、以下に詳しく説明する。
トレンチ底面保護層１５は、ドリフト層２内において、トレンチ６の底面より下方に設けられている。具体的には、トレンチ底面保護層１５は、トレンチ６の底面を覆う被覆面（図中、上面）と、被覆面と反対の底面（図中、下面）とを有する。トレンチ底面保護層１５は、ボディ領域５から離れ、かつトレンチ６の底面に接するように、ドリフト層２上に形成されている。トレンチ底面保護層１５は、トレンチ６の底面における電界を緩和するためのものである。半導体層２１のうち、少なくともトレンチ６の底面直下の部分は、トレンチ底面保護層１５によって構成されている。トレンチ６の底面においてトレンチ底面保護層１５はゲート酸化膜９と接している。
トレンチ底面保護層１５は、高濃度保護層８と、低濃度保護層７（第１低濃度保護層）とを有する。高濃度保護層８は、トレンチ底面保護層１５のうちｐ型の不純物濃度が最大値を取る部分を含む層である。高濃度保護層８は、トレンチ６の底面に面しており、本実施の形態においてはトレンチ６の底面に接している。低濃度保護層７は、図中、高濃度保護層８の下方に設けられており、具体的には高濃度保護層８の底面に位置している。低濃度保護層７はトレンチ底面保護層１５の底面の少なくとも一部をなしている。低濃度保護層７は、高濃度保護層８の不純物濃度の上記最大値よりも低い不純物濃度を有する層である。低濃度保護層７は、例えば図２（Ａ）に示すように、高濃度保護層８におけるいずれの箇所の不純物濃度よりも低い不純物濃度を有するものであってもよい。低濃度保護層７は高濃度保護層８の厚さ以上の厚さを有する。また、本実施の形態ではトレンチ底面保護層１５は高濃度保護層８と第１低濃度保護層７とからなる。すなわち、高濃度保護層８の底面に、第１低濃度保護層７の上面が接しており、トレンチ底面保護層１５の上面は高濃度保護層８の上面に相当し、トレンチ底面保護層１５の底面は低濃度保護層７の底面に相当する。
本実施の形態においては高濃度保護層８はトレンチ底面保護層１５のうち、トレンチ底面保護層１５のｐ型の不純物濃度の最大値の半分より大きい不純物濃度を有する部分である。この場合、高濃度保護層８の幅および厚さなどの寸法は、上記最大値の半分よりも大きい不純物濃度を有する領域の寸法に対応する。またこの場合、高濃度保護層８の不純物濃度は低濃度保護層７の不純物濃度の２倍以上である。高濃度保護層８の不純物濃度に分布がある場合は、その最大値によって「高濃度保護層８の不純物濃度」が定義される。低濃度保護層７は、トレンチ底面保護層１５のうち高濃度保護層８より深くに位置する部分であり、高濃度保護層８のいずれの部分よりも低いｐ型の不純物濃度を有する。低濃度保護層７の不純物濃度に分布がある場合は、その最大値によって「低濃度保護層７の不純物濃度」が定義される。
トレンチ底面保護層１５は、例えば図２（Ａ）〜（Ｃ）のような厚さ方向（図中、縦方向）における不純物濃度プロファイルを有する。望ましい不純物濃度プロファイルについて、以下に説明する。
図３に示されるように、低濃度保護層７の厚さをＬ1、高濃度保護層８の厚さをＬ2とすると、これらの和、すなわちＬ1＋Ｌ2がトレンチ底面保護層１５の厚さとなる。またＭＯＳＦＥＴ９１に耐圧に相当する逆方向電圧が印加された時に低濃度保護層７とドリフト層２との界面からトレンチ底面保護層１５に伸びる空乏層の厚さをｄ1とする。ここでは、「耐圧」とは、例えば半導体装置の仕様書に記載の定格電圧のことを示す。なお、耐圧は、半導体装置のオフ時の電流電圧特性から定められ、リーク電流が十分小さいときの電圧とされる。空乏化されない領域である非空乏化領域ＮＲの厚さ、すなわち空乏層の端部から高濃度保護層８の上面までの距離をｄ2とすると、Ｌ1＋Ｌ2＝ｄ1＋ｄ2となる。言い換えれば、ｄ2はｄ2＝｛（Ｌ1＋Ｌ2）−ｄ1｝によって定義される。半導体装置の耐圧付近の印加電圧においては、低濃度保護層７は完全に空乏化し、高濃度保護層８は完全には空乏化しないことが望ましい。すなわち、
ｄ1＞Ｌ1、かつｄ2＞０
が満たされることが好ましい。
トレンチ６の底面付近に、ＭＯＳＦＥＴ９１のオフ時においても完全に空乏化しない程に不純物濃度の高い高濃度保護層８を形成することで、ｄ2＞０とすることができる。すなわち、トレンチ底面保護層１５内に広がる空乏層の端をトレンチ６から遠ざけることができる。これにより、非空乏化領域ＮＲの電界強度は、ゲート電圧の影響を受けるトレンチ６の底面とトレンチ底面保護層１５との界面直近を除いては、ほぼ０に保たれる。すなわち、電界がトレンチ６の近傍まで入り込むのを抑制することができる。これにより、ゲート酸化膜９のうちトレンチ６の底面に位置する部分の電界強度を十分に低減することができる。
同時に、高濃度保護層８下部に形成された低濃度保護層７の不純物濃度を十分に低くすることによって完全に空乏化させること、すなわちＬ1＜ｄ1にすることで、以下に説明する効果が得られる。
ＭＯＳＦＥＴ９１のオフ状態においては、トレンチ底面保護層１５の底面、すなわち低濃度保護層７の底面の位置に高電界が印加される。言い換えれば、トレンチ底面保護層１５およびドリフト層２間のｐｎ接合部に高電界が印加される。このｐｎ接合部のｐ型領域をなす低濃度保護層７の不純物濃度が低いことで、ｐｎ接合部に印加される電界強度を低く保てる。これによりアバランシェ降伏電圧を向上させることができる。さらに、オン状態においては、ｐｎ接合部におけるｐ型領域をなす低濃度保護層７の不純物濃度が低いことで、ｐｎ接合界面から、ｎ型領域であるドリフト層２内、すなわちオン電流の経路への空乏層の伸びを抑制することができる。これによりオン抵抗の増加を抑制する効果が得られる。
低濃度保護層７のｐ型の不純物濃度は、１．０×１０16以上、５．０×１０19ｃｍ-3以下であることが好ましい。高濃度保護層８のｐ型の不純物濃度は、１．０×１０17以上、１．０×１０20ｃｍ-3以下であることが好ましい。ドリフト層２のｎ型の不純物濃度は１．０×１０14〜１．０×１０17ｃｍ-3であることが好ましく、ＭＯＳＦＥＴ９１の耐圧などに基づいて設定される。ボディ領域５のｐ型の不純物濃度は１．０×１０14〜５×１０19ｃｍ-3であることが好ましい。ソース領域３のｎ型の不純物濃度は１．０×１０18〜１．０×１０21ｃｍ-3であることが好ましい。ボディコンタクト領域４のｐ型の不純物濃度は１．０×１０18〜１．０×１０21ｃｍ-3であることが好ましく、ソース電極１１とのコンタクト抵抗を低減するためボディ領域５のものよりも高くされる。
低濃度保護層７の厚さ（距離Ｌ1）が小さ過ぎるかあるいは高濃度保護層８の厚さ（距離Ｌ2）が大き過ぎると、トレンチ底面保護層１５内に広がる空乏層の厚さ（距離ｄ1）が小さくなるので、耐圧を向上する効果が軽減されてしまう。このため低濃度保護層７の厚さは、高濃度保護層８の厚さ以上であることが好ましい。
トレンチ底面保護層１５は、ソース電極１１と電気的に接続されることによりその電位が固定（接地）されている。この電気的接続は、例えば、隣接するセルなどを通じて設けられている。トレンチ底面保護層１５の電位が固定されていることによって、ＭＯＳＦＥＴ９１のオフ時に高濃度保護層８からドリフト層２へ向けて空乏層が広がりやすくなる。このためトレンチ６の底面の電界緩和効果が大きくなる。すなわち、トレンチ底面保護層１５が接地されていることによって、トレンチ６の底面のゲート酸化膜９の電界緩和効果をより高めることができる。トレンチ底面保護層１５の接地は、高濃度保護層８が接地されることにより行われることが好ましい。
またトレンチ底面保護層１５を接地することで、ゲートとトレンチ底面保護層１５との間、およびトレンチ底面保護層１５とドレインとの間の各々に生ずる容量成分が低減される。これによりゲート−ドレイン間容量が低減される。この結果、ＭＯＳＦＥＴ９１のスイッチング速度が速くなり、損失を低減することができる。ＳｉＣ−ＭＯＳＦＥＴでは高速スイッチング動作が望まれることが多く、この場合、上記の利点は特に大きい。
図４および図５のそれぞれは、半導体層２１全体の表面ＳＦ上におけるパターン配置の第１および第２の例を示す。図１に示すセル構造の平面配置は、ストライプ状（図４）または格子状（図５）とすることができる。なおセルは必ずしも整列している必要はない。また各セルの形状は四角形に限定されるものではなく、他の多角形状、または角が曲率を持った形状が用いられてもよい。
図４および図５の各々において、ソース領域３およびボディコンタクト領域４は、ストライプ状またはアイランド状に形成されており、ソース領域３およびボディコンタクト領域４の下部にボディ領域５（図４および図５において図示せず）が形成されている。またソース領域３の側面に接するようにトレンチ６がストライプ状または格子状に形成されている。またトレンチ６と同じパターンで高濃度保護層８および低濃度保護層７（図４および図５において図示せず）が形成されている。セルが配置された領域の外周には終端領域１３が形成されている。終端領域１３は、例えば、ｐ型の不純物層である。この不純物層は、表面ＳＦに形成されてもよく、また表面ＳＦに形成されたトレンチの底面に形成されてもよい。
次に、ＭＯＳＦＥＴ９１の動作について簡単に説明する。ゲート電極１０（図１）に閾値電圧以上の電圧が印加されている場合、ボディ領域５において、ｎ型のチャネルとしての反転層がトレンチ６の側面に沿って形成される。これによりソース電極１１からドリフト層２までの間に同一導電型の電流経路が形成される。よってＭＯＳＦＥＴ９１はオン状態となる。一方、ゲート電極１０に閾値電圧以下の電圧が印加されている場合、ボディ領域５にはチャネルが形成されないため、上述したような電流経路も形成されない。このため、ドレイン電極１２とソース電極１１との間に電圧が印加されたとしても、両者の間には電流がほとんど流れない。つまりＭＯＳＦＥＴ９１はオフ状態となる。以上から、ゲート電極１０に印加する電圧を制御することで、ＭＯＳＦＥＴ９１のオン状態とオフ状態とを切り換えることができる。
次にＭＯＳＦＥＴ９１の製造方法について説明する。
図６を参照して、基板１によって支持された半導体層２１が準備される。半導体層２１は基板１上におけるエピタキシャル成長によって形成し得る。なお半導体層２１のｎ型の不純物濃度は、上述したドリフト層２のｎ型の不純物濃度に対応する。
図７を参照して、半導体層２１内の上部に、ソース領域３、ボディコンタクト領域４、およびボディ領域５が、イオン注入によって形成される。この工程により、ソース領域３がボディ領域５の表面に形成される。半導体層２１の残部は、ドリフト層２として用いられる。ｎ型領域を形成する場合には、ドナーイオンとして、例えばＮイオンが注入される。ｐ型領域を形成する場合には、アクセプタイオンとして、例えばＡｌイオンが注入される。なお各領域を形成する順序は特に限定されない。また、すべてまたは一部の領域が、イオン注入に代えてエピタキシャル成長によって形成されてもよい。
図８を参照して、半導体層２１上に、開口部を有するマスク１４が形成される。そしてこのマスク１４を用いた反応性イオンエッチング（ＲＩＥ）が行われる。これにより表面ＳＦに、ソース領域３およびボディ領域５を貫通してドリフト層２に至るトレンチ６が形成される。言い換えれば、ソース領域３の表面からボディ領域５を貫通するトレンチ６が形成される。
図９を参照して、トレンチ６の底面に選択的にｐ型のイオン注入を行うことで、低濃度保護層７が形成される。選択的なイオン注入は、マスク１４を用いることにより行い得る。なお、低濃度保護層７の形成方法は上記のものに限定されるものではない。例えば、イオン注入に代えてエピタキシャル成長によって形成されてもよい。具体的には、形成されることになる低濃度保護層７の厚さ分だけより深くトレンチ６を形成した後、トレンチ６内にエピタキシャル成長により低濃度保護層７が形成される。あるいは、半導体層２１を形成する際に、低濃度保護層７があらかじめイオン注入またはエピタキシャル成長によって埋め込み形成されてもよい。
図１０を参照して、トレンチ６の底面にｐ型のイオン注入を行うことで、低濃度保護層７よりも高ドーズ量で高濃度保護層８が形成される。低濃度保護層７の形成のためのイオン注入と、高濃度保護層８の形成のためのイオン注入とは、異なる加速エネルギーによって行われる。以上のように、トレンチ６の底面に、高濃度保護層８と、高濃度保護層８の下方に設けられ高濃度保護層８の不純物濃度よりも低い不純物濃度を有する低濃度保護層７とが、加速エネルギーの異なる複数回のイオン注入により形成される。なお、イオン注入を行う代わりに、エピタキシャル成長条件の調整が行われてもよい。具体的には、まずトレンチ６の底面に、低濃度保護層７がエピタキシャル成長により形成される。この低濃度保護層７の上面に、低濃度保護層７の不純物濃度よりも高い不純物濃度を有する高濃度保護層８がエピタキシャル成長により形成される。
ＳｉＣから作られた半導体層２１中においては、不純物の拡散係数が小さいため、不純物はほとんど拡散が生じない。よって、不純物イオンの注入濃度プロファイルが、半導体層２１における各領域の濃度プロファイルとなる。したがって本実施の形態では、エネルギーの異なる多段階のイオン注入、すなわち異なるエネルギーのイオン注入を２回以上行うことによって高濃度保護層８および低濃度保護層７の２層が形成される。なお３段階以上の多段階イオン注入が行われることで、３層以上の濃度分布が形成されてもよい。
高濃度保護層８と低濃度保護層７とによる濃度分布は、階段状の濃度分布であってもよく、連続的に変化する分布であってもよい。例えば、高濃度保護層８は深さ方向において不純物濃度のピークを有し、低濃度保護層７は深さ方向において上記ピークよりも小さいピークを有してもよい。また、低濃度保護層７内のピークが高濃度保護層８内のピークと合わさってショルダーピークとなっていてもよい。以下、高濃度保護層８と低濃度保護層７とによる濃度分布について、３つの例（図２（Ａ）〜（Ｃ））を挙げて、より具体的に説明する。
図２（Ａ）の例においては、高濃度保護層８は、不純物濃度が深さ方向に一定となる領域ＲＣ１を少なくとも１つ（図中では１つ）含んでいる。また低濃度保護層７は、不純物濃度が高濃度保護層８よりも小さくかつ深さ方向に一定となる領域ＲＣ２を少なくとも１つ（図中では１つ）含んでいる。別な観点でいえば、この例においては、高濃度保護層８の不純物濃度のピークのテーリング上に、低濃度保護層７の不純物濃度のショルダーピークが存在している。なおこの例においては、高濃度保護層８と低濃度保護層７との境界が、領域ＲＣ１と領域ＲＣ２との間の中間位置によって規定されてもよい。
図２（Ｂ）の例においては、高濃度保護層８は深さ方向において不純物濃度の山形ピークＰＬ１を有する。また低濃度保護層７は深さ方向において上記山形ピークよりも小さい不純物濃度の山形ピークＰＬ２を有する。ここで「山形ピーク」とは、領域ＲＣ１およびＲＣ２（図２（Ａ））と異なり、局所的な極大値を有するピークのことである。なおこの例においては、高濃度保護層８と低濃度保護層７との境界が、局所的な極小値ＱＬの深さ位置によって規定されてもよい。
図２（Ｃ）の例においては、低濃度保護層７の不純物濃度のプロファイルは、深さ方向に向かうにつれてプロファイルの傾きが大きくなる傾き増大箇所ＦＬを少なくとも１つ（図中では１つ）含んでいる。傾き増大箇所ＦＬにおける不純物濃度の増大は、図中に示すような連続的な増大であってもよく、あるいは階段状の増大であってもよい。なお、傾き増大箇所ＦＬを経ることで増大した低濃度保護層７のプロファイルは、不純物濃度が深さ方向に一定となる領域ＲＣを有してもよい。またこのような領域ＲＣに代わり、プロファイルが山形ピークを有してもよい。なおこの例においては、高濃度保護層８と低濃度保護層７との境界が、傾き増大箇所ＦＬが始まる深さ位置によって規定されてもよい。
再び図１を参照して、その後、トレンチ６の内面を覆うゲート酸化膜９が形成される。次に、ゲート酸化膜９を介してトレンチ６の内面上にゲート電極１０が形成される。そして、ゲート電極１０を覆うように層間絶縁膜１６が形成される。そして、ソース領域３の表面とボディコンタクト領域４の表面とに接するように、ソース電極１１が形成される。また基板１の裏面にドレイン電極１２が形成される。以上の工程により、ＭＯＳＦＥＴ９１を作製することができる。
次に本実施の形態のＭＯＳＦＥＴ９１（図１）の効果について、比較例（図１１）のＭＯＳＦＥＴ９９と比較しつつ説明する。上述したように本実施の形態のＭＯＳＦＥＴ９１は、高濃度保護層８の下に、高濃度保護層８の厚さ以上の厚さを有する低濃度保護層７が設けられている。言い換えれば、本実施の形態のトレンチ底面保護層１５は、トレンチ６下の高濃度保護層８と、その下の低濃度保護層７とによる２層構造を有する。これに対して比較例のＭＯＳＦＥＴ９９のトレンチ底面保護層１５ｃは、実質的に単層構造を有するものである。ここでいう単層構造とは、高濃度保護層下の低濃度保護層が高濃度保護層の厚さ未満の小さな厚さしか有しておらず実質的に高濃度保護層のみによって構成されているといえるものを含む。
図１２（Ａ）および図１２（Ｂ）のそれぞれは、比較例のＭＯＳＦＥＴ９９の構成を有する構造ＡおよびＢにおける、オフ状態での電界分布のシミュレーション結果である。構造Ｂのトレンチ底面保護層１５ｃの不純物濃度は、構造Ａのトレンチ底面保護層１５ｃの不純物濃度よりも高く設定された。図１２（Ｃ）は、本実施の形態のＭＯＳＦＥＴ９１の実施例としての構造Ｃにおける、オフ状態での電界分布のシミュレーション結果である。構造Ｃの高濃度保護層８の不純物濃度は、構造Ｂのトレンチ底面保護層１５ｃよりも高く設定された。各図において、縦方向に半導体層２１表面からトレンチ底面保護層１５下数μｍまでが示されており、また横方向にボディコンタクト領域４中央からトレンチ６中央までが示されている。図中、より白く示された領域は電界強度がより高い領域を表し、より黒く示された領域は電界強度がより低い領域を表す。
比較例である構造Ａによると、トレンチ６の底面の両端（トレンチ６の角部）、およびそこに形成されたゲート酸化膜９に、特に高い電界が印加されることが分かった。この理由は、トレンチ底面保護層１５ｃ内が縦方向に空乏化されまた横方向にもある程度空乏化されることで、トレンチ６の角部およびそこに形成されたゲート酸化膜９がその空乏層に露出されたためと考えられる。さらに、トレンチ底面保護層１５の底面にも電界が集中することが分かった。具体的には構造Ａでは、ゲート絶縁膜９における最大電界強度は３．８ＭＶ／ｃｍであり、トレンチ底面保護層１５ｃの底面の最大電界強度は３．２ＭＶ／ｃｍであった。高電圧印加時にはこれらの箇所に電界が集中しやすい。
もう１つの比較例である構造Ｂによると、上記と同様の箇所に電界が集中しているものの、高電界がトレンチ６付近までは入り込まなかった。この理由は、トレンチ底面保護層１５ｃの不純物濃度が高いことにより、トレンチ６底面のうち、空乏化されていない低電界の領域に覆われている部分の面積が大きくなり、空乏層端がトレンチ６底面から離れたためと考えられる。一方で、トレンチ底面保護層１５ｃの底面での電界強度は構造Ａに比してより高くなった。この理由は、トレンチ底面保護層１５ｃ内の空乏層の厚さが狭いためと考えられる。具体的には構造Ｂでは、ゲート絶縁膜９における最大電界強度は２．５ＭＶ／ｃｍであり、トレンチ底面保護層１５ｃの底面の最大電界強度は３．３ＭＶ／ｃｍであった。
これに対して実施例の構造Ｃによると、構造Ｂとおおよそ同程度に、トレンチ６の角部およびゲート酸化膜９の電界強度が低く保たれた。この理由は、トレンチ６底面を覆う高濃度保護層８の不純物濃度が高いために、トレンチ６底面のうち、空乏化されていない低電界の領域に覆われている部分の面積が大きくなったためと考えられる。同時に、構造Ａ以上に、トレンチ底面保護層１５の底面での電界強度が小さくなった。この理由は、トレンチ底面保護層１５の底面側を構成する低濃度保護層７が、低い不純物濃度と、高濃度保護層８の厚さ以上の厚さとを有しており、この結果、トレンチ底面保護層１５の半分程度が空乏化されたためと考えられる。具体的には構造Ｃでは、ゲート絶縁膜９における最大電界強度は２．８ＭＶ／ｃｍであり、トレンチ底面保護層１５の底面の最大電界強度は３．０ＭＶ／ｃｍであった。
図１３は上記構造Ａ〜Ｃの各々についてのオフ時の電流電圧特性を示すグラフである。このグラフからＭＯＳＦＥＴのリーク電圧を読み取ると、比較例としての構造Ａの耐圧は１３３０Ｖであった。ここで、「リーク電圧」とは、オフ時の電流電圧特性において、ある一定のリーク電流が流れたときの電圧とする。リーク電圧を高くするほど、半導体装置の耐圧を向上することができる。トレンチ底面保護層１５ｃの不純物濃度をより高めた比較例としての構造Ｂのリーク電圧も、ほぼ同程度の１３２０Ｖであった。一方、実施例としての構造Ｃのリーク電圧は、上記より大きく１４２０Ｖであった。この理由は、構造Ｃにおいては、高濃度保護層８によりゲート酸化膜９での電界緩和効果が高く保たれつつ、低濃度保護層７によりアバランシェ降伏電圧が高くされたためと考えられる。アバランシェ降伏電圧が向上した理由は、トレンチ底面保護層１５における底面側に、相対的に低い不純物濃度を有する低濃度保護層７が配置されたことにより、トレンチ底面保護層１５の底面における空乏化が促進されたことで、トレンチ底面保護層１５とドリフト層２とのｐｎ界面における電界強度が低くなったためである。
上記結果をまとめると、以下のようになる。
Figure 2016157606
リーク電圧を高くして耐圧を向上するためには、ゲート酸化膜９に印加される最大電界強度と、ｐｎ接合部の最大電界強度とをバランスよく低減する必要がある。すなわち、ゲート酸化膜９の最大電界強度とｐｎ接合部の最大電界強度とはトレードオフの関係にある。具体的には、構造Ａのようにトレンチ底面保護層１５全体の濃度を低くすると、ゲート酸化膜９に印加される最大電界強度が高くなってしまう。一方で構造Ｂのようにトレンチ底面保護層１５全体の濃度を高くすると、ｐｎ接合部の最大電界強度が高くなってしまう。その結果、構造ＡおよびＢのいずれの場合も耐圧が低い。これに対して構造Ｃによれば、両者を低減することが可能となり、上記のトレードオフ関係を改善することができる。
ＭＯＳＦＥＴ９１のオフ状態においては、ゲート電極１０とドレイン電極１２との間に高電圧が印加されることになる。この高電圧を半導体層２１とゲート酸化膜９とが一部ずつ負担する。半導体層２１の材料が仮にＳｉだとすると、ゲート酸化膜９に高電界が印加される前に、半導体層２１における電界強度が半導体材料自体の絶縁破壊強度に達してしまう。このため、ゲート酸化膜９における電界を低減する必要性が高くない。一方、本実施の形態のように高い絶縁破壊強度を有するＳｉＣが用いられる場合、半導体層２１における電界強度が半導体材料自体の絶縁破壊強度に達する状況においては、ゲート酸化膜９にも高電界が印加される。このため、ゲート酸化膜９に印加される電界を低減する必要がある。本実施の形態によれば、上述したように、ゲート酸化膜９の電界を十分に緩和し、かつＳｉＣ内の電界強度を低減することで、耐圧を向上することができる。
まとめると、本実施の形態によれば、トレンチ底面保護層１５が高濃度保護層８を有することにより、トレンチ６底面におけるゲート酸化膜９の絶縁破壊が防止される。さらに、トレンチ底面保護層１５が高濃度保護層８の下部に低濃度保護層７を有することにより、オフ状態におけるアバランシェ降伏電圧を高くすることができる。以上により、ＳｉＣ本来の優れた絶縁特性に対応した高い耐圧を得ることができる。
さらに、トレンチ底面保護層１５内に電流が流れる場合においては、トレンチ底面保護層１５の抵抗により電圧降下が発生する場合がある。スイッチング動作時、トレンチ底面保護層１５とドリフト層２とのｐｎ界面に伸びる空乏層内の空乏電荷に起因して、トレンチ底面保護層１５内に電流が流れ、電圧降下が発生する。この電圧降下は、トレンチ底面保護層１５の抵抗が高いほど大きくなる。この電圧降下による電位差により、トレンチ６底面におけるゲート酸化膜９に電界がかかり、ゲート酸化膜９の信頼性が低下する懸念がある。
本実施の形態によれば、高濃度保護層８が設けられることによってトレンチ底面保護層１５の抵抗を低減できるので、スイッチング時のゲート酸化膜９に印加される電界を低減でき、ゲート酸化膜９の信頼性低下を抑制することができる。さらに、低濃度保護層７が設けられることによってアバランシェ降伏電圧の低下を抑制することができる。すなわち、本実施の形態によれば、スイッチング動作時のゲート絶縁膜９の信頼性と、定常オフ時のゲート絶縁膜９の信頼性とアバランシェ降伏電圧特性とを両立することができる。
なお、トレンチ底面保護層１５がソース領域３に電気的に接続されている場合には、トレンチ底面保護層１５が電気的に浮遊している場合と比べて、スイッチング時に発生する電流がソース領域３に向かって流れることからトレンチ底面保護層１５内に流れる電流が特に大きくなるため、上記利点が顕著なものとなる。
また、本実施の形態によれば、短絡耐量を改善する効果も得られる。ＳｉＣを用いた場合、一般に、Ｓｉに比べて短絡耐量が低く、短絡耐量向上が重要課題のひとつと認識されている。例えば負荷短絡などが生じた際に、オン電流の経路に過電流が流れることにより半導体装置が破壊するが、短絡耐量は、負荷短絡が生じた時から半導体装置が破壊するまでの時間で表される。半導体装置に過電流が流れることにより半導体装置が高温になり、ＳｉＣやゲート酸化膜９が破壊に至るため、短絡耐量を向上するためには短絡時の過電流を低減することが有効である。
本実施の形態によれば、トレンチ底面保護層１５の高濃度保護層８が設けられることで、トレンチ底面保護層１５からドリフト層２への空乏層の伸びを大きくすることができる。そのため、短絡時に電流が流れる経路の抵抗が増加し、短絡時の過電流を低減することができる。その結果、短絡耐量を改善することができる。すなわち、本実施の形態によれば、短絡耐量を改善する効果も得られ、特に、ＳｉＣを用いた場合でも短絡耐量を向上できる利点を有する。
また、低濃度保護層７および高濃度保護層８を形成するためのイオン注入をトレンチ６の形成後に行うことで、半導体層２１の表面ＳＦからのイオン注入の注入深さが、トレンチ６の深さの分浅くなる。これに対応して注入時のエネルギーも低くなるので、注入によって生じる欠陥が少なくなる。その結果、ゲート酸化膜９と半導体層２１との界面の品質を向上させることができる。これにより、例えば、リーク電流を抑制することができる。
なお上記のように本実施の形態ではトレンチ６の底面にイオン注入を行うことで、ドリフト層２のうちトレンチ６の下部の部分、すなわち、少なくともトレンチ６の直下に低濃度保護層７および高濃度保護層８を形成することとしたが、トレンチ６の形成前に半導体層２１の表面ＳＦからイオン注入することで低濃度保護層７および高濃度保護層８を形成することとしてもよい。係る場合、低濃度保護層７および高濃度保護層８は、トレンチ６の側面よりも外側にも形成され得る。
（実施の形態２）
図１４は、本実施の形態に係るＭＯＳＦＥＴ９２（炭化珪素半導体装置）のセルの構成を概略的に示す断面図である。本実施の形態では、実施の形態１と比較して、トレンチ底面保護層１５の構成が相違している。具体的には、ＭＯＳＦＥＴ９２のトレンチ底面保護層１５においては、低濃度保護層７の幅が高濃度保護層８の幅よりも小さく形成されている。このため低濃度保護層７はトレンチ底面保護層１５の底面の一部（図中、底面の中央部）のみをなしており、高濃度保護層８がトレンチ底面保護層１５の底面の他部（図中、底面の両端部）をなしている。なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、その説明を繰り返さない。
次に、ＭＯＳＦＥＴ９２の製造方法について説明する。まず実施の形態１の図８までと同様の工程が行われる。次に、トレンチ底面保護層１５を形成する工程が、以下のように行われる。
図１５を参照して、トレンチ６の側面上に側壁マスク１７が形成される。側壁マスク１７が形成されたトレンチ６を通ってトレンチ６の底面中へ、ｐ型を付与する不純物が注入される。側壁マスク１７をマスクとして用いたこのイオン注入により、トレンチ６の幅よりも小さい幅を有する低濃度保護層７が形成される。次に側壁マスク１７が除去される。
再び図１４を参照して、次に、側壁マスク１７なしに、トレンチ６の底面中へｐ型を付与する不純物が注入される。これによりトレンチ６の幅に対応する幅を有する高濃度保護層８が形成される。この方法によれば、低濃度保護層７の幅が高濃度保護層８の幅よりもマスク材料の横方向の厚さ分小さくなる。なお、側壁マスク１７なしでのイオン注入は、上述したように側壁マスク１７を除去した後に行う代わりに、側壁マスク１７を形成する前に行われてもよい。
以降、実施の形態１とほぼ同様の工程を経て、ＭＯＳＦＥＴ９２が得られる。この製造方法によれば、上述したように、高濃度保護層８の幅と低濃度保護層７の幅とを相違させることができる。
次に、本実施の形態による効果について、以下に説明する。
トレンチ底面保護層１５は、ドリフト層２内のオン電流経路を狭窄することにより、オン抵抗を増大させる要因となり得る。本実施の形態によれば、低濃度保護層７の幅を小さくすることで、ドリフト層２内のオン電流経路がトレンチ底面保護層１５によって狭窄される程度が軽減される。これにより、トレンチ底面保護層１５を設けることに起因したオン抵抗の増大を抑制することができる。
またドリフト層２へ、低濃度保護層７の底面だけでなく、高濃度保護層８の角部の底面も露出される。これにより、オフ時におけるトレンチ底面保護層１５の底面への電界集中が、低濃度保護層７の底面へのものと、高濃度保護層８の底面のものとに分散される。そのためアバランシェ降伏電圧が向上する。これにより耐圧をより高め得る。
（実施の形態３）
図１６は、本実施の形態に係るＭＯＳＦＥＴ９３（炭化珪素半導体装置）のセルの構成を概略的に示す断面図である。本実施の形態では、実施の形態１と比較して、トレンチ底面保護層１５の構成が相違している。具体的には、ＭＯＳＦＥＴ９３のトレンチ底面保護層１５においては、低濃度保護層７の幅が高濃度保護層８の幅よりも大きく形成されている。なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、その説明を繰り返さない。
次に、ＭＯＳＦＥＴ９３の製造方法について、以下に説明する。
図１７を参照して、基板１上に、炭化珪素から作られｎ型を有する第１ドリフト層２ａ（第１層）が形成される。なお第１ドリフト層２ａの形成方法は、半導体層２１の形成方法（図６）と同様に行い得る。次に、第１ドリフト層２ａを部分的に露出する開口部を有するマスク１４が形成される。次に、マスク１４を用いて、ｐ型を付与する不純物が第１ドリフト層２ａ上に注入される。これにより第１ドリフト層２ａ上に低濃度保護層７が形成される。次にマスク１４が除去される。なお上記イオン注入に代わり、第１ドリフト層２ａ上に低濃度保護層７がエピタキシャル成長によって形成されてもよい。
図１８を参照して、低濃度保護層７が形成された第１ドリフト層２ａ上に、第２ドリフト層２ｂが形成される。第２ドリフト層２ｂの形成方法は、半導体層２１の形成方法（図６）と同様に行い得る。第２ドリフト層２ｂは、第１ドリフト層２ａと同様、炭化珪素から作られたｎ型を有する層であり、第１ドリフト層２ａと共にドリフト層２を構成する。これにより低濃度保護層７が、第１ドリフト層２ａおよび第２ドリフト層２ｂを有するドリフト層２に埋め込まれる。このような埋込工程を用いることで、トレンチ６（図１６）の幅よりも大きい幅を有する低濃度保護層７を形成することができる。
図１９を参照して、ドリフト層２上のボディ領域５と、ボディ領域５上のソース領域３およびボディコンタクト領域４とが形成される。言い換えれば、ドリフト層２とソース領域３とボディコンタクト領域４とボディ領域５とにより構成された、表面ＳＦを有する半導体層２１が形成される。
図２０を参照して、半導体層２１の表面ＳＦに、ソース領域３およびボディ領域５を貫通してドリフト層２に至るトレンチ６が形成される。トレンチ６の幅は低濃度保護層の幅よりも小さくされる。
図２１を参照して、トレンチ６を通ってトレンチ６の底面中へｐ型を付与する不純物を注入することにより、ｐ型を有する高濃度保護層８が形成される。言い換えれば、トレンチ６を用いたセルフアライン注入により高濃度保護層８が形成される。なお、この注入時に側壁マスク１７（図１５）を用いることで、高濃度保護層８の幅がトレンチ６の幅よりも小さいものとされてもよい。
その後、実施の形態１における図７、図８および図１０とほぼ同様の工程を経て、ＭＯＳＦＥＴ９２が得られる。
なお低濃度保護層７の形成方法は、上述したものに限定されるわけではない。低濃度保護層７は、例えば、実施の形態１の図８に示す工程が行われた後、トレンチ６の底面よりも深い領域へのイオン注入により形成されてもよい。
本実施の形態によれば、低濃度保護層７の底面が広くされることで、オフ時に低濃度保護層７から空乏層が広がりやすくなる。これによりドリフト層２内の電界強度をより低く保つことができ、トレンチ６底面付近に印加される電界強度を低減することができる。これによりゲート酸化膜９の電界強度を低減することができる。よって耐圧をより向上させることができる。
（実施の形態４）
図２２は、本実施の形態に係るＭＯＳＦＥＴ９４（炭化珪素半導体装置）のセルの構成を概略的に示す断面図である。本実施の形態では、実施の形態１と比較して、トレンチ底面保護層１５の構成が相違している。具体的には、ＭＯＳＦＥＴ９４のトレンチ底面保護層１５は低濃度保護層２０（第２低濃度保護層）を含む。低濃度保護層２０は、図中、高濃度保護層８よりも上方に設けられている。具体的には低濃度保護層２０は高濃度保護層８とトレンチ６の底面との間に設けられている。よって本実施の形態においては、高濃度保護層８は、低濃度保護層２０を介してトレンチ６の底面に面している。
低濃度保護層２０はトレンチ６の底面に接している。低濃度保護層２０は、トレンチ底面保護層１５のうち高濃度保護層８より浅くに位置する部分である。低濃度保護層２０は、高濃度保護層８におけるいずれの箇所の不純物濃度よりも低い不純物濃度を有する。低濃度保護層２０の不純物濃度に分布がある場合は、その最大値によって「低濃度保護層２０の不純物濃度」が定義される。低濃度保護層７の不純物濃度と低濃度保護層２０の不純物濃度とは、互いに等しくてもよく異なっていてもよい。低濃度保護層２０は、高濃度保護層８におけるピークよりも小さい不純物濃度のピークを有することが好ましい。また本実施の形態においては、高濃度保護層８は、低濃度保護層２０の底面に接するように配置されている。よって高濃度保護層８は低濃度保護層２０によってトレンチ６の底面から隔てられている。
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、その説明を繰り返さない。
次に、ＭＯＳＦＥＴ９４の製造方法について説明する。まず実施の形態１の図８までと同様の工程が行われる。次に、図９の低濃度保護層７の形成と同様の方法で、トレンチ６の底面に低濃度保護層が形成される。次に、イオン注入により、この低濃度保護層の底面から離れたより浅い領域であって、かつトレンチ６の底面から離れたより深い領域に、高濃度保護層８が形成される。上記低濃度保護層のうち高濃度保護層８よりも深い部分は低濃度保護層７となり、浅い部分は低濃度保護層２０となる。以降、実施の形態１とほぼ同様の工程により、ＭＯＳＦＥＴ９４（図２２）が得られる。
なお上記低濃度保護層は、イオン注入に代わり、トレンチ６の底面上におけるエピタキシャル成長によって形成されてもよい。また低濃度保護層７および低濃度保護層２０が個別に形成されてもよい。この個別の形成は、イオン注入およびエピタキシャル成長のいずれによっても行い得る。イオン注入による低濃度保護層７の形成は、トレンチ６の底面から離れたより深い領域に行われてもよく、あるいはトレンチ６の底面に行われてもよい。前者の場合、低濃度保護層７と、トレンチ６の底面との間の部分は、高濃度保護層８となる部分として利用されるものであり、さらに低濃度保護層２０となる部分としても利用され得る。後者の場合、低濃度保護層７上のエピタキシャル成長により、高濃度保護層８および低濃度保護層２０となる部分が形成される。
次に、本実施の形態による効果について、以下に説明する。
トレンチ底面保護層１５は、ドリフト層２内のオン電流経路を狭窄することにより、オン抵抗を増大させる要因となり得る。特に、トレンチ６の底面直下に不純物濃度が高い層が形成される場合、ドリフト層２へ広がる空乏層の幅が若干広くなる。またこの層がイオン注入により形成される場合、注入領域が拡大することがあり、その結果、オン抵抗がさらに増大し得る。これに対して本実施の形態によれば、低濃度保護層２０が設けられることにより、高い不純物濃度を有する高濃度保護層８がトレンチ６の底面から離れて配置される。これによりオン抵抗の増大が軽減される。
また、イオン注入によりトレンチ６の底面に高濃度保護層８が形成される場合、高濃度保護層８の不純物濃度が高いことから、多くのイオンの注入が必要となる。この結果、注入によって生じる欠陥が高濃度保護層８に多数形成される。このように多くの欠陥を有する高濃度保護層８上に、高品質のゲート酸化膜９を直接形成することが困難となる。ゲート酸化膜９の品質が低いことは耐圧に悪影響を及ぼし得る。これに対して本実施の形態によれば、多くの欠陥を含み得る高濃度保護層８が、トレンチ６の底面から離れて配置される。これによりゲート絶縁膜の信頼性を向上することができる。よって耐圧をより高め得る。
なお上記各実施の形態では炭化珪素半導体装置としてＭＯＳＦＥＴについて説明したが、ゲート絶縁膜の材料は酸化物に限定されるものではない。つまり炭化珪素半導体装置は、ＭＯＳＦＥＴ以外のＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であってもよい。また炭化珪素半導体装置はＭＩＳＦＥＴに限定されるものではなく、例えばＩＧＢＴであってもよい。ＩＧＢＴは、例えば、上述した基板１の導電型をｎ型からｐ型に変更することによって構成され得る。この場合、ソース電極１１およびドレイン電極１２のそれぞれはエミッタ電極およびコレクタ電極として機能する。また上記各実施の形態においては第１導電型をｎ型とし第２導電型をｐ型としたが、これらが逆にされてもよい。
本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
１ 基板（半導体基板）、２ ドリフト層、２ａ 第１ドリフト層、２ｂ 第２ドリフト層、３ ソース領域、４ ボディコンタクト領域、５ ボディ領域、６ トレンチ、７ 低濃度保護層（第１低濃度保護層）、８ 高濃度保護層、９ ゲート酸化膜（ゲート絶縁膜）、１０ ゲート電極、１１ ソース電極、１２ ドレイン電極、１３ 終端領域、１４ マスク、１５ トレンチ底面保護層、１６ 層間絶縁膜、１７ 側壁マスク（マスク）、２０ 低濃度保護層（第２低濃度保護層）、２１ 半導体層、９１〜９４ ＭＯＳＦＥＴ（炭化珪素半導体装置）。

Claims (13)

  1. 炭化珪素からなる第１導電型のドリフト層（２）と、
    前記ドリフト層上に設けられた第２導電型のボディ領域（５）と、
    前記ボディ領域上に設けられた第１導電型のソース領域（３）と、
    前記ソース領域に接続されたソース電極（１１）と、
    前記ボディ領域と前記ソース領域とを貫通するトレンチの側面上と底面上とに設けられたゲート絶縁膜（９）と、
    前記ゲート絶縁膜を介して前記トレンチ内に設けられたゲート電極（１０）と、
    前記ドリフト層内において、前記トレンチの底面より下方に設けられ、前記ソース電極に電気的に接続された第２導電型のトレンチ底面保護層（１５）と、
    を備え、
    前記トレンチ底面保護層は、
    高濃度保護層（８）と、
    前記高濃度保護層の下方に設けられ、前記高濃度保護層よりも不純物濃度の低い第１低濃度保護層（７）と、
    を有することを特徴とする炭化珪素半導体装置（９１〜９４）。
  2. 前記第１低濃度保護層の厚さをＬ1、前記高濃度保護層の厚さをＬ2、前記炭化珪素半導体装置に逆方向電圧が印加された時に前記第１低濃度保護層と前記ドリフト層との界面から前記トレンチ底面保護層に伸びる空乏層の厚さをｄ1とし、ｄ2＝｛（Ｌ1＋Ｌ2）−ｄ1｝としたとき、
    ｄ1＞Ｌ1、かつｄ2＞０
    が満たされる、請求項１に記載の炭化珪素半導体装置。
  3. 前記高濃度保護層は、不純物濃度が深さ方向に一定となる領域（ＲＣ１）を少なくとも１つ含み、前記第１低濃度保護層は、不純物濃度が前記高濃度保護層よりも小さくかつ深さ方向に一定となる領域（ＲＣ２）を少なくとも１つ含む、請求項１または２に記載の炭化珪素半導体装置。
  4. 前記高濃度保護層は深さ方向において不純物濃度の山形ピーク（ＰＬ１）を有し、前記第１低濃度保護層は深さ方向において前記山形ピークよりも小さい不純物濃度の山形ピーク（ＰＬ２）を有する、請求項１または２に記載の炭化珪素半導体装置。
  5. 前記第１低濃度保護層の不純物濃度のプロファイルは、深さ方向に向かうにつれてプロファイルの傾きが大きくなる箇所（ＦＬ）を少なくとも１つ含む、請求項１または２に記載の炭化珪素半導体装置。
  6. 前記高濃度保護層の不純物濃度は前記第１低濃度保護層の不純物濃度の２倍以上である、請求項１から５のいずれか１項に記載の炭化珪素半導体装置。
  7. 前記第１低濃度保護層の幅は前記高濃度保護層の幅よりも小さい、請求項１から６のいずれか１項に記載の炭化珪素半導体装置（９２）。
  8. 前記第１低濃度保護層の幅は前記高濃度保護層の幅よりも大きい、請求項１から６のいずれか１項に記載の炭化珪素半導体装置（９３）。
  9. 前記トレンチ底面保護層は、前記高濃度保護層および前記第１低濃度保護層の２層からなる、請求項１から８のいずれか１項に記載の炭化珪素半導体装置（９１〜９３）。
  10. 前記トレンチ底面保護層は、前記高濃度保護層よりも上方に、前記高濃度保護層の不純物濃度よりも低い不純物濃度を有する第２低濃度保護層（２０）を含む、請求項１から８のいずれか１項に記載の炭化珪素半導体装置（９４）。
  11. 前記第２低濃度保護層は、前記高濃度保護層におけるピークよりも小さい不純物濃度のピークを有する、請求項１０に記載の炭化珪素半導体装置。
  12. 炭化珪素から作られた第１導電型の半導体層（２１）が設けられた半導体基板（１）を用意する工程と、
    前記半導体層の上部に第２導電型のボディ領域（５）を形成する工程と、
    前記ボディ領域の表面に前記第１導電型のソース領域（３）を形成する工程と、
    前記ソース領域の表面から前記ボディ領域を貫通するトレンチ（６）を形成する工程と、
    前記トレンチの底面に、前記第２導電型の高濃度保護層（８）と、前記高濃度保護層の下方に設けられ前記高濃度保護層の不純物濃度よりも低い不純物濃度を有する前記第２導電型の第１低濃度保護層（７）とを、加速エネルギーの異なる複数回のイオン注入により形成する工程と、
    を備えた、炭化珪素半導体装置（９１〜９４）の製造方法。
  13. 炭化珪素から作られた第１導電型の半導体層（２１）が設けられた半導体基板（１）を用意する工程と、
    前記半導体層の上部に第２導電型のボディ領域（５）を形成する工程と、
    前記ボディ領域の表面に前記第１導電型のソース領域（３）を形成する工程と、
    前記ソース領域の表面から前記ボディ領域を貫通するトレンチ（６）を形成する工程と、
    前記トレンチの底面に、前記第２導電型の第１低濃度保護層（７）をエピタキシャル成長により形成する工程と、
    前記第１低濃度保護層の上面に、前記第１低濃度保護層の不純物濃度よりも高い不純物濃度を有する前記第２導電型の高濃度保護層（８）をエピタキシャル成長により形成する工程と、
    を備えた、炭化珪素半導体装置（９１〜９４）の製造方法。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6587265B2 (ja) * 2016-04-14 2019-10-09 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
CN107437557A (zh) * 2016-05-25 2017-12-05 美普森半导体公司（股） 沟槽型碳化硅mosfet器件及其制备方法
JP6811118B2 (ja) * 2017-02-27 2021-01-13 株式会社豊田中央研究所 Ｍｏｓｆｅｔ
JP2019079833A (ja) * 2017-10-19 2019-05-23 トヨタ自動車株式会社 スイッチング素子とその製造方法
JP7384236B2 (ja) * 2017-12-11 2023-11-21 富士電機株式会社 絶縁ゲート型半導体装置
JP7151076B2 (ja) 2017-12-11 2022-10-12 富士電機株式会社 絶縁ゲート型半導体装置
JP7052330B2 (ja) * 2017-12-13 2022-04-12 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法
JP7054853B2 (ja) * 2018-02-07 2022-04-15 パナソニックＩｐマネジメント株式会社 炭化珪素半導体素子およびその製造方法
JP7107718B2 (ja) * 2018-03-28 2022-07-27 株式会社デンソー スイッチング素子の製造方法
JP7068916B2 (ja) 2018-05-09 2022-05-17 三菱電機株式会社 炭化珪素半導体装置、電力変換装置、および炭化珪素半導体装置の製造方法
JP7259215B2 (ja) * 2018-06-01 2023-04-18 富士電機株式会社 絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法
JP6973422B2 (ja) * 2019-01-21 2021-11-24 株式会社デンソー 半導体装置の製造方法
CN109904220A (zh) * 2019-03-18 2019-06-18 电子科技大学 槽栅型碳化硅mosfet器件及制备方法
CN110190127A (zh) * 2019-05-29 2019-08-30 陕西半导体先导技术中心有限公司 一种具有l型掩蔽层结构的碳化硅mosfet器件
CN110277439B (zh) * 2019-05-29 2024-06-04 陕西半导体先导技术中心有限公司 一种碳化硅倒t形掩蔽层结构的mosfet器件及其制备方法
CN110112218A (zh) * 2019-05-29 2019-08-09 西安电子科技大学 一种具有单侧掩蔽层的碳化硅mosfet器件
WO2020238588A1 (zh) * 2019-05-29 2020-12-03 西安电子科技大学 一种具有掩蔽层结构的碳化硅mosfet器件
CN110212019A (zh) * 2019-05-29 2019-09-06 西安电子科技大学 一种具有t型掩蔽层结构的碳化硅mosfet器件
JP7263178B2 (ja) 2019-08-02 2023-04-24 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP7354868B2 (ja) * 2020-02-13 2023-10-03 株式会社デンソー スイッチング素子
JP2022106563A (ja) 2021-01-07 2022-07-20 三菱電機株式会社 半導体装置
EP4307382A1 (en) * 2021-03-11 2024-01-17 Denso Corporation Field-effect transistor, and method for manufacturing same
WO2022270245A1 (ja) * 2021-06-23 2022-12-29 住友電気工業株式会社 炭化珪素半導体装置
CN114496785B (zh) * 2022-04-18 2022-08-02 深圳芯能半导体技术有限公司 一种t型底部保护的沟槽型碳化硅mosfet及其制备方法
CN116130513B (zh) * 2023-04-17 2023-06-13 南京第三代半导体技术创新中心有限公司 基于异质结的碳化硅槽栅mosfet及其制造方法
CN117673163B (zh) * 2024-02-01 2024-06-07 深圳天狼芯半导体有限公司 高短路耐量的超结mosfet及其制备方法、芯片

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001267570A (ja) * 2000-03-15 2001-09-28 Mitsubishi Electric Corp 半導体装置及び半導体装置製造方法
JP2012004458A (ja) * 2010-06-18 2012-01-05 Toshiba Corp 半導体装置およびその製造方法
WO2014115280A1 (ja) * 2013-01-24 2014-07-31 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
JP2015046628A (ja) * 2014-11-06 2015-03-12 三菱電機株式会社 炭化珪素半導体装置
US20160329422A1 (en) * 2013-12-26 2016-11-10 Toyota Jidosha Kabushiki Kaisha Insulated gate type semiconductor device manufacturing method and insulated gate type semiconductor device

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6570185B1 (en) * 1997-02-07 2003-05-27 Purdue Research Foundation Structure to reduce the on-resistance of power transistors
US6580123B2 (en) * 2000-04-04 2003-06-17 International Rectifier Corporation Low voltage power MOSFET device and process for its manufacture
US7405452B2 (en) * 2004-02-02 2008-07-29 Hamza Yilmaz Semiconductor device containing dielectrically isolated PN junction for enhanced breakdown characteristics
CN100477257C (zh) * 2004-11-08 2009-04-08 株式会社电装 碳化硅半导体装置及其制造方法
JP4899405B2 (ja) * 2004-11-08 2012-03-21 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP4735224B2 (ja) 2005-12-08 2011-07-27 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
CN101017849A (zh) * 2007-02-14 2007-08-15 上海富华微电子有限公司 一种复合栅、栅源自隔离vdmos、igbt功率器件及其制造工艺
JP4798119B2 (ja) * 2007-11-06 2011-10-19 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5444608B2 (ja) * 2007-11-07 2014-03-19 富士電機株式会社 半導体装置
JP5588671B2 (ja) * 2008-12-25 2014-09-10 ローム株式会社 半導体装置の製造方法
JP2010219361A (ja) 2009-03-18 2010-09-30 Toshiba Corp 半導体装置及びその製造方法
DE112014004583T5 (de) * 2013-10-04 2016-08-18 Mitsubishi Electric Corporation Siliciumcarbidhalbleiterbauteil und Verfahren zu dessen Herstellung
JP6169966B2 (ja) 2013-12-26 2017-07-26 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001267570A (ja) * 2000-03-15 2001-09-28 Mitsubishi Electric Corp 半導体装置及び半導体装置製造方法
JP2012004458A (ja) * 2010-06-18 2012-01-05 Toshiba Corp 半導体装置およびその製造方法
WO2014115280A1 (ja) * 2013-01-24 2014-07-31 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
US20160329422A1 (en) * 2013-12-26 2016-11-10 Toyota Jidosha Kabushiki Kaisha Insulated gate type semiconductor device manufacturing method and insulated gate type semiconductor device
JP2015046628A (ja) * 2014-11-06 2015-03-12 三菱電機株式会社 炭化珪素半導体装置

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