JP6266975B2 - 絶縁ゲート型半導体装置の製造方法及び絶縁ゲート型半導体装置 - Google Patents

絶縁ゲート型半導体装置の製造方法及び絶縁ゲート型半導体装置 Download PDF

Info

Publication number
JP6266975B2
JP6266975B2 JP2013269264A JP2013269264A JP6266975B2 JP 6266975 B2 JP6266975 B2 JP 6266975B2 JP 2013269264 A JP2013269264 A JP 2013269264A JP 2013269264 A JP2013269264 A JP 2013269264A JP 6266975 B2 JP6266975 B2 JP 6266975B2
Authority
JP
Japan
Prior art keywords
region
conductivity type
trench
type impurity
outer peripheral
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2013269264A
Other languages
English (en)
Other versions
JP2015126085A5 (ja
JP2015126085A (ja
Inventor
順 斎藤
順 斎藤
広和 藤原
広和 藤原
知治 池田
知治 池田
渡辺　行彦
行彦 渡辺
敏雅 山本
山本　　敏雅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Toyota Motor Corp
Toyota Central R&D Labs Inc
Original Assignee
Denso Corp
Toyota Motor Corp
Toyota Central R&D Labs Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2013269264A priority Critical patent/JP6266975B2/ja
Application filed by Denso Corp, Toyota Motor Corp, Toyota Central R&D Labs Inc filed Critical Denso Corp
Priority to CN201480071099.2A priority patent/CN105874577B/zh
Priority to US15/104,332 priority patent/US9780205B2/en
Priority to PCT/JP2014/070520 priority patent/WO2015098167A1/ja
Priority to DE112014006030.5T priority patent/DE112014006030B4/de
Priority to TW103144329A priority patent/TWI543375B/zh
Publication of JP2015126085A publication Critical patent/JP2015126085A/ja
Publication of JP2015126085A5 publication Critical patent/JP2015126085A5/ja
Application granted granted Critical
Publication of JP6266975B2 publication Critical patent/JP6266975B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本明細書が開示する技術は、絶縁ゲート型半導体装置に関する。
特許文献１には、ＭＯＳ構造が形成された素子領域と、その領域の周囲の外周領域を有する絶縁ゲート型半導体装置が開示されている。素子領域には、複数のゲートトレンチが形成されており、ゲートトレンチ内にゲート絶縁膜及びゲート電極が形成されている。ゲートトレンチの底面に露出する範囲には、ｐ型の底面囲繞領域（以下、素子部底面囲繞領域という）が形成されている。外周領域には、素子領域を取り囲むように複数のトレンチが形成されており、各トレンチ内には絶縁層が充填されている。外周領域の各トレンチの底面に露出する範囲には、ｐ型の底面囲繞領域（以下、外周部底面囲繞領域という）が形成されている。ＭＯＳＦＥＴがターンオフすると、素子領域内では、素子部底面囲繞領域からドリフト領域内に空乏層が広がる。これによって、素子領域内のドリフト領域の空乏化が促進される。また、外周領域内では、外周部底面囲繞領域からドリフト領域内に空乏層が広がる。これによって、外周領域内のドリフト領域の空乏化が促進される。したがって、絶縁ゲート型半導体装置の耐圧が向上されている。
特開２００８−１３５５２２号公報
特許文献１の絶縁ゲート型半導体装置では、素子領域内では、各素子部底面囲繞領域から略同時に空乏層が広がる。したがって、２つの素子部底面囲繞領域に挟まれた部分のドリフト領域は、両側から空乏化が進展するため、容易に空乏化される。これに対し、外周領域内では、素子領域から広がる空乏層が、外周領域内の最初の外周部底面囲繞領域（素子領域に最も近い外周部底面囲繞領域）に到達すると、最初の外周部底面囲繞領域から２番目の外周部底面囲繞領域（素子領域から２番目の外周部底面囲繞領域）に向かって空乏層が伸びる。空乏層が２番目の外周部底面囲繞領域に到達すると、２番目の外周部底面囲繞領域から３番目の外周部底面囲繞領域に向かって空乏層が伸びる。このように、空乏層が各外周部底面囲繞領域を経由して順次広がって行く。このため、２つの外周部底面囲繞領域に挟まれた部分のドリフト領域では、片側からのみ空乏化が進展する。このため、外周領域は空乏化され難い。したがって、外周領域のさらなる高耐圧化が望まれる。
本明細書が開示する製造方法では、半導体基板と、前記半導体基板の表面に形成されている表面電極と、前記半導体基板の裏面に形成されている裏面電極を有し、前記表面電極と前記裏面電極の間をスイッチングする絶縁ゲート型半導体装置を製造する。前記絶縁ゲート型半導体装置は、前記表面電極に接続されている第１導電型の第１領域と、前記第１領域に接している第２導電型の第２領域と、前記第２領域によって前記第１領域から分離されている第１導電型の第３領域と、前記半導体基板の前記表面に形成されており、前記第２領域を貫通して前記第３領域に達する複数のゲートトレンチと、前記ゲートトレンチ内に配置されているゲート絶縁膜及びゲート電極と、前記ゲートトレンチの底面に露出する範囲に形成されている第２導電型の第４領域と、前記第２領域の外側の領域において前記半導体基板の前記表面に形成されている複数の外周トレンチと、前記外周トレンチ内に配置されている絶縁層と、前記外周トレンチの底面に露出する範囲に形成されている第２導電型の第５領域を有する。この製造方法は、前記ゲートトレンチを形成する工程と、前記外周トレンチを形成する工程と、前記ゲートトレンチの底面に第１ｐ型不純物を注入し、注入した前記第１ｐ型不純物を拡散させることで前記第４領域を形成する工程と、前記外周トレンチの底面に、第２ｐ型不純物を注入し、注入した前記第２ｐ型不純物を拡散させることで前記第５領域を形成する工程を有する。前記第５領域を形成する工程における前記第２ｐ型不純物の拡散係数が、前記第４領域を形成する工程における前記第１ｐ型不純物の拡散係数よりも大きい。
なお、ゲートトレンチと外周トレンチは、何れを先に形成してもよい。また、ゲートトレンチの底面への不純物の注入と外周トレンチの底面への不純物の注入は、何れを先に実施してもよい。また、ゲートトレンチの底面に注入した不純物の拡散と、外周トレンチの底面に注入した不純物の拡散は、何れを先に実施してもよいし、これらを同時に実施してもよい。
この方法では、第５領域を形成する工程における第２ｐ型不純物の拡散係数が大きい。したがって、第２ｐ型不純物をより広い範囲に拡散させることで、より幅広な第５領域を形成することができる。このため、各第５領域の間の間隔を狭くすることが可能であり、これらの間隔がより容易に空乏化されるようになる。したがって、この方法によれば、外周部における耐圧を向上させることができる。他方、第４領域を形成する工程における第１ｐ型不純物の拡散係数は小さい。したがって、第１ｐ型不純物の拡散範囲が狭くなり、これによって第４領域の幅が狭くなる。このように第４領域の幅を狭くすることで、各第４領域の間の間隔（すなわち、電流経路）を広く確保することができる。これによって、絶縁ゲート型半導体装置のオン電圧を低減することができる。
上述した方法においては、前記第１ｐ型不純物が、前記第２ｐ型不純物とは異なる元素であってもよい。
また、上述した方法においては、前記第１ｐ型不純物と前記第２ｐ型不純物がボロンであり、前記第４領域を形成する前記工程では、前記ゲートトレンチの底面にボロンとカーボンを注入してもよい。
これらのいずれの方法によっても、第５領域を形成する工程における第２ｐ型不純物の拡散係数を、第４領域を形成する工程における第１ｐ型不純物の拡散係数よりも大きくすることができる。
また、上述したいずれかの方法において、前記第５領域を形成する前記工程では、前記外周トレンチの底面に、前記第２ｐ型不純物と、前記第２ｐ型不純物よりも前記第４領域を形成する工程における拡散係数が小さい第３ｐ型不純物を注入してもよい。
また、上述したいずれかの方法において、前記第５領域を形成する前記工程では、前記外周トレンチの底面を構成する半導体層の少なくとも一部がアモルファス化する濃度で前記第２ｐ型不純物を注入してもよい。
また、上述したいずれかの方法において、前記第５領域を形成する前記工程では、前記外周トレンチの底面に１×１０１８ａｔｏｍｓ／ｃｍ３以上の濃度で前記第２ｐ型不純物を注入してもよい。
これらのいずれの方法によっても、第５領域のうちの外周トレンチの底面周辺の領域のｐ型不純物濃度を高くすることができる。これによって、外周トレンチの底面近傍で高い電界が生じることを抑制することができる。
上述したいずれかの方法において、前記各第５領域の間の間隔が、前記各第４領域の間の間隔の１／２以下であってもよい。
このような構成によれば、外周部よりも素子部で先にアバランシェ降伏が生じるようになる。素子部はアバランシェ耐量が高いので、素子部で先にアバランシェ降伏を生じさせることで絶縁ゲート型半導体装置の耐圧が向上する。
また、本明細書は、新たな絶縁ゲート型半導体装置を提案する。この絶縁ゲート型半導体装置は、半導体基板と、前記半導体基板の表面に形成されている表面電極と、前記半導体基板の裏面に形成されている裏面電極を有し、前記表面電極と前記裏面電極の間をスイッチングする。この絶縁ゲート型半導体装置は、前記表面電極に接続されている第１導電型の第１領域と、前記第１領域に接している第２導電型の第２領域と、前記第２領域によって前記第１領域から分離されている第１導電型の第３領域と、前記半導体基板の前記表面に形成されており、前記第１領域と前記第２領域を貫通して前記第３領域に達する複数のゲートトレンチと、前記ゲートトレンチ内に配置されているゲート絶縁膜及びゲート電極と、前記ゲートトレンチの底面に露出する範囲に形成されている第２導電型の第４領域と、前記第２領域と接しない位置において前記半導体基板の前記表面に形成されている複数の外周トレンチと、前記外周トレンチ内に配置されている絶縁層と、前記外周トレンチの底面に露出する範囲に形成されている第２導電型の第５領域を有する。前記第５領域の幅が、前記第４領域の幅よりも広い。前記第４領域に含まれる第２導電型不純物が、前記第５領域に含まれる第２導電型不純物とは異なる元素であってもよい。前記第４領域に含まれる第２導電型不純物と前記第５領域に含まれる第２導電型不純物がボロンであり、前記第４領域にさらにカーボンが含まれてもよい。前記第５領域に、第１の特定の第２導電型不純物と、前記第１の特定の第２導電型不純物よりも前記半導体基板内における拡散係数が小さい第２の特定の第２導電型不純物が含まれてもよい。前記外周トレンチの底面の少なくとも一部がアモルファス層であってもよい。前記外周トレンチの底面の少なくとも一部が、１×１０１８ａｔｏｍｓ／ｃｍ３以上の濃度で第２導電型不純物を含有してもよい。前記各第５領域の間の間隔が、前記各第４領域の間の間隔の１／２以下であってもよい。このような構成によれば、絶縁ゲート型半導体装置の耐圧を向上させることができる。
半導体装置１０の上面図。 図１のＩＩ−ＩＩ線における半導体装置１０の縦断面図。 半導体装置１０の製造工程の説明図（ｐ型フローティング領域３２と底面領域５６が形成される領域の拡大断面図）。 半導体装置１０の製造工程の説明図（ｐ型フローティング領域３２と底面領域５６が形成される領域の拡大断面図）。 半導体装置１０の製造工程の説明図（ｐ型フローティング領域３２と底面領域５６が形成される領域の拡大断面図）。 半導体装置１０の製造工程の説明図（ｐ型フローティング領域３２と底面領域５６が形成される領域の拡大断面図）。 半導体装置１０の製造工程の説明図（ｐ型フローティング領域３２と底面領域５６が形成される領域の拡大断面図）。 半導体装置１０の製造工程の説明図（ｐ型フローティング領域３２と底面領域５６が形成される領域の拡大断面図）。 半導体装置１０の製造工程の説明図（ｐ型フローティング領域３２と底面領域５６が形成される領域の拡大断面図）。 半導体装置１０の製造工程の説明図（ｐ型フローティング領域３２と底面領域５６が形成される領域の拡大断面図）。 高濃度にＢを注入した場合のＢの拡散の様子を示すグラフ。 半導体装置１０の製造工程の説明図（ｐ型フローティング領域３２と底面領域５６が形成される領域の拡大断面図）。
図１に示す半導体装置１０は、ＳｉＣからなる半導体基板１２を有している。半導体基板１２は、セル領域２０と外周領域５０を有している。セル領域２０には、ＭＯＳＦＥＴが形成されている。外周領域５０は、セル領域２０と半導体基板１２の端面１２ａとの間の領域である。
図２に示すように、半導体基板１２の表面には、表面電極１４と絶縁層１６が形成されている。絶縁層１６は、外周領域５０内の半導体基板１２の表面を覆っている。表面電極１４は、セル領域２０内において半導体基板１２と接している。言い換えると、表面電極１４が半導体基板１２と接しているコンタクト領域の下側の領域がセル領域２０であり、コンタクト領域よりも外周側（端面１２ａ側）の領域が外周領域５０である。半導体基板１２の裏面には、裏面電極１８が形成されている。裏面電極１８は、半導体基板１２の裏面の略全体を覆っている。
セル領域２０内には、ソース領域２２、ボディコンタクト領域２４、ボディ領域２６、ドリフト領域２８、ドレイン領域３０、ｐ型フローティング領域３２、ゲートトレンチ３４が形成されている。
ソース領域２２は、高濃度にｎ型不純物を含むｎ型領域である。ソース領域２２は、半導体基板１２の上面に露出する範囲に形成されている。ソース領域２２は、表面電極１４に対してオーミック接続されている。
ボディコンタクト領域２４は、高濃度にｐ型不純物を含むｐ型領域である。ボディコンタクト領域２４は、ソース領域２２が形成されていない位置において半導体基板１２の上面に露出するように形成されている。ボディコンタクト領域２４は、表面電極１４に対してオーミック接続されている。
ボディ領域２６は、低濃度にｐ型不純物を含むｐ型領域である。ボディ領域２６のｐ型不純物濃度は、ボディコンタクト領域２４のｐ型不純物濃度よりも低い。ボディ領域２６は、ソース領域２２及びボディコンタクト領域２４の下側に形成されており、これらの領域に接している。
ドリフト領域２８は、低濃度にｎ型不純物を含むｎ型領域である。ドリフト領域２８のｎ型不純物濃度は、ソース領域２２のｎ型不純物濃度よりも低い。ドリフト領域２８は、ボディ領域２６の下側に形成されている。ドリフト領域２８は、ボディ領域２６に接しており、ボディ領域２６によってソース領域２２から分離されている。
ドレイン領域３０は、高濃度にｎ型不純物を含むｎ型領域である。ドレイン領域３０のｎ型不純物濃度は、ドリフト領域２８のｎ型不純物濃度よりも高い。ドレイン領域３０は、ドリフト領域２８の下側に形成されている。ドレイン領域３０は、ドリフト領域２８に接しており、ドリフト領域２８によってボディ領域２６から分離されている。ドレイン領域３０は、半導体基板１２の下面に露出する範囲に形成されている。ドレイン領域３０は、裏面電極１８に対してオーミック接続されている。
図１、２に示すように、セル領域２０内の半導体基板１２の上面には、複数のゲートトレンチ３４が形成されている。各ゲートトレンチ３４は、半導体基板１２の表面において、互いに平行に直線状に伸びている。各ゲートトレンチ３４は、ソース領域２２とボディ領域２６を貫通し、ドリフト領域２８に達するように形成されている。各ゲートトレンチ３４内には、ボトム絶縁層３４ａと、ゲート絶縁膜３４ｂと、ゲート電極３４ｃが形成されている。ボトム絶縁層３４ａは、ゲートトレンチ３４の底部に形成された厚い絶縁層である。ボトム絶縁層３４ａの上側のゲートトレンチ３４の側面は、ゲート絶縁膜３４ｂによって覆われている。ボトム絶縁層３４ａの上側のゲートトレンチ３４内には、ゲート電極３４ｃが形成されている。ゲート電極３４ｃは、ゲート絶縁膜３４ｂを介して、ソース領域２２、ボディ領域２６及びドリフト領域２８と対向している。ゲート電極３４ｃは、ゲート絶縁膜３４ｂ及びボトム絶縁層３４ａによって、半導体基板１２から絶縁されている。ゲート電極３４ｃの上面は、絶縁層３４ｄによって覆われている。絶縁層３４ｄによって、ゲート電極３４ｃは表面電極１４から絶縁されている。
ｐ型フローティング領域３２は、半導体基板１２内であって、各ゲートトレンチ３４の底面に接する範囲に形成されている。各ｐ型フローティング領域３２の周囲は、ドリフト領域２８に囲まれている。各ｐ型フローティング領域３２は、ドリフト領域２８によって、互いに分離されている。
外周領域５０内の半導体基板１２の表面に露出する範囲には、ｐ型の表面領域５１が形成されている。表面領域５１は、ボディ領域２６と略同じ深さまで広がっている。上述したドリフト領域２８及びドレイン領域３０は、外周領域５０まで広がっている。ドリフト領域２８とドレイン領域３０は、半導体基板１２の端面１２ａまで広がっている。ドリフト領域２８は、表面領域５１に対して下側から接している。
外周領域５０内の半導体基板１２の上面には、複数の外周トレンチ５４が形成されている。各外周トレンチ５４は、表面領域５１を貫通して、ドリフト領域２８に達するように形成されている。各外周トレンチ５４内には、絶縁層５３が形成されている。図１に示すように、各外周トレンチ５４は、半導体基板１２を上側から見たときに、セル領域２０の周囲を一巡する環状に形成されている。各外周トレンチ５４は、互いに距離を隔てて形成されている。表面領域５１は、外周トレンチ５４によってボディ領域２６（すなわち、表面電極１４と導通しているｐ型領域）から分離されている。また、各表面領域５１は、各外周トレンチ５４によって互いに分離されている。
半導体基板１２内であって、各外周トレンチ５４の底面に接する範囲には、ｐ型の底面領域５６が形成されている。底面領域５６は、外周トレンチ５４の底面全体を覆うように、外周トレンチ５４に沿って形成されている。各底面領域５６の周囲は、ドリフト領域２８に囲まれている。各底面領域５６は、ドリフト領域２８によって、互いに分離されている。図示するように、各底面領域５６の幅Ｗ１は、各ｐ型フローティング領域３２の幅Ｗ２よりも広い。ここで、底面領域５６の幅Ｗ１は、外周トレンチ５４を横切る方向（すなわち、外周トレンチ５４の幅方向）における底面領域５６の寸法を意味する。また、ｐ型フローティング領域３２の幅Ｗ２は、ゲートトレンチ３４を横切る方向（すなわち、ゲートトレンチ３４の幅方向）におけるｐ型フローティング領域３２の寸法を意味する。
次に、半導体装置１０の動作について説明する。半導体装置１０を動作させる際には、裏面電極１８と表面電極１４の間に裏面電極１８がプラスとなる電圧が印加される。さらに、ゲート電極３４ｃに対してゲートオン電圧が印加されることで、セル領域２０内のＭＯＳＦＥＴがオンする。すなわち、ゲート電極３４ｃに対向している位置のボディ領域２６にチャネルが形成され、表面電極１４から、ソース領域２２、チャネル、ドリフト領域２８、ドレイン領域３０を経由して、裏面電極１８に向かって電子が流れる。このとき、電子は、２つのｐ型フローティング領域３２の間に位置するドリフト領域２８ｂを通って流れる。半導体装置１０では、各ｐ型フローティング領域３２の幅Ｗ２が狭くなっており、これによってドリフト領域２８ｂの幅Ｗ４が広くなっている。このように、電流が流れるドリフト領域２８ｂの幅が広く確保されているので、ＭＯＳＦＥＴのオン電圧が低い。
ゲート電極３４ｃへのゲートオン電圧の印加を停止すると、チャネルが消失し、ＭＯＳＦＥＴがオフする。ＭＯＳＦＥＴがオフすると、ボディ領域２６とドリフト領域２８の境界部のｐｎ接合からドリフト領域２８内に空乏層が広がる。空乏層がセル領域２０内のｐ型フローティング領域３２に到達すると、ｐ型フローティング領域３２からドリフト領域２８内にも空乏層が広がる。したがって、２つのｐ型フローティング領域３２の間に位置するドリフト領域２８ｂには、両側のｐ型フローティング領域３２から空乏層が広がる。このように、セル領域２０内に空乏層が伸展することで、セル領域２０内における高い耐圧が実現される。
なお、上述したように、２つのｐ型フローティング領域３２の間に位置するドリフト領域２８ｂの幅Ｗ４は広い。しかしながら、上述したように、ドリフト領域２８ｂは両側から空乏化される。このため、ドリフト領域２８ｂの幅Ｗ４が広くても、ドリフト領域２８ｂは容易に空乏化される。
また、上述したｐｎ接合から伸びる空乏層は、最もセル領域２０側に位置する外周トレンチ５４の下側の底面領域５６ａに到達する。すると、底面領域５６ａから、外周側の底面領域５６ｂに向かって空乏層が伸びる。空乏層が底面領域５６ｂに到達すると、その底面領域５６ｂから、外周側の底面領域５６ｃに向かって空乏層が伸びる。このように、外周領域５０内では、空乏層が、各底面領域５６を経由して順番に外周側に伸展することで、最も外周側の底面領域５６ｄまで空乏層が伸びる。このように外周領域５０内に空乏層が伸展することによって、外周領域５０内における高い耐圧が実現される。なお、外周領域５０ではこのように空乏層が伸展するため、２つの底面領域５６の間に位置するドリフト領域２８ａは片側（セル領域２０側）からのみ空乏化される。しかしながら、ドリフト領域２８ａの幅Ｗ３は狭くなっており、これによって、ドリフト領域２８ａが確実に空乏化されるようになっている。
本実施例では、ドリフト領域２８ａの幅Ｗ３がドリフト領域２８ｂの幅Ｗ４の１／２未満である。このため、ドリフト領域２８ａはドリフト領域２８ｂよりも先に空乏化される。このような構成によれば、半導体装置１０に過大な電圧が印加されたときに、セル領域２０でアバランシェ降伏を生じさせることができる。すなわち、外周領域５０は面積が小さいため電流経路が小さく、アバランシェ降伏が生じたときにアバランシェ電流の密度が高くなり易い。このため、外周領域５０はアバランシェ耐量が低い。これに対し、セル領域２０は面積が広く電流経路が広いため、アバランシェ降伏が生じてもアバランシェ電流の密度が低くなる。このため、セル領域２０は、外周領域５０よりもアバランシェ耐量が高い。このため、上記のようにセル領域２０でアバランシェ降伏が生じるようにすることで、半導体装置１０全体としてのアバランシェ耐量を向上させることができる。
次に、半導体装置１０の製造方法について説明する。なお、本明細書が開示する製造方法は、ｐ型フローティング領域３２及び底面領域５６を形成する工程に特徴を有するので、以下ではこれらを形成する工程について主に説明する。本明細書は、実施例１〜４の製造方法を提案する。
実施例１の製造方法では、まず、図３に示すように、エピタキシャル成長、イオン注入等によって、半導体基板１２にソース領域２２、ボディコンタクト領域２４、ボディ領域２６及び表面領域５１を形成する。次に、図４に示すように、半導体基板１２の表面に開口を有するマスク６０（例えば酸化膜）を形成し、異方性エッチングによって開口内の半導体基板１２をエッチングすることによって、ゲートトレンチ３４を形成する。このとき、ゲートトレンチ３４の側面は、テーパ状に傾斜した形状となる。次に、ＣＶＤ法や熱酸化法によって、図５に示すように、ゲートトレンチ３４の内面に保護膜６６（酸化膜）を形成する。
（第１注入工程）
次に、図６に示すように、半導体基板１２に向けてＡｌ（アルミニウム）を照射する。照射されたＡｌは、ゲートトレンチ３４の底面の保護膜６６を貫通して、ゲートトレンチ３４の底面に注入される。また、保護膜６６によって、ゲートトレンチ３４の側面にＡｌが注入されることが防止される。したがって、Ａｌは、ゲートトレンチ３４の底面にのみ注入される。その後、マスク６０と保護膜６６を除去する。
次に、図７に示すように、半導体基板１２の表面に開口を有するマスク６１（例えば酸化膜）を形成し、異方性エッチングによって開口内の半導体基板１２をエッチングすることによって、外周トレンチ５４を形成する。このとき、外周トレンチ５４の側面は、テーパ状に傾斜した形状となる。次に、ＣＶＤ法や熱酸化法によって、図８に示すように、外周トレンチ５４の内面に保護膜６７（酸化膜）を形成する。
（第２注入工程）
次に、図９に示すように、半導体基板１２に向けてＢ（ボロン）を照射する。照射されたＢは、外周トレンチ５４の底面の保護膜６７を貫通して、外周トレンチ５４の底面に注入される。また、保護膜６７によって、外周トレンチ５４の側面にＢが注入されることが防止される。したがって、Ｂは、外周トレンチ５４の底面にのみ注入される。その後、マスク６１と保護膜６７を除去する。
（活性化アニール工程）
次に、１６００℃以上の温度で半導体基板１２をアニールする。これによって、半導体基板１２に注入されたＡｌとＢを活性化させる。これによって、図１０に示すように、ゲートトレンチ３４の底面の周囲にｐ型フローティング領域３２を形成するとともに、外周トレンチ５４の底面の周囲に底面領域５６を形成する。ここで、半導体基板１２（すなわち、ＳｉＣ）の中においては、Ｂの拡散係数はＡｌの拡散係数よりも遥かに大きい。このため、活性化アニール工程においては、Ｂの拡散距離がＡｌの拡散距離よりも大きくなる。このため、図１０に示すように、底面領域５６（すなわち、Ｂの拡散範囲）のサイズが、ｐ型フローティング領域３２（すなわち、Ａｌの拡散範囲）のサイズよりも大きくなる。したがって、底面領域５６の幅Ｗ１がｐ型フローティング領域３２の幅Ｗ２よりも広くなり、２つの底面領域５６の間の間隔Ｗ３が２つのｐ型フローティング領域３２の間の間隔Ｗ４よりも狭くなる。その後、必要な構造（図１に示すトレンチゲート構造、絶縁層１６、表面電極１４、ドレイン領域３０及び裏面電極１８）を形成することで、図１に示す半導体装置１０が完成する。
以上に説明したように、実施例１の製造方法では、外周トレンチ５４の底面に拡散係数が大きいＢを注入して幅Ｗ１が広い底面領域５６を形成する一方で、ゲートトレンチ３４の底面に拡散係数が小さいＡｌを注入して幅Ｗ２が狭いｐ型フローティング領域３２を形成する。このように、底面領域５６とｐ型フローティング領域３２とで注入するｐ型不純物を使い分けることで、底面領域５６の幅をｐ型フローティング領域３２の幅よりも広くすることができる。これによって、外周領域５０では底面領域５６の間の幅Ｗ３を狭くして耐圧を向上させるとともに、セル領域２０における電流経路の幅Ｗ４を広く確保してＭＯＳＦＥＴのオン電圧を向上させることができる。
なお、外周トレンチ５４の間の間隔を狭くすることによっても、底面領域５６の間の間隔Ｗ３を狭くすることは可能である。しかしながら、外周トレンチ５４の加工精度による制限によって、外周トレンチ５４の間の間隔を狭くすることには限界がある。これに対し、上述した実施例１の方法によれば、Ｂの拡散を用いて底面領域５６の間の間隔Ｗ３を狭くするため、外周トレンチ５４の加工精度による制限に関係なく間隔Ｗ３を狭くすることが可能である。なお、外周トレンチ５４の間の間隔を制限の範囲内でなるべく狭くし、かつ、Ｂの注入によって底面領域５６を形成することで、幅Ｗ３をより狭くすることが可能である。
実施例２の製造方法では、上述した第１注入工程が実施例１の製造方法とは異なる。その他の工程は、実施例１の製造方法と等しい。
実施例２の第１注入工程では、ゲートトレンチ３４の底面にＣ（炭素）を注入し、次に、ゲートトレンチ３４の底面にＢを注入する。なお、第１注入工程では、ＣをＢよりも高濃度で注入することが好ましい。また、第１注入工程では、ＢをＣよりも先に注入してもよい。第２注入工程では、実施例１の製造方法と同様に、外周トレンチ５４の底面にＢを注入する。外周トレンチ５４の底面には、Ｃは注入されない。活性化アニール工程では、実施例１の製造方法と同様にして半導体基板１２をアニールし、半導体基板１２に注入されたＢを拡散させる。ここで、外周トレンチ５４の底面に注入されたＢは実施例１と同様にして広く拡散する。これに対し、ゲートトレンチ３４の底面に注入されたＢはそれほど広く拡散しない。これは、Ｃが注入されたＳｉＣ領域では、Ｂの拡散係数が低くなるためである。このため、図１０に示すように、外周トレンチ５４の底面の周囲には幅Ｗ１が広い底面領域５６が形成され、ゲートトレンチ３４の底面の周囲には幅Ｗ２が狭いｐ型フローティング領域３２が形成される。
なお、実施例２の第１注入工程では、Ｃが注入される範囲を、Ｂが注入される範囲よりも広くすることが好ましい。このようにＣを注入することで、活性化アニール工程におけるＢの拡散をより効果的に抑制することができる。
また、実施例２の第２注入工程でも、外周トレンチ５４の底面にＢとＣを注入してもよい。このような構成でも、外周トレンチ５４の底面に注入されるＣの濃度が、ゲートトレンチ３４の底面に注入されるＣの濃度よりも低ければ、外周トレンチ５４の底面近傍におけるＢの拡散距離が、ゲートトレンチ３４の底面近傍におけるＢの拡散距離よりも長くなる。したがって、底面領域５６をｐ型フローティング領域３２よりも幅広に形成することができる。
実施例３の製造方法では、上述した第２注入工程が実施例１の製造方法とは異なる。その他の工程は、実施例１の製造方法と等しい。
実施例３の第２注入工程では、外周トレンチ５４の底面に、極めて高濃度にＢを注入する。具体的には、外周トレンチ５４の底面を構成する半導体層の少なくとも一部が、１×１０１８ａｔｏｍｓ／ｃｍ３以上の濃度のＢを含有するように、Ｂを注入する。このように高濃度でＢを注入すると、高濃度にＢが注入された領域に極めて多くの結晶欠陥が生じる。場合によっては、高濃度にＢが注入された領域はアモルファス化する。その結果、高濃度にＢが注入された領域では、Ｂの拡散係数が低くなる。
図１１は、ＳｉＣからなる半導体基板の浅い領域（より詳細には、１０００ｎｍよりも浅い領域）にＢを注入したときのＢの濃度分布を示している。図１１においてグラフＡは、Ｂを注入した直後の濃度分布を示している。また、グラフＢ〜Ｅは、対応する温度において３０分のアニールを行った後の濃度分布を示している。なお、図１１では、グラフＤとグラフＥが重なっている。グラフＡでは、１０００ｎｍよりも浅い領域にのみＢが分布している。グラフＢ〜Ｅに示すように、熱処理を行うと、Ｂの分布範囲が深い方向に広がる。これは、ＳｉＣ中にＢが拡散していることを示す。但し、グラフＡとグラフＢ〜Ｅを比較することで明らかなように、Ｂの濃度が１×１０１８ａｔｏｍｓ／ｃｍ３以上である領域では、グラフＡ〜ＥにおいてＢの濃度がそれほど変化しない。これは、１×１０１８ａｔｏｍｓ／ｃｍ３以上の高濃度のＢを含有する領域では、Ｂが拡散し難いことを意味する。１×１０１８ａｔｏｍｓ／ｃｍ３以上の高濃度のＢを含有する領域では、欠陥が極めて多いため、Ｂの拡散係数が小さくなることが分かる。
実施例３の製造方法では、第２注入工程で外周トレンチ５４の底面に高濃度にＢを注入し、その後に活性化アニール工程を実施する。すると、外周トレンチ５４の底面近傍の高濃度にＢを含有する領域ではＢがあまり拡散しないため、外周トレンチ５４の底面近傍にＢの濃度が高い領域が残る。これによって、図１２に示す高濃度底面領域５７が形成される。また、高濃度底面領域５７の周囲には、Ｂが広く拡散することによって、低濃度底面領域５８が形成される。なお、より具体的には、高濃度底面領域５７は、１×１０１８ａｔｏｍｓ／ｃｍ３以上の濃度のＢを含有する領域であり、低濃度底面領域５８は、１×１０１８ａｔｏｍｓ／ｃｍ３未満の濃度のＢを含有する領域である。なお、高濃度底面領域５７は、アモルファス化した領域であってもよい。このように、外周トレンチ５４の底面近傍に高濃度底面領域５７が形成されていると、外周領域５０内に空乏層が伸展する際に、空乏層が外周トレンチ５４の底面に到達することが防止される。これによって、外周トレンチ５４の底面近傍で高い電界が生じることが抑制される。また、低濃度底面領域５８が広く分布することで、底面領域５６の幅Ｗ１が広くなっており、外周領域５０の耐圧向上が図られる。
実施例４の製造方法では、上述した第２注入工程が実施例１の製造方法とは異なる。その他の工程は、実施例１の製造方法と等しい。
実施例４の第２注入工程では、外周トレンチ５４の底面にＢを注入し、次に、外周トレンチ５４の底面にＡｌを注入する。なお、Ａｌを先に注入し、Ｂを後で注入してもよい。活性化アニール工程では、実施例１の製造方法と同様にして半導体基板１２をアニールし、半導体基板１２に注入されたｐ型不純物（すなわち、ＢとＡｌ）を拡散させる。ここで、外周トレンチ５４の底面近傍では、Ｂが底面からその周囲に広く拡散するのに対し、Ａｌは拡散し難いので底面の近傍に留まる。このため、図１２に示すように、外周トレンチ５４の底面の周囲にｐ型不純物濃度が高い高濃度底面領域５７が形成され、その高濃度底面領域５７の周囲にｐ型不純物濃度が低い低濃度底面領域５８が形成される。実施例４においては、高濃度底面領域５７はＡｌが多く存在する領域であり、低濃度底面領域５８はＢが多く存在する領域である。したがって、実施例４の製造方法によって製造された半導体装置１０でも、外周領域５０に空乏層が伸展する際に、空乏層が外周トレンチ５４の底面に到達することが防止される。これによって、外周トレンチ５４の底面近傍で高い電界が生じることが抑制される。
以上に説明したように、実施例１〜４の製造方法では、活性化アニール工程におけるｐ型不純物の拡散距離が、ゲートトレンチ３４の底面に注入されたｐ型不純物よりも外周トレンチ５４の底面に注入されたｐ型不純物で長くなるように、ｐ型不純物やｐ型不純物と共に注入する元素が選択される。これによって、底面領域５６をｐ型フローティング領域３２よりも幅広に形成することが実現される。なお、上述した実施例１〜４において、Ａｌに代えて、Ｇａ（ガリウム）またはＩｎ（インジウム）をｐ型不純物として使用してもよい。Ｇａ、Ｉｎは、ＳｉＣ中における拡散距離が短いので、Ａｌと同様に用いることができる。また、Ａｌ、Ｇａ、Ｉｎの拡散距離は、ＢとＣを注入した場合のＢの拡散距離よりも短い。したがって、第１注入工程においてＡｌ、ＧａまたはＩｎをゲートトレンチ３４の底面に注入し、第２注入工程において外周トレンチ５４の底面にＣとＢを注入してもよい。また、実施例３、４の第２注入工程を、実施例２に適用してもよい。
なお、上述した実施例では、ＳｉＣ製の半導体基板を用いたが、その他の半導体基板を用いてもよい。但し、ＳｉＣ製の半導体基板では、Ｂの拡散係数が、その他のｐ型不純物の拡散係数よりも極端に大きい。したがって、ＳｉＣ製の半導体基板に実施例を適用することで、ｐ型フローティング領域３２の幅を最小限にするとともに、底面領域５６の幅を十分に広くすることができる。
また、上述した実施例では、ＭＯＳＦＥＴの製造方法について説明したが、ＩＧＢＴ等のその他の絶縁ゲート型半導体装置の製造工程に上述した技術を適用してもよい。
また、上述した実施例では、ゲートトレンチ３４の下端にｐ型フローティング領域３２が形成されていたが、ｐ型フローティング領域３２に代えて、所定の電位に接続されているｐ型領域が形成されていてもよい。
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１０：半導体装置
１２：半導体基板
１４：表面電極
１６：絶縁層
１８：裏面電極
２０：セル領域
２２：ソース領域
２４：ボディコンタクト領域
２６：ボディ領域
２８：ドリフト領域
３０：ドレイン領域
３２：ｐ型フローティング領域
３４：ゲートトレンチ
３４ａ：ボトム絶縁層
３４ｂ：ゲート絶縁膜
３４ｃ：ゲート電極
３４ｄ：絶縁層
５０：外周領域
５１：表面領域
５３：絶縁層
５４：外周トレンチ
５６：底面領域

Claims (9)

  1. 半導体基板と、前記半導体基板の表面に形成されている表面電極と、前記半導体基板の裏面に形成されている裏面電極を有し、前記表面電極と前記裏面電極の間をスイッチングする絶縁ゲート型半導体装置を製造する方法であって、
    前記絶縁ゲート型半導体装置が、
    前記表面電極に接続されている第１導電型の第１領域と、
    前記第１領域に接している第２導電型の第２領域と、
    前記第２領域によって前記第１領域から分離されている第１導電型の第３領域と、
    前記半導体基板の前記表面に形成されており、前記第２領域を貫通して前記第３領域に達する複数のゲートトレンチと、
    前記ゲートトレンチ内に配置されているゲート絶縁膜及びゲート電極と、
    前記ゲートトレンチの底面に露出する範囲に形成されている第２導電型の第４領域と、
    前記第２領域の外側の領域において前記半導体基板の前記表面に形成されている複数の外周トレンチと、
    前記外周トレンチ内に配置されている絶縁層と、
    前記外周トレンチの底面に露出する範囲に形成されている第２導電型の第５領域、
    を有し、
    前記方法が、
    前記ゲートトレンチを形成する工程と、
    前記外周トレンチを形成する工程と、
    前記ゲートトレンチの底面に第１の第２導電型不純物を注入し、注入した前記第１の第２導電型不純物を拡散させることで前記第４領域を形成する工程と、
    前記外周トレンチの底面に第２の第２導電型不純物を注入し、注入した前記第２の第２導電型不純物を拡散させることで前記第５領域を形成する工程、
    を有し、
    前記第５領域を形成する工程における前記第２の第２導電型不純物の拡散係数が、前記第４領域を形成する工程における前記第１の第２導電型不純物の拡散係数よりも大きく、
    前記第１の第２導電型不純物と前記第２の第２導電型不純物がボロンであり、
    前記第４領域を形成する前記工程では、前記ゲートトレンチの底面にボロンとカーボンを注入する、
    方法。
  2. 半導体基板と、前記半導体基板の表面に形成されている表面電極と、前記半導体基板の裏面に形成されている裏面電極を有し、前記表面電極と前記裏面電極の間をスイッチングする絶縁ゲート型半導体装置を製造する方法であって、
    前記絶縁ゲート型半導体装置が、
    前記表面電極に接続されている第１導電型の第１領域と、
    前記第１領域に接している第２導電型の第２領域と、
    前記第２領域によって前記第１領域から分離されている第１導電型の第３領域と、
    前記半導体基板の前記表面に形成されており、前記第２領域を貫通して前記第３領域に達する複数のゲートトレンチと、
    前記ゲートトレンチ内に配置されているゲート絶縁膜及びゲート電極と、
    前記ゲートトレンチの底面に露出する範囲に形成されている第２導電型の第４領域と、
    前記第２領域の外側の領域において前記半導体基板の前記表面に形成されている複数の外周トレンチと、
    前記外周トレンチ内に配置されている絶縁層と、
    前記外周トレンチの底面に露出する範囲に形成されている第２導電型の第５領域、
    を有し、
    前記方法が、
    前記ゲートトレンチを形成する工程と、
    前記外周トレンチを形成する工程と、
    前記ゲートトレンチの底面に第１の第２導電型不純物を注入し、注入した前記第１の第２導電型不純物を拡散させることで前記第４領域を形成する工程と、
    前記外周トレンチの底面に第２の第２導電型不純物を注入し、注入した前記第２の第２導電型不純物を拡散させることで前記第５領域を形成する工程、
    を有し、
    前記第５領域を形成する工程における前記第２の第２導電型不純物の拡散係数が、前記第４領域を形成する工程における前記第１の第２導電型不純物の拡散係数よりも大きく、
    前記第５領域を形成する前記工程では、前記外周トレンチの底面に、前記第２の第２導電型不純物と、前記第２の第２導電型不純物よりも前記第５領域を形成する工程における拡散係数が小さい第３の第２導電型不純物を注入する、
    方法。
  3. 前記第５領域を形成する前記工程では、前記外周トレンチの底面を構成する半導体層の少なくとも一部がアモルファス化する濃度で前記第２の第２導電型不純物を注入する、請求項１または２の方法。
  4. 前記第５領域を形成する前記工程では、前記外周トレンチの底面に１×１０１８ａｔｏｍｓ／ｃｍ３以上の濃度で前記第２の第２導電型不純物を注入する、請求項１〜３のいずれか一項の方法。
  5. 前記各第５領域の間の間隔が、前記各第４領域の間の間隔の１／２未満である請求項１〜４のいずれか一項の方法。
  6. 半導体基板と、前記半導体基板の表面に形成されている表面電極と、前記半導体基板の裏面に形成されている裏面電極を有し、前記表面電極と前記裏面電極の間をスイッチングする絶縁ゲート型半導体装置であって、
    前記表面電極に接続されている第１導電型の第１領域と、
    前記第１領域に接している第２導電型の第２領域と、
    前記第２領域によって前記第１領域から分離されている第１導電型の第３領域と、
    前記半導体基板の前記表面に形成されており、前記第１領域と前記第２領域を貫通して前記第３領域に達する複数のゲートトレンチと、
    前記ゲートトレンチ内に配置されているゲート絶縁膜及びゲート電極と、
    前記ゲートトレンチの底面に露出する範囲に形成されている第２導電型の第４領域と、
    前記第２領域と接しない位置において前記半導体基板の前記表面に形成されている複数の外周トレンチと、
    前記外周トレンチ内に配置されている絶縁層と、
    前記外周トレンチの底面に露出する範囲に形成されている第２導電型の第５領域、
    を有し、
    前記第５領域の幅が、前記第４領域の幅よりも広く、
    前記第４領域に、第１の第２導電型不純物が含まれ、
    前記第５領域に、第２の第２導電型不純物と、前記第２の第２導電型不純物よりも前記半導体基板内における拡散係数が小さい第３の第２導電型不純物が含まれ、
    前記第１の第２導電型不純物の前記半導体基板内における拡散係数が、前記第２の第２導電型不純物の前記半導体基板内における拡散係数よりも小さい、
    絶縁ゲート型半導体装置。
  7. 前記外周トレンチの底面の少なくとも一部がアモルファス層である請求項６の絶縁ゲート型半導体装置。
  8. 前記外周トレンチの底面の少なくとも一部が、１×１０１８ａｔｏｍｓ／ｃｍ３以上の濃度で第２導電型不純物を含有する請求項６または７の絶縁ゲート型半導体装置。
  9. 前記各第５領域の間の間隔が、前記各第４領域の間の間隔の１／２未満である請求項６〜８のいずれか一項の絶縁ゲート型半導体装置。
JP2013269264A 2013-12-26 2013-12-26 絶縁ゲート型半導体装置の製造方法及び絶縁ゲート型半導体装置 Expired - Fee Related JP6266975B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2013269264A JP6266975B2 (ja) 2013-12-26 2013-12-26 絶縁ゲート型半導体装置の製造方法及び絶縁ゲート型半導体装置
US15/104,332 US9780205B2 (en) 2013-12-26 2014-08-04 Insulated gate type semiconductor device having floating regions at bottom of trenches in cell region and circumferential region and manufacturing method thereof
PCT/JP2014/070520 WO2015098167A1 (ja) 2013-12-26 2014-08-04 絶縁ゲート型半導体装置の製造方法及び絶縁ゲート型半導体装置
DE112014006030.5T DE112014006030B4 (de) 2013-12-26 2014-08-04 Herstellungsverfahren einer Halbleitereinrichtung des isolierten Gatetyps und Halbleitereinrichtung des isolierten Gatetyps
CN201480071099.2A CN105874577B (zh) 2013-12-26 2014-08-04 绝缘栅型半导体装置的制造方法及绝缘栅型半导体装置
TW103144329A TWI543375B (zh) 2013-12-26 2014-12-18 絕緣閘極型半導體裝置的製造方法及絕緣閘極型半導體裝置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013269264A JP6266975B2 (ja) 2013-12-26 2013-12-26 絶縁ゲート型半導体装置の製造方法及び絶縁ゲート型半導体装置

Publications (3)

Publication Number Publication Date
JP2015126085A JP2015126085A (ja) 2015-07-06
JP2015126085A5 JP2015126085A5 (ja) 2016-08-04
JP6266975B2 true JP6266975B2 (ja) 2018-01-24

Family

ID=53478057

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013269264A Expired - Fee Related JP6266975B2 (ja) 2013-12-26 2013-12-26 絶縁ゲート型半導体装置の製造方法及び絶縁ゲート型半導体装置

Country Status (6)

Country Link
US (1) US9780205B2 (ja)
JP (1) JP6266975B2 (ja)
CN (1) CN105874577B (ja)
DE (1) DE112014006030B4 (ja)
TW (1) TWI543375B (ja)
WO (1) WO2015098167A1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6266975B2 (ja) 2013-12-26 2018-01-24 トヨタ自動車株式会社 絶縁ゲート型半導体装置の製造方法及び絶縁ゲート型半導体装置
JP6208612B2 (ja) 2014-04-09 2017-10-04 トヨタ自動車株式会社 絶縁ゲート型半導体装置、及び、絶縁ゲート型半導体装置の製造方法
CN107431091B (zh) * 2015-03-30 2020-05-19 三菱电机株式会社 碳化硅半导体装置及其制造方法
JP6237845B1 (ja) 2016-08-24 2017-11-29 富士電機株式会社 縦型ｍｏｓｆｅｔおよび縦型ｍｏｓｆｅｔの製造方法
JP2018113421A (ja) * 2017-01-13 2018-07-19 トヨタ自動車株式会社 半導体装置の製造方法
JP6946824B2 (ja) * 2017-07-28 2021-10-06 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2019046991A (ja) * 2017-09-04 2019-03-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US11640990B2 (en) * 2020-10-27 2023-05-02 Wolfspeed, Inc. Power semiconductor devices including a trenched gate and methods of forming such devices
CN113054012B (zh) * 2021-02-23 2021-12-03 杭州士兰微电子股份有限公司 绝缘栅双极晶体管及其制造方法
CN116072712A (zh) * 2021-10-29 2023-05-05 华为数字能源技术有限公司 沟槽栅半导体器件及其制造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1187698A (ja) * 1997-09-02 1999-03-30 Kansai Electric Power Co Inc:The 高耐圧半導体装置及びこの装置を用いた電力変換器
US6380569B1 (en) * 1999-08-10 2002-04-30 Rockwell Science Center, Llc High power unipolar FET switch
TW594946B (en) 2002-01-16 2004-06-21 Sanken Electric Co Ltd Manufacturing method of semiconductor device
JP4414863B2 (ja) * 2004-10-29 2010-02-10 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
JP4488935B2 (ja) * 2005-03-11 2010-06-23 関西電力株式会社 高耐圧半導体装置
JP4735235B2 (ja) * 2005-12-19 2011-07-27 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
JP4453671B2 (ja) * 2006-03-08 2010-04-21 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
JP4915221B2 (ja) * 2006-11-28 2012-04-11 トヨタ自動車株式会社 半導体装置
JP5206248B2 (ja) 2008-09-04 2013-06-12 トヨタ自動車株式会社 半導体装置
JP5353190B2 (ja) * 2008-11-04 2013-11-27 トヨタ自動車株式会社 半導体装置および半導体装置の製造方法
JP2012238741A (ja) 2011-05-12 2012-12-06 Panasonic Corp 半導体装置及びその製造方法
JP6037499B2 (ja) * 2011-06-08 2016-12-07 ローム株式会社 半導体装置およびその製造方法
US20140221427A1 (en) * 2011-06-22 2014-08-07 Celgene Corporation Isotopologues of pomalidomide
US20130087852A1 (en) 2011-10-06 2013-04-11 Suku Kim Edge termination structure for power semiconductor devices
US8653587B2 (en) * 2012-02-13 2014-02-18 Force Mos Technology Co., Ltd. Trench MOSFET having a top side drain
JP6139355B2 (ja) 2013-09-24 2017-05-31 トヨタ自動車株式会社 半導体装置
JP6266975B2 (ja) 2013-12-26 2018-01-24 トヨタ自動車株式会社 絶縁ゲート型半導体装置の製造方法及び絶縁ゲート型半導体装置
JP6208612B2 (ja) 2014-04-09 2017-10-04 トヨタ自動車株式会社 絶縁ゲート型半導体装置、及び、絶縁ゲート型半導体装置の製造方法

Also Published As

Publication number Publication date
WO2015098167A1 (ja) 2015-07-02
CN105874577A (zh) 2016-08-17
US20160329422A1 (en) 2016-11-10
US9780205B2 (en) 2017-10-03
CN105874577B (zh) 2019-04-02
TWI543375B (zh) 2016-07-21
DE112014006030T5 (de) 2016-11-10
JP2015126085A (ja) 2015-07-06
DE112014006030B4 (de) 2018-05-03
TW201526243A (zh) 2015-07-01

Similar Documents

Publication Publication Date Title
JP6266975B2 (ja) 絶縁ゲート型半導体装置の製造方法及び絶縁ゲート型半導体装置
JP6169966B2 (ja) 半導体装置及び半導体装置の製造方法
JP6367760B2 (ja) 絶縁ゲート型スイッチング装置とその製造方法
JP6290526B2 (ja) 半導体装置およびその製造方法
JP7190144B2 (ja) 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法
JP5884617B2 (ja) 炭化珪素半導体装置およびその製造方法
JP6208612B2 (ja) 絶縁ゲート型半導体装置、及び、絶縁ゲート型半導体装置の製造方法
US9064952B2 (en) Semiconductor device
JP6214680B2 (ja) 炭化珪素半導体装置
JP2012169386A (ja) 炭化珪素半導体装置およびその製造方法
CN107251198B (zh) 绝缘栅功率半导体装置以及用于制造这种装置的方法
JP2011124464A (ja) 半導体装置及びその製造方法
US11251299B2 (en) Silicon carbide semiconductor device and manufacturing method of same
JP6237064B2 (ja) 半導体装置
JP2016033993A (ja) 半導体装置および半導体装置の製造方法
JP2018046197A (ja) スイッチング装置とその製造方法
JP2018133442A (ja) 炭化珪素半導体装置の製造方法
JP2019145836A (ja) 半導体装置およびその製造方法
JP2019125625A (ja) 半導体装置及び半導体装置の製造方法
JP5725125B2 (ja) 半導体装置およびその製造方法
JP7119922B2 (ja) 半導体装置の製造方法
JP4692455B2 (ja) 半導体装置およびその製造方法
KR101875634B1 (ko) 반도체 소자 및 그 제조 방법
JP2009194292A (ja) 半導体装置及びその製造方法
JP2020057635A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160617

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160704

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170606

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170804

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170905

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171031

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171128

R151 Written notification of patent or utility model registration

Ref document number: 6266975

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees