CN103098376B - 晶体管电路、触发器、信号处理电路、驱动电路以及显示装置 - Google Patents

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Abstract

本发明涉及一种至少包括一个晶体管的晶体管电路，晶体管（Tr1）与电源布线（33）的连接部中的至少一部分由构成该晶体管（Tr1）的沟道的材料来形成。由此，能够减小晶体管电路的电路面积。

Description

晶体管电路、触发器、信号处理电路、驱动电路以及显示装置
技术领域
本发明涉及一种例如设置在显示装置的驱动电路中的半导体电路。
背景技术
以往，在利用如图15所示的导电类型相同的晶体管Tr101、102来构成栅极驱动器等驱动电路时，晶体管Tr101与晶体管Tr102之间利用源极金属（SE）来进行布线（参照图16（b）），或者在其间距超过了由SE配置而成的电源等的情况下，通过SE及栅极金属（GE）来进行布线（参照图16（a））。此外，在图16（a）及图16（b）中，由虚线包围的区域表示晶体管的硅层，由实线包围的区域表示硅层的上层的栅极层，由灰色填充的区域表示栅极层的上层的金属层。
发明内容
发明所要解决的技术问题
然而，在上述现有的结构中存在如下问题：由于布线使得接触点数量及布局面积增加，因此，整体上增大了电路面积。由于这一点，使得近些年来所需求的窄边框化变得较为困难。
本发明的目的在于，减小晶体管电路的电路面积。
解决技术问题所采用的手段
本晶体管电路是至少包括一个晶体管的晶体管电路，该晶体管电路的特征在于，上述晶体管与信号线的连接部中的至少一部分由构成该晶体管的沟道的材料来形成。
根据本晶体管电路，能够减小晶体管电路的电路面积。
本晶体管电路由多个晶体管构成，且包括晶体管彼此的连接部、以及晶体管与信号线的连接部中至少一个连接部在内，该晶体管电路的特征在于，所包括的多个晶体管的导电类型全部相同，并且上述连接部由构成各晶体管的沟道的材料来形成。
根据本晶体管电路，能够减小晶体管电路的电路面积。
本触发器包括：输入端子；输出端子；第1及第2时钟信号端子；第1输出部，该第1输出部包括自举电容，并与第1时钟信号端子及输出端子相连接；第2输出部，该第2输出部与第1电源及输出端子相连接；第1输入部，该第1输入部与上述输入端子及第2电源相连接，并对自举电容进行充电；放电部，该放电部使上述自举电容放电；第2输入部，该第2输入部与上述输入端子及第1电源相连接，并与第2输出部相连接；以及复位部，该复位部与上述第2时钟信号端子相连接，并对上述放电部及第2输出部进行控制，本触发器中所包括的晶体管的导电类型全部相同，本触发器的特征在于，具有如下连接部中的至少一个：即，上述复位部中所包括的晶体管与第2电源的连接部、以及上述复位部中所包括的晶体管与其它晶体管的连接部，并且上述连接部由构成各晶体管的沟道的材料来形成。
根据本触发器，能够减小电路面积。
本信号处理电路包括：第1及第2输入端子；输出端子；第1输出部，该第1输出部包括自举电容，并与第2输入端子及输出端子相连接；第2输出部，该第2输出部与上述第1输入端子、第1电源及输出端子相连接；充电部，该充电部对上述自举电容进行充电；以及放电部，该放电部与上述第1输入端子相连接，并使上述自举电容放电，本信号处理电路中所包括的晶体管的导电类型全部相同，本信号处理电路的特征在于，具有上述第1输出部中所包括的晶体管与第2电源的连接部，该连接部由构成各晶体管的沟道的材料来形成。
根据本信号处理电路，能够减小电路面积。
本信号处理电路包括：第1～第3输入端子；第1及第2节点；第1信号生成部，该第1信号生成部与第1节点、第3输入端子及输出端子相连接，并包括自举电容；以及第2信号生成部，该第2信号生成部与第2节点、第1电源及输出端子相连接，在本信号处理电路的特征在于，若第1输入端子变为激活状态，则第1节点变为激活状态，若第2输入端子变为激活状态，则第2节点变为激活状态，在该信号处理电路中，具有上述第1信号生成部中所包括的晶体管与第1电源的连接部，并且该连接部由构成各晶体管的沟道的材料来形成。
根据本信号处理电路，能够减小电路面积。
本驱动电路的特征在于，包括上述晶体管电路、上述触发器、或上述信号处理电路。
本显示装置的特征在于，包括上述晶体管电路、上述触发器、或上述信号处理电路。
发明效果
如上所述，根据本发明，能够减小晶体管电路的电路面积。
附图说明
图1是表示图3的触发器中的、电阻Rr的形成区域附近的布局图案的一个示例的俯视图。
图2是表示图3的触发器中的、电阻Ri的形成区域附近的布局图案的一个示例的俯视图。
图3是表示本发明所涉及的触发器的第1实施方式的电路图。
图4是表示包括图3的触发器的液晶显示装置的一个结构示例的框图。
图5是表示设置于上述液晶显示装置的栅极驱动器中的移位寄存器的一个结构示例的框图。
图6是表示上述移位寄存器中的各种信号的波形的时序图。
图7是表示由上述移位寄存器所提供的INIT信号、INITB信号及INITKEEP信号的生成方法的图。
图8是表示本发明所涉及的触发器的第2实施方式的图。
图9是表示图8的触发器中的、电阻Rr的形成区域附近的布局图案的一个示例的俯视图。
图10是表示本发明的一个实施方式的图，是表示反向信号生成电路的一个实施方式的电路图。
图11是表示上述反向信号生成电路的布局图案的一个示例的俯视图。
图12是表示本发明的一个实施方式的图，是反向电路的一个实施方式的电路图。
图13是表示上述反向电路的布局图案的一个示例的俯视图。
图14是表示本发明的一个实施方式的图，是表示信号处理电路的一个实施方式的电路图。
图15是表示现有的晶体管电路的结构的电路图。
图16（a）是表示图15的现有的晶体管的布局图案的俯视图。
图16（b）是表示图15的现有的晶体管的布局图案的俯视图。
具体实施方式
实施方式1
基于附图对本发明的实施方式进行如下说明。
图4是包括本发明所涉及的触发器的液晶显示装置的一个结构示例。图4的液晶显示装置包括：显示控制器、栅极驱动器GD、源极驱动器SD、液晶面板LCP、以及背光源BL（光透过型的情况）。显示控制器对栅极驱动器GD及源极驱动器SD进行控制，例如，向栅极驱动器GD提供第1及第2时钟信号（CK1信号、CK2信号）、栅极起始脉冲信号（GSP信号）、第1初始化信号（INIT信号）、第2初始化信号（INITB信号）、以及第3初始化信号（INITKEEP信号）。栅极驱动器GD驱动液晶面板LCP的扫描信号线G1～Gn，源极驱动器SD驱动液晶面板LCP的数据信号线S1～Sn。
栅极驱动器GD包括图5所示的移位寄存器。图5的移位寄存器包括纵向连接的多个触发器，各个触发器包括输入端子（IN端子）、输出端子（OUT端子）、第1及第2时钟信号端子CKA、CKB、第1初始化端子（INIT端子）、第2初始化端子（INITB端子）、第3初始化端子（INITKEEP端子）、以及返回输入（back-in：返回输入）端子（BIN端子）。
这里，在奇数级的触发器（FF1、FF3等）中，将CK1信号提供给CKA端子，将CK2信号提供给CKB端子，在偶数级的触发器（FF2、FFn等）中，将CK2信号提供给CKA端子，将CK1信号提供给CKB端子。另外，将INIT信号、INITB信号、以及INITKEEP信号提供给各级的触发器（FF1～FFn）。另外，本级的IN端子与前级的OUT端子相连接，并且，本级的BIN端子与后级的OUT端子相连接。此外，CK1信号及CK2信号是激活期间（高电位期间）互不重叠的两个时钟信号。
在图5的移位寄存器的各级中，使用本发明所涉及的触发器。图3示出了本触发器的一个结构示例。图3的触发器包括：IN端子；OUT端子；CKA、CKB端子；第1输出部FO，该第1输出部FO包括自举电容Cv，并与CKA端子及OUT端子相连接；第2输出部SO，该第2输出部SO与第1电源VSS（低电位侧电源）及OUT端子相连接；第1输入部FI，该第1输入部FI与IN端子及第2电源VDD（高电位侧电源）相连接，并对自举电容Cv进行充电；放电部DC，该放电部DC使自举电容Cv放电；第2输入部SI，该第2输入部SI与IN端子及第1电源VSS相连接，并与第2输出部相连接；复位部RS，该复位部RS与CKB端子相连接，并控制放电部DC及第2输出部SO；第1初始化部FT，该第1初始化部FT控制第1输出部FO；第2初始化部SD，该第2初始化部SD控制第1输入部FI；第3初始化部TD，该第3初始化部TD控制放电部DC及第2输出部SO；反馈部FB，该反馈部FB与OUT端子相连接，并控制第2输出部SO；中继部RC，该中继部RC对第1输入部FI与第1输出部FO进行中继；以及误动作防止部SC，该误动作防止部SC防止在正常动作时本级与其它级同时变为激活状态。
更具体而言，本触发器在第1输出部FO包括晶体管Tr1（第1晶体管）及自举电容Cv，在第2输出部SO包括第2晶体管Tr2（第2晶体管），在第1输入部FI包括晶体管Tr3（第3晶体管）及电阻Ri，在放电部DC包括晶体管Tr4（第4晶体管），在第2输入部SI包括晶体管Tr5（第5晶体管），在复位部RS包括晶体管Tr6（第6晶体管）及电阻Rr，在第1初始化部FT包括晶体管Tr7（第7晶体管）及晶体管Tr11（第11晶体管），在第2初始化部包括晶体管Tr8（第8晶体管）及晶体管Tr10（第10晶体管），在第3初始化部包括Tr9（第9晶体管），在反馈部FB包括晶体管Tr12（第12晶体管），在中继部RC包括晶体管Tr13（第13晶体管），在误动作防止部SC包括晶体管Tr14、Tr15。此外，Tr1～Tr15的导电类型（n沟道型）全部相同。
而且，Tr1的漏极电极与CKA端子相连接，且Tr1的栅极电极与Tr1的源极电极经由自举电容Cv相连接，且上述源极电极与OUT端子相连接，并经由Tr2与VSS相连接。
另外，Tr3、Tr5及Tr14的栅极端子与IN端子相连接，Tr6的栅极端子与CKB端子相连接，Tr7及Tr11的栅极端子与INIT端子相连接，Tr8及Tr10的栅极端子与INITB端子相连接，Tr9的栅极端子与INITKEEP端子相连接，Tr13的栅极端子与VDD相连接，Tr15的栅极端子与BIN端子相连接。
而且，与Tr1的栅极相连接的第1节点Na经由Tr13与电阻Ri的一端相连接，并经由Tr4与VSS相连接。电阻Ri的另一端经由Tr3及Tr8与VDD相连接（其中，Tr3在电阻Ri一侧，Tr8在VDD一侧）。
而且，与Tr2的栅极端子相连接的第2节点Nb经由Tr5与VSS相连接，且经由Tr11与VSS相连接，并且经由Tr12与VSS相连接。另外，与Tr4的栅极端子相连接的第3节点Nc经由Tr9与VDD相连接，且经由电阻Rr及Tr6与VDD相连接（其中，Tr6在电阻Rr一侧，Tr6在VDD一侧），第2节点Nb与第3节点Nc经由Tr10相连接。另外，第3节点Nc经由Tr15、Tr14与VDD相连接（其中，Tr15在第3节点Nc一侧，Tr14在VDD一侧）。
图6示出了本移位寄存器的动作。在全导通（ON）期间，由于INIT信号变为激活状态（High：高电位），INITB信号变为非激活状态（Low：低电位），INITKEEP信号变为激活状态（High：高电位），因此，自举电容Cv利用放电部DC进行放电（因为Tr9、Tr4导通，Tr1截止），第1输出部FO变为非激活状态，并且第2输出部SO也变为非激活状态（因为Tr11导通，Tr2截止）。
因此，第1输出部FO的Tr1的源极电极通过第1初始化部FT与VSS相连接，VDD电位（High：高电位）被可靠地输出到OUT端子，而与CK1、CK2信号无关。此外，在本结构中，由于在全导通期间，第2节点变为VSS，第3节点变为VDD，因此，通过利用INITB信号使Tr10截止（OFF），从而隔断两个节点。另一方面，从全导通期间结束直到GSP信号变为激活状态为止，由于INIT信号变为非激活状态（Low：低电位），INITB信号变为激活状态（High：高电位），INITKEEP信号变为激活状态（High：高电位），因此，Tr10导通，第2输出部SO变为激活状态（Tr2导通）。因此，VSS电位（Low：低电位）被可靠地输出到OUT端子，而与CK1、CK2信号无关。
正常驱动时的动作如下所述。在正常驱动时，INIT信号变为非激活状态（Low：低电位），INITB信号变为激活状态（High：高电位），INITKEEP信号变为非激活状态（Low：低电位）。此外，INITKEEP信号与GSP信号的激活状态同步地变为非激活状态（Low：低电位）（Tr8、Tr10导通，Tr7、Tr9截止）。
例如，在第1级的触发器FF1（参照图5）中，若IN端子变为激活状态（GSP信号变为激活状态），则自举电容Cv被充电，将第1节点Na的电位预充电至VDD电位－Vth（Vth为晶体管的阈值电压）左右。此时，由于CK2为High（High：高电位）（CKB端子为激活状态），因此Tr5及Tr6均导通，但由于电阻Rr对电流的限制使得Tr5的驱动能力变得比Tr6的驱动能力高，因此，第2节点Nb变为VSS电位。即使GSP信号变为非激活状态，也能维持该状态（因为Tr2、Tr12、Tr4保持截止状态）。
这里，若CK1信号上升，则第1节点Na的电位因自举效应而升高到VDD电位以上。由此，CK1信号（High：高电位）在电位未下降（所谓的阈值下降）的情况下从OUT端子（GO1）输出。若OUT端子变为高电位（High），则反馈部FB的Tr12导通，第2节点Nb可靠地变为VSS电位。此外，若CK1下降，则自举效应消失，第1节点Na的电位恢复到VDD电位－Vth。接下来，若CK2上升，则放电部DC的Tr4导通，使得自举电容Cv进行放电，并且Tr2导通，VSS（Low：低电位）从OUT端子（GO1）输出，从而完成触发器FF1的复位（自复位）。
另外，在图3的结构中，由于设有误动作防止部SC，因此，在正常动作中，在前级（本级的前一级）及后级（本级的后一级）的输出均变为激活状态的情况下，Tr14、Tr15均被导通，Tr2变为导通状态，从而能够强制地使OUT端子变为VSS电位（Low：低电位）。另外，在图3的结构中，由于设有中继电路RC（Tr13），因此，若第1节点Na的电位因自举效应而变为一定值以上，则Tr13截止。由此，能够保护放电部DC的Tr4免受高电压的影响。
INIT信号的反向信号即INITB信号及INITKEEP信号由INIT信号来生成。即，如图7所示，反向电路INV利用INIT信号来输出INTB信号，信号处理电路SPC使用INIT信号生成INITKEEP信号。这里，INITB信号是INIT信号的反向信号，INITKEEP信号在INIT信号从激活状态（High：高电位）变为非激活状态（Low：低电位）的时刻变为激活状态（High：高电位），在该时刻之后（例如，如图6所示，与GSP信号的激活状态同步地）变为非激活状态（Low：低电位）。
（布局图案）
接下来，对图3的触发器FF的布局图案进行说明。
图3的触发器FF实际上通过形成在基板上而得以实现，从基板一侧开始依次设置有如下各层：即，形成有各晶体管的沟道的沟道层（硅层），形成有各晶体管的栅极电极的栅极层，以及形成有各信号布线和各电源布线的金属层。另外，硅层与栅极层之间形成有栅极绝缘膜，并且在栅极层与金属层之间形成有层间绝缘膜。这些结构能够利用例如在基板上将半导体电路制作成单片的现有的一般方法来形成。
另外，在形成有触发器FF的基板上，分别形成有作为如下各个端子的信号布线：即，输入端子（IN端子）、输出端子（OUT端子）、第1及第2时钟信号端子CKA、CKB、第1初始化端子（INIT端子）、第2初始化端子（INITB端子）、第3初始化端子（INITKEEP端子）、以及返回输入端子（BIN端子），还分别形成有提供第1电源VSS的电源布线以及提供第2电源VDD的电源布线。此外，也可以形成除此以外的布线。
各信号布线、各电源布线、各晶体管、各电阻以及电容分别被布局在基板上，并且互相连接以进行图3说是的电连接。这里，示例了电阻Rr的形成区域附近的布局图案、以及电阻Ri的形成区域附近的布局图案，对需要关注的点即晶体管之间的连接结构进行说明。
图1中示出了电阻Rr的形成区域附近的布局图案。图2中示出了电阻Ri的形成区域附近的布局图案。在图1及图2中，由虚线包围的区域表示硅层，由实线包围的区域表示栅极层，由灰色填充的区域表示金属层。此外，在图1及图2中，栅极绝缘膜及层间绝缘膜均透光。
如图1所示，在俯视观察时，在电阻Rr的形成区域附近，形成有提供第1电源VSS并在一个方向上延伸的电源布线11，在经由电源布线11的一个区域上形成有晶体管Tr10、Tr11，在另一个区域上形成有晶体管Tr6。
如图2所示，在俯视观察时，在电阻Ri的形成区域附近，形成有提供第2电源VDD的电源布线13和提供第1电源VSS的电源布线14，以使该电源布线13和电源布线14在相同方向上延伸，在电源布线13与电源布线14之间的区域内形成有晶体管Tr8、Tr3，在电源布线14的与电源布线13相反一侧的区域内形成有晶体管Tr4。
各晶体管仅布局的位置不同，均以相同的结构来形成。各晶体管分别通过硅层、栅极绝缘膜、栅极电极、层间绝缘膜、漏极电极以及源极电极来形成。作为一个示例，图1中示出了晶体管Tr11的栅极电极部分的截面结构。
硅层形成于基板上。利用非晶硅或多晶硅等来形成各区域（各扩散层），使得在硅层上构成n沟道型的晶体管。栅极绝缘膜形成在基板上以覆盖硅层。栅极绝缘膜由例如氮化硅等组成。
栅极电极形成在栅极绝缘膜上。在俯视观察时，栅极电极被配置成与硅层（具体而言是硅层的沟道形成区域）重叠。栅极电极可以由例如钛、铬、铝、钼、钽、钨、铜等金属膜来组成，也可以由这些的合金膜、或该金属膜及该合金膜的层叠膜来组成。层间绝缘膜形成在栅极绝缘膜上以覆盖栅极电极。层间绝缘膜由例如氮化硅等组成。
漏极电极及源极电极分别形成在层间绝缘膜上。在俯视观察时，漏极电极被配置成与硅层（具体而言是硅层的漏极区域）重叠，并经由接触孔与该硅层相连接。在俯视观察时，源极电极被配置成与硅层（具体而言是硅层的源极区域）重叠，并经由接触孔与该硅层相连接。在俯视观察时，漏极电极与源极电极配置成夹住栅极电极。
这里，如图1所示，晶体管Tr6的源极电极与晶体管Tr10的漏极电极通过硅布线12相连接。硅布线12形成在与晶体管Tr6、Tr10的硅层相同的层上，并通过构成该硅层的材料来构成。
电阻Rr由硅布线12形成。由于硅布线12具有电阻，因此，该硅布线12能够起到电阻的功能。在俯视观察时，硅布线12与电源布线11相重叠（位于电源布线11的下层），并在该重叠部处弯曲。图1中，示出了硅布线12与电源布线11的重叠部的截面结构。这里，在基板上，从基板一侧开始依次形成有硅布线12、栅极绝缘膜、层间绝缘膜以及电源布线11。
如图2所示，晶体管Tr8的源极电极与晶体管Tr3的漏极电极通过硅布线15相连接。硅布线15形成在与晶体管Tr8、Tr3的硅层相同的层上，并通过构成该硅层的材料来构成。
晶体管Tr3的源极电极与晶体管Tr4的漏极电极通过硅布线16相连接。硅布线16形成在与晶体管Tr3、Tr4的硅层相同的层上，并通过构成该硅层的材料来构成。
电阻Ri由硅布线16来形成。由于硅布线16具有电阻，因此，硅布线16能够起到电阻的功能。在俯视观察时，硅布线16与电源布线14相重叠，并在该重叠部处弯曲。
根据上述结构，通过利用硅布线12、15、16将各晶体管之间相互连接起来，由此可以减少接触点数，并可以减小使各晶体管之间互相连接所需的布局面积。另外，由于硅布线12、16起到了电阻的功能，因此，能够抵消由此而增加的接触点数及布局面积。
如上所述，由于触发器FF中包括的各晶体管的导电类型全部相同，因此，能够利用由构成各晶体管的硅层的材料构成的硅布线来使各晶体管之间互相连接起来。也就是说，通过将一个晶体管的硅层与另一个晶体管的硅层相连接，由此能够使各晶体管之间互相连接。因此，可以减少接触点数，且能够减小使各晶体管之间相互连接所需的布局面积。
另外，能够利用硅布线来形成电阻，并且能够根据硅布线的长度来设定该电阻值。并且，由于起到电阻功能的硅布线12、16在与电源布线11、14的重叠部处弯曲，因此，可以减小例如来自液晶层的噪声。但是，根据噪声影响的大小，也可以不必弯曲。
此外，图1及图2所示的布局图案是一个示例，其特征性结构在于，在晶体管之间的连接部使用硅布线，除此以外，并不局限于此。即，各电源布线或晶体管等的尺寸以及配置可以根据设计而适当地设定。另外，对于除了图1及图2所示的区域以外的区域，进行适当的布局。
实施方式2
图3的触发器FF可以如图8所示那样地进行变形。图8示出了本实施方式的触发器FF的一个结构示例。图8的触发器FF与图3的触发器FF相比，电阻Rr的位置不同，其它结构相同。也就是说，电阻Rr设置于Tr6的漏极电极与VDD之间。
图9中示出了本实施方式中的电阻Rr的形成区域附近的布局图案。在图9中，由虚线包围的区域表示硅层，由实线包围的区域表示栅极层，由灰色填充的区域表示金属层，栅极绝缘膜以及层间绝缘膜均透光。
如图9所示，在俯视观察时，在电阻Rr的形成区域附近，形成有电源布线21、信号布线22～24、电源布线25以使它们在一个方向上延伸，在电源布线25的与信号布线24相反一侧的区域内，形成有晶体管Tr6。第2电源VDD提供给电源布线21，第1电源VSS提供给电源布线25。各种信号（例如，INIT信号等）提供给信号布线22～24。
晶体管Tr6的漏极电极与电源布线21通过硅布线26及接触孔27相连接。硅布线26形成在与晶体管Tr6的硅层相同的层上，并通过构成该硅层的材料来构成。硅布线26经由接触孔27与电源布线21相连接。
电阻Rr利用硅布线26来形成。由于硅布线26具有电阻，因此，硅布线26能够起到电阻的功能。在俯视观察时，硅布线26与电源布线21、信号布线22～24、电源布线25相重叠（位于电源布线21、信号布线22～24、电源布线25的下层），特别在与宽度较大的电源布线25的重叠部处弯曲。图9中，示出了硅布线26与电源布线25的重叠部的截面结构。这里，在基板上，从基板一侧开始依次形成有硅布线26、栅极绝缘膜、层间绝缘膜以及电源布线25。
根据上述结构，由于利用硅布线26将晶体管与电源布线之间相连接，因此，可以减少接触点数，并可以减小使晶体管与信号线之间相连接所需的布局面积。另外，由于硅布线26起到了电阻的功能，因此，能够抵消由此而增加的接触点数及布局面积。
此外，图9所示的布局图案是一个示例，其特征性结构在于，在晶体管与电源布线的连接部上使用硅布线，除此以外，并不局限于此。即，电源布线、信号布线、晶体管等的尺寸以及配置可以根据设计适当地设定。另外，对于除了图9所示的区域以外的区域，进行适当地布局。
由此，如上所述，说明了在触发器中，通过在“晶体管彼此的连接部”及“晶体管与电源布线的连接部”使用硅布线，从而起到减小布局面积的效果。
然而，并不局限于图3及图8的触发器，其它晶体管电路，即只要是至少包括“晶体管彼此的连接部”及“晶体管与信号线的连接部”之中的一个、并且所包括的多个晶体管的导电类型全部相同的晶体管即可，均能够通过在这些连接部使用硅布线，从而起到上述效果。
此外，在晶体管电路的电路结构中，有时元件数增多，并需要多条信号线，这将不得不使它们的布局变得复杂。此时，适当地通过接触孔及引出布线（形成于栅极层及金属层之中的任一个）来使两者连接。及时在该情况下，根据本实施方式的结构，由于能够部分地使用硅布线，因此，能够得到减小布局面积的效果。
下面，作为可适用于本发明的晶体管电路的示例，示出了反向信号生成电路（实施方式3）、反向电路（实施方式4）、以及信号处理电路（实施方式5）。此外，在如下实施方式中所说明的布局图案中，只要没有特别提到的，基板上的各层的结构均与上述的结构相同（从基板一侧开始依次设置有硅层、栅极层、金属层，另外，在硅层与栅极层之间形成有栅极绝缘膜，在栅极层与金属层之间形成有层间绝缘膜）。另外，只要没有特别提到的，在表示布局图案的附图中，由虚线包围的区域表示硅层，由实线包围的区域表示栅极层，由灰色填充的区域表示金属层，并且栅极绝缘膜及层间绝缘膜均透光。
实施方式3
图10示出了本实施方式的反向信号生成电路30的一个结构示例。反向信号生成电路30具有如下结构：即，在VDD－VSS之间串联连接有电阻R1及晶体管Tr1（其中，电阻R1在VDD一侧，Tr1在VSS一侧），Tr1的栅极电极（控制端子）与IN端子相连接，Tr1的漏极电极（导通端子）与OUT端子相连接。反向信号生成电路30是基于所输入的IN信号来生成使IN信号反向的OUT信号，例如，用作为基于扫描方向切换信号（UD）来生成它的反向信号（UDB）并切换移位寄存器的扫描方向的电路。
图11示出了反向信号生成电路30的布局图案的一个示例。如图11所示，在俯视观察时，在基板上配置有提供VSS的电源布线32、以及提供VDD的电源布线33，并且在两者之间的区域形成有晶体管Tr1。
晶体管Tr1的漏极电极与电源布线33通过硅布线34及接触孔35相连接。硅布线34形成在与晶体管Tr1的硅层相同的层上，并通过构成该硅层的材料来构成。硅布线34经由接触孔35与电源布线33相连接。
电阻R1由硅布线34来形成。硅布线34的接触孔35位于离Tr1较远的位置，并且硅布线34的长度变得较长。在俯视观察时，硅布线34与电源布线33相重叠（位于电源布线33的下层），并在该重叠部处弯曲。
根据上述结构，由于利用硅布线34将晶体管Tr1与电源布线33之间相连接，并附加了电阻的功能，因此，可以减少接触点数，并可以减小两者之间的连接所需的布局面积。另外，由于硅布线34在与电源布线33的重叠部处弯曲，因此，可以减小例如来自液晶层的噪声。
实施方式4
图12示出了本实施方式的反向电路INV的一个结构示例。如图12所示，反向电路INV包括：n沟道的晶体管Tr21～Tr24、电阻Ra、Rw、自举电容CV、IN端子、以及OUT端子。例如，INIT信号被输入到IN端子，INITB信号从OUT端子输出。
Tr21的栅极电极与源极电极经由自举电容CV相连接，且Tr21的漏极电极与VDD相连接，并且Tr21的源极电极与OUT端子相连接，Tr22、Tr23的栅极电极与IN端子相连接，Tr24的栅极电极与VDD相连接，与Tr21的栅极电极相连接的节点NA经由Tr24与节点NB相连接，节点NB经由电阻Ra与VDD相连接，并经由Tr23与VSS相连接，OUT端子经由电阻Rw与VDD相连接，并经由Tr22与VSS相连接。
在图12的反向电路INV中，若IN端子变为激活状态（High：高电位），则节点NA及节点NB变为VSS电位（Low：低电位），且使Tr21截止，另外，由于Tr22导通，因此，OUT端子输出VSS电位（Low：低电位）。若IN端子从该状态变为非激活状态（Low：低电位），则从VDD经由电阻Ra对自举电容CV进行充电，电流流过Tr21。由此，节点NA由于自举电容CV而升高，VDD电位（High：高电位）在未下降（阈值下降）的情况下从OUT端子输出。此外，在图12的反向电路INV中，由于OUT端子经由电阻Rw与VDD相连接，因此，即使自举效应消失之后，也能持续从OUT端子输出VDD电位（阈值未下降的电源电位）。并且，在图12的结构中，由于设有Tr24，因此，若节点NA的电位因自举效应而变为一定值以上，则Tr24截止。由此，能够保护Tr23免受高电压的影响。
图13示出了反向电路INV的布局图案的一个示例。如图13所示，在基板上形成有各电源布线、各信号布线、各晶体管、各电阻、以及电容。此外，图13所示的布局图案是一个示例，但并不局限与此。
这里，晶体管Tr24的漏极电极与电源布线VDDL通过硅布线41及接触孔42相连接。硅布线41形成在与晶体管Tr24的硅层相同的层上，并通过构成该硅层的材料来构成。硅布线41经由接触孔42与电源布线VDDL相连接。电阻Ra由硅布线41来形成。
电源布线VDDL与输出信号线OUT通过硅布线44及接触孔45、46相连接。硅布线44形成在与晶体管Tr24的硅层相同的层上，并通过构成该硅层的材料来构成。硅布线41经由接触孔44与电源布线VDDL相连接，并经由接触孔45与输出信号线OUT相连接。电阻Rw由硅布线43来形成。
根据上述结构，由于利用硅布线41来使晶体管Tr24与电源布线VDDL彼此相连接，且附加电阻的功能，并且利用硅布线43来使电源布线VDDL与输出信号线OUT彼此相连接，且附加了电阻的功能，因此，可以减少接触点数，并可以减小两者彼此连接所需的布局面积。另外，在俯视观察时，由于硅布线41、43的长度变得较长，因此，即连接彼此的直线距离较近，也可以确保较大的电阻。
实施方式5
图14示出了本实施方式的信号处理电路SPC1的一个结构示例。图14的信号处理电路SPC1包括：IN1端子（第1输入端子）及IN2（第2输入端子）；OUT端子（输出端子）；节点na（第1节点）及节点nb（第2节点）；第1信号生成部FS，该第1信号生成部FS与VDD（第1电源）及OUT端子相连接，并包括自举电容cv；以及第2信号生成部SS，该第2信号生成部SS与节点nb、VSS（第2电源）及OUT端子相连接，若IN1端子变为激活状态，则节点na变为激活状态（High：高电位），若IN2变为激活状态，则nb变为激活状态（High：高电位），OUT端子经由电阻Ry与VSS相连接。
具体而言，信号处理电路SPC1包括：设置在第1信号生成部FS中的晶体管Tr31，设置在第2信号生成部SS中的晶体管Tr32，以及晶体管Tr33～Tr39。这里，Tr31的漏极电极与VDD相连接，且Tr31的源极电极与栅极电极经由自举电容cv相连接，并且Tr31的源极电极与OUT端子相连接，Tr31的源极电极经由电阻Ry与VSS相连接，并经由Tr32与VSS相连接。另外，Tr32及Tr35的栅极电极与节点nb相连接，Tr34的栅极电极与节点na相连接，Tr36及Tr37的栅极电极与IN1端子相连接，Tr38及Tr39的栅极电极与IN2端子相连接。另外，与Tr31的栅极电极相连接的节点nc经由Tr33与节点na相连接，节点na与VSS经由Tr35相连接，并且，节点nb与VSS经由Tr34相连接，节点na与VDD经由Tr36相连接，节点na与VSS经由Tr39相连接，节点nb与VDD经由Tr38相连接，节点nb与VSS经由Tr37相连接。
在图14的信号处理电路SPC1中，若IN2端子变为非激活状态（Low：低电位），且IN1端子变为激活状态（High：高电位），则节点na变为激活状态（High：高电位），节点nb变为非激活状态（Low：低电位）（Tr36、Tr37导通），由此对自举电容cv进行充电，电流流过Tr31。由此，节点nc因自举电容cv而升高，VDD电位（High：高电位）在未下降（阈值下降）的情况下从OUT端子输出。接下来，若IN1端子变为非激活状态（Low：低电位）（IN2端子保持非激活状态），则由于节点nc、nb变为浮置状态，因此，VDD电位（High：高电位）继续从OUT端子输出。接下来，若IN2端子变为激活状态（High：高电位），则节点nb变为激活状态（High：高电位），节点na变为非激活状态（Low：低电位）（Tr38、Tr39、Tr32导通），由此使VSS电位（Low：低电位）从OUT端子输出。
在本信号处理电路SPC1中，由于OUT端子经由电阻Ry与VSS相连接，因此，在IN1、IN2变为非激活状态的期间，OUT端子不会变成浮置状态。这里，由于预先将电阻Ry的电阻值设为0.5～5.5兆欧姆的高电阻值，由此能够利用电阻Ry来确定OUT端子的初始值（直到IN1端子变为激活状态为止的Tr1的源极电位）。由此，在IN1端子变为激活状态（High：高电位）时，第1信号生成部FS的自举电路正常地工作。
另外，在图14的信号处理电路SPC1中，由于设置有晶体管Tr34、35，因此，在节点na处于激活状态的期间内，能够可靠地使节点nb变为VSS（非激活状态），在节点nb处于激活状态的期间内，能够可靠地使节点na变为VSS（非激活状态）。由此，能够在IN1、IN2变为非激活状态的期间内，可靠地维持前状态下的输出。
另外，在图14的信号处理电路SPC1中，优选为，在初始起动时预先将IN1及IN2设为非激活状态。据此，能够使第1信号生成部FS的自举电路更为可靠地发挥作用。
此外，在图14的信号处理电路SPC1中，由于设置有Tr33，因此，若节点nc的电位因自举效应而变为一定值以上，则Tr33截止。据此，能够保护与节点na相连接的各晶体管（Tr34、Tr35、Tr36、Tr39）免受高电压的影响。
上述信号处理电路SPC1的布局图案可以根据设计而适当地设定。虽未图示，但可以利用连接在电源布线VSS与OUT端子之间的硅布线电阻来形成电阻Ry。
本发明并不局限于上述实施方式，本发明还包括基于公知技术或技术常识对上述实施方式进行适当的改变或将其组合而得到的内容。另外，在各实施方式中记载的作用效果等也仅是示例而已。
本晶体管电路是至少含有一个晶体管的晶体管电路，并且具有如下结构：即，上述晶体管与信号线的连接部中的至少一部分由构成该晶体管的沟道的材料来形成。
另外，本晶体管电路由多个晶体管构成，并且包括晶体管彼此的连接部、以及晶体管与信号线的连接部之中的至少一个连接部，在本晶体管电路中，所包括的多个晶体管的导电类型全部相同，并且上述连接部由构成各晶体管的沟道的材料来形成。
在上述晶体管电路中，从基板一侧开始依次设置有如下各层：即，形成有各晶体管的沟道的沟道层，形成有各晶体管的栅极电极的栅极层，以及形成有信号线的金属层。
在上述晶体管电路中，优选为，上述连接部与信号线相重叠。
在上述晶体管电路中，优选为，上述连接部作为电阻来起作用。
在上述晶体管电路中，优选为，上述连接部在与信号线的重叠部处弯曲。
在上述晶体管电路中，优选为，上述信号线是电源布线。
在上述晶体管电路中，优选为，包括一个晶体管、以及电阻，上述晶体管的控制端子与输入端子相连接，该晶体管的一个导通端子与输出端子相连接，并且经由上述电阻与第1电源相连接，该晶体管的另一个导通端子与第2电源相连接。
本触发器具有如下结构，包括：输入端子；输出端子；第1及第2时钟信号端子；第1输出部，该第1输出部包括自举电容，并与第1时钟信号端子及输出端子相连接；第2输出部，该第2输出部与第1电源及输出端子相连接；第1输入部，该第1输入部与上述输入端子及第2电源相连接，并对自举电容进行充电；放电部，该放电部使上述自举电容放电；第2输入部，该第2输入部与上述输入端子及第1电源相连接，并与第2输出部相连接；以及复位部，该复位部与上述第2时钟信号端子相连接，并对上述放电部及第2输出部进行控制，本触发器中所包括的晶体管的导电类型全部相同，在本触发器中，包括如下连接部中的至少一个：即，上述复位部中所包括的晶体管与第2电源的连接部，以及上述复位部中所包括的晶体管与其它晶体管的连接部，并且，上述连接部由构成各晶体管的沟道的材料来形成。
在上述触发器中，优选为,具有上述输入部中所包括的晶体管与其它晶体管的连接部，该连接部由构成各晶体管的沟道的材料来形成。
本信号处理电路具有如下结构，包括：第1及第2输入端子；输出端子；第1输出部，该第1输出部包括自举电容，并与第2输入端子及输出端子相连接；第2输出部，该第2输出部与上述第1输入端子、第1电源及输出端子相连接；充电部，该充电部对上述自举电容进行充电；以及放电部，该放电部与上述第1输入端子相连接，并使上述自举电容放电，本信号处理电路中所包括的晶体管的导电类型全部相同，在本信号处理电路中，具有上述第1输出部中所包括的晶体管与第2电源的连接部，该连接部由构成各晶体管的沟道的材料来形成。
在上述信号处理电路中，优选为，具有上述充电部中所包括的晶体管与第2电源的连接部，该连接部由构成各晶体管的沟道的材料来形成。
工业上的实用性
本发明的触发器特别适用于液晶显示装置的驱动电路。
标号说明
12，15，16，26，34，41，43硅布线（连接部）

Claims (7)

1.一种触发器，其特征在于，包括：
输入端子；
输出端子；
第1及第2时钟信号端子；
第1输出部，该第1输出部包括自举电容，并与第1时钟信号端子及输出端子相连接；
第2输出部，该第2输出部与第1电源及输出端子相连接；
第1输入部，该第1输入部与所述输入端子及第2电源相连接，并对自举电容进行充电；
放电部，该放电部使所述自举电容放电；
第2输入部，该第2输入部与所述输入端子及第1电源相连接，并与第2输出部相连接；以及
复位部，该复位部与所述第2时钟信号端子相连接，并对所述放电部及第2输出部进行控制，
所述触发器中所包括的晶体管的导电类型全部相同，
具有如下连接部中的至少一个：即，所述复位部中所包括的晶体管与第2电源的连接部、以及所述复位部中所包括的晶体管与其它晶体管的连接部，
所述连接部由构成各晶体管的沟道的材料来形成。
2.如权利要求1所述的触发器，其特征在于，
具有所述第1输入部中所包括的晶体管与其它晶体管的连接部，并且该连接部由构成各晶体管的沟道的材料来形成。
3.一种信号处理电路，其特征在于，包括：
第1及第2输入端子；
输出端子；
第1输出部，该第1输出部包括自举电容，并与第2输入端子及输出端子相连接；
第2输出部，该第2输出部与所述第1输入端子、第1电源及输出端子相连接；
充电部，该充电部对所述自举电容进行充电；以及
放电部，该放电部与所述第1输入端子相连接，并使自举电容放电，
所述信号处理电路中所包括的晶体管的导电类型全部相同，
具有所述第1输出部中所包括的晶体管与第2电源的连接部，该连接部由构成各晶体管的沟道的材料来形成。
4.如权利要求3所述的信号处理电路，其特征在于，
具有所述充电部中所包括的晶体管与第2电源的连接部，该连接部由构成各晶体管的沟道的材料来形成。
5.一种信号处理电路，其特征在于，包括：
第1至第3输入端子；
第1及第2节点；
第1信号生成部，该第1信号生成部与第1节点、第3输入端子及输出端子相连接，并包括自举电容；以及
第2信号生成部，该第2信号生成部与第2节点、第1电源及输出端子相连接，
在该信号处理电路中，若第1输入端子变为激活状态，则第1节点变为激活状态，若第2输入端子变为激活状态，则第2节点变为激活状态，
具有所述第1信号生成部中所包括的晶体管与第1电源的连接部，该连接部由构成各晶体管的沟道的材料来形成。
6.一种驱动电路，其特征在于，包括：
权利要求1中所述的触发器，或者权利要求3或5中所述的信号处理电路。
7.一种显示装置，其特征在于，包括：
权利要求1中所述的触发器、或者权利要求3或5中所述的信号处理电路。
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