JP4344390B2 - 半導体装置 - Google Patents

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Description

この発明は、ＳＯＩ基板に抵抗素子を作り込む技術に関する。この発明は、例えば、ＳＯＩ(Silicon On Insulator)基板にＣＭＯＳ(Complementary Metal Oxide Semiconductor) デバイスを形成してなる半導体装置に適用することができる。
半導体装置を形成するための基板として、ＳＯＩ基板が知られている。ＳＯＩ基板では、シリコン基板とＳＯＩ層（単結晶シリコン層）との間にＢＯＸ(Buried Oxide)と称される埋め込み酸化膜が設けられ、このために、ソース・ドレイン間の寄生容量が小さくなる。さらには、ＢＯＸを設けることにより、各素子を完全に分離することができるので、ラッチアップ（寄生トランジスタがオンして大電流が流れる現象）等を防止することが可能になるとともに、レイアウトを高密度化することが容易になる。さらに、ＳＯＩ基板に作製した集積回路は、通常のシリコン基板に作製した集積回路（すなわち、バルク・シリコン・ＣＭＯＳ回路）と比較して、微細化に伴う消費電力の増大が少ないという利点も有する。このような理由から、ＳＯＩ基板を用いることによって、高速且つ低消費電力の半導体装置（例えばＣＭＯＳデバイス）を得ることが可能となる。ＳＯＩ基板に集積回路を形成する技術としては、例えば下記特許文献１〜３に記載されたものが知られている。
アナログ集積回路を形成する場合、半導体基板に抵抗素子、コンデンサ、インダクタ等のパッシブ素子を形成する必要が生じる。図５は、ＳＯＩ基板に抵抗素子を形成した例であり、特許文献１の図１、図４等とほぼ同様の構成を示している。図５において、（Ａ）は概念的平面図、（Ｂ）は（Ａ）のａ−ｂ断面図である。
図５の集積回路は、電界効果トランジスタ５１０と抵抗素子５２０とを備えている。
電界効果トランジスタ５１０は、ＳＯＩ層５０１に形成された、高濃度不純物領域５１１，５１２を有する。また、該高濃度不純物領域５１１，５１２に挟まれた領域、すなわちチャネル形成領域５１３上には、ゲート絶縁膜５１４を介して、ゲート電極５１５が形成される。
一方、抵抗素子５２０，５２０，・・・は、ＳＯＩ層５０１に形成された、低濃度不純物領域５２１を有する。
ＳＯＩ層５０１上には、絶縁膜５０２が形成される。また、高濃度不純物領域５１１，５１２上には、絶縁膜５０２を貫通させて、コンタクト５０３，５０３，・・・が設けられる。さらに、低濃度不純物領域５２１の両端部分の表面には、絶縁膜５０２を貫通させて、コンタクト５０４，５０４，・・・が設けられる。コンタクト５０３，５０４は、メタル配線５０５によって、配線される。
特許第３２１７３３６号公報 特開２００６−１０８５７８号公報 特開２００２−９２４５号公報
アナログ集積回路では、抵抗素子５２０は、コンタクト５０４およびメタル配線５０５を介して、電界効果トランジスタ等の他の素子と接続される。そして、高抵抗が必要な場合には、複数の抵抗素子５２０をラダー状に配置し、これらの抵抗素子５２０をコンタクト５０４およびメタル配線５０５を用いて相互接続する（図５参照）。
このため、従来のアナログ集積回路には、電界効果トランジスタ５１０のゲート間隔、コンタクト５０３，５０４の間隔、メタル配線５０５とコンタクト５０３，５０４との合わせ余裕等の、レイアウト的制限が非常に大きいという欠点があった。このようなレイアウト制限は、限られた回路面積で十分な高抵抗を確保することを困難にしていた。
この発明の課題は、集積回路に抵抗素子を形成するときのレイアウト的な制限が少なく、小面積で高抵抗を確保することができる半導体装置を提供する点にある。
この発明は、ＳＯＩ基板の半導体層に形成された抵抗素子を有する半導体装置に関する。
そして、抵抗素子が、半導体層内に形成された抵抗素子としての低濃度不純物領域と、半導体層内に形成され低濃度不純物領域の対応する端部に接する抵抗素子用配線としての第１、第２高濃度不純物領域と、半導体層上に形成され、第１、第２高濃度不純物領域の一方と低濃度不純物領域とを空乏層によってそれぞれ二分離するためのゲート電極とを有する。
この発明によれば、ゲート電極で空乏層を発生させることによりラダー状の抵抗素子を形成することができ、したがって、小面積で高抵抗を確保することができる。
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
第１の実施形態
以下、この発明の第１の実施形態に係る半導体装置について、図１〜図３を用いて説明する。
図１は、この実施形態に係る半導体装置の構成を示す概念図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のａ−ｂ断面図である。
図１に示したように、この実施形態に係る半導体装置は、ＳＯＩ基板１００に形成される。ＳＯＩ基板１００は、シリコン基板１０１、酸化膜１０２およびＳＯＩ層１０３を含む。この実施形態の半導体装置は、電界効果トランジスタ１１０と、抵抗回路１２０，１３０，１４０とを有する。
電界効果トランジスタ１１０は、高濃度不純物領域１１１，１１２、ゲート絶縁膜１１３、ゲート電極１１４、サイドウォール１１５およびチャネル形成領域１１６およびシリサイド層１１７，１１８を含む。
高濃度不純物領域１１１，１１２、すなわちソース・ドレイン領域は、ＳＯＩ層１０３内に形成される。高濃度不純物領域１１１，１１２は、ＬＤＤ領域１１１ａ，１１２ａを有する。
高濃度不純物領域１１１，１１２に挟まれた低濃度不純物領域が、チャネル形成領域１１６になる。
チャネル形成領域１１６上には、ゲート絶縁膜１１３およびゲート電極１１４が設けられている。
ゲート絶縁膜１１３およびゲート電極１１４の側面には、サイドウォール１１５が設けられている。
シリサイド層１１７，１１８，１１９は、高濃度不純物領域１１１，１１２およびゲート電極１１４上に、選択的に形成される。シリサイド層１１７，１１８，１１９は、例えば、ＣｏＳｉ2 で形成することができる。
抵抗回路１２０は、抵抗素子としての低濃度不純物領域１２１、抵抗素子用配線としての高濃度不純物領域１１２，１２２およびシリサイド層１２３を含む。
低濃度不純物領域１２１は、ＳＯＩ層１０３内に形成された、高抵抗領域である。低濃度不純物領域１２１の抵抗値は、アナログ集積回路の設計時に決定され、例えば数オーム〜数キロオームである。
高濃度不純物領域１１２，１２２は、ＳＯＩ層１０３内に形成された、低抵抗領域である。高濃度不純物領域１１２，１２２は、それぞれ、一方の端部が低濃度不純物領域１２１の端部に接し、且つ、他方の端部が他の素子の不純物領域１１６，１３１と接している。このように、この実施形態に係る抵抗回路１２０では、低濃度不純物領域（すなわち、高抵抗領域）１２１が、コンタクトやメタル配線を介さずに、高濃度不純物領域１１２，１２２によって、電界効果トランジスタ１１０および抵抗回路１３０に接続されている。この実施形態では、抵抗回路１２０の一方の高濃度不純物領域１１２が電界効果トランジスタ１１０の高濃度不純物領域１１２と共通化され、且つ、他方の高濃度不純物領域１２２が抵抗回路１３０の一方の高濃度不純物領域１２２と共通化されている。
シリサイド層１２３は、高濃度不純物領域１２２上に、選択的に形成されている。シリサイド層１２３は、例えば、ＣｏＳｉ2 で形成することができる。このシリサイド層１２３により、高濃度不純物領域１２２の部分の抵抗が低下する。
抵抗回路１３０は、低濃度不純物領域１３１、高濃度不純物領域１２２，１３２およびシリサイド層１３３を含む。抵抗回路１３０は、上述の抵抗回路１２０と同様、以下のように構成される。
低濃度不純物領域１３１は、ＳＯＩ層１０３内に形成された、高抵抗領域である。低濃度不純物領域１３１の抵抗値は、アナログ集積回路の設計時に決定され、例えば数オーム〜数キロオームである。
高濃度不純物領域１３２は、ＳＯＩ層１０３内に形成された低抵抗領域であり、一方の端部が低濃度不純物領域１３１の端部に接し、且つ、他方の端部が他の素子１４０の不純物領域１４１と接している。上述のように、低濃度不純物領域１３１は、抵抗回路１２０の一方の低濃度不純物領域１２２と共通化されている。また、低濃度不純物領域１３２は、抵抗回路１４０の一方の低濃度不純物領域１４１と共通化されている。抵抗回路１２０の場合と同様、抵抗回路１３０でも、低濃度不純物領域１３１が、コンタクトやメタル配線を介さずに、高濃度不純物領域１２２，１３２によって、抵抗回路１２０，１４０に接続されている。
シリサイド層１３３は、高濃度不純物領域１３２上に、選択的に形成される。抵抗回路１２０の場合と同様、シリサイド層１３３は、例えばＣｏＳｉ2 で形成することができ、高濃度不純物領域１３２の部分の抵抗を低下させることができる。
抵抗回路１４０は、低濃度不純物領域１４１、高濃度不純物領域１３２，１４２およびシリサイド層１４３を含む。抵抗素子１４０は、上述の抵抗回路１２０，１３０とほぼ同様、以下のように構成される。
低濃度不純物領域１４１は、ＳＯＩ層１０３内に形成された、高抵抗領域である。低濃度不純物領域１４１の抵抗値は、アナログ集積回路の設計時に決定され、例えば数オーム〜数キロオームである。
高濃度不純物領域１４２は、ＳＯＩ層１０３内に形成された低抵抗領域であり、一方の端部が低濃度不純物領域１４１の端部に接している。上述のように、低濃度不純物領域１４１は、抵抗回路１３０の一方の低濃度不純物領域と共通化されている。抵抗回路１２０の場合と同様、抵抗回路１４０でも、低濃度不純物領域１４１が、コンタクトやメタル配線を介さずに、高濃度不純物領域１３２によって、抵抗回路１３０に接続されている。
シリサイド層１４３は、高濃度不純物領域１４２上に、選択的に形成される。電界効果トランジスタ１１０の場合と同様、シリサイド層１４３は、例えばＣｏＳｉ2 で形成することができ、高濃度不純物領域１４２の部分のシート抵抗を低減することができる。
ＳＯＩ基板１００の表面には、絶縁膜１５０が形成されている。さらに、この絶縁膜１５０を貫通させて、コンタクト層１６０，１７０が形成される。コンタクト層１６０はシリサイド層１１７を介して高濃度不純物領域１１１と接し、さらに、コンタクト層１７０はシリサイド層１４３を介して高濃度不純物領域１４２と接する。また、絶縁膜１５０の表面には、コンタクト層１６０，１７０と接するように、メタル配線１８０，１９０が形成される。
以下、シリサイド層を設けた理由を説明する。
通常、ＳＯＩ層１０３のシート抵抗は数百オームである。シート抵抗が高い場合、高濃度不純物領域１１１，１４２とコンタクト層１６０，１７０との接触面で、ショットキー抵抗が寄生的に発生してしまう。これに対して、シリサイド層のシート抵抗は数十オームと、非常に低い。このため、シリサイド層１１７，１４３を形成した場合、上述のような寄生抵抗は発生し難い。
また、抵抗回路１２０，１３０，１４０において、高濃度不純物領域１１２，１２２，１３２，１４２上のみに選択的にシリサイド層を形成することで（すなわち、低濃度不純物領域１２１，１３１，１４１上にシリサイド層を形成しないことで）、これら高濃度不純物領域１１２，１２２，１３２，１４２が形成された部分のみの抵抗値を低下させることができる。すなわち、抵抗素子用配線に相当する部分の抵抗値を十分に抑えつつ、抵抗回路１２０，１３０，１４０の抵抗値を十分に高くすることができる。
次に、図１に示した半導体装置の製造プロセスについて、図２および図３を用いて説明する。なお、ここでは、簡単化のために、図１に示した半導体装置のうち、電界効果トランジスタ１１０および抵抗回路１２０の製造プロセスのみについて説明する。
（１）まず、ＬＯＣＯＳ(localized oxidation of silicon)法、ＳＴＩ(Shallow Trench Isoration)法等の素子分離技術を用いて、ＳＯＩ層１０３内に素子領域２０１を形成する（図２（Ａ）参照）。
（２）通常のフォトリソグラフィ技術を用いてレジスト膜２０２を形成することにより、抵抗回路が形成される領域を覆う。そして、ＳＯＩ層１０３の表面にイオン注入を行った後（図２（Ｂ）参照）、レジスト膜２０２を除去する。このイオン注入により、電界効果トランジスタ１１０（図１参照）の動作しきい値Ｖｔが設定される。その後、必要であれば、抵抗回路１２０，１３０，１４０の抵抗値を設定するためのイオン注入工程を行う。
（３）例えば熱酸化法等を用いてゲート絶縁膜１１３を形成した後、ＳＯＩ層１０３の全面に導電膜を形成する。導電膜としては例えばポリシリコンを、薄膜形成法としては例えばＣＶＤ法を採用することができる。さらに、この導電膜を、例えばフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、ゲート電極１１４を形成する（図２（Ｃ）参照）。
（４）通常のフォトリソグラフィ技術等を用いて、抵抗回路１２０の低濃度不純物領域１２１が形成される領域が覆われるように、レジスト膜２０３を形成する。そして、このレジスト膜２０３と、ゲート電極１１４とをマスクとして、電界効果トランジスタ１１０のＬＤＤ(Lightly Doped Drain) 領域を形成するためのイオン注入を行う（図２（Ｄ）参照）。
（５）既知のプロセスにより、ゲート電極１１４の側面に、サイドウォール１１５を形成する（図３（Ａ）参照）。
（６）通常のフォトリソグラフィ技術等を用いて、抵抗回路１２０の低濃度不純物領域１２１を形成すべき領域が覆われるように、レジスト膜３０１を形成する。そして、このレジスト膜３０１と、ゲート電極１１４と、サイドウォール１１５とをマスクとしてイオン注入を行うことにより、電界効果トランジスタ１１０の高濃度不純物領域１１１，１１２と、抵抗回路１２０の高濃度不純物領域１２２を形成する（図３（Ｂ）参照）。
（７）ＳＯＩ層１０３の全面に、例えばＮＳＧ膜等の絶縁膜を堆積し、フォトリソグラフィ技術等を用いてパターニングすることにより、抵抗回路１２０の低濃度不純物領域１２１を覆う保護膜３０２を形成する。この保護膜３０２により、シリサイド層形成工程（後述）で低濃度不純物領域１２１がサリサイド化されることを防止できる。
（８）さらに、ゲート電極１１４上および高濃度不純物領域１１１，１１２，１２２上に、シリサイド層（この実施形態ではＣｏＳｉ2 ）１１７，１１８，１１９，１２３を、選択的に形成する（図３（Ｃ）参照）。
（９）その後、既知のプロセス技術を用いて、絶縁膜１５０、コンタクト層１６０やメタル配線１８０等を形成する（図３（Ｄ）参照）。
以上説明したように、この実施形態に係る半導体装置によれば、抵抗回路１２０，１３０，１４０の低濃度不純物領域１２１，１３１，１４１と他の素子の不純物領域とを高濃度不純物領域１１２，１２２，１３２で接続することとした（すなわち、コンタクトやメタル配線を介さずに接続することとした）ので、集積回路に抵抗回路１２０，１３０，１４０を形成するときのレイアウト的な制限を少なくすることができる。
加えて、シリサイド層１１７，１１８，１２３，１３３，１４３を高濃度不純物領域１１１，１１２，１２２，１３２，１４２上に選択的に形成したので（すなわち、低濃度不純物領域１２１，１３１，１４１上には形成しないこととしたので）、高濃度不純物領域部分１１１，１１２，１２２，１３２，１４２のみを低抵抗化して、抵抗回路１２０，１３０，１４０の高抵抗を確保できる。
第２の実施形態
次に、第２の実施形態に係る半導体装置について、図４を用いて説明する。
図４は、この実施形態に係る半導体装置の構成を示す概念図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のａ−ｂ断面図である。図４において、図１と同じ符号を付した構成要素は、それぞれ図１の場合と同じものを示している。
図４に示したように、この実施形態に係る半導体装置は、低濃度不純物領域４０１と、第１、第２高濃度不純物領域４０２，４０３と、ゲート絶縁膜４０４と、第１、第２ゲート電極４０５，４０６と、サイドウォール４０７を備えている。これらの各部４０１〜４０７により、１個の抵抗回路４１０が形成される。
低濃度不純物領域４０１は、ＳＯＩ層１０３内に形成された、矩形の不純物領域である。
第１高濃度不純物領域４０２は、ＳＯＩ層１０３内に形成され、低濃度不純物領域４０１の、対応する辺に接するように配置される。
第２高濃度不純物領域４０３は、ＳＯＩ層１０３内に形成され、低濃度不純物領域４０１の辺のうち、第１高濃度不純物領域４０２に対向する辺と接するように配置される。
ゲート絶縁膜４０４は、低濃度不純物領域４０１の、少なくとも第１、第２ゲート電極４０５，４０６が配置される領域上に、形成される。
第１ゲート電極４０５は、ＳＯＩ層１０３上に形成される。第１ゲート電極４０５は、低濃度不純物領域４０１および第１高濃度不純物領域４０２を横断し、且つ、第２高濃度不純物領域４０３の一部のみ（少なくとも、低濃度不純物領域４０１と第２高濃度不純物領域４０３との界面を含む部分）と接するように、形成される。このような構造によれば、第１ゲート電極４０５に所定電位（例えばグランド電位）が印加されたときに発生する空乏層で、かかる第１ゲート電極４０５直下の不純物領域４０１，４０３を二分離することができる（後述）。
第２ゲート電極４０６は、ＳＯＩ層１０３上に形成される。第２ゲート電極４０６は、低濃度不純物領域４０１および第２高濃度不純物領域４０３を横断し、且つ、第１高濃度不純物領域４０２の一部のみ（少なくとも、低濃度不純物領域４０１と第１高濃度不純物領域４０２との界面を含む部分）と接するように、形成される。このような構造によれば、第２ゲート電極４０６に所定電位（例えばグランド電位）が印加されたときに発生する空乏層で、かかる第２ゲート電極４０６直下の不純物領域４０１，４０３を二分離することができる（後述）。
サイドウォール４０７は、第１、第２ゲート電極４０５，４０６の側面を覆うように、形成される。
上述のように、半導体装置の駆動時には、第１、第２ゲート電極４０５，４０６に所定電位（例えばグランド電位）が印加される。これにより、不純物領域４０１，４０２，４０３のうち、第１、第２ゲート電極４０５，４０６の直下領域のみが空乏化する。これにより、空乏層４０８が形成される（図４（Ｂ）参照）空乏層４０８は実質的に絶縁領域になるため、電流が流れない。すなわち、不純物領域４０１，４０２，４０３の、空乏化しなかった部分にのみが、電流経路になる（図４（Ａ）の矢印Ｒ参照）。公知のように、低濃度不純物領域４０１は高抵抗（すなわち、実際に抵抗素子として機能する部分）であり、高濃度不純物領域４０２，４０３は低抵抗である。したがって、このような空乏層４０８を形成することにより、実質的に、ラダー状の抵抗回路４１０を得ることができる。
この実施形態においては、第１ゲート電極４０５，４０５，・・・および第２ゲート電極４０６，４０６，・・・を、電位の印加／非印加を個別に設定できるように形成してもよい。これにより、１または複数の任意のゲート電極のみに、選択的に電位を印加することが可能になる。選択的にゲート電位を印加した場合、選択されたゲート電極下には空乏層４０８が発生するが、他のゲート電極下には空乏層４０８が発生しない。これにより、電流経路の幅や全長を任意に設定することができ、抵抗回路４１０の抵抗値を調整することができる。
第１、第２ゲート電極４０５，４０６を用いて上述のような空乏層４０８を形成するためには、ＳＯＩ層１０３が十分に薄いＳＯＩ基板１００を使用すればよい。
なお、この実施形態に係る半導体装置の製造方法は、上述の第１の実施形態に係る半導体装置の製造方法とほぼ同様であるので、説明を省略する。
以上説明したように、この実施形態によれば、第１、第２ゲート電極４０５，４０６で空乏層を発生させることによってラダー状の抵抗回路４１０を形成することができ、したがって、小面積で高抵抗の抵抗回路４１０を得ることができる。
第１の実施形態に係る半導体装置の構成を示す概念図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のａ−ｂ断面図である。 第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である。 第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である。 第２の実施形態に係る半導体装置の構成を示す概念図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のａ−ｂ断面図である。 従来の半導体装置の構成例を示す概念図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のａ−ｂ断面図である。
符号の説明
１００ ＳＯＩ基板
１０１ シリコン基板
１０２ 酸化膜
１０３ ＳＯＩ層
１１０ 電界効果トランジスタ
１１１，１１２ 高濃度不純物領域
１１３ ゲート絶縁膜
１１４ ゲート電極
１１５ サイドウォール
１１６ チャネル形成領域
１１７，１１８，１１９ シリサイド層
１２０，１３０，１４０ 抵抗回路
１２１，１３１，１４１ 低濃度不純物領域（抵抗素子）
１２２，１３２，１４２ 高濃度不純物領域（抵抗素子用配線）
１２３，１３３，１４３ シリサイド層
１５０ 絶縁膜
１６０，１７０ コンタクト層
１８０，１９０ メタル配線

Claims (3)

  1. ＳＯＩ基板の半導体層に形成された抵抗素子を有する半導体装置であって、
    前記半導体層内に形成された、前記抵抗素子としての低濃度不純物領域と、
    前記半導体層内に形成され、該低濃度不純物領域の対応する端部に接する、抵抗素子用配線としての第１、第２高濃度不純物領域と、
    前記半導体層上に形成され、前記第１、第２高濃度不純物領域の一方と前記低濃度不純物領域とを空乏層によってそれぞれ二分離するためのゲート電極と、
    を有することを特徴とする半導体装置。
  2. 前記ゲート電極として、
    前記低濃度不純物領域および前記第１高濃度不純物領域を空乏層によってそれぞれ二分離するための第１ゲート電極と、
    前記低濃度不純物領域および前記第２高濃度不純物領域を空乏層によってそれぞれ二分離するための第２ゲート電極と、
    を交互に形成したことを特徴とする請求項１に記載の半導体装置。
  3. 前記ゲート電極を複数有し、且つ、これらのゲート電極が前記空乏層の生成と非生成とを個別に選択できるように構成されたことを特徴とする請求項１または２に記載の半導体装置。
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