本発明は、双方向シフトレジスタ、及びそれを用いた表示装置に関し、特に、走査回路に用いて好適な双方向シフトレジスタ、及びそれを用いた表示装置に関する。
液晶表示装置に代表される平面表示装置は、薄型・軽量、かつ低消費電力であることから、各種機器の表示装置として広く用いられている。最近では、更なる薄型・軽量化や低コスト化を実現するために、従来のアモルファスシリコン薄膜トランジスタに比べ、電子移動度が高い低温ポリシリコン薄膜トランジスタを用いて駆動回路を構成し、この駆動回路をガラス基板上に一体的に形成する技術が確立されている。
また、近年の液晶表示装置の高解像度の要求は、日増しに高まっている。解像度が上がることによって一度に表示される情報量が多くなるため、液晶表示装置の付加価値の向上に寄与する。さらに、表示装置を双方向走査に対応させることにより、液晶表示装置の向きに応じて、表示する映像の向きを変えることが可能となる。したがって、高解像度の表示領域と、双方向走査回路を有する高付加価値の液晶表示装置を実現することが望まれている。
このような液晶表示装置を実現する技術が特許文献1、2において開示されている。図28は、特許文献1に記載の平面表示装置の概略図である。図28において、この平面表示装置は、アレイ基板101上に走査線駆動回路102、信号線駆動回路103、及び複数(m×n)のスイッチング素子110が設置されている。走査線G1〜Gnは、走査線駆動回路102の出力を、スイッチング素子110の制御信号として転送するための配線である。また、信号線S1〜Smは、信号線駆動回路103からの出力を、スイッチング素子110のソース・ドレインへ転送するための配線である。
以上の液晶表示装置において、走査線駆動回路102、信号線駆動回路103の少なくとも一方には、双方向シフトレジスタが用いられる。双方向シフトレジスタは、複数の直列接続される単位レジスタから構成され、3相のシフトクロック信号によって順方向あるいは逆方向にシフトする機能を有する。
図29は、特許文献1に記載の双方向シフトレジスタを構成する単位レジスタの回路図である。図29において、単位レジスタは、クロック端子C1、C2、C3、順方向パルス入力端子INP、逆方向パルス入力端子INN、出力端子OUT、シフト方向制御信号P、及びNを備え、tr1〜tr17のトランジスタで構成される。
クロック端子C1と出力端子OUT間の導電パスをもつトランジスタtr1と、電源電極VDDと出力端子OUT間の導電パスをもつトランジスタtr2とから出力回路が構成される。
また、順方向パルス入力端子INPとトランジスタtr1の制御電極間の導電パスをもつトランジスタtr3と、逆方向パルス入力端子INNとトランジスタtr1の制御電極間の導電パスをもつトランジスタtr4と、電源電極VDDとトランジスタtr2の制御電極間の導電パスをもつトランジスタtr5を有し、順方向パルスシフト時にトランジスタtr3とトランジスタtr1間を導通させるとともに順方向パルス入力端子INPとトランジスタtr5の制御電極間を導通させ、逆方向パルスシフト時にトランジスタtr4とトランジスタtr1間を導通させるとともに逆方向パルス入力端子INNとトランジスタtr5の制御電極間を導通させる入力回路を有する。
さらに、クロック端子C2とトランジスタtr2の制御電極間の導電パスをもつトランジスタtr6と、クロック端子C3とトランジスタtr2の制御電極間の導電パスをもつトランジスタtr7と、電源電極VDDとトランジスタtr1の制御電極間の導電パスをもつトランジスタtr8を有し、順方向パルスシフト時にトランジスタtr6とトランジスタtr2の制御電極およびトランジスタtr8の制御電極との間を導通させ、逆方向パルスシフト時にトランジスタtr7とトランジスタtr2の制御電極およびトランジスタtr8の制御電極との間を導通させるリセット回路を有する。
また、トランジスタtr1がオンでトランジスタtr2がオフの状態でクロック端子C1に入力されるクロック信号の電圧レベルが反転する場合に、トランジスタtr2の制御電極における電圧レベルが反転することを防止する反転防止回路を有する。
さらに、入力回路は、トランジスタtr3とトランジスタtr1の制御電極間の導電パスをもつトランジスタtr11と、トランジスタtr4とトランジスタtr1間の導電パスをもつトランジスタtr12と、順方向パルス入力端子INPとトランジスタtr5間の導電パスをもつトランジスタtr13と、逆方向パルス入力端子INNとトランジスタtr5間の導電パスをもつトランジスタtr14とを有し、順方向パルスシフト時にトランジスタtr11およびトランジスタtr13をオンさせ、逆方向パルスシフト時にトランジスタtr12およびトランジスタtr14をオンさせる。
また、リセット回路は、トランジスタtr6とトランジスタtr2およびトランジスタtr8との間の導電パスをもつトランジスタtr15と、トランジスタtr7とトランジスタtr2およびトランジスタtr8との間の導電パスをもつトランジスタtr16とを有し、順方向パルスシフト時にトランジスタtr15をオンさせ、逆方向パルスシフト時にトランジスタtr16をオンさせる。
さらに、反転防止回路は、電源電極VDDとトランジスタtr2の制御電極間の導電パスとトランジスタtr1の制御電極への導電パスをもつトランジスタtr9と、トランジスタtr9とトランジスタtr2間の導電パスとクロック端子C1への導電パスをもつトランジスタtr10と、を有する。
このような単位レジスタから構成される双方向シフトレジスタによれば、順方向パルスシフト時と逆方向パルスシフト時とで出力信号のバラツキが生じることを防止することができる。
次に、特許文献2において開示されている双方向シフトレジスタの構成について説明する。図30は、特許文献2におけるカスケード段を含むシフトレジスタのブロック図である。図30において、出力OUTnが縦列して配置される双方向走査回路の構成とされる。各シフトレジスタ段212は、クロック発生器201から出力される3相のクロック信号C1、C2、C3のいずれかで駆動される。クロック信号C1、C2、C3を入れ替えることで、シフトレジスタのシフト方向が下から上あるいは上から下に制御される。
図31は、図30のシフトレジスタで用いられるシフトレジスタ段(単位レジスタ)212の回路図である。シフトレジスタ段212は、NMOSトランジスタ216、217、218、218a、219、220、220a、221、221a、225、225aを備える。
NMOSトランジスタ216は、ゲートをノードP1に接続し、ドレインにクロック信号C1(C3)を供給し、ソースを出力OUTnとする。NMOSトランジスタ217は、ゲートをノードP2に接続し、ドレインを出力OUTnとし、ソースを電源VSSIに接続する。NMOSトランジスタ216、217は、出力回路をなし、ノードP1、P2の電圧レベルにしたがって出力OUTnをアクティブとする。
NMOSトランジスタ218、218aのそれぞれは、ダイオード接続され、隣接するシフトレジスタ段の出力OUTn−1、OUTn+1をドレインに接続し、ソースを共通にノードP1に接続する。NMOSトランジスタ218、218aは、隣接するシフトレジスタ段からの入力回路をなす。
NMOSトランジスタ219は、ゲートをノードP2に接続し、ドレインをノードP1に接続し、ソースを電源VSSIに接続し、ノードP2がハイレベルの時、ノードP1をローレベルにする。
NMOSトランジスタ220、220aのそれぞれは、ドレインを共通に電源VDDに接続し、ゲートにシフトレジスタ段の出力OUTn+2、OUTn−2を接続し、ソースを共通にノードP2に接続する。NMOSトランジスタ220、220aは、リセット回路に相当する。
NMOSトランジスタ221、221aのそれぞれは、ドレインを共通にノードP2に接続し、ゲートにシフトレジスタ段の出力OUTn−1、OUTn+1を接続し、ソースを共通に電源VSSに接続する。NMOSトランジスタ221、221aは、隣接するシフトレジスタ段からの入力回路をなす。
NMOSトランジスタ225、225aのそれぞれは、ドレインを共通にノードP1に接続し、ゲートにシフトレジスタ段の出力OUTn+2、OUTn−2を接続し、ソースを共通に電源VDDIに接続する。NMOSトランジスタ225、225aは、リセット回路に相当する。
以上のような構成のシフトレジスタ段212は、一の隣接するシフトレジスタ段の出力OUTn−1、OUTn+1のいずれかをクロック信号C1(C3)で出力OUTnから他の隣接するシフトレジスタ段に出力する。さらに、2つ離れたシフトレジスタ段の出力OUTn+2、OUTn−2によって出力OUTnがリセット状態とされる。
このようなシフトレジスタ段212を直列に接続したシフトレジスタは、特許文献1における走査方向を規定する信号(図29におけるP、及びN)を必要とせず、双方向走査を実現している。
特開2004−185684号公報 (図1、図4)
特表2001−506044号公報 (図1、図2)
以下の分析は本発明において与えられる。
従来の双方向シフトレジスタを用いて高付加価値の液晶表示装置を実現するには、以下に述べる問題がある。
例えば特許文献1では、双方向走査を実現するために同じ機能を有する回路要素を重複して設置する必要がある。つまり、図29に示すとおりトランジスタtr11、tr3と、tr12、tr4とは、それぞれ信号P、N、及びINP、INNで制御される。これらは、各々走査方向により一方が活性化され、他方が動作停止の状態である。同様に、tr13とtr14、及びtr15、tr6と、tr16、tr7の組み合わせについても走査方向により、一方が活性化され、他方が動作停止の状態である。従ってこのような構成の双方向シフトレジスタは、走査方向に応じて活性化、非活性化する回路要素を持つ必要があるため、回路規模が大きくなる傾向にある。
ここで一般的には、画素の配置ピッチと、走査回路を構成しているシフトレジスタの配置ピッチとは同じ長さであることが望ましい。これは、走査回路から出力される信号を伝達する電気配線のレイアウトの観点から自明である。表示装置の高解像度化に伴い、画素の配置ピッチと、シフトレジスタの配置ピッチは共に小さくなる。つまり、図32に示すとおり、画素21の配置ピッチの縮小化に伴い、シフトレジスタ1の回路幅Lは、L’のように増大する。Lが増大することにより、表示装置における、走査回路が配置される側の額縁が大きくなってしまう問題がある。また、表示装置の設計において、表示部を装置中心にしたい場合、走査回路が配置されている側と反対側も同じ長さまで額縁を広げる必要がある。従って特許文献1における双方向走査回路では、配置ピッチの縮小化と、表示装置の狭額縁との両立が困難であるということがいえる。
一方、特許文献2では、特許文献1のように同じ回路要素を走査方向に応じて重複して回路を配置する必要はない。しかしながら、図31におけるP1やP2等のノードをリセットするタイミングが、1フレームに1回であることから、上記ノードの電位変動という別の問題を引き起こす。すなわち、或るクロック周期において、リセットされたノードは、1フレームの残りの期間においてフローティングとなっている。このフローティングの期間では、対象のノードに接続されているトランジスタのリーク電流や、外部から印加されたノイズ等により、ノードの電位が変動してしまう。この電位変動により、本来、オン状態あるいはオフ状態に維持しなければならない回路要素が別の挙動を示し、回路の安定な動作が損なわれる虞がある。
以上のことから、双方向走査回路、あるいは双方向走査回路を具備した表示装置を従来技術で実現しようとすると、回路規模が大きくなって狭ピッチと狭額縁との両立が困難であるか、回路の安定な動作が損なわれるかのいずれかの問題を引き起こすことになる。
したがって、本発明の目的は、回路規模が小さく、かつ安定に動作する双方向シフトレジスタ、およびそれを用いた表示装置を提供することにある。
本発明の一つのアスペクト(側面)に係る双方向シフトレジスタは、それぞれ位相の異なる3つ以上のクロック信号のいずれかとシフト方向を定める設定信号とによって転送制御される複数の直列接続される単位レジスタと、設定信号に応じて3つ以上のクロック信号から少なくとも1つのクロック信号を選択可能とする選択回路と、を備え、単位レジスタ毎に対応して選択回路で選択された一のクロック信号により、単位レジスタをリセット状態にするように構成される。
本発明の双方向シフトレジスタにおいて、単位レジスタは、出力端子と、出力端子を駆動する出力回路と、隣接する単位レジスタの出力信号と設定信号とを入力し、該出力信号と設定信号とに基づいて出力端子をアクティブレベルとするように出力回路を駆動する入力回路と、選択回路で選択された一のクロック信号によって出力端子を非アクティブレベルとするように出力回路を駆動するリセット用トランジスタと、を備えるようにしてもよい。
本発明の双方向シフトレジスタにおいて、出力回路は、出力端子を非アクティブレベルとするように制御する第1の出力トランジスタを含み、リセット用トランジスタは、ダイオード接続され、ドレインに選択回路で選択された一のクロック信号が供給され、ソースを第1の出力トランジスタのゲートに接続するようにしてもよい。
本発明の双方向シフトレジスタにおいて、出力回路は、出力端子をアクティブレベルとするように制御する第2の出力トランジスタを含み、入力回路は、第1、第2および第3の入力トランジスタを含み、第1の入力トランジスタは、ダイオード接続され、ドレインに選択回路で選択された他のクロック信号が供給され、ソースを第2および第3の入力トランジスタのドレインに接続し、第2および第3の入力トランジスタは、隣接する一方および他方の単位レジスタの出力信号がそれぞれのゲートに供給され、ソースを共通に第2の出力トランジスタのゲートに接続するようにしてもよい。
本発明の双方向シフトレジスタにおいて、選択回路は、設定信号によってオン状態あるいはオフ状態に切り替えられるスイッチ素子を含み、該スイッチ素子で、3つ以上のクロック信号を選択的に単位レジスタへ出力するように構成されるようにしてもよい。
本発明の双方向シフトレジスタにおいて、選択回路は、少なくとも第1の選択トランジスタと第2の選択トランジスタを備え、第1の選択トランジスタは、ゲート電極およびソース電極に3つ以上のクロック信号のいずれかに係る配線を接続し、ドレイン電極を第2の選択トランジスタのソース電極に接続し、第2の選択トランジスタは、ゲート電極に設定信号に係る配線を接続し、ドレイン電極から選択された一のクロック信号を出力するようにしてもよい。
本発明の双方向シフトレジスタにおいて、第1の選択トランジスタは、3つ以上のクロック信号のいずれかによってオン状態あるいはオフ状態に制御され、
第2の選択トランジスタは、設定信号によってオン状態あるいはオフ状態に制御されるようにしてもよい。
本発明の双方向シフトレジスタにおいて、単位レジスタは、
出力端子と、
出力端子を駆動する出力回路と、
隣接する単位レジスタの出力信号と設定信号とを入力し、該出力信号と設定信号とに基づいて出力端子をアクティブレベルとするように出力回路を駆動する入力回路とを備え、
出力回路は、選択回路で選択された一のクロック信号がゲートに供給されて出力端子を非アクティブレベルとするように制御する第1の出力トランジスタを含んでもよい。
本発明の双方向シフトレジスタにおいて、出力回路は、出力端子をアクティブレベルとするように制御する第2の出力トランジスタを含み、
入力回路は、第1および第2の入力トランジスタを含み、
第1および第2の入力トランジスタは、設定信号によって選択される第1および第2の入力トランジスタの一方のドレインに選択回路で選択された他のクロック信号が供給され、隣接する一方および他方の単位レジスタの出力信号がそれぞれのゲートに供給され、ソースを共通に第2の出力トランジスタのゲートに接続するようにしてもよい。
本発明の双方向シフトレジスタにおいて、選択回路を、複数の単位レジスタの全てに対し、あるいは所定の個数の単位レジスタ毎に備えるようにしてもよい。
本発明の表示装置は、複数の画素が配列された画素アレイと、画素を活性化する走査回路とを備える表示装置であって、走査回路は、上記の双方向シフトレジスタを含むことが好ましい。
本発明の表示装置において、双方向シフトレジスタに含まれるトランジスタおよび画素中のスイッチトランジスタが、NMOSトランジスタおよびPMOSトランジスタのいずれか一方のみで構成されるようにしてもよい。
本発明の表示装置において、走査回路を、画素アレイの配置領域の両側にそれぞれ備えるようにしてもよい。
本発明の表示装置において、画素アレイの配置領域の両側にそれぞれ備えられる走査回路は、同時に同一のスイッチトランジスタのゲートを駆動するようにしてもよい。
本発明によれば、選択されたクロック信号により、単位レジスタをリセット状態にすることで、回路規模を大きくすることなく安定に動作する双方向走査が実現される。
本発明の実施形態に係る半導体回路は、少なくとも3つ以上のクロック信号や、転送方向を規定する信号を含む複数の信号によって制御される双方向シフトレジスタが縦列して設置されている半導体回路において、転送方向を規定する信号に応じて、双方向シフトレジスタへ入力するクロック信号を、適宜選択しうる選択手段を有する。
選択手段が、スイッチ回路で構成されていて、かつ、転送方向を規定する信号によって、スイッチ回路をオン状態、あるいはオフ状態に切り替えられ、かつ、入力されたクロック信号を、設定された任意の端子へ出力することが好ましい。
また、選択回路が、少なくとも第1の選択トランジスタと第2の選択トランジスタで構成されており、第1の選択トランジスタのゲート電極、及びソース電極にクロック信号が接続され、かつ、第1の選択トランジスタのドレイン電極が、第2の選択トランジスタのソース電極に接続され、かつ、第2の選択トランジスタのゲート電極に設定信号が接続されていることが好ましい。
また、選択回路が、少なくとも第1の選択トランジスタと第2の選択トランジスタで構成されており、第1の選択トランジスタが、クロック信号によりオン状態、あるいはオフ状態に制御され、かつ、第2の選択トランジスタが、設定信号によりオン状態、あるいはオフ状態に制御されることが好ましい。
また、単位レジスタが、出力端子と、出力端子を駆動する出力回路と、隣接する単位レジスタの出力信号と設定信号とを入力し、該出力信号と設定信号とに基づいて出力端子をアクティブレベルとするように出力回路を駆動する入力回路とを備え、選択回路から出力された、出力端子を非アクティブレベルとするための電気信号を、出力回路へ入力することが好ましい。
また、出力回路が、出力端子を非アクティブレベルとするように制御する第1の出力トランジスタを含んでいることが好ましい。
また、出力回路は、出力端子をアクティブレベルとするように制御する第2の出力トランジスタを含み、入力回路は、第1、および第2の入力トランジスタを含み、第1および第2の入力トランジスタは、隣接する一方および他方の単位レジスタの出力信号がそれぞれのゲートに供給され、ソースを共通に第2の出力トランジスタのゲートに接続されていることが好ましい。
また、選択手段が、複数の双方向シフトレジスタ毎に配置されていることが好ましい。
複数の画素が配列された画素アレイと、画素を活性化する走査回路を具備した表示装置において、走査回路が、上記の半導体回路で構成されていることが好ましい。
また、複数の画素が配列された画素アレイと、画素を活性化する走査回路を、画素アレイの両側に具備した表示装置において、走査回路が、上記の半導体回路で構成されていることが好ましい。
半導体回路が、NMOSトランジスタのみ、もしくはPMOSトランジスタのみで構成されていることが好ましい。
本発明の実施形態に係る双方向シフトレジスタは、少なくとも3つ以上のクロック信号や、転送方向を規定する信号を含む複数の信号によって制御される単位レジスタが縦列して設置されていて、転送方向を規定する信号に応じて、単位レジスタへ入力するクロック信号を、適宜選択しうる選択手段を有する。このような選択手段を有することにより、単位レジスタには、転送方向を規定する信号に応じたクロック信号が入力されるため、回路規模を大きくすることなく所望の双方向走査が可能となる。
また、本発明の双方向シフトレジスタは、選択手段が、スイッチ回路で構成されていて、かつ、転送方向を規定する信号によって、スイッチ回路をオン状態、あるいはオフ状態に切り替えられ、かつ、入力されたクロック信号を、設定された任意の端子へ出力する。このような選択手段が、スイッチ回路で構成されているので、簡単な回路構成で所望の動作を行うことができる。
さらに、本発明の双方向シフトレジスタは、選択手段が、複数の単位レジスタ毎に配置されている。一つの選択手段を利用して複数の単位レジスタにクロック信号を供給するため、単位レジスタの回路規模を小さくすることができる。
本発明の表示装置において、複数の画素が配列された画素アレイと、画素を活性化する走査回路を具備しており、走査回路が、上記双方向シフトレジスタで構成される。このため、比較的回路規模の小さい走査回路を用いているので、狭額縁の表示装置が実現できる。
本発明の表示装置において、複数の画素が配列された画素アレイと、画素を活性化する走査回路を、画素アレイの両側に具備しており、走査回路が、双方向シフトレジスタで構成されている。このため、画素アレイの容量成分、及び抵抗成分からなる負荷が大きい場合においても良好な表示画質を提供する表示装置を実現できる。
本発明において、双方向シフトレジスタ、および、表示装置を構成する半導体回路が、NMOSトランジスタのみ、もしくはPMOSトランジスタのみで構成されている。このため、低コストの半導体回路、又は表示装置を実現することができる。
以下、実施例に即し、図面を参照して詳細に説明する。
図1は、本発明の第1の実施例に係る表示装置の構成を示す図である。図1において、表示装置は、透明なガラス基板からなる、絶縁基板3上に、表示部4、走査回路2、ゲートバスライン7(G1、G2、G3、・・・・・Gn−1、Gn)、ソースIC8、端子列9、データバスライン10が設置されている。走査回路2は、ゲートバスライン7を介して表示部4中の画素のスイッチトランジスタのゲートを駆動する。また、ソースIC8は、端子列9から入力される信号をデータバスライン10を介して表示部4中の画素のスイッチトランジスタのソースに供給する。表示部4は、後述する図6に示す画素が複数配置されている。
図2は、図1中の(A−A’)断面図である。図2において、表示装置は、絶縁基板3、対向基板14、液晶層15で構成されており、液晶層15が、絶縁基板3、及び対向基板14、及び図示されていないギャップ制御手段等によって狭持されている。
図3は、本発明の第1の実施例に係る走査回路の構成を示すブロック図である。図3において、走査回路2は、複数のシフトレジスタ1(SR1、SR2、SR3、・・・・・・・SRn−1、SRnで表される単位レジスタ)と、複数のスイッチアレイ30(SA1、SA2、・・・・SAm)、及び、配線群(端子CLK1、CLK2、CLK3、ST1、ST2、FW、及びRVに接続される配線)とで構成される。ゲートバスライン7(G1、G2、G3、・・・・・Gn−1、Gn)は、走査回路2の各々のシフトレジスタ1のOUT端子に接続されており、シフトレジスタ1のOUT端子からの信号が、接続されたゲートバスライン7へ転送される。
図4は、本発明の第1の実施例に係るシフトレジスタ(単位レジスタ)の構成を示す回路図である。図4において、シフトレジスタ1は、NMOSトランジスタTr1〜Tr11、端子IN(n−1)、IN(n+1)、DRV、REF、FW、RV、OUT、及びVSSを備える。
NMOSトランジスタTr1、Tr2は、それぞれ、ゲートをFW、RVに接続し、ドレインをIN(n−1)、IN(n+1)に接続し、ソースを共通にNMOSトランジスタTr3のゲートに接続する。NMOSトランジスタTr3は、ソースをVSSに接続し、ドレインをノードAとしてNMOSトランジスタTr10のゲートに接続する。
NMOSトランジスタTr4は、ダイオード接続され、ドレインをREFに接続し、ソースをノードAに接続する。NMOSトランジスタTr5は、ゲートをノードAに接続し、ソースをVSSに接続し、ドレインをノードBとしてNMOSトランジスタTr11のゲートに接続する。
NMOSトランジスタTr6は、ゲートをFWに接続し、ダイオード接続されたNMOSトランジスタTr7を介してドレインをIN(n−1)に接続する。NMOSトランジスタTr8は、ゲートをRVに接続し、ダイオード接続されたNMOSトランジスタTr9を介してドレインをIN(n+1)に接続する。
NMOSトランジスタTr10は、ソースをVSSに接続し、ドレインをOUTに接続する。NMOSトランジスタTr11は、ソースをOUTに接続し、ドレインをDRVに接続する。
このような構成のシフトレジスタ1において、Tr1〜Tr3、Tr6〜Tr9が入力回路として機能し、Tr4、Tr5がリセット回路として機能し、Tr10、Tr11が出力回路として機能する。
また、シフトレジスタ1において、IN(n−1)端子は、隣接するシフトレジスタ1の内、上側のシフトレジスタ1のOUT端子に接続される。IN(n+1)端子は、隣接するシフトレジスタ1の内、下側のシフトレジスタ1のOUT端子に接続される。さらに、DRV端子には、CLK1、CLK2、CLK3のいずれかの信号がそれぞれ入力される。また、REF端子には、スイッチアレイ30から出力された信号が入力される。さらに、FW、及びRVは、走査回路2の走査方向を規定する制御信号がそれぞれ入力される。また、ST1、ST2は、転送を開始させるためのスタート信号として、シフトレジスタ1(SR1)のIN(n−1)端子、シフトレジスタ1(SRn)のIN(n+1)端子にそれぞれ入力される。さらに、OUT端子は、シフトレジスタ1の動作により、ハイレベル、あるいはローレベルの信号が出力され、ゲートバスライン7にその信号が印加される。VSSはローレベルの信号と同等の一定電圧が印加される。
図5は、本実施例の第1の実施例に係るスイッチアレイの回路図である。図5において、スイッチアレイ30は、NMOSトランジスタTr20〜Tr25と端子F、R、C1〜C3、R1〜R6を備える。Tr20、Tr22、及びTr24のゲートには端子F(FW)が、Tr21、Tr23、及びTr25のゲートには端子R(RV)がそれぞれ接続される。Tr22およびTr25の一端、Tr20およびTr23の一端、Tr21およびTr24の一端は、それぞれC1〜C3に接続される。Tr20およびTr21の他端、Tr22およびTr23の他端、Tr24およびTr25の他端は、R1およびR4、R3およびR6、R2およびR5にそれぞれ接続される。なお、C1〜C3には、それぞれCLK1〜CLK3が接続される。また、R1〜R6は、6個のシフトレジスタ1のREF端子にそれぞれ接続されている。各トランジスタは、FWあるいはRVの信号によってオン状態、あるいはオフ状態に制御される。図3の構成において、スイッチアレイ30の図面縦方向の長さは、シフトレジスタ1の6個分に相当する。
このようなスイッチアレイ30を備えることで、図4に示したシフトレジスタのノードAをハイレベルに設定するための要素回路(リセット回路)は、ダイオード接続されたTr4のみである。なお、Tr5は、リセットの反転回路として機能する。特許文献1に示した回路(図29参照)によるならば、シフト方向に応じて、tr15のほかにもうひとつのダイオード接続されたトランジスタtr6と、tr16のほかにもうひとつのダイオード接続されたトランジスタtr7とが必要である。これに対し、図4に示した回路構成を採ることで3個のトランジスタを削減することが可能となる。
また、スイッチアレイ30は、複数のシフトレジスタ1に亘ってレイアウトされることになるので、縦方向に長いスペースを確保することができ、横方向の幅を短くすることが可能となる。従って、表示装置の額縁の幅(図1の横方向の長さ)を短く抑えることが可能となる。このスイッチアレイ30により、各シフトレジスタ1のREF端子に供給するクロック信号を、このスイッチアレイ30がまとめて切り替えて転送できるため、シフトレジスタ1は簡略化された回路を適用することが可能となる。
なお、図3において、6個のシフトレジスタ1に対して1個のスイッチアレイ30を配置する例を示した。しかし、これに限定されること無く、スイッチアレイ30の駆動能力が高ければ、より多くのシフトレジスタ1に対してスイッチアレイ30を配置してもよい。極端な場合は、全シフトレジスタ1に対して1個設けることも可能である。すなわち、特許文献2におけるクロック発生器201(図30参照)相当にスイッチアレイ30を内蔵し、クロック信号を入れ替えるような構成であってもよい。
図6は、本実施例の表示装置の画素部分の回路図である。図6において、画素は、スイッチトランジスタ13、液晶部(液晶部容量)11、保持容量12で構成されている。スイッチトランジスタ13は、ゲート部にゲートバスライン7が接続され、ソース−ドレイン部の一方にデータバスライン10が接続され、他方に液晶部11および保持容量12の一端がそれぞれ接続されている。液晶部11の他端は、対向基板14と接続され、保持容量12の他端は、共通配線16に接続されている。なお、共通配線16は、図示されない表示装置内部で対向基板14と電気的に接続される。
図1において、ソースIC8は、図示されていない外部接続機器から端子列9を経由して入力された映像表示用データ信号を受けて、データバスライン10へ供給するための回路である。ソースIC8は、絶縁基板3とは別の基板上に形成されたトランジスタ回路チップが、絶縁基板3上にCOG(Chip On Glass)実装されている。
[動作の説明]
本実施例の走査回路2は、双方向に対応しているため、順方向シフトと逆方向シフトの二種類の動作を行う。
まず、順方向シフトの動作について説明する。順方向シフトは、図3の図面上側から下側へ転送する動作を表す。順方向シフト時のタイミングチャートを図7に示す。
順方向シフト時は、FWがハイレベル状態、RVがローレベル状態をそれぞれ維持している。従って、シフトレジスタ1内部では、FWがゲートに接続されているTr1、及びTr6はオン状態になり、RVが接続されているTr2、及びTr8はオフ状態となっている。
順方向シフト時のスタート信号は、ST1を用いる。開始のタイミングは、図7中の期間T1であり、期間T1において、ST1はハイレベルを維持する。一方、ST2はローレベルを維持している。シフトレジスタ1(SR1)におけるIN(n−1)端子にST1のハイレベルが印加されると、Tr3がオン状態に遷移し、ノードAにローレベルが印加される。また同時にTr7もオン状態となるため、ノードBにはハイレベル(実際は、ハイレベルの電位から、Tr7のしきい値電圧分低下した電圧)が入力される。
次に、期間T2において、ST1がローレベルに遷移し、CLK1がローレベルからハイレベルへ遷移すると、ブートストラップ効果によって、ノードBの電位が上昇し、CLK1のハイレベルが電位低下することなく、OUTへ出力される。ここで、OUT1(シフトレジスタSR1のOUT)の信号は、ゲートバスライン7(G1)に接続されているため、G1の電位もハイレベルに遷移することになる。
さらに、期間T3において、CLK1はハイレベルからローレベルへ遷移すると、OUT1もローレベルへ遷移する。ここで、スイッチアレイ30(SA1)のR1よりCLK2の信号が、REF端子を経由してTr4へ転送されるため、ノードAはハイレベル(実際は、ハイレベルの電位から、Tr4のしきい値電圧分低下した電圧)に遷移する。したがって、Tr10がオン状態となり、OUTの電位、及びゲートバスライン7(G1)をVSSへ維持することになる(リセット状態)。
次に、シフトレジスタ1(SR2)の動作について説明する。シフトレジスタ1(SR1)が期間T2において出力したOUTの信号は、分岐してシフトレジスタ1(SR2)のIN(n−1)に接続されているため、シフトレジスタ1(SR2)のTr3、及びTr7が共にオン状態となり、前述のシフトレジスタ1(SR1)と同様の動作を行う。そして、期間T3において、CLK2のハイレベルは電位低下することなく、OUT2(シフトレジスタSR2のOUT)へ出力される。OUT2は、ゲートバスライン7(G2)に接続されているため、G1と同様、ハイレベルに遷移する。
さらに、期間T4において、スイッチアレイ30(SA1)のR2より出力されたCLK3の信号がREF端子を経由してTr4へ転送されるため、ノードAはハイレベル(実際は、ハイレベルの電位から、Tr4のしきい値電圧分低下した電圧)に遷移するため、Tr10がオン状態となり、OUT2、及びゲートバスライン7(G2)の電位をVSSへ維持することになる(リセット状態)。
このように、シフトレジスタ1(SRn)のOUT(ゲートバスライン7(Gn))まで順次出力、及び転送動作が繰り返される。
次に、逆方向シフト時の動作について説明する。逆方向シフト時は、図3の図面下側から上側へ転送する動作を表す。逆方向走査時のタイミングチャートを図8に示す。
逆方向シフト時は、FWがローレベル状態、RVがハイレベル状態をそれぞれ維持している。従って、シフトレジスタ1内部では、FWがゲートに接続されているTr1、及びTr6はオフ状態になり、RVが接続されているTr2、及びTr8はオン状態となっている。
逆方向シフト時のスタート信号は、ST2を用いる。開始のタイミングは、図8中の期間T1であり、その期間、ST2はハイレベルを維持する。一方、ST1はローレベルを維持している。シフトレジスタ1(SRn)におけるIN(n+1)端子にST2のハイレベルが印加されると、Tr3がオン状態に遷移し、ノードAにローレベルが印加される。また同時にTr9もオン状態となるため、ノードBにはハイレベル(実際は、ハイレベルの電位から、Tr9のしきい値電圧分低下した電圧)が入力される。
次に、期間T2において、ST2がローレベルに遷移し、CLK3がローレベルからハイレベルへ遷移すると、ブートストラップ効果によって、ノードBの電位が上昇し、CLK3のハイレベルが電位低下することなく、OUTへ出力される。ここで、OUTの信号は、ゲートバスライン7(Gn)に接続されているため、Gnの電位がハイレベルに遷移することになる。
そして、期間T3において、CLK3はハイレベルからローレベルへ遷移すると、OUTもローレベルへ遷移する。ここで、スイッチアレイ30(SAm)のR6よりCLK3の信号が、REF端子を経由してTr4へ転送されるため、ノードAはハイレベル(実際は、ハイレベルの電位から、Tr4のしきい値電圧分低下した電圧)に遷移する。したがって、Tr10がオン状態となり、OUT、及びゲートバスライン7(Gn)の電位をVSSに維持することになる(リセット状態)。
次に、シフトレジスタ1(SRn−1)の動作について説明する。シフトレジスタ1(SRn)が期間T2において出力したOUTの信号は、分岐してシフトレジスタ1(SRn−1)のIN(n+1)に接続されているため、シフトレジスタ1(SRn−1)のTr3、及びTr9が共にオン状態となり、前述のシフトレジスタ1(SRn)と同様の動作を行い、期間T3において、CLK2のハイレベルは電位低下することなく、OUTへ出力される。OUTは、ゲートバスライン7(Gn−1)に接続されているため、Gnと同様、ハイレベルに遷移する。
さらに、期間T4において、スイッチアレイ30(SAm−1)のR5より出力されたCLK1の信号がREF端子を経由してTr4へ転送されるため、ノードAはハイレベル(実際は、ハイレベルの電位から、Tr4のしきい値電圧分低下した電圧)に遷移する。したがって、Tr10がオン状態となり、OUTの電位をVSSへ維持することになる(リセット状態)。
このようにして、シフトレジスタ1(SR1)のOUT(ゲートバスライン7(G1))まで順次出力、及び転送動作が繰り返される。
以上説明した順方向シフトあるいは逆方向シフトにおける走査回路2の出力信号によって、ゲートバスライン7がハイレベルに遷移すると、表示部4の画素群のうち、当該ゲートバスライン7に接続されている画素が全て活性化状態となる。一方、図示されていない外部接続機器より出力された映像信号が、端子列9、ソースIC8を経由してデータバスライン10に転送される。この状態において、当該活性化された画素群に対して、対応するデータバスライン10から転送された映像信号が入力される。各画素は、入力された映像信号に従い、図示されていない光源の透過率を制御する。
このように、1フレーム期間内に全ゲートバスライン7(G1〜Gn)を選択し、各ゲートバスライン7に接続された画素に対応した映像信号を各画素に入力することにより、1フレーム期間内に全ての画素の表示状態を変更することが可能となる。従って、表示部4は、1フレーム期間毎に表示状態を変化させることで、表示装置の機能を果たすことが出来る。
以上のように、本実施例の表示装置は、表示部4の横に走査回路2を具備し、かつ、その走査回路2は、複数のシフトレジスタ1とスイッチアレイ30とから構成される。この場合、スイッチアレイ30を備えることで、シフトレジスタ1の回路構成が簡略化される。したがって、表示部4の高解像度化に伴い、画素ピッチや、シフトレジスタ1の図面縦方向の長さが短くなったとしても、表示装置の額縁(図面横方向の長さに相当する)が大きくなってしまう問題を回避することが可能となる。
また、本実施例の双方向シフトレジスタは、REF端子に1クロック周期毎にノードAをハイレベルの電位に設定している(リセット状態)。したがって、トランジスタのリークや、ノイズ等による電位変動を抑制することが可能であって、電位変動起因による回路の誤動作を防止した双方向走査回路、もしくはその走査回路を用いた表示装置を実現することができる。
本発明の第2の実施例に係る表示装置は、図9、図10に示されるように、図1、及び図2に示した構成と同じである。ただし、表示部4を構成する画素におけるスイッチトランジスタは、図11に示すようにPMOSトランジスタ13aである。また、図9に示すように、第1の実施例における図4のシフトレジスタ1を構成する全トランジスタTr1a〜Tr11a、図10のスイッチアレイ30aを構成する全トランジスタTr20a〜Tr25aは、PMOSトランジスタである。さらに、VSSの代わりにVDDが接続される。なお、接続形態は、第1の実施例と同様である。
以上のような構成のシフトレジスタおよびスイッチアレイは、第1の実施例で説明したと同様に動作する。ただし、図12、図13に示すように全ての信号のレベルは、それぞれ図7、図8に示す信号のレベルに対し反転したレベルとされる。
以上説明したとおり、本実施例のように、PMOSトランジスタを用いた場合においても、第1実施例と同様にスイッチアレイ30aを備えることで、シフトレジスタ1の回路構成が簡略化される。したがって、表示部4の高解像度化に伴い、画素ピッチや、シフトレジスタ1の図面縦方向の長さが短くなったとしても、表示装置の額縁(図面横方向の長さに相当する)が大きくなってしまう問題を回避することが可能となる。
本発明の第3の実施例に係る表示装置は、図1、及び図2に示した構成と同じである。また、図4に示した第1実施例のシフトレジスタ、および図6に示した表示装置の画素部分についても同じ回路が適用される。本実施例では、走査回路が4相のクロック信号(CLK1、CLK2、CLK3、CLK4)で動作する点が、第1の実施例とは異なる。
図14は、本発明の第3の実施例に係る走査回路の構成を示す図である。図14において、走査回路2bは、複数のシフトレジスタ1(SR1、SR2、・・・・SRnで表される単位レジスタ)と、複数のスイッチアレイ30b(SA1、・・・・SAm)、及び、配線群(端子CLK1、CLK2、CLK3、CLK4、ST1、ST2、FW、及びRVに接続される配線)とで構成される。ゲートバスライン7は、走査回路2bの各々のシフトレジスタ1のOUT端子に接続されており、シフトレジスタ1のOUT端子からの信号が、接続されたゲートバスライン7へ転送される。
図15は、本実施例の第3の実施例に係るスイッチアレイの回路図である。図15において、スイッチアレイ30bは、NMOSトランジスタTr20b〜Tr27bと端子F、R、C1〜C4、R1〜R4を備える。Tr20b、Tr22b、Tr24b及びTr26bのゲートにはF(FW)がそれぞれ接続される。Tr21b、Tr23b、Tr25b及びTr27bのゲートにはR(RV)がそれぞれ接続される。Tr23bおよびTr26bの一端、Tr20bおよびTr25bの一端、Tr22bおよびTr27bの一端、Tr21bおよびTr24bの一端は、それぞれC1〜C4に接続される。Tr20bおよびTr21bの他端、Tr22bおよびTr23bの他端、Tr24bおよびTr25bの他端、Tr26bおよびTr27bの他端は、R1〜R4にそれぞれ接続される。C1〜C4は、それぞれCLK1〜CLK4のクロック信号が供給される。また、R1〜R4は、順方向に並んだ4個のシフトレジスタ1のREF端子がそれぞれ接続される。各トランジスタは、F、あるいはRによってオン状態、あるいはオフ状態に制御される。図14の構成では、スイッチアレイ30bの図面縦方向の長さは、シフトレジスタ1の4個分に相当する。
このようなスイッチアレイ30bを設置することにより、実施例1と同様、図4に示したシフトレジスタのノードAをハイレベルに設定するための要素回路は、ダイオード接続されたTr4のみであり、従来技術と比較して、3個のトランジスタを削減することが可能となる。また、スイッチアレイ30bは、複数のシフトレジスタ1に亘ってレイアウトされることになる。このため、縦方向に長いスペースを確保することができるので、横方向の幅を短くすることが可能となる。従って、表示装置の額縁の幅(図1の横方向の長さ)を短く抑えることが可能となる。このスイッチアレイ30bにより、各シフトレジスタ1のREF端子に供給するクロック信号を、このスイッチアレイ30bがまとめて切り替えて転送できるため、シフトレジスタ1は比較的簡略化された回路を適用することが可能となる。
[動作の説明]
本実施例の走査回路2bは、第1実施例、又は第2実施例と同様、双方向に対応しているため、順方向シフトと逆方向シフトの二種類の動作を行う。
まず、順方向シフトの動作について説明する。順方向シフトは、図14の図面上側から下側へ転送する動作を表す。順方向シフト時のタイミングチャートを図16に示す。
順方向シフト時は、FWがハイレベル状態、RVがローレベル状態をそれぞれ維持している。従って、シフトレジスタ1内部では、FWがゲートに接続されているTr1、及びTr6はオン状態になり、RVが接続されているTr2、及びTr8はオフ状態となっている。
順方向シフト時のスタート信号は、ST1を用いる。開始のタイミングは、図16中の期間T1であり、期間T1において、ST1はハイレベルを維持する。一方、ST2はローレベルを維持している。シフトレジスタ1(SR1)におけるIN(n−1)端子にST1のハイレベルが印加されると、Tr3がオン状態に遷移し、ノードAにローレベルが印加される。また同時にTr7もオン状態となるため、ノードBにはハイレベル(実際は、ハイレベルの電位から、Tr7のしきい値電圧分低下した電圧)が入力される。
次に、期間T2において、ST1がローレベルに遷移し、CLK1がローレベルからハイレベルへ遷移すると、ブートストラップ効果によって、ノードBの電位が上昇し、CLK1のハイレベルが電位低下することなく、OUTへ出力される。ここで、OUT1(シフトレジスタSR1のOUT)の信号は、ゲートバスライン7(G1)に接続されているため、G1の電位もハイレベルに遷移することになる。
さらに、期間T3において、CLK1はハイレベルからローレベルへ遷移すると、OUT1もローレベルへ遷移する。ここで、スイッチアレイ30b(SA1)のR1よりCLK2の信号が、REF端子を経由してTr4へ転送されるため、ノードAはハイレベル(実際は、ハイレベルの電位から、Tr4のしきい値電圧分低下した電圧)に遷移する。したがって、Tr10がオン状態となり、OUT1の電位、及びゲートバスライン7(G1)をVSSへ維持することになる(リセット状態)。
次に、シフトレジスタ1(SR2)の動作について説明する。シフトレジスタ1(SR1)が期間T2において出力したOUTの信号は、分岐してシフトレジスタ1(SR2)のIN(n−1)に接続されているため、シフトレジスタ1(SR2)のTr3、及びTr7が共にオン状態となり、前述のシフトレジスタ1(SR1)と同様の動作を行う。そして、期間T3において、CLK2のハイレベルは電位低下することなく、OUT2(シフトレジスタSR2のOUT)へ出力される。OUT2は、ゲートバスライン7(G2)に接続されているため、G1と同様、ハイレベルに遷移する。
さらに、期間T4において、スイッチアレイ30b(SA1)のR2より出力されたCLK3の信号がREF端子を経由してTr4へ転送されるため、ノードAはハイレベル(実際は、ハイレベルの電位から、Tr4のしきい値電圧分低下した電圧)に遷移するため、Tr10がオン状態となり、OUT2、及びゲートバスライン7(G2)の電位をVSSへ維持することになる(リセット状態)。
このように、シフトレジスタ1(SRn)のOUT(ゲートバスライン7(Gn))まで順次出力、及び転送動作が繰り返される。
次に、逆方向シフト時の動作について説明する。逆方向シフト時は、図14の図面下側から上側へ転送する動作を表す。逆方向走査時のタイミングチャートを図17に示す。
逆方向シフト時は、FWがローレベル状態、RVがハイレベル状態をそれぞれ維持している。従って、シフトレジスタ1内部では、FWがゲートに接続されているTr1、及びTr6はオフ状態になり、RVが接続されているTr2、及びTr8はオン状態となっている。
逆方向シフト時のスタート信号は、ST2を用いる。開始のタイミングは、図17中の期間T1であり、その期間、ST2はハイレベルを維持する。一方、ST1はローレベルを維持している。シフトレジスタ1(SRn)におけるIN(n+1)端子にST2のハイレベルが印加されると、Tr3がオン状態に遷移し、ノードAにローレベルが印加される。また同時にTr9もオン状態となるため、ノードBにはハイレベル(実際は、ハイレベルの電位から、Tr9のしきい値電圧分低下した電圧)が入力される。
次に、期間T2において、ST2がローレベルに遷移し、CLK4がローレベルからハイレベルへ遷移すると、ブートストラップ効果によって、ノードBの電位が上昇し、CLK4のハイレベルが電位低下することなく、OUTへ出力される。ここで、OUTの信号は、ゲートバスライン7(Gn)に接続されているため、Gnの電位がハイレベルに遷移することになる。
そして、期間T3において、CLK3はハイレベルからローレベルへ遷移すると、OUTもローレベルへ遷移する。ここで、スイッチアレイ30b(SAm)のR4よりCLK3の信号が、REF端子を経由してTr4へ転送されるため、ノードAはハイレベル(実際は、ハイレベルの電位から、Tr4のしきい値電圧分低下した電圧)に遷移する。したがって、Tr10がオン状態となり、OUT、及びゲートバスライン7(Gn)の電位をVSSに維持することになる(リセット状態)。
次に、シフトレジスタ1(SRn−1)の動作について説明する。シフトレジスタ1(SRn)が期間T2において出力したOUTの信号は、分岐してシフトレジスタ1(SRn−1)のIN(n+1)に接続されているため、シフトレジスタ1(SRn−1)のTr3、及びTr7が共にオン状態となり、前述のシフトレジスタ1(SRn)と同様の動作を行い、期間T3において、CLK3のハイレベルは電位低下することなく、OUTへ出力される。OUTは、ゲートバスライン7(Gn−1)に接続されているため、Gnと同様、ハイレベルに遷移する。
さらに、期間T4において、スイッチアレイ30b(SAm−1)のR3より出力されたCLK2の信号がREF端子を経由してTr4へ転送されるため、ノードAはハイレベル(実際は、ハイレベルの電位から、Tr4のしきい値電圧分低下した電圧)に遷移する。したがって、Tr10がオン状態となり、OUTの電位をVSSへ維持することになる(リセット状態)。
このように、シフトレジスタ1(SR1)のOUT(ゲートバスライン7(G1))まで順次出力、及び転送動作が繰り返される。
以上説明したとおり、本実施例は、4クロック方式の走査回路を用いた場合において、実施例1と同等の効果の得られる走査回路、およびその走査回路を用いた表示装置を実現することが可能となる。
本発明の第4の実施例に係る表示装置は、図1、及び図2に示した構成と同じである。本実施例では、走査回路、シフトレジスタ、およびスイッチアレイの構成が第3の実施例とは異なる。
図18は、本発明の第4の実施例に係る走査回路の構成を示す図である。図18において、走査回路2cは、複数のシフトレジスタ1c(SR1、SR2、・・・・SRn)と、スイッチアレイ30c(SA1、・・・・SAm)、及び、配線群(CLK1、CLK2、CLK3、CLK4、ST1、ST2、FW、及びRV)とで構成される。ゲートバスライン7は、走査回路2cの各々のシフトレジスタ1cのOUT端子に接続されており、シフトレジスタ1cのOUT端子からの信号が、接続されたゲートバスライン7へ転送される。
第3の実施例では、DRVに入力されるクロック信号(例えばCLK1)の次の位相のクロック信号(CLK2に相当)を、ノードAの電位を設定する動作に利用している。これに対し、本実施例は、DRVに入力されるクロック信号(例えばCLK1)の前後のクロック信号(CLK2とCLK4に相当)をノードA、及びノードBを任意の電位に設定する信号として利用している回路に適用される。
図19は、本発明の第4の実施例に係るシフトレジスタ(単位レジスタ)の構成を示す回路図である。図19において、図4と同一の符号は、同一物を表し、その説明を省略する。図19のシフトレジスタ1cは、図4におけるNMOSトランジスタTr6〜Tr9に替えて、Tr12〜Tr14を備える。また、端子TRGをさらに備える。
NMOSトランジスタTr12は、ゲートをIN(n−1)に接続し、ソースをノードBに接続し、ドレインをTr14のソースに接続する。NMOSトランジスタTr13は、ゲートをIN(n+1)に接続し、ソースをノードBに接続し、ドレインをTr14のソースに接続する。Tr14は、ダイオード接続され、ドレインをTRGに接続する。
ここで、IN(n−1)端子は、隣接するシフトレジスタ1cの内、上側のシフトレジスタ1cのOUT端子からの信号が入力される。また、IN(n+1)端子は、隣接するシフトレジスタ1cの内、下側のシフトレジスタ1cのOUT端子からの信号が入力される。また、DRV端子には、CLK1、CLK2、CLK3、CLK4のいずれかの信号がそれぞれ入力される。また、TRG端子、及びREF端子には、スイッチアレイ30cから出力された信号が入力される。また、FW、及びRVは、走査回路2cの走査方向を規定する制御信号がそれぞれ入力される。また、ST1、ST2は、転送を開始させるためのスタート信号として、シフトレジスタ1cの列のIN端子にそれぞれ入力される。また、OUT端子は、シフトレジスタ1cの動作により、ハイレベル、あるいはローレベルの信号が出力され、ゲートバスライン7にその信号が印加される。最後に、VSSはローレベル信号と同等の一定電圧が印加される。
図20は、本実施例の第4の実施例に係るスイッチアレイの回路図である。図20において、スイッチアレイ30cは、NMOSトランジスタTr20c〜Tr27cと端子F、R、C1〜C4、R1〜R4、T1〜T4を備える。Tr20c、Tr22c、Tr24c及びTr26cのゲートにはFがそれぞれ接続される。Tr21c、Tr23c、Tr25c及びTr27cのゲートにはRがそれぞれ接続される。Tr24cおよびTr25cの一端、Tr20cおよびTr21cの一端、Tr26cおよびTr27cの一端、Tr22cおよびTr23cの一端は、それぞれC1〜C4に接続される。Tr20cおよびTr23cの他端、Tr25cおよびTr26cの他端、Tr21cおよびTr22cの他端、Tr24cおよびTr27cの他端は、R1およびT3、R2およびT4、R3およびT1、R4およびT2にそれぞれ接続される。C1〜C4は、それぞれCLK1〜CLK4のクロック信号が供給される。また、R1〜R4は、順方向に並んだそれぞれのシフトレジスタ1cのREF端子が接続され、T1〜T4には、順方向に並んだそれぞれのシフトレジスタ1cのTRG端子が接続される。各トランジスタは、F、あるいはRによってオン状態、あるいはオフ状態に制御される。図18の構成では、スイッチアレイ30cの図面縦方向の長さは、シフトレジスタ1cの4個分に相当する。
このスイッチアレイ30cを設置することにより、図19に示したシフトレジスタのノードAをハイレベルに設定するための要素回路は、ダイオード接続されたTr4のみである。また、ノードBをハイレベルに設定するための要素回路は、Tr12、Tr13、及びTr14で構成される。特許文献1に示した回路によれば、ノードA相当を駆動する要素回路は、トランジスタtr6、tr7、tr15、tr16の4個である。また、ノードB相当を駆動する要素回路は、トランジスタtr3、tr4、tr11、tr12の4個である。従って、本実施例のシフトレジスタによれば、特許文献1に示した回路と比較して、3+1=4個のトランジスタを削減することが出来る。
また、スイッチアレイ30cは、複数のシフトレジスタ1cに亘ってレイアウトされることになる。このため、縦方向に長いスペースを確保することができるので、横方向の幅を短くすることが可能となる。従って、表示装置の額縁の幅(図1の横方向の長さ)を短く抑えることが可能となる。このスイッチアレイ30cにより、各シフトレジスタ1cのTRG端子、及びREF端子に供給するクロック信号を、このスイッチアレイ30cがまとめて切り替えて転送できるため、シフトレジスタ1cは比較的簡略化された回路を適用することが可能となる。
なお、本実施例の走査回路2cは、第3実施例と同等の動作(図16、図17参照)を行うので、その説明を省略する。
このように、本実施例は、第3実施例とは構成の異なる4クロック方式の走査回路に適用した場合においても、第1実施例または第2実施例と同等の効果を有する。
以上説明したとおり、本実施例によれば、出力に使用するクロック信号の前後のクロック信号を利用して制御される4クロック方式の走査回路を用いた場合においても、実施例1等で説明したと同等の効果の得られる走査回路、あるいはその走査回路を用いた表示装置を実現することが可能となる。
本発明の第5の実施例に係る表示装置は、図1、及び図2に示した構成と同じである。また、図6に示した表示装置の画素部分についても同じ回路が適用される。本実施例では、走査回路の構成が第1実施例とは異なる。
図21は、本発明の第5の実施例に係る走査回路の構成を示す図である。図21において、走査回路2dは、複数のシフトレジスタ1d(SR1、SR2、・・・・SRnで表される単位レジスタ)と、複数のスイッチアレイ30d(SA1、・・・・SAn)、及び、配線群(端子CLK1、CLK2、CLK3、ST1、ST2、FW、及びRVに接続される配線)とで構成される。ゲートバスライン7は、走査回路2dの各々のシフトレジスタ1dのOUT端子に接続されており、シフトレジスタ1dのOUT端子からの信号が、接続されたゲートバスライン7へ転送される。
図22は、本発明の第5の実施例に係るシフトレジスタ1dの構成を示す回路図である。図22において、シフトレジスタ1dは、NMOSトランジスタTr1〜Tr3、Tr5、Tr10〜Tr13、及び端子IN(n−1)、IN(n+1)、REF、TRG1、TRG2、DRV、FW、RV、OUT、及びVSSを備える。
NMOSトランジスタTr1、Tr2は、それぞれ、ゲートをFW、RVに接続し、ドレインをIN(n−1)、IN(n+1)に接続し、ソースを共通にNMOSトランジスタTr3のゲートに接続する。NMOSトランジスタTr3は、ソースをVSSに接続し、ドレインをノードAとしてNMOSトランジスタTr10のゲートに接続する。
NMOSトランジスタTr5は、ゲートをノードAに接続し、ソースをVSSに接続し、ドレインをノードBとしてNMOSトランジスタTr11のゲートに接続する。
NMOSトランジスタTr10は、ソースをVSSに接続し、ドレインをOUTに接続する。NMOSトランジスタTr11は、ソースをOUTに接続し、ドレインを端子DRVに接続する。
NMOSトランジスタTr12は、ゲートをIN(n−1)に接続し、ソースを端子TRG1に接続し、ドレインをノードBに接続する。NMOSトランジスタTr13は、ゲートをIN(n+1)に接続し、ソースを端子TRG1に接続し、ドレインをノードBに接続する。
このような構成のシフトレジスタ1dにおいて、Tr1〜Tr3、Tr12〜Tr13が入力回路として機能し、Tr10、Tr11が出力回路として機能する。
また、シフトレジスタ1dにおいて、IN(n−1)端子は、隣接するシフトレジスタ1dの内、上側のシフトレジスタ1dのOUT端子に接続される。IN(n+1)端子は、隣接するシフトレジスタ1dの内、下側のシフトレジスタ1dのOUT端子に接続される。さらに、DRV端子には、CLK1、CLK2、CLK3のいずれかの信号がそれぞれ入力される。また、REF端子には、スイッチアレイ30dのR2端子から出力された信号が入力される。さらに、FW、及びRVは、走査回路2dの走査方向を規定する制御信号がそれぞれ入力される。また、ST1、ST2は、転送を開始させるためのスタート信号として、シフトレジスタ1d(SR1)のIN(n−1)端子、シフトレジスタ1d(SRn)のIN(n+1)端子にそれぞれ入力される。さらに、OUT端子は、シフトレジスタ1dの動作により、ハイレベル、あるいはローレベルの信号が出力され、ゲートバスライン7にその信号が印加される。VSSはローレベルの信号と同等の一定電圧が印加される。
図23は、本実施例のスイッチアレイ30dの回路図である。図23において、スイッチアレイ30dは、NMOSトランジスタTr30〜Tr35と、C1〜C2端子、及びR1〜R3端子を備える。Tr31、及びTr34のゲートには、F(FW)がそれぞれ接続される。また、Tr22、及びTr25のゲートには、R(RV)がそれぞれ接続される。Tr30、Tr33は図23に示したとおり、ダイオード構成となっており、それぞれ、C1端子、及びC2端子に接続されている。このC1端子、及びC2端子には、CLK1〜CLK3のいずれかのクロック信号が供給される。R1〜R3端子は、それぞれ対応するシフトレジスタ1dの端子に接続されている。R2端子は、シフトレジスタ1dのREF端子に接続され、R1端子は、シフトレジスタ1dのTRG1端子、R3端子は、シフトレジスタ1dのTRG2端子にそれぞれ接続される。尚、図示されていないが、Tr12のソースと、Tr13のソースがそれぞれ共通化された構成であっても構わない。その際には、TRG1端子とTRG2端子、及びそれぞれに接続されている配線が、短絡された構成でも構わない。
本実施例のスイッチアレイ30dは、クロック信号が供給されるC1端子、及びC2端子に接続されているTr30、及びTr33がダイオード接続されていることが第1実施例〜第4実施例におけるスイッチアレイ30、30a、30b、30cと異なっている。クロック信号を入力するトランジスタTr30、及びTr33をダイオード接続にすることで、ノードa、及びノードbは、クロック信号のレベルに依らずハイレベル(ただしクロック信号がローレベルの期間は、フローティング状態)となるため、スイッチアレイ30dを構成するトランジスタの内、特にオン状態となったトランジスタにかかるゲートストレスが緩和されるため、トランジスタの特性変化を防止することが可能となる。
以上、NMOSトランジスタを用いた構成について説明したが、本実施例の走査回路2dは、PMOSトランジスタを用いた構成にも適用される。ただし、表示部4を構成する画素におけるスイッチトランジスタは、図11に示すようにPMOSトランジスタ13aである。また、図22のシフトレジスタ1dを構成する全トランジスタは、図24に示すシフトレジスタ1eのように、全てPMOSトランジスタTr1a〜Tr3a、Tr5a、Tr10a〜Tr13aに置き換えられる。また、図23のスイッチアレイ30dを構成する全トランジスタは、図25のスイッチアレイ30eに示すように、全てPMOSトランジスタTr30a〜Tr35aに置き換えられる。さらに、VSSの代わりにVDDが接続される。なお、接続形態は、図21と同様である。
以上のような構成のシフトレジスタ1eおよびスイッチアレイ30eは、図21で説明したと同様に動作する。ただし、全ての信号のレベルは、それぞれ図21における信号のレベルに対し反転したレベルとされる。
以上説明したとおり、本実施例のように、PMOSトランジスタを用いた場合においても、ノードa、及びノードbは、クロック信号のレベルに依らずハイレベル(ただしクロック信号がローレベルの期間は、フローティング状態)となるため、スイッチアレイ30eを構成するトランジスタの内、特にオン状態となったトランジスタにかかるゲートストレスが緩和されるため、トランジスタの特性変化を防止することが可能となる。
[動作の説明]
本実施例の走査回路2dは、第1実施例〜第4実施例と同様、双方向走査に対応しているため、順方向シフトと逆方向シフトの二種類の動作を行う。
まず、順方向シフトの動作について説明する。順方向シフトは、図21の図面上側から下側へ転送する動作を表す。順方向シフト時のタイミングチャートを図7に示す。
順方向シフト時は、FWがハイレベル状態、RVがローレベル状態をそれぞれ維持している。従って、シフトレジスタ1d内部では、FWがゲートに接続されているTr1はオン状態になり、RVが接続されているTr2はオフ状態となっている。
順方向シフト時のスタート信号は、ST1を用いる。開始のタイミングは、図7中の期間T1であり、期間T1において、ST1はハイレベルを維持する。一方、ST2はローレベルを維持している。シフトレジスタ1d(SR1)におけるIN(n−1)端子にST1のハイレベルが印加されると、Tr3がオン状態に遷移し、ノードAにローレベルが印加される。このとき、ノードBにはスイッチアレイ30d(SA1)よりTRG1に供給されたハイレベルがTr12を経由して入力される。
次に、期間T2において、ST1がローレベルに遷移し、CLK1がローレベルからハイレベルへ遷移すると、ブートストラップ効果によって、ノードBの電位が上昇し、CLK1のハイレベルが電位低下することなく、OUTへ出力される。ここで、OUT1(シフトレジスタSR1のOUT)の信号は、ゲートバスライン7(G1)に接続されているため、G1の電位もハイレベルに遷移することになる。
さらに、期間T3において、CLK1はハイレベルからローレベルへ遷移すると、OUT1もローレベルへ遷移する。ここで、スイッチアレイ30d(SA1)のR2よりCLK2の信号が、REF端子を経由してノードAに転送されるため、ノードAはハイレベルに遷移する。したがって、Tr10がオン状態となり、OUTの電位、及びゲートバスライン7(G1)をVSSへ維持することになる(リセット状態)。
次に、シフトレジスタ1d(SR2)の動作について説明する。シフトレジスタ1d(SR1)が期間T2において出力したOUTの信号は、分岐してシフトレジスタ1d(SR2)のIN(n−1)に接続されているため、シフトレジスタ1d(SR2)のTr3、及びTr12が共にオン状態となり、前述のシフトレジスタ1d(SR1)と同様の動作を行う。そして、期間T3において、CLK2のハイレベルは電位低下することなく、OUT2(シフトレジスタSR2のOUT)へ出力される。OUT2は、ゲートバスライン7(G2)に接続されているため、G1と同様、ハイレベルに遷移する。
さらに、期間T4において、スイッチアレイ30d(SA1)のR2より出力されたCLK3の信号がREF端子を経由してノードAに転送されるため、ノードAはハイレベルに遷移し、Tr10がオン状態となる。その結果、OUT2、及びゲートバスライン7(G2)の電位をVSSへ維持することになる(リセット状態)。
このように、シフトレジスタ1d(SRn)のOUT(ゲートバスライン7(Gn))まで順次出力、及び転送動作が繰り返される。
次に、逆方向シフト時の動作について説明する。逆方向シフト時は、図21の図面下側から上側へ転送する動作を表す。逆方向走査時のタイミングチャートを図8に示す。
逆方向シフト時は、FWがローレベル状態、RVがハイレベル状態をそれぞれ維持している。従って、シフトレジスタ1d内部では、FWがゲートに接続されているTr1はオフ状態になり、RVが接続されているTr2はオン状態となっている。
逆方向シフト時のスタート信号は、ST2を用いる。開始のタイミングは、図8中の期間T1であり、その期間、ST2はハイレベルを維持する。一方、ST1はローレベルを維持している。シフトレジスタ1d(SRn)におけるIN(n+1)端子にST2のハイレベルが印加されると、Tr3がオン状態に遷移し、ノードAにローレベルが印加される。またこのとき、スイッチアレイ30d(SAn)からTRG2に転送されたハイレベルが、Tr13を経由してノードBに入力される。
次に、期間T2において、ST2がローレベルに遷移し、CLK3がローレベルからハイレベルへ遷移すると、ブートストラップ効果によって、ノードBの電位が上昇し、CLK3のハイレベルが電位低下することなく、OUTへ出力される。ここで、OUTの信号は、ゲートバスライン7(Gn)に接続されているため、Gnの電位がハイレベルに遷移することになる。
そして、期間T3において、CLK3はハイレベルからローレベルへ遷移すると、OUTもローレベルへ遷移する。ここで、スイッチアレイ30d(SAn)のR2よりCLK3の信号が、REF端子を経由してノードAに転送されるため、ノードAはハイレベルに遷移する。したがって、Tr10がオン状態となり、OUT、及びゲートバスライン7(Gn)の電位をVSSに維持することになる(リセット状態)。
次に、シフトレジスタ1d(SRn−1)の動作について説明する。シフトレジスタ1d(SRn)が期間T2において出力したOUTの信号は、分岐してシフトレジスタ1d(SRn−1)のIN(n+1)に接続されているため、シフトレジスタ1d(SRn−1)のTr3、及びTr13が共にオン状態となり、前述のシフトレジスタ1d(SRn)と同様の動作を行い、期間T3において、CLK2のハイレベルは電位低下することなく、OUTへ出力される。OUTは、ゲートバスライン7(Gn−1)に接続されているため、Gnと同様、ハイレベルに遷移する。
さらに、期間T4において、スイッチアレイ30d(SAn−1)のR2より出力されたCLK1の信号がREF端子を経由してTr4へ転送されるため、ノードAはハイレベル(実際は、ハイレベルの電位から、Tr4のしきい値電圧分低下した電圧)に遷移する。したがって、Tr10がオン状態となり、OUTの電位をVSSへ維持することになる(リセット状態)。
このようにして、シフトレジスタ1d(SR1)のOUT(ゲートバスライン7(G1))まで順次出力、及び転送動作が繰り返される。
なお、図24、及び図25に示したPMOSトランジスタで構成されたシフトレジスタ1e、及びスイッチアレイ30eの別の構成における動作については、図12、図13に示すように全ての信号のレベルが、それぞれ図7、図8に示す信号のレベルに対し、反転したレベルで動作する点を除いては、基本的にはNMOSトランジスタの場合と同様の動作を行う。
このように、本実施例の構成、及び駆動方法によれば、走査回路を構成するトランジスタ数を削減することが可能となり、表示部4の高解像度化に伴い、画素ピッチや、シフトレジスタの図面縦方向の長さが短くなったとしても、表示装置の額縁が大きくなってしまう問題を回避することが可能となるだけでなく、スイッチアレイを構成するトランジスタのゲートストレスによる特性変化を防止することも可能となる。
本発明の第6の実施例に係る表示装置は、図1、及び図2に示した構成と同じである。本実施例では、走査回路の構成が第5の実施例と異なる。
図26は、本発明の第6の実施例に係る走査回路の構成を示す図である。図26において、走査回路2fは、複数のシフトレジスタ1d(SR1、SR2、・・・・SRnで表される単位レジスタ)と、複数のスイッチアレイ30d(SA1、・・・・SAn)、及び、配線群(端子CLK1、CLK2、CLK3、CLK4、ST1、ST2、FW、及びRVに接続される配線)とで構成される。ゲートバスライン7は、走査回路2fの各々のシフトレジスタ1dのOUT端子に接続されており、シフトレジスタ1dのOUT端子からの信号が、接続されたゲートバスライン7へ転送される。
ここで、図中のシフトレジスタ1d、及びスイッチアレイ30dは、第5実施例と同じく図22、及び図23に示した構成でもよいし、図24、及び図25の構成でも構わない。
なお、本実施例の走査回路2fは、スイッチアレイに入力されるクロック信号が4クロック方式であって第5実施例と異なるものの、シフトレジスタ1dのDRV端子、TRG1端子、TRG2端子、及びREF端子にそれぞれ入力される信号の位相関係は、第5実施例と同等の動作であるため、その説明を省略する。
以上説明したとおり、本実施例は、4クロック方式の走査回路を用いた場合において、実施例5と同等の効果が得られる走査回路、及びその走査回路を用いた表示装置を実現することが可能となる。
図27は、本発明の第7の実施例に係る表示装置の構成図である。図27において、表示装置は、絶縁基板3上に、表示部4、第1の走査回路5、第2の走査回路6、ゲートバスライン7、ソースIC8、端子列9、データバスライン10を備える。本実施例と他の実施例との違いは、第1の走査回路5、及び第2の走査回路6を備える点にある。第1の走査回路5と、第2走査回路6のそれぞれの出力部分は、ゲートバスライン7と接続されており、第1の走査回路5と、第2の走査回路6から同時に出力された信号が、接続されたゲートバスライン7に供給される構成となっている。ここで、第1の走査回路5、及び第2の走査回路6は、第1実施例から第6実施例のいずれかに記載された回路を適用することが望ましい。
ここで、ゲートバスライン7には、容量成分、及び抵抗成分が負荷として介在している。このゲートバスライン7の負荷が大きくなると、例えばローレベルからハイレベルに遷移するために必要な時間も増加してしまう。しかしながら、本実施例の表示装置では、第1の走査回路5、及び第2の走査回路6が同時に両側からゲートバスライン7の負荷を駆動するように動作するので上記問題を解消することが可能となる。
本実施例の表示装置は、第1実施例から第6実施例のいずれかの走査回路を有し、対応する動作がなされる。このように、本実施例の構成、及び駆動方法により、第1実施例から第4実施例のいずれかの効果を有しながらも、さらにゲートバスラインの負荷が大きくなった場合にでも適用することが可能な表示装置を提供することが可能となる。
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示(請求の範囲を含む)の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
本発明の第1の実施例に係る表示装置を示す構成図である。
本発明の第1の実施例に係る表示装置の断面図である。
本発明の第1の実施例に係る走査回路の構成を示すブロック図である。
本発明の第1の実施例に係るシフトレジスタの構成を示す回路図である。
本発明の第1の実施例に係るスイッチアレイの構成を示す回路図である。
本発明の第1の実施例に係る表示装置の画素部分の回路図である。
本発明の第1の実施例に係る順方向シフト時の走査回路の動作を示すタイミングチャートである。
本発明の第1の実施例に係る逆方向シフト時の走査回路の動作を示すタイミングチャートである。
本発明の第2の実施例に係るシフトレジスタの構成を示す回路図である。
本発明の第2の実施例に係るスイッチアレイの構成を示す回路図である。
本発明の第2の実施例に係る表示装置の画素部分の回路図である。
本発明の第2の実施例に係る走査回路の順方向シフト時のタイミングチャートである。
本発明の第2の実施例に係る走査回路の逆方向シフト時のタイミングチャートである。
本発明の第3の実施例に係る走査回路の構成を示すブロック図である。
本発明の第3の実施例に係るスイッチアレイの構成を示す回路図である。
本発明の第3の実施例に係る走査回路の順方向シフト時のタイミングチャートである。
本発明の第3の実施例に係る走査回路の逆方向シフト時のタイミングチャートである。
本発明の第4の実施例に係る走査回路の構成を示すブロック図である。
本発明の第4の実施例に係るシフトレジスタの構成を示す回路図である。
本発明の第4の実施例に係るスイッチアレイの構成を示す回路図である。
本発明の第5の実施例に係る走査回路の構成を示すブロック図である。
本発明の第5の実施例に係るシフトレジスタの構成を示す回路図である。
本発明の第5の実施例に係るスイッチアレイの構成を示す回路図である。
本発明の第5の実施例に係るシフトレジスタの別の構成を示す回路図である。
本発明の第5の実施例に係るスイッチアレイの別の構成を示す回路図である。
本発明の第6の実施例に係る走査回路の構成を示すブロック図である。
本発明の第7の実施例に係る表示装置を示す構成図である。
特許文献1の平面表示装置の概略図である。
特許文献1の3位相双方向シフトレジスタの一つの構成を示す回路図である。
特許文献2のシフトレジスタのブロック図である。
特許文献2のシフトレジスタで用いられるシフトレジスタ段の回路図である。
画素ピッチと回路幅Lの説明を示す図である。
符号の説明
1、1a、1c、1d、1e シフトレジスタ
2、2b、2c、2d、2f 走査回路
3 絶縁基板
4 表示部
5 第1の走査回路
6 第2の走査回路
7 ゲートバスライン
8 ソースIC
9 端子列
10 データバスライン
11 液晶部
12 保持容量
13、13a スイッチトランジスタ
14 対向基板
15 液晶層
16 共通配線
20 出力回路
30、30a、30b、30c、30d、30e スイッチアレイ
Tr1〜Tr14、Tr20〜Tr25、Tr20b〜Tr27b、Tr20c〜Tr27c、Tr30〜Tr35 NMOSトランジスタ
Tr1a〜Tr11a、Tr20a〜Tr25a、Tr30a〜Tr35a PMOSトランジスタ