WO2012029915A1 - トランジスタ回路、フリップフロップ、信号処理回路、ドライバ回路、および表示装置 - Google Patents

トランジスタ回路、フリップフロップ、信号処理回路、ドライバ回路、および表示装置 Download PDF

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卓也 鉢田
佐々木　寧
村上　祐一郎
悦雄 山本
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Definitions

  • the present invention relates to a semiconductor circuit provided in a driver circuit of a display device, for example.
  • the source metal (SE) is used for wiring between the transistor Tr101 and the transistor Tr102. If the power supply disposed in the SE is exceeded (see FIG. 16B), the wiring is routed through the SE and the gate metal (GE) (see FIG. 16A).
  • a region surrounded by a broken line indicates a silicon layer of the transistor
  • a region surrounded by a solid line indicates a gate layer that is an upper layer of the silicon layer, and is filled with a gray color. This region indicates the upper metal layer of the gate layer.
  • the conventional configuration has a problem that the number of contacts and the layout area due to wiring increase, resulting in an increase in the circuit area as a whole. This makes it difficult to deal with narrow frames required in recent years.
  • An object of the present invention is to reduce the circuit area of a transistor circuit.
  • the transistor circuit is a transistor circuit including at least one transistor, wherein at least a part of a connection portion between the transistor and a signal line is formed of a material constituting a channel of the transistor. Yes.
  • the circuit area of the transistor circuit can be reduced.
  • the transistor circuit includes a plurality of transistors, and includes at least one of a connection portion between the transistors and a connection portion between the transistor and the signal line, and the plurality of included transistors are all of the same conductivity type.
  • the connection portion is formed of a material constituting a channel of each transistor.
  • the circuit area of the transistor circuit can be reduced.
  • the flip-flop includes an input terminal, an output terminal, first and second clock signal terminals, a first output section including a bootstrap capacitor and connected to the first clock signal terminal and the output terminal, and a first power supply And a second output unit connected to the output terminal, a first input unit connected to the input terminal and the second power source and charging the bootstrap capacitor, a discharge unit discharging the bootstrap capacitor, and the input terminal A second input unit connected to the first power source and connected to the second output unit; and a reset unit connected to the second clock signal terminal and controlling the discharge unit and the second output unit. All the transistors to be connected are flip-flops having the same conductivity type, and the connection between the transistor included in the reset unit and the second power source is performed. Parts, and at least one of the connecting portion between the transistor and the other transistors included in the reset section is included, the connection portion, is characterized in that it is formed by the material constituting the channel of each transistor.
  • the circuit area can be reduced.
  • the signal processing circuit includes first and second input terminals, an output terminal, a bootstrap capacitor, a first output unit connected to the second input terminal and the output terminal, the first input terminal, and the first A second output unit connected to the power supply and the output terminal; a charging unit that charges the bootstrap capacitor; and a discharge unit that is connected to the first input terminal and discharges the bootstrap capacitor.
  • signal processing circuits having the same conductivity type including a connection portion between the transistor included in the first output portion and the second power supply, and the connection portion is formed by a material constituting a channel of each transistor. It is characterized by having.
  • the circuit area can be reduced.
  • the signal processing circuit includes first to third input terminals, first and second nodes, a first signal generator connected to the first node, the third input terminal, and the output terminal, and including a bootstrap capacitor; A second signal generation unit connected to the second node, the first power source, and the output terminal.
  • the first node becomes active when the first input terminal becomes active, and the second node becomes active when the second input terminal becomes active.
  • An active signal processing circuit including a connection portion between a transistor and a first power supply included in the first signal generation portion, and the connection portion is formed of a material constituting a channel of each transistor. It is characterized by that.
  • the circuit area can be reduced.
  • This driver circuit includes the transistor circuit, the flip-flop, or the signal processing circuit.
  • This display device includes the transistor circuit, the flip-flop, or the signal processing circuit.
  • the circuit area of the transistor circuit can be reduced.
  • FIG. 4 is a plan view showing an example of a layout pattern near a resistance Rr formation region in the flip-flop of FIG. 3.
  • FIG. 4 is a plan view showing an example of a layout pattern near a region where a resistor Ri is formed in the flip-flop of FIG. 3.
  • 1 is a circuit diagram showing a first embodiment of a flip-flop according to the present invention
  • FIG. 4 is a block diagram illustrating a configuration example of a liquid crystal display device including the flip-flop of FIG. 3. It is a block diagram which shows one structural example of the shift register provided in the gate driver of the said liquid crystal display device. 3 is a timing chart showing waveforms of various signals in the shift register.
  • FIG. 9 is a plan view showing an example of a layout pattern near a resistance Rr formation region in the flip-flop of FIG. 8. 1, showing an embodiment of the present invention, is a circuit diagram illustrating an embodiment of an inverted signal generation circuit.
  • FIG. It is a top view which shows an example of the layout pattern of the said inversion signal generation circuit.
  • 1 is a circuit diagram illustrating an embodiment of an inverter circuit according to an embodiment of the present invention. It is a top view which shows an example of the layout pattern of the said inverter circuit.
  • FIG. 1 is a circuit diagram illustrating an embodiment of a signal processing circuit according to an embodiment of the present invention. It is a circuit diagram which shows the structure of the conventional transistor circuit.
  • FIG. 16 is a plan view showing a layout pattern of the conventional transistor of FIG. 15.
  • FIG. 16 is a plan view showing a layout pattern of the conventional transistor of FIG. 15.
  • FIG. 4 is a configuration example of a liquid crystal display device including a flip-flop according to the present invention.
  • the liquid crystal display device of FIG. 4 includes a display controller, a gate driver GD, a source driver SD, a liquid crystal panel LCP, and a backlight BL (in the case of a light transmission type).
  • the display controller controls the gate driver GD and the source driver SD.
  • the gate driver GD includes first and second clock signals (CK1 signal / CK2 signal), a gate start pulse signal (GSP signal), and a first initialization.
  • a signal (INIT signal), a second initialization signal (INITB signal), and a third initialization signal (INITKEEP signal) are supplied.
  • the gate driver GD drives the scanning signal lines G1 to Gn of the liquid crystal panel LCP
  • the source driver SD drives the data signal lines S1 to Sn of the liquid crystal panel LCP.
  • the gate driver GD includes a shift register shown in FIG.
  • the shift register of FIG. 5 includes a plurality of vertically connected flip-flops. Each flip-flop includes an input terminal (IN terminal), an output terminal (OUT terminal), and first and second clock signal terminals CKA and CKB. A first initialization terminal (INIT terminal), a second initialization terminal (INITB terminal), a third initialization terminal (INITKEEP terminal), and a back-in terminal (BIN terminal).
  • the CK1 signal is supplied to the CKA terminal
  • the CK2 signal is supplied to the CKB terminal
  • the even-stage flip-flops FF2, FFn, etc.
  • the CK2 signal is supplied and the CK1 signal is supplied to the CKB terminal.
  • the INIT signal, the INITB signal, and the INITKEEP signal are supplied to the flip-flops (FF1 to FFn) of each stage.
  • the own stage IN terminal is connected to the previous stage OUT terminal, and the own stage BIN terminal is connected to the next stage OUT terminal.
  • the CK1 signal and the CK2 signal are two clock signals whose active periods (High periods) do not overlap each other.
  • the flip-flop according to the present invention is used for each stage of the shift register of FIG.
  • One structural example of this flip-flop is shown in FIG.
  • the flip-flop of FIG. 3 includes an IN terminal, an OUT terminal, a CKA / CKB terminal, a bootstrap capacitor Cv, a first output unit FO connected to the CKA terminal and the OUT terminal, and a first power supply VSS (low voltage).
  • a second output unit SO connected to the potential side power source) and the OUT terminal; a first input unit FI connected to the IN terminal and the second power source VDD (high potential side power source) for charging the bootstrap capacitor Cv; A discharge unit DC for discharging the strap capacitor Cv, a second input unit SI connected to the IN terminal and the first power supply VSS and connected to the second output unit, and a CKB terminal connected to the discharge unit DC and the second output A reset unit RS that controls the unit SO, a first initialization unit FT that controls the first output unit FO, and a second initialization that controls the first input unit FI SD, a third initialization unit TD that controls the discharge unit DC and the second output unit SO, a feedback unit FB that is connected to the OUT terminal and controls the second output unit SO, the first input unit FI, and the first A relay unit RC that relays the output unit FO, and a malfunction prevention unit SC that prevents the own stage and other stages from becoming active simultaneously during normal operation are provided.
  • VDD high potential side power source
  • the flip-flop includes a transistor Tr1 (first transistor) and a bootstrap capacitor Cv in the first output unit FO, a second transistor Tr2 (second transistor) in the second output unit SO, Transistor Tr3 (third transistor) and resistor Ri in input section FI, transistor Tr4 (fourth transistor) in discharge section DC, transistor Tr5 (fifth transistor) in second input section SI, transistor Tr6 in reset section RS (Sixth transistor) and resistor Rr, transistor Tr7 (seventh transistor) and transistor Tr11 (11th transistor) in the first initialization unit FT, transistor Tr8 (eighth transistor) and transistor Tr10 in the second initialization unit (10th transistor) Tr9 (9th transistor) for the third initialization unit, transistor Tr12 (12th transistor) for the feedback unit FB, transistor Tr13 (13th transistor) for the relay unit RC, and transistors Tr14 and 15 for the malfunction prevention unit SC Contains. Tr1 to 15 are all of the same conductivity type (n-channel type).
  • Tr1 has a drain electrode connected to the CKA terminal, a gate electrode and a source electrode connected via a bootstrap capacitor Cv, and the source electrode connected to an OUT terminal and via Tr2. Connected to VSS.
  • Tr3, Tr5, and Tr14 are connected to the IN terminal
  • the gate terminal of Tr6 is connected to the CKB terminal
  • the gate terminals of Tr7 and Tr11 are connected to the INIT terminal
  • the gate terminals of Tr8 and Tr10 are connected to the INITB terminal.
  • the gate terminal of Tr9 is connected to the INITKEEP terminal
  • the gate terminal of Tr13 is connected to VDD
  • the gate terminal of Tr15 is connected to the BIN terminal.
  • first node Na connected to the gate of Tr1 is connected to one end of the resistor Ri through Tr13, and is connected to VSS through Tr4.
  • the other end of the resistor Ri is connected to VDD via Tr3 and Tr8 (where Tr3 is on the resistor Ri side and Tr8 is on the VDD side).
  • the second node Nb connected to the gate terminal of Tr2 is connected to VSS via Tr5, connected to VSS via Tr11, and connected to VSS via Tr12.
  • the third node Nc connected to the gate terminal of Tr4 is connected to VDD via Tr9 and connected to VDD via resistors Rr and Tr6 (where Tr6 is the resistor Rr side and Tr6 is the VDD side).
  • the second node Nb and the third node Nc are connected via Tr10.
  • the third node Nc is connected to VDD via Tr15 and 14 (where Tr15 is on the third node Nc side and Tr14 is on the VDD side).
  • this shift register In all ON periods, the INIT signal is active (High), the INITB signal is inactive (Low), and the INITKEEP signal is active (High), so that the bootstrap capacitor Cv is discharged by the discharge unit DC (Tr9, Tr4).
  • the first output unit FO is inactive and the second output unit SO is also inactive (because Tr11 is ON and Tr2 is OFF).
  • the source electrode of Tr1 of the first output unit FO is connected to VSS by the first initialization unit FT, and the VDD potential (High) is reliably output to the OUT terminal regardless of the CK1 and CK2 signals.
  • both nodes are shut off by turning off Tr10 with the INITB signal.
  • the INIT signal is inactive (Low)
  • the INITB signal is inactive (High)
  • the INITKEEP signal is active (High) from the end of the all ON period until the GSP signal becomes active
  • Tr10 is turned ON.
  • the second output unit SO becomes active (Tr2 is turned ON). Therefore, the VSS potential (Low) is reliably output to the OUT terminal regardless of the CK1 and CK2 signals.
  • the operation during normal driving is as follows. During normal driving, the INIT signal is inactive (Low), the INITB signal is active (High), and the INITKEEP signal is inactive (Low). The INITKEEP signal becomes inactive (Low) in synchronization with the activation of the GSP signal (Tr8 and Tr10 are ON, and Tr7 and Tr9 are OFF).
  • the bootstrap capacitor Cv is charged and the potential of the first node Na becomes VDD potential ⁇ Vth. It is precharged to the extent (Vth is the threshold voltage of the transistor).
  • Vth is the threshold voltage of the transistor.
  • Tr5 and Tr6 are turned ON.
  • Tr5 becomes higher than the driving capability of Tr6, so that the second node Nb Becomes the VSS potential. This is maintained even if the GSP signal becomes inactive (since Tr2, Tr12 and Tr4 remain OFF).
  • the CK1 signal rises, the potential of the first node Na rises above the VDD potential due to the bootstrap effect.
  • the CK1 signal (High) is output from the OUT terminal (GO1) without causing a potential drop (so-called threshold drop).
  • Tr12 of the feedback unit FB is turned ON, and the second node Nb is surely at the VSS potential.
  • the bootstrap effect is interrupted and the potential of the first node Na returns to VDD potential ⁇ Vth.
  • the malfunction prevention unit SC since the malfunction prevention unit SC is provided, the output of the previous stage (the stage immediately before the own stage) and the next stage (the stage immediately after the own stage) is output during normal operation. When both of them become active, both Tr14 and Tr15 are turned on, Tr2 is turned on, and the OUT terminal can be forced to the VSS potential (Low).
  • the relay circuit RC Tr13
  • the Tr13 is turned off when the potential of the first node Na becomes a certain level or more due to the bootstrap effect. Thereby, Tr4 of discharge part DC can be protected from a high voltage.
  • the INITB signal and the INITKEEP signal that are inverted signals of the INIT signal are generated from the INIT signal. That is, as shown in FIG. 7, the inverter circuit INV outputs an INTB signal from the INIT signal, and the signal processing circuit SPC generates an INITKEEP signal using the INIT signal.
  • the INITB signal is an inverted signal of the INIT signal, and the INITKEEP signal becomes active (High) when the INIT signal changes from active (High) to inactive (Low). For example, as shown in FIG. 6, it becomes inactive (in synchronization with activation of the GSP signal).
  • the flip-flop FF of FIG. 3 is actually realized by being formed on a substrate. From the substrate side, a channel layer (silicon layer) in which a channel of each transistor is formed and a gate electrode of each transistor are formed. Each layer is arranged in the order of the gate layer, each signal wiring, and each metal layer on which each power supply wiring is formed. A gate insulating film is formed between the silicon layer and the gate layer, and an interlayer insulating film is formed between the gate layer and the metal layer.
  • These elements can be formed by, for example, a conventional general method of forming a semiconductor circuit on a substrate monolithically.
  • an input terminal (IN terminal), an output terminal (OUT terminal), first and second clock signal terminals CKA and CKB, a first initialization terminal (INIT terminal), The signal wiring that becomes the second initialization terminal (INITB terminal), the third initialization terminal (INITKEEP terminal), and the back-in terminal (BIN terminal), the power supply wiring to which the first power supply VSS is supplied, A power supply wiring to which two power supplies VDD are supplied is formed. Note that wirings other than these may be formed.
  • Each signal wiring, each power wiring, each transistor, each resistor, and a capacitor are laid out on the substrate and are connected to each other so as to perform the electrical connection shown in FIG.
  • a connection configuration between transistors which should be noted, will be described by exemplifying a layout pattern near the resistor Rr formation region and a layout pattern near the resistor Ri formation region.
  • FIG. 1 shows a layout pattern near the region where the resistor Rr is formed.
  • FIG. 2 shows a layout pattern near the region where the resistor Ri is formed.
  • a region surrounded by a broken line indicates a silicon layer
  • a region surrounded by a solid line indicates a gate layer
  • a region painted in gray indicates a metal layer.
  • the gate insulating film and the interlayer insulating film are transmitted.
  • the power supply wiring 11 to which the first power supply VSS is supplied is formed to extend in one direction, and one region via the power supply wiring 11 is formed.
  • transistors Tr10 and Tr11 are formed, and a transistor Tr6 is formed in the other region.
  • the power supply wiring 13 supplied with the second power supply VDD and the power supply wiring 14 supplied with the first power supply VSS extend in the same direction.
  • the transistors Tr8 and Tr3 are formed in a region between the power supply wiring 13 and the power supply wiring 14, and the transistor Tr4 is formed in a region opposite to the power supply wiring 13 of the power supply wiring 14.
  • Each transistor is formed in the same configuration except for the place where it is laid out.
  • Each transistor is formed of a silicon layer, a gate insulating film, a gate electrode, an interlayer insulating film, a drain electrode, and a source electrode.
  • FIG. 1 shows a cross-sectional structure of a gate electrode portion of a transistor Tr11.
  • each region is formed from amorphous silicon, polysilicon, or the like so as to constitute an n-channel transistor.
  • the gate insulating film is formed on the substrate so as to cover the silicon layer.
  • the gate insulating film is made of, for example, silicon nitride.
  • the gate electrode is formed on the gate insulating film.
  • the gate electrode is disposed so as to overlap a silicon layer (specifically, a channel formation region of the silicon layer) in plan view.
  • the gate electrode may be made of, for example, a metal film such as titanium, chromium, aluminum, molybdenum, tantalum, tungsten, or copper, or an alloy film thereof, or a laminated film of the metal film and the alloy film. Also good.
  • the interlayer insulating film is formed on the gate insulating film so as to cover the gate electrode.
  • the interlayer insulating film is made of, for example, silicon nitride.
  • the drain electrode and the source electrode are respectively formed on the interlayer insulating film.
  • the drain electrode is disposed so as to overlap a silicon layer (specifically, a drain region of the silicon layer) in plan view, and is connected to the silicon layer through a contact hole.
  • the source electrode is disposed so as to overlap a silicon layer (specifically, a source region of the silicon layer) in plan view, and is connected to the silicon layer through a contact hole.
  • the drain electrode and the source electrode are arranged across the gate electrode in plan view.
  • the source electrode of the transistor Tr6 and the drain electrode of the transistor Tr10 are connected by the silicon wiring 12.
  • the silicon wiring 12 is formed in the same layer as the silicon layers of the transistors Tr6 and Tr10, and is made of a material constituting the silicon layer.
  • the resistor Rr is formed by the silicon wiring 12. Since the silicon wiring 12 has a resistance, it can function as a resistance.
  • the silicon wiring 12 overlaps with the power supply wiring 11 in plan view (located in the lower layer of the power supply wiring 11), and is bent at the overlapping portion.
  • FIG. 1 shows a cross-sectional structure of an overlapping portion between the silicon wiring 12 and the power supply wiring 11.
  • the silicon wiring 12, the gate insulating film, the interlayer insulating film, and the power supply wiring 11 are formed in this order from the substrate side on the substrate.
  • the source electrode of the transistor Tr8 and the drain electrode of the transistor Tr3 are connected by a silicon wiring 15.
  • the silicon wiring 15 is formed in the same layer as the silicon layers of the transistors Tr8 and Tr3, and is made of a material constituting the silicon layer.
  • the source electrode of the transistor Tr3 and the drain electrode of the transistor Tr4 are connected by a silicon wiring 16.
  • the silicon wiring 16 is formed in the same layer as the silicon layers of the transistors Tr3 and Tr4, and is made of a material constituting the silicon layer.
  • the resistor Ri is formed by the silicon wiring 16. Since the silicon wiring 16 has a resistance, it can function as a resistance. The silicon wiring 16 overlaps with the power supply wiring 14 in plan view, and is bent at the overlapping portion.
  • the transistors are connected using the silicon wirings 12, 15, and 16, it is possible to reduce the number of contacts and reduce the layout area necessary for the connection between the transistors. Further, since the silicon wirings 12 and 16 function as resistors, it is possible to eliminate the increase in the number of contacts and the layout area.
  • the transistors included in the flip-flop FF have the same conductivity type, the transistors are connected to each other using a silicon wiring formed of a material constituting the silicon layer of each transistor. Can do. In other words, the transistors can be connected to each other by connecting the silicon layer of one transistor and the silicon layer of the other transistor. Therefore, the number of contacts can be reduced, and the layout area required for connection between transistors can be reduced.
  • a resistor can be formed by silicon wiring, and the resistance value can be set by the length of the silicon wiring. Furthermore, since the silicon wirings 12 and 16 functioning as resistors are bent at the overlapping portions with the power supply wirings 11 and 14, for example, noise from the liquid crystal layer can be reduced. However, depending on the magnitude of the influence of noise, it does not necessarily have to be bent.
  • FIGS. 1 and 2 are examples, and the present invention is not limited to this except for a characteristic configuration in which silicon wiring is used for a connection portion between transistors. That is, the size and arrangement of each power supply wiring, transistor, etc. may be set appropriately according to the design. Further, areas other than those shown in FIGS. 1 and 2 are also appropriately laid out.
  • FIG. 8 shows an example of the configuration of the flip-flop FF of this embodiment.
  • the flip-flop FF in FIG. 8 is different from the flip-flop FF in FIG. 3 in the position of the resistor Rr, and the rest has the same configuration. That is, the resistor Rr is provided between the drain electrode of Tr6 and VDD.
  • FIG. 9 shows a layout pattern in the vicinity of the resistor Rr formation region in this embodiment.
  • a region surrounded by a broken line indicates a silicon layer
  • a region surrounded by a solid line indicates a gate layer
  • a region painted in gray indicates a metal layer
  • the power supply wiring 21, the signal wirings 22 to 24, and the power supply wiring 25 are formed to extend in the same direction.
  • a transistor Tr6 is formed in the opposite region.
  • the power supply wiring 21 is supplied with the second power supply VDD
  • the power supply wiring 25 is supplied with the first power supply VSS.
  • Various signals (for example, INIT signal) are supplied to the signal wirings 22 to 24.
  • the drain electrode of the transistor Tr6 and the power supply wiring 21 are connected by a silicon wiring 26 and a contact hole 27.
  • the silicon wiring 26 is formed in the same layer as the silicon layer of the transistor Tr6, and is made of a material constituting the silicon layer.
  • the silicon wiring 26 is connected to the power supply wiring 21 through the contact hole 27.
  • the resistor Rr is formed by the silicon wiring 26. Since the silicon wiring 26 has a resistance, it can function as a resistance.
  • the silicon wiring 26 overlaps the power supply wiring 21, the signal wirings 22 to 24, and the power supply wiring 25 in a plan view (located below the power supply wiring 21, the signal wirings 22 to 24, and the power supply wiring 25), and particularly has a width. It is bent at the overlapping portion with the large power supply wiring 25.
  • FIG. 9 shows a cross-sectional structure of the overlapping portion between the silicon wiring 26 and the power supply wiring 25.
  • a silicon wiring 26, a gate insulating film, an interlayer insulating film, and a power supply wiring 25 are formed in this order from the substrate side on the substrate.
  • the transistor and the power supply wiring are connected using the silicon wiring 26, the number of contacts can be reduced and the layout area required for the connection between the transistor and the signal line can be reduced. Further, since the silicon wiring 26 functions as a resistor, an increase in the number of contacts and layout area due to this can be eliminated.
  • the layout pattern shown in FIG. 9 is an example, and the layout pattern is not limited to this, except for a characteristic configuration in which a silicon wiring is used for a connection portion between a transistor and a power supply wiring. That is, the size and arrangement of the power supply wiring, the signal wiring, the transistor, and the like may be set appropriately according to the design. Further, areas other than those shown in FIG. 9 are also appropriately laid out.
  • the flip-flop has an effect of reducing the layout area by using silicon wiring for “a connection part between transistors” and “a connection part between a transistor and a power supply wiring”.
  • the two may be connected through a contact hole and a lead wiring (formed on either the gate layer or the metal layer) as appropriate. Even in such a case, according to the configuration of the present embodiment, the silicon wiring can be partially used, so that the effect of reducing the layout area can be obtained.
  • an inverted signal generation circuit (Embodiment 3), an inverter circuit (Embodiment 4), and a signal processing circuit (Embodiment 5) are shown.
  • the configuration of each layer on the substrate is the above-described configuration (from the substrate side, each layer is arranged in the order of the silicon layer, the gate layer, and the metal layer, unless otherwise specified.
  • a gate insulating film is formed between the silicon layer and the gate layer, and an interlayer insulating film is formed between the gate layer and the metal layer.
  • the area surrounded by a broken line indicates a silicon layer
  • the area surrounded by a solid line indicates a gate layer
  • the area filled in gray indicates a metal layer.
  • FIG. 10 shows a configuration example of the inverted signal generation circuit 30 of the present embodiment.
  • a resistor R1 and a transistor Tr1 are connected in series between VDD and VSS (where the resistor R1 is on the VDD side and Tr1 is on the VSS side), and the gate electrode (control terminal) of Tr1 is connected to the IN terminal.
  • the drain electrode (conduction terminal) of Tr1 is connected to the OUT terminal.
  • the inverted signal generation circuit 30 is a circuit that generates an OUT signal obtained by inverting the IN signal based on the input IN signal.
  • the inverted signal (UDB) is generated based on the scanning direction switching signal (UD). It is used as a circuit for switching the scanning direction of the shift register to be generated.
  • FIG. 11 shows an example of the layout pattern of the inversion signal generation circuit 30.
  • a power supply wiring 32 to which VSS is supplied and a power supply wiring 33 to which VDD is supplied are arranged on the substrate, and a transistor Tr1 is formed in a region between them.
  • the drain electrode of the transistor Tr1 and the power supply wiring 33 are connected by a silicon wiring 34 and a contact hole 35.
  • the silicon wiring 34 is formed in the same layer as the silicon layer of the transistor Tr1, and is made of a material constituting the silicon layer.
  • the silicon wiring 34 is connected to the power supply wiring 33 through the contact hole 35.
  • the resistor R1 is formed by the silicon wiring 34.
  • the silicon wiring 34 has a contact hole 35 that is relatively far from Tr1 and has a large length.
  • the silicon wiring 34 overlaps with the power supply wiring 33 in a plan view (positioned below the power supply wiring 33), and is bent at the overlapping portion.
  • the transistor Tr1 and the power supply wiring 33 are connected by using the silicon wiring 34, and the function of resistance is added. Therefore, the number of contacts is reduced, and the layout area necessary for connection between the two is reduced. It becomes possible to do. Further, since the silicon wiring 34 is bent at the overlapping portion with the power supply wiring 33, for example, noise from the liquid crystal layer can be reduced.
  • FIG. 12 shows a configuration example of the inverter circuit INV of this embodiment.
  • the inverter circuit INV includes n-channel transistors Tr21 to Tr24, resistors Ra and Rw, a bootstrap capacitor CV, an IN terminal, and an OUT terminal.
  • the INIT signal is input to the IN terminal
  • the INITB signal is output from the OUT terminal.
  • Tr21 the gate electrode and the source electrode are connected via the bootstrap capacitor CV, the drain electrode is connected to VDD, the source electrode is connected to the OUT terminal, and the gate electrodes of Tr22 and 23 are connected to the IN terminal.
  • the gate electrode of Tr24 is connected to VDD, node NA connected to the gate electrode of Tr21 is connected to node NB via Tr24, node NB is connected to VDD via resistor Ra, and via Tr23 And the OUT terminal is connected to VDD via the resistor Rw and connected to VSS via Tr22.
  • the Tr 24 since the OUT terminal is connected to VDD via the resistor Rw, the VDD potential (power supply potential with no threshold drop) is output from the OUT terminal even after the bootstrap effect is lost. Can continue. Further, since the Tr 24 is provided in the configuration of FIG. 12, the Tr 24 is turned off when the potential of the node NA becomes a certain level or more due to the bootstrap effect. Thereby, Tr23 can be protected from a high voltage.
  • FIG. 13 shows an example of the layout pattern of the inverter circuit INV. As shown in FIG. 13, each power supply wiring, each signal wiring, each transistor, each resistor, and a capacitor are formed on the substrate.
  • the layout pattern shown in FIG. 13 is an example, and the present invention is not limited to this.
  • the drain electrode of the transistor Tr24 and the power supply wiring VDDL are connected by the silicon wiring 41 and the contact hole.
  • the silicon wiring 41 is formed in the same layer as the silicon layer of the transistor Tr24, and is made of a material constituting the silicon layer. Silicon wiring 41 is connected to power supply wiring VDDL through contact hole 42. A resistor Ra is formed by the silicon wiring 41.
  • the power supply wiring VDDL and the output signal line OUT are connected by the silicon wiring 44 and the contact holes 45 and 46.
  • the silicon wiring 44 is formed in the same layer as the silicon layer of the transistor Tr24, and is made of a material constituting the silicon layer.
  • the silicon wiring 41 is connected to the power supply wiring VDDL through the contact hole 44 and is connected to the output signal line OUT through the contact hole 45.
  • a resistor Rw is formed by the silicon wiring 43.
  • the transistor Tr24 and the power supply wiring VDDL are connected using the silicon wiring 41 to add a function of resistance, and the power supply wiring VDDL and the output signal line OUT are used using the silicon wiring 43. Since the connection and the function of resistance are added, the number of contacts can be reduced, and the layout area necessary for connection between the two can be reduced. In addition, since the silicon wirings 41 and 43 are bent in plan view and have a large length, it is possible to ensure a large resistance even when the linear distance between the connections is short.
  • FIG. 14 shows a configuration example of the signal processing circuit SPC1 of the present embodiment.
  • the signal processing circuit SPC1 of FIG. 14 includes an IN1 terminal (first input terminal) and IN2 (second input terminal), an OUT terminal (output terminal), a node na (first node), and a node nb (second node).
  • a first signal generation unit FS connected to the VDD (first power supply) and the OUT terminal and including the bootstrap capacitor cv, and a second signal generation unit connected to the node nb, VSS (second power supply) and the OUT terminal.
  • the signal processing circuit SPC1 includes a transistor Tr31 provided in the first signal generation unit FS, a transistor Tr32 provided in the second signal generation unit SS, and transistors Tr33 to 39.
  • Tr31 the drain electrode is connected to VDD
  • the source electrode and the gate electrode are connected via the bootstrap capacitor cv
  • the source electrode is connected to the OUT terminal
  • the source electrode of Tr31 is a resistor It is connected to VSS via Ry and connected to VSS via Tr32.
  • Tr32 and Tr35 are connected to the node nb
  • the gate electrode of Tr34 is connected to the node na
  • the gate electrodes of Tr36 and Tr37 are connected to the IN1 terminal
  • the gate electrodes of Tr38 and Tr39 are connected to the IN2 terminal.
  • the node nc connected to the gate electrode of Tr31 is connected to the node na via Tr33
  • the node na and VSS are connected via Tr35
  • the node nb and VSS are connected via Tr34.
  • the node na and VDD are connected via Tr36, the node na and VSS are connected via Tr39, the node nb and VDD are connected via Tr38, and the node nb and VSS are connected via Tr37. Connected.
  • the OUT terminal since the OUT terminal is connected to VSS via the resistor Ry, the OUT terminal does not float during a period when IN1 and IN2 are inactive.
  • the resistance value of the resistor Ry by setting the resistance value of the resistor Ry to a high resistance value of 0.5 to 5.5 megaohms, the initial value of the OUT terminal (the source potential of Tr1 until the IN1 terminal becomes active) is determined by the resistor Ry. be able to. Thereby, when the IN1 terminal becomes active (High), the bootstrap circuit of the first signal generation unit FS functions normally.
  • the node nb is reliably set to VSS (inactive) while the node na is active, and the node na is active when the node nb is active. Can be reliably set to VSS (inactive). As a result, the output of the previous state can be reliably maintained during the period in which IN1 and IN2 are inactive.
  • the signal processing circuit SPC1 of FIG. 14 it is preferable to make IN1 and IN2 inactive at the initial operation. In this way, the bootstrap circuit of the first signal generator FS can be made to function more reliably.
  • the Tr33 is turned OFF when the potential of the node nc becomes a certain level or more due to the bootstrap effect. Thereby, each transistor (Tr34, Tr35, Tr36, Tr39) connected to the node na can be protected from a high voltage.
  • the layout pattern of the signal processing circuit SPC1 may be set appropriately according to the design.
  • the resistor Ry can be formed by a silicon wiring resistor connected between the power supply wiring VSS and the OUT terminal.
  • the present invention is not limited to the above-described embodiments, and those obtained by appropriately modifying the above-described embodiments based on known techniques and common general knowledge or combinations thereof are also included in the embodiments of the present invention. It is. In addition, the operational effects described in each embodiment are merely examples.
  • the present transistor circuit is a transistor circuit including at least one transistor, and has a configuration in which at least a part of a connection portion between the transistor and the signal line is formed of a material constituting a channel of the transistor.
  • the transistor circuit includes a plurality of transistors, and includes at least one of a connection portion between the transistors and a connection portion between the transistor and the signal line, and the plurality of included transistors are all of the same conductivity type.
  • the connection portion is formed of a material constituting a channel of each transistor.
  • the layers are arranged in this order from the substrate side: the channel layer in which the channel of each transistor is formed, the gate layer in which the gate electrode of each transistor is formed, and the metal layer in which the signal line is formed. preferable.
  • connection portion overlaps the signal line.
  • the connecting portion preferably functions as a resistor.
  • connection portion bends at a portion overlapping with the signal line.
  • the signal line is preferably a power supply line.
  • the transistor circuit includes one transistor and a resistor.
  • the transistor has a control terminal connected to the input terminal, one conduction terminal connected to the output terminal, and the first power supply via the resistor. It is preferable that the other conduction terminal is connected to the second power source.
  • the flip-flop includes an input terminal, an output terminal, first and second clock signal terminals, a first output section including a bootstrap capacitor and connected to the first clock signal terminal and the output terminal, and a first power supply And a second output unit connected to the output terminal, a first input unit connected to the input terminal and the second power source and charging the bootstrap capacitor, a discharge unit discharging the bootstrap capacitor, and the input terminal A second input unit connected to the first power source and connected to the second output unit; and a reset unit connected to the second clock signal terminal and controlling the discharge unit and the second output unit. All the transistors to be connected are flip-flops having the same conductivity type, and the connection between the transistor included in the reset unit and the second power source is performed. Parts, and at least one of the connecting portion between the transistor and the other transistors included in the reset section are included, it has a configuration in which the connecting portion is formed by the material constituting the channel of each transistor.
  • the flip-flop includes a connection portion between the transistor included in the first input portion and another transistor, and the connection portion is formed of a material constituting a channel of each transistor.
  • the signal processing circuit includes first and second input terminals, an output terminal, a bootstrap capacitor, a first output unit connected to the second input terminal and the output terminal, the first input terminal, and the first A second output unit connected to the power supply and the output terminal; a charging unit that charges the bootstrap capacitor; and a discharge unit that is connected to the first input terminal and discharges the bootstrap capacitor.
  • signal processing circuits having the same conductivity type including a connection portion between the transistor included in the first output portion and the second power supply, and the connection portion is formed by a material constituting a channel of each transistor. It has the composition which is.
  • the signal processing circuit preferably includes a connection portion between the transistor included in the charge portion and the second power supply, and the connection portion is formed of a material constituting a channel of each transistor.
  • the flip-flop of the present invention is particularly suitable for a driver circuit of a liquid crystal display device.

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Abstract

　少なくとも１つのトランジスタを含むトランジスタ回路であって、トランジスタ（Ｔｒ１）と電源配線（３３）との接続部のうち少なくとも一部が、該トランジスタ（Ｔｒ１）のチャネルを構成する材料によって形成されている。これにより、トランジスタ回路の回路面積を縮小する。

Description

トランジスタ回路、フリップフロップ、信号処理回路、ドライバ回路、および表示装置
　本発明は、例えば表示装置のドライバ回路に設けられる半導体回路に関する。
　従来、図１５に示すような同一導電型（ｎチャネル型）のトランジスタＴｒ１０１・１０２を用いてゲートドライバなどの駆動回路を構成する際、トランジスタＴｒ１０１－トランジスタＴｒ１０２間は、ソースメタル（ＳＥ）で配線している（図１６（ｂ）参照）、あるいは、ＳＥで配置された電源などを越える場合は、ＳＥおよびゲートメタル（ＧＥ）を介して配線している（図１６（ａ）参照）。なお、図１６（ａ）および図１６（ｂ）では、破線で囲まれた領域がトランジスタのシリコン層を示し、実線で囲まれた領域がシリコン層の上層のゲート層を示し、グレー色で塗りつぶされた領域がゲート層の上層のメタル層を示している。
　しかしながら、上記従来の構成では、配線によるコンタクト数およびレイアウト面積が増加するため、全体として回路面積が増加するという問題があった。これでは、近年要求される狭額縁対応が困難となる。
　本発明の目的は、トランジスタ回路の回路面積を縮小することを目的とする。
　本トランジスタ回路は、少なくとも１つのトランジスタを含むトランジスタ回路であって、上記トランジスタと信号線との接続部のうち少なくとも一部が、該トランジスタのチャネルを構成する材料によって形成されていることを特徴としている。
　本トランジスタ回路によれば、トランジスタ回路の回路面積を縮小することができる。
　本トランジスタ回路は、複数のトランジスタで構成され、トランジスタ同士の接続部およびトランジスタと信号線との接続部の少なくとも一方を含むトランジスタ回路であって、含まれる複数のトランジスタすべてが同一導電型であり、上記接続部が、各トランジスタのチャネルを構成する材料によって形成されていることを特徴としている。
　本トランジスタ回路によれば、トランジスタ回路の回路面積を縮小することができる。
　本フリップフロップは、入力端子と、出力端子と、第１および第２クロック信号端子と、ブートストラップ容量を含み、第１クロック信号端子および出力端子に接続される第１出力部と、第１電源および出力端子に接続される第２出力部と、上記入力端子および第２電源に接続され、ブートストラップ容量をチャージする第１入力部と、上記ブートストラップ容量をディスチャージするディスチャージ部と、上記入力端子および第１電源に接続され、第２出力部に接続された第２入力部と、上記第２クロック信号端子に接続され、上記ディスチャージ部および第２出力部を制御するリセット部とを備え、含まれるトランジスタすべてが同一導電型であるフリップフロップであって、上記リセット部に含まれるトランジスタと第２電源との接続部、および上記リセット部に含まれるトランジスタと他のトランジスタとの接続部の少なくとも一方が含まれ、上記接続部が、各トランジスタのチャネルを構成する材料によって形成されていることを特徴としている。
　本フリップフロップによれば、回路面積を縮小することができる。
　本信号処理回路は、第１および第２入力端子と、出力端子と、ブートストラップ容量を含み、第２入力端子および出力端子に接続される第１出力部と、上記第１入力端子並びに第１電源および出力端子に接続される第２出力部と、上記ブートストラップ容量をチャージするチャージ部と、上記第１入力端子に接続され、ブートストラップ容量をディスチャージするディスチャージ部とを備え、含まれるトランジスタすべてが同一導電型である信号処理回路であって、上記第１出力部に含まれるトランジスタと第２電源との接続部が含まれ、この接続部が、各トランジスタのチャネルを構成する材料によって形成されていることを特徴としている。
　本信号処理回路によれば、回路面積を縮小することができる。
　本信号処理回路は、第１～第３入力端子と、第１および第２ノードと、第１ノード、第３入力端子および出力端子に接続され、ブートストラップ容量を含む第１信号生成部と、第２ノード、第１電源および出力端子に接続される第２信号生成部とを備え、第１入力端子がアクティブになると第１ノードがアクティブとなり、第２入力端子がアクティブになると第２ノードがアクティブとなる信号処理回路であって、上記第１信号生成部に含まれるトランジスタと第１電源との接続部が含まれ、この接続部が、各トランジスタのチャネルを構成する材料によって形成されていることを特徴としている。
　本信号処理回路によれば、回路面積を縮小することができる。
　本ドライバ回路は、上記トランジスタ回路、上記フリップフロップ、または、上記信号処理回路を備えることを特徴としている。
　本表示装置は、上記トランジスタ回路、上記フリップフロップ、または、上記信号処理回路を備えることを特徴としている。
　以上のように、本発明によれば、トランジスタ回路の回路面積を縮小することができる。
図３のフリップフロップにおける、抵抗Ｒｒ形成領域付近のレイアウトパターンの一例を示す平面図である。 図３のフリップフロップにおける、抵抗Ｒｉ形成領域付近のレイアウトパターンの一例を示す平面図である。 本発明にかかるフリップフロップの第１実施形態を示す回路図である。 図３のフリップフロップを備える液晶表示装置の一構成例を示すブロック図である。 上記液晶表示装置のゲートドライバに設けられたシフトレジスタの一構成例を示すブロック図である。 上記シフトレジスタにおける各種信号の波形を示すタイミングチャートである。 上記シフトレジスタに供給される、ＩＮＩＴ信号、ＩＮＩＴＢ信号、およびＩＮＩＴＫＥＥＰ信号の生成方法を示す図である。 本発明にかかるフリップフロップの第２実施形態を示すものである。 図８のフリップフロップにおける、抵抗Ｒｒ形成領域付近のレイアウトパターンの一例を示す平面図である。 本発明の一実施形態を示すものであり、反転信号生成回路の一実施形態を示す回路図である。 上記反転信号生成回路のレイアウトパターンの一例を示す平面図である。 本発明の一実施形態を示すものであり、インバータ回路の一実施形態を示す回路図である。 上記インバータ回路のレイアウトパターンの一例を示す平面図である。 本発明の一実施形態を示すものであり、信号処理回路の一実施形態を示す回路図である。 従来のトランジスタ回路の構成を示す回路図である。 図１５の従来のトランジスタのレイアウトパターンを示す平面図である。 図１５の従来のトランジスタのレイアウトパターンを示す平面図である。
　〔実施の形態１〕
　本発明の実施の形態を図面に基づいて説明すれば以下のとおりである。
　図４は本発明にかかるフリップフロップを備える液晶表示装置の一構成例である。図４の液晶表示装置は、表示コントローラと、ゲートドライバＧＤと、ソースドライバＳＤと、液晶パネルＬＣＰと、バックライトＢＬ（光透過型の場合）とを備える。表示コントローラは、ゲートドライバＧＤおよびソースドライバＳＤを制御し、例えばゲートドライバＧＤには、第１および第２クロック信号（ＣＫ１信号・ＣＫ２信号）、ゲートスタートパルス信号（ＧＳＰ信号）、第１初期化信号（ＩＮＩＴ信号）、第２初期化信号（ＩＮＩＴＢ信号）、および第３初期化信号（ＩＮＩＴＫＥＥＰ信号）を供給する。ゲートドライバＧＤは液晶パネルＬＣＰの走査信号線Ｇ１～Ｇｎを駆動し、ソースドライバＳＤは液晶パネルＬＣＰのデータ信号線Ｓ１～Ｓｎを駆動する。
　ゲートドライバＧＤは図５に示すシフトレジスタを備える。図５のシフトレジスタは、縦接続された複数のフリップフロップを含み、各フリップフロップは、入力端子（ＩＮ端子）と、出力端子（ＯＵＴ端子）と、第１および第２クロック信号端子ＣＫＡ・ＣＫＢと、第１初期化端子（ＩＮＩＴ端子）と、第２初期化端子（ＩＮＩＴＢ端子）と、第３初期化端子（ＩＮＩＴＫＥＥＰ端子）と、バックイン端子（ＢＩＮ端子）とを備える。
　ここで、奇数段のフリップフロップ（ＦＦ１・ＦＦ３等）では、ＣＫＡ端子にＣＫ１信号が供給され、ＣＫＢ端子にＣＫ２信号が供給され、偶数段のフリップフロップ（ＦＦ２・ＦＦｎ等）では、ＣＫＡ端子にＣＫ２信号が供給され、ＣＫＢ端子にＣＫ１信号が供給される。また、各段のフリップフロップ（ＦＦ１～ＦＦｎ）に、ＩＮＩＴ信号、ＩＮＩＴＢ信号、およびＩＮＩＴＫＥＥＰ信号が供給される。また、自段のＩＮ端子が前段のＯＵＴ端子に接続されるとともに、自段のＢＩＮ端子が次段のＯＵＴ端子に接続される。なお、ＣＫ１信号およびＣＫ２信号は、互いにアクティブ期間（Ｈｉｇｈ期間）が重ならないような２つのクロック信号である。
　図５のシフトレジスタの各段には、本発明にかかるフリップフロップが用いられる。本フリップフロップの一構成例を図３に示す。図３のフリップフロップは、ＩＮ端子と、ＯＵＴ端子と、ＣＫＡ・ＣＫＢ端子と、ブートストラップ容量Ｃｖを含み、ＣＫＡ端子およびＯＵＴ端子に接続される第１出力部ＦＯと、第１電源ＶＳＳ（低電位側電源）およびＯＵＴ端子に接続される第２出力部ＳＯと、ＩＮ端子および第２電源ＶＤＤ（高電位側電源）に接続され、ブートストラップ容量Ｃｖをチャージする第１入力部ＦＩと、ブートストラップ容量Ｃｖをディスチャージするディスチャージ部ＤＣと、ＩＮ端子および第１電源ＶＳＳに接続され、第２出力部に接続された第２入力部ＳＩと、ＣＫＢ端子に接続され、ディスチャージ部ＤＣおよび第２出力部ＳＯを制御するリセット部ＲＳと、第１出力部ＦＯを制御する第１初期化部ＦＴと、第１入力部ＦＩを制御する第２初期化部ＳＤと、ディスチャージ部ＤＣおよび第２出力部ＳＯを制御する第３初期化部ＴＤと、ＯＵＴ端子に接続され、第２出力部ＳＯを制御する帰還部ＦＢと、第１入力部ＦＩと第１出力部ＦＯとを中継する中継部ＲＣと、通常動作時に自段と他段が同時にアクティブとなることを防ぐ誤動作防止部ＳＣとを備える。
　より具体的には、本フリップフロップは、第１出力部ＦＯにトランジスタＴｒ１（第１トランジスタ）およびブートストラップ容量Ｃｖを、第２出力部ＳＯに第２トランジスタＴｒ２（第２トランジスタ）を、第１入力部ＦＩにトランジスタＴｒ３（第３トランジスタ）および抵抗Ｒｉを、ディスチャージ部ＤＣにトランジスタＴｒ４（第４トランジスタ）を、第２入力部ＳＩにトランジスタＴｒ５（第５トランジスタ）を、リセット部ＲＳにトランジスタＴｒ６（第６トランジスタ）および抵抗Ｒｒを、第１初期化部ＦＴにトランジスタＴｒ７（第７トランジスタ）およびトランジスタＴｒ１１（第１１トランジスタ）を、第２初期化部にトランジスタＴｒ８（第８トランジスタ）およびトランジスタＴｒ１０（第１０トランジスタ）を、第３初期化部にＴｒ９（第９トランジスタ）を、帰還部ＦＢにトランジスタＴｒ１２（第１２トランジスタ）を、中継部ＲＣにトランジスタＴｒ１３（第１３トランジスタ）を、誤動作防止部ＳＣにトランジスタＴｒ１４・１５を含んでいる。なお、Ｔｒ１～１５はすべて同一導電型（ｎチャネル型）である。
　さらに、Ｔｒ１は、ドレイン電極がＣＫＡ端子に接続され、かつゲート電極とソース電極とがブートストラップ容量Ｃｖを介して接続され、かつ上記ソース電極が、ＯＵＴ端子に接続されるとともに、Ｔｒ２を介してＶＳＳに接続されている。
　また、Ｔｒ３、Ｔｒ５およびＴｒ１４のゲート端子がＩＮ端子に接続され、Ｔｒ６のゲート端子がＣＫＢ端子に接続され、Ｔｒ７およびＴｒ１１のゲート端子がＩＮＩＴ端子に接続され、Ｔｒ８およびＴｒ１０のゲート端子がＩＮＩＴＢ端子に接続され、Ｔｒ９のゲート端子がＩＮＩＴＫＥＥＰ端子に接続され、Ｔｒ１３のゲート端子がＶＤＤに接続され、Ｔｒ１５のゲート端子がＢＩＮ端子に接続されている。
　さらに、Ｔｒ１のゲートに接続する第１ノードＮａが、Ｔｒ１３を介して抵抗Ｒｉの一端に接続されるとともに、Ｔｒ４を介してＶＳＳに接続されている。抵抗Ｒｉの他端は、Ｔｒ３およびＴｒ８を介してＶＤＤに接続されている（ただし、Ｔｒ３は抵抗Ｒｉ側でＴｒ８はＶＤＤ側）。
　さらに、Ｔｒ２のゲート端子に接続する第２ノードＮｂが、Ｔｒ５を介してＶＳＳに接続され、かつＴｒ１１を介してＶＳＳに接続されるとともに、Ｔｒ１２を介してＶＳＳに接続されている。また、Ｔｒ４のゲート端子に接続する第３ノードＮｃが、Ｔｒ９を介してＶＤＤに接続され、かつ抵抗ＲｒおよびＴｒ６を介してＶＤＤに接続され（ただし、Ｔｒ６は抵抗Ｒｒ側でＴｒ６はＶＤＤ側）、第２ノードＮｂおよび第３ノードＮｃが、Ｔｒ１０を介して接続されている。また、第３ノードＮｃが、Ｔｒ１５・１４を介してＶＤＤに接続されている（ただし、Ｔｒ１５が第３ノードＮｃ側でＴｒ１４はＶＤＤ側）。
　本シフトレジスタの動作を図６に示す。全ＯＮ期間には、ＩＮＩＴ信号がアクティブ（Ｈｉｇｈ）、ＩＮＩＴＢ信号が非アクティブ（Ｌｏｗ）、ＩＮＩＴＫＥＥＰ信号がアクティブ（Ｈｉｇｈ）となるので、ブートストラップ容量Ｃｖはディスチャージ部ＤＣによってディスチャージされて（Ｔｒ９、Ｔｒ４がＯＮ、Ｔｒ１がＯＦＦするため）第１出力部ＦＯが非アクティブとなるとともに、第２出力部ＳＯも非アクティブとなる（Ｔｒ１１がＯＮ、Ｔｒ２がＯＦＦするため）。
　したがって、第１初期化部ＦＴによって第１出力部ＦＯのＴｒ１のソース電極がＶＳＳに接続され、ＯＵＴ端子には、ＣＫ１・ＣＫ２信号に関係なく確実にＶＤＤ電位（Ｈｉｇｈ）が出力される。なお、本構成では全ＯＮ期間中に第２ノードがＶＳＳ、第３ノードがＶＤＤとなるので、ＩＮＩＴＢ信号によってＴｒ１０をＯＦＦすることで、両ノードを遮断している。一方、全ＯＮ期間終了からＧＳＰ信号がアクティブになるまでは、ＩＮＩＴ信号が非アクティブ（Ｌｏｗ）、ＩＮＩＴＢ信号がアクティブ非（Ｈｉｇｈ）、ＩＮＩＴＫＥＥＰ信号がアクティブ（Ｈｉｇｈ）となるので、Ｔｒ１０がＯＮして、第２出力部ＳＯがアクティブになる（Ｔｒ２がＯＮする）。したがって、ＣＫ１・ＣＫ２信号に関係なく、ＯＵＴ端子に確実にＶＳＳ電位（Ｌｏｗ）が出力される。
　通常駆動時の動作は以下のとおりである。通常駆動時には、ＩＮＩＴ信号が非アクティブ（Ｌｏｗ）、ＩＮＩＴＢ信号がアクティブ（Ｈｉｇｈ）、ＩＮＩＴＫＥＥＰ信号が非アクティブ（Ｌｏｗ）となる。なお、ＩＮＩＴＫＥＥＰ信号は、ＧＳＰ信号のアクティブ化に同期して非アクティブ（Ｌｏｗ）となる（Ｔｒ８・Ｔｒ１０はＯＮ、Ｔｒ７・Ｔｒ９はＯＦＦ）。
　例えば１段目のフリップフロップＦＦ１（図５参照）では、ＩＮ端子がアクティブになる（ＧＳＰ信号がアクティブとなる）と、ブートストラップ容量Ｃｖがチャージされて第１ノードＮａの電位がＶＤＤ電位－Ｖｔｈ程度（Ｖｔｈはトランジスタの閾値電圧）までプリチャージされる。このとき、ＣＫ２がＨｉｇｈ（ＣＫＢ端子がアクティブ）であるため、Ｔｒ５およびＴｒ６がともにＯＮするが、抵抗Ｒｒの電流制限によって、Ｔｒ６の駆動能力よりもＴｒ５のそれが高くなるため、第２ノードＮｂはＶＳＳ電位となる。これは、ＧＳＰ信号が非アクティブになっても維持される（Ｔｒ２、Ｔｒ１２、Ｔｒ４はＯＦＦのままであるため）。
　ここで、ＣＫ１信号が立ち上がると、ブートストラップ効果によって、第１ノードＮａの電位がＶＤＤ電位以上に突き上がる。これにより、ＣＫ１信号（Ｈｉｇｈ）が電位降下（いわゆる閾値落ち）することなくＯＵＴ端子（ＧＯ１）から出力される。ＯＵＴ端子がＨｉｇｈになると、帰還部ＦＢのＴｒ１２がＯＮして、第２ノードＮｂは確実にＶＳＳ電位となる。なお、ＣＫ１が立ち下がると、ブートストラップ効果が切れて第１ノードＮａの電位はＶＤＤ電位－Ｖｔｈに戻る。次いで、ＣＫ２が立ち上がると、ディスチャージ部ＤＣＴｒ４がＯＮしてブートストラップ容量Ｃｖがディスチャージされるとともに、Ｔｒ２がＯＮしてＯＵＴ端子（ＧＯ１）からＶＳＳ（Ｌｏｗ）が出力され、フリップフロップＦＦ１のリセット（自己リセット）が完了する。
　また、図３の構成では、誤動作防止部ＳＣが設けられているため、通常動作中に、前段（自段の１つ前の段）および次段（自段の１つ後ろの段）の出力がともにアクティブとなったような場合には、Ｔｒ１４・Ｔｒ１５がともにＯＮしてＴｒ２がＯＮとなり、ＯＵＴ端子を強制的にＶＳＳ電位（Ｌｏｗ）にすることができる。また、図３の構成では、中継回路ＲＣ（Ｔｒ１３）が設けられているため、ブートストラップ効果によって第１ノードＮａの電位が一定以上となるとＴｒ１３がＯＦＦする。これにより、ディスチャージ部ＤＣのＴｒ４を高電圧から保護することができる。
　ＩＮＩＴ信号の反転信号であるＩＮＩＴＢ信号およびＩＮＩＴＫＥＥＰ信号は、ＩＮＩＴ信号から生成される。すなわち、図７に示すように、インバータ回路ＩＮＶはＩＮＩＴ信号からＩＮＴＢ信号を出力し、信号処理回路ＳＰＣは、ＩＮＩＴ信号を用いてＩＮＩＴＫＥＥＰ信号を生成する。ここで、ＩＮＩＴＢ信号は、ＩＮＩＴ信号の反転信号であり、ＩＮＩＴＫＥＥＰ信号は、ＩＮＩＴ信号がアクティブ（Ｈｉｇｈ）から非アクティブ（Ｌｏｗ）となるタイミングでアクティブ（Ｈｉｇｈ）となっており、このタイミングの後に（例えば、図６のようにＧＳＰ信号のアクティブ化に同期して）非アクティブ（Ｌｏｗ）となる。
　（レイアウトパターン）
　次に、図３のフリップフロップＦＦのレイアウトパターンについて説明する。
　図３のフリップフロップＦＦは、実際には、基板上に形成されて実現されており、基板側から、各トランジスタのチャネルが形成されるチャネル層（シリコン層）、各トランジスタのゲート電極が形成されるゲート層、各信号配線および各電源配線が形成されるメタル層の順に各層が配されている。また、シリコン層とゲート層との間にはゲート絶縁膜が形成され、ゲート層とメタル層との間には層間絶縁膜が形成されている。これらの要素は、例えば、モノリシックに半導体回路を基板に作り込む従来一般的な方法によって形成することができる。
　また、フリップフロップＦＦが形成される基板上には、入力端子（ＩＮ端子）、出力端子（ＯＵＴ端子）、第１および第２クロック信号端子ＣＫＡ・ＣＫＢ、第１初期化端子（ＩＮＩＴ端子）、第２初期化端子（ＩＮＩＴＢ端子）、第３初期化端子（ＩＮＩＴＫＥＥＰ端子）、並びに、バックイン端子（ＢＩＮ端子）となる信号配線が、また、第１電源ＶＳＳが供給される電源配線、および第２電源ＶＤＤが供給される電源配線が、それぞれ形成されている。なお、これら以外の配線が形成されていてもよい。
　各信号配線、各電源配線、各トランジスタ、各抵抗、および容量は、それぞれが基板上にレイアウトされるとともに、図３に示した電気的接続を行うように互いに接続されている。ここで、抵抗Ｒｒ形成領域付近のレイアウトパターンと、抵抗Ｒｉ形成領域付近のレイアウトパターンとを例示して、注目すべき点であるトランジスタ間の接続構成について説明する。
　図１に、抵抗Ｒｒ形成領域付近のレイアウトパターンを示す。図２に、抵抗Ｒｉ形成領域付近のレイアウトパターンを示す。図１および図２では、破線で囲まれた領域がシリコン層を示し、実線で囲まれた領域がゲート層を示し、グレー色で塗りつぶされた領域がメタル層を示している。なお、図１および図２では、ゲート絶縁膜および層間絶縁膜は透過している。
　図１に示すように、平面視において、抵抗Ｒｒ形成領域付近では、第１電源ＶＳＳが供給される電源配線１１が、一方向に延伸するように形成され、電源配線１１を介した一方の領域に、トランジスタＴｒ１０・Ｔｒ１１が形成され、他方の領域に、トランジスタＴｒ６が形成されている。
　図２に示すように、平面視において、抵抗Ｒｉ形成領域付近では、第２電源ＶＤＤが供給される電源配線１３と、第１電源ＶＳＳが供給される電源配線１４とが、同一方向に延伸するように形成され、電源配線１３と電源配線１４との間の領域に、トランジスタＴｒ８・Ｔｒ３が形成され、電源配線１４の電源配線１３と反対側の領域に、トランジスタＴｒ４が形成されている。
　各トランジスタは、レイアウトされている場所が異なるのみで同一の構成で形成されている。各トランジスタはそれぞれ、シリコン層、ゲート絶縁膜、ゲート電極、層間絶縁膜、ドレイン電極、およびソース電極により形成されている。一例として、図１に、トランジスタＴｒ１１のゲート電極部分の断面構造を示す。
　シリコン層は、基板上に形成されている。シリコン層では、ｎチャネル型のトランジスタを構成するように、アモルファスシリコンやポリシリコンなどから各領域（各拡散層）が形成されている。ゲート絶縁膜は、シリコン層を覆うように、基板上に形成されている。ゲート絶縁膜は、例えば、窒化シリコンなどからなる。
　ゲート電極は、ゲート絶縁膜上に形成されている。ゲート電極は、平面視で、シリコン層（具体的にはシリコン層のチャネル形成領域）に重なるように配置されている。ゲート電極は、例えば、チタン、クロム、アルミニウム、モリブデン、タンタル、タングステン、銅などの金属膜からなってもよいし、それらの合金膜、または、該金属膜および該合金膜の積層膜からなってもよい。層間絶縁膜は、ゲート電極を覆うように、ゲート絶縁膜上に形成されている。層間絶縁膜は、例えば、窒化シリコンなどからなる。
　ドレイン電極およびソース電極は、層間絶縁膜上にそれぞれ形成されている。ドレイン電極は、平面視で、シリコン層（具体的にはシリコン層のドレイン領域）に重なるように配置されており、コンタクトホールを介して該シリコン層に接続されている。ソース電極は、平面視で、シリコン層（具体的にはシリコン層のソース領域）に重なるように配置されており、コンタクトホールを介して該シリコン層に接続されている。ドレイン電極とソース電極とは、平面視で、ゲート電極を挟んで配置されている。
　ここで、図１に示すように、トランジスタＴｒ６のソース電極と、トランジスタＴｒ１０のドレイン電極とは、シリコン配線１２によって接続されている。シリコン配線１２は、トランジスタＴｒ６・Ｔｒ１０のシリコン層と同層に形成されており、該シリコン層を構成する材料によって構成されている。
　抵抗Ｒｒは、シリコン配線１２によって形成されている。シリコン配線１２は、抵抗を有しているので、抵抗として機能することができる。シリコン配線１２は、平面視において電源配線１１と重なっており（電源配線１１の下層に位置し）、その重畳部において曲折している。図１に、シリコン配線１２と電源配線１１との重畳部の断面構造を示す。ここでは、基板上に、シリコン配線１２、ゲート絶縁膜、層間絶縁膜、および電源配線１１が、基板側からこの順に形成されている。
　図２に示すように、トランジスタＴｒ８のソース電極と、トランジスタＴｒ３のドレイン電極とは、シリコン配線１５によって接続されている。シリコン配線１５は、トランジスタＴｒ８・Ｔｒ３のシリコン層と同層に形成されており、該シリコン層を構成する材料によって構成されている。
　トランジスタＴｒ３のソース電極と、トランジスタＴｒ４のドレイン電極とは、シリコン配線１６によって接続されている。シリコン配線１６は、トランジスタＴｒ３・Ｔｒ４のシリコン層と同層に形成されており、該シリコン層を構成する材料によって構成されている。
　抵抗Ｒｉは、シリコン配線１６によって形成されている。シリコン配線１６は、抵抗を有しているので、抵抗として機能することができる。シリコン配線１６は、平面視において電源配線１４と重なっており、その重畳部において曲折している。
　上記の構成によれば、トランジスタ間をシリコン配線１２・１５・１６を用いて接続していることにより、コンタクト数を減らし、トランジスタ間の接続に必要なレイアウト面積を縮小することが可能となる。また、シリコン配線１２・１６は抵抗として機能するので、これによるコンタクト数、およびレイアウト面積の増加も無くすことができる。
　このように、フリップフロップＦＦに含まれる各トランジスタは、すべて同一導電型であるので、トランジスタ間同士の接続を、各トランジスタのシリコン層を構成する材料によって構成されているシリコン配線を用いて行うことができる。つまりは、一方のトランジスタのシリコン層と、他方のトランジスタのシリコン層とを連結することで、トランジスタ間同士の接続を行うことができる。したがって、コンタクト数を減らし、トランジスタ間の接続に必要なレイアウト面積を縮小することが可能となる。
　また、シリコン配線によって抵抗を形成することができ、その抵抗値はシリコン配線の長さによって設定することができる。さらに、抵抗として機能するシリコン配線１２・１６は、電源配線１１・１４との重畳部において曲折しているので、例えば、液晶層からのノイズを低減することが可能となる。但し、ノイズの影響の大小によっては、必ずしも曲折していなくてもよい。
　なお、図１および図２に示したレイアウトパターンは一例であり、トランジスタ同士の接続部にシリコン配線が用いられているという特徴的構成以外は、これに限定されるものではない。すなわち、各電源配線やトランジスタなどのサイズおよび配置は、設計に応じて適切に設定されていればよい。また、図１および図２に示した領域以外の領域についても、適切にレイアウトされる。
　〔実施の形態２〕
　図３のフリップフロップＦＦは、図８に示すように変形することができる。図８は、本実施の形態のフリップフロップＦＦの一構成例を示す。図８のフリップフロップＦＦは、図３のフリップフロップＦＦと比較して、抵抗Ｒｒの位置が異なっており、その他は同一の構成を有する。つまりは、抵抗Ｒｒは、Ｔｒ６のドレイン電極とＶＤＤとの間に設けられている。
　図９に、本実施例における抵抗Ｒｒ形成領域付近のレイアウトパターンを示す。図９では、破線で囲まれた領域がシリコン層を示し、実線で囲まれた領域がゲート層を示し、グレー色で塗りつぶされた領域がメタル層を示しており、ゲート絶縁膜および層間絶縁膜は透過している。
　図９に示すように、平面視において、抵抗Ｒｒ形成領域付近では、電源配線２１、信号配線２２～２４、電源配線２５が同一方向に延伸するように形成され、電源配線２５の信号配線２４と反対側の領域に、トランジスタＴｒ６が形成されている。電源配線２１には、第２電源ＶＤＤが供給され、電源配線２５には、第１電源ＶＳＳが供給される。信号配線２２～２４には、各種信号（例えばＩＮＩＴ信号など）が供給される。
　トランジスタＴｒ６のドレイン電極と電源配線２１とは、シリコン配線２６およびコンタクトホール２７によって接続されている。シリコン配線２６は、トランジスタＴｒ６のシリコン層と同層に形成されており、該シリコン層を構成する材料によって構成されている。シリコン配線２６は、コンタクトホール２７を介して電源配線２１に接続される。
　抵抗Ｒｒは、シリコン配線２６によって形成されている。シリコン配線２６は、抵抗を有しているので、抵抗として機能することができる。シリコン配線２６は、平面視において、電源配線２１、信号配線２２～２４、電源配線２５と重なっており（電源配線２１、信号配線２２～２４、電源配線２５の下層に位置し）、特に幅が大きい電源配線２５との重畳部において曲折している。図９に、シリコン配線２６と電源配線２５との重畳部の断面構造を示す。ここでは、基板上に、シリコン配線２６、ゲート絶縁膜、層間絶縁膜、および電源配線２５が、基板側からこの順に形成されている。
　上記の構成によれば、トランジスタと電源配線間をシリコン配線２６を用いて接続しているので、コンタクト数を減らし、トランジスタと信号線間の接続に必要なレイアウト面積を縮小することが可能となる。また、シリコン配線２６は抵抗として機能するので、これによるコンタクト数およびレイアウト面積の増加も無くすことができる。
　なお、図９に示したレイアウトパターンは一例であり、トランジスタと電源配線との接続部にシリコン配線が用いられているという特徴的構成以外は、これに限定されるものではない。すなわち、電源配線や、信号配線、トランジスタなどのサイズおよび配置は、設計に応じて適切に設定されていればよい。また、図９に示した領域以外の領域についても、適切にレイアウトされる。
　このように、上記では、フリップフロップにおいて、「トランジスタ同士の接続部」および「トランジスタと電源配線の接続部」にシリコン配線を用いることにより、レイアウト面積縮小という効果を奏することについて述べた。
　しかしながら、図３および図８のフリップフロップに限らず、その他のトランジスタ回路、すなわち、「トランジスタ同士の接続部」および「トランジスタと信号線の接続部」の少なくとも一方を含み、含まれる複数のトランジスタすべてが同一導電型のトランジスタ回路であればよく、これらの接続部にシリコン配線を適用することにより、上記効果を奏することができる。
　なお、トランジスタ回路の回路構成によっては、素子数が多くなるとともに、複数の信号線が必要となり、それらのレイアウトを複雑にせざるを得ない場合もある。この際は、適宜コンタクトホールおよび引き出し配線（ゲート層およびメタル層のいずれかに形成される）を介して、両者を接続してもよい。このような場合であっても、本実施例の構成によれば、部分的にでもシリコン配線を用いることができるので、レイアウト面積の縮小という効果を得ることができる。
　以下では、本発明に適用可能なトランジスタ回路の例として、反転信号生成回路（実施形態３）、インバータ回路（実施形態４）、および信号処理回路（実施形態５）を示す。なお、以下の実施形態で説明するレイアウトパターンにおいて、基板上の各層の構成は、特に言及しない限り、上述した構成（基板側から、シリコン層、ゲート層、メタル層の順に各層が配され、また、シリコン層とゲート層との間にはゲート絶縁膜、ゲート層とメタル層との間には層間絶縁膜が形成されている。）と同一である。また、レイアウトパターンを示す図面では、特に言及しない限り、破線で囲まれた領域がシリコン層を示し、実線で囲まれた領域がゲート層を示し、グレー色で塗りつぶされた領域がメタル層を示し、ゲート絶縁膜および層間絶縁膜は透過している。
　〔実施の形態３〕
　図１０は、本実施の形態の反転信号生成回路３０の一構成例を示す。反転信号生成回路３０は、ＶＤＤ－ＶＳＳ間に抵抗Ｒ１およびトランジスタＴｒ１が直列に接続され（但し、抵抗Ｒ１はＶＤＤ側で、Ｔｒ１はＶＳＳ側）、Ｔｒ１のゲート電極（制御端子）がＩＮ端子に接続され、Ｔｒ１のドレイン電極（導通端子）がＯＵＴ端子に接続された、構成を有している。反転信号生成回路３０は、入力されたＩＮ信号に基づいて、ＩＮ信号を反転したＯＵＴ信号を生成する回路であり、例えば、走査方向切替信号（ＵＤ）に基づいて、その反転信号（ＵＤＢ）を生成する、シフトレジスタの走査方向を切り替える回路として使用される。
　図１１に、反転信号生成回路３０のレイアウトパターンの一例を示す。図１１に示すように、平面視において、基板上には、ＶＳＳが供給される電源配線３２およびＶＤＤが供給される電源配線３３が配置され、両者間の領域にトランジスタＴｒ１が形成されている。
　トランジスタＴｒ１のドレイン電極と電源配線３３とは、シリコン配線３４およびコンタクトホール３５によって接続されている。シリコン配線３４は、トランジスタＴｒ１のシリコン層と同層に形成されており、該シリコン層を構成する材料によって構成されている。シリコン配線３４は、コンタクトホール３５を介して電源配線３３に接続される。
　抵抗Ｒ１は、シリコン配線３４によって形成されている。シリコン配線３４は、コンタクトホール３５がＴｒ１から比較的遠い位置に取られ、その長さが大きくなっている。シリコン配線３４は、平面視において電源配線３３と重なっており（電源配線３３の下層に位置し）、その重畳部において曲折している。
　上記の構成によれば、トランジスタＴｒ１と電源配線３３間をシリコン配線３４を用いて接続し、抵抗の機能を付加させているので、コンタクト数を減らし、両者間の接続に必要なレイアウト面積を縮小することが可能となる。また、シリコン配線３４は、電源配線３３との重畳部において曲折しているので、例えば液晶層からのノイズを低減することが可能となる。
　〔実施の形態４〕
　図１２は、本実施の形態のインバータ回路ＩＮＶの一構成例を示す。同図に示されるように、インバータ回路ＩＮＶは、ｎチャネルのトランジスタＴｒ２１～Ｔｒ２４と、抵抗Ｒａ・Ｒｗと、ブートストラップ容量ＣＶと、ＩＮ端子と、ＯＵＴ端子とを備える。例えば、ＩＮ端子にはＩＮＩＴ信号が入力され、ＯＵＴ端子からはＩＮＩＴＢ信号が出力される。
　Ｔｒ２１は、ゲート電極およびソース電極がブートストラップ容量ＣＶを介して接続され、かつドレイン電極がＶＤＤに接続されるとともに、ソース電極がＯＵＴ端子に接続され、Ｔｒ２２・２３のゲート電極はＩＮ端子に接続され、Ｔｒ２４のゲート電極はＶＤＤに接続され、Ｔｒ２１のゲート電極に接続するノードＮＡがＴｒ２４を介してノードＮＢに接続され、ノードＮＢが抵抗Ｒａを介してＶＤＤに接続されるとともに、Ｔｒ２３を介してＶＳＳに接続され、ＯＵＴ端子が抵抗Ｒｗを介してＶＤＤに接続されるとともに、Ｔｒ２２を介してＶＳＳに接続される。
　図１２のインバータ回路ＩＮＶでは、ＩＮ端子がアクティブ（Ｈｉｇｈ）になると、ノードＮＡおよびＮＢがＶＳＳ電位（Ｌｏｗ）となってＴｒ２１はＯＦＦし、また、Ｔｒ２２はＯＮするため、ＯＵＴ端子にはＶＳＳ電位（Ｌｏｗ）が出力される。この状態からＩＮ端子が非アクティブ（Ｌｏｗ）になると、ＶＤＤから抵抗Ｒａを介してブートストラップ容量ＣＶがチャージされ、Ｔｒ２１に電流が流れる。これにより、ブートストラップ容量ＣＶを介してノードＮＡが突き上げられ、ＯＵＴ端子からは、ＶＤＤ電位（Ｈｉｇｈ）が電位降下（閾値落ち）することなくから出力される。なお、図１２のインバータ回路ＩＮＶでは、ＯＵＴ端子が抵抗Ｒｗを介してＶＤＤに接続されているため、ブートストラップ効果が切れた後も、ＶＤＤ電位（閾値落ちのない電源電位）をＯＵＴ端子から出力し続けることができる。さらに、図１２の構成では、Ｔｒ２４が設けられているため、ブートストラップ効果によってノードＮＡの電位が一定以上となるとＴｒ２４がＯＦＦする。これにより、Ｔｒ２３を高電圧から保護することができる。
　図１３に、インバータ回路ＩＮＶのレイアウトパターンの一例を示す。図１３に示すように、基板上には、各電源配線、各信号配線、各トランジスタ、各抵抗、および容量が形成されている。なお、図１３に示すレイアウトパターンは一例であり、これに限るものではない。
　ここで、トランジスタＴｒ２４のドレイン電極と電源配線ＶＤＤＬとは、シリコン配線４１およびコンタクトホール４２によって接続されている。シリコン配線４１は、トランジスタＴｒ２４のシリコン層と同層に形成されており、該シリコン層を構成する材料によって構成されている。シリコン配線４１は、コンタクトホール４２を介して電源配線ＶＤＤＬに接続される。シリコン配線４１によって、抵抗Ｒａが形成されている。
　電源配線ＶＤＤＬと出力信号線ＯＵＴとは、シリコン配線４４およびコンタクトホール４５・４６によって接続されている。シリコン配線４４は、トランジスタＴｒ２４のシリコン層と同層に形成されており、該シリコン層を構成する材料によって構成されている。シリコン配線４１は、コンタクトホール４４を介して電源配線ＶＤＤＬに接続され、コンタクトホール４５を介して出力信号線ＯＵＴに接続される。シリコン配線４３によって、抵抗Ｒｗが形成されている。
　上記の構成によれば、トランジスタＴｒ２４と電源配線ＶＤＤＬ間をシリコン配線４１を用いて接続し、抵抗の機能を付加させているとともに、電源配線ＶＤＤＬと出力信号線ＯＵＴ間をシリコン配線４３を用いて接続し、抵抗の機能を付加させているので、コンタクト数を減らし、両者間の接続に必要なレイアウト面積を縮小することが可能となる。また、シリコン配線４１・４３は、平面視において曲折し、その長さが大きくなっているので、接続間の直線距離が近くても大きな抵抗を確保することが可能となる。
　〔実施の形態５〕
　図１４は、本実施の形態の信号処理回路ＳＰＣ１の一構成例を示す。図１４の信号処理回路ＳＰＣ１は、ＩＮ１端子（第１入力端子）およびＩＮ２（第２入力端子）と、ＯＵＴ端子（出力端子）と、ノードｎａ（第１ノード）およびノードｎｂ（第２ノード）と、ＶＤＤ（第１電源）およびＯＵＴ端子に接続され、ブートストラップ容量ｃｖを含む第１信号生成部ＦＳと、ノードｎｂ、ＶＳＳ（第２電源）およびＯＵＴ端子に接続される第２信号生成部ＳＳとを備え、ＩＮ１端子がアクティブになるとノードｎａがアクティブ（Ｈｉｇｈ）となり、ＩＮ２がアクティブになるとｎｂがアクティブ（Ｈｉｇｈ）となり、ＯＵＴ端子が抵抗Ｒｙを介してＶＳＳに接続されている。
　具体的には、信号処理回路ＳＰＣ１は、第１信号生成部ＦＳに設けられるトランジスタＴｒ３１と、第２信号生成部ＳＳに設けられるトランジスタＴｒ３２と、トランジスタＴｒ３３～３９とを備える。ここで、Ｔｒ３１は、ドレイン電極がＶＤＤに接続され、かつソース電極とゲート電極とがブートストラップ容量ｃｖを介して接続されるとともに、ソース電極がＯＵＴ端子に接続され、Ｔｒ３１のソース電極は、抵抗Ｒｙを介してＶＳＳに接続されるともに、Ｔｒ３２を介してＶＳＳに接続されている。また、Ｔｒ３２およびＴｒ３５のゲート電極はノードｎｂに接続され、Ｔｒ３４のゲート電極はノードｎａに接続され、Ｔｒ３６およびＴｒ３７のゲート電極はＩＮ１端子に接続され、Ｔｒ３８およびＴｒ３９のゲート電極はＩＮ２端子に接続されている。また、Ｔｒ３１のゲート電極に接続されるノードｎｃが、Ｔｒ３３を介してノードｎａに接続され、ノードｎａとＶＳＳとがＴｒ３５を介して接続されるとともに、ノードｎｂとＶＳＳとがＴｒ３４を介して接続され、ノードｎａとＶＤＤとがＴｒ３６を介して接続され、ノードｎａとＶＳＳとがＴｒ３９を介して接続され、ノードｎｂとＶＤＤとがＴｒ３８を介して接続され、ノードｎｂとＶＳＳとがＴｒ３７を介して接続されている。
　図１４の信号処理回路ＳＰＣ１では、ＩＮ２端子が非アクティブ（Ｌｏｗ）でＩＮ１端子がアクティブ（Ｈｉｇｈ）になると、ノードｎａがアクティブ（Ｈｉｇｈ）、ノードｎｂが非アクティブ（Ｌｏｗ）になって（Ｔｒ３６・３７がＯＮ）、ブートストラップ容量ｃｖがチャージされ、Ｔｒ３１に電流が流れる。これにより、ブートストラップ容量ｃｖを介してノードｎｃが突き上げられ、ＯＵＴ端子からは、ＶＤＤ電位（Ｈｉｇｈ）が電位降下（閾値落ち）することなくから出力される。次いで、ＩＮ１端子が非アクティブ（Ｌｏｗ）になると（ＩＮ２端子は非アクティブのまま）、ノードｎｃ・ｎｂはフローティングとなるため、ＯＵＴ端子からは、引き続きＶＤＤ電位（Ｈｉｇｈ）が出力される。次いで、ＩＮ２端子がアクティブ（Ｈｉｇｈ）になると、ノードｎｂがアクティブ（Ｈｉｇｈ）、ノードｎａが非アクティブ（Ｌｏｗ）になって（Ｔｒ３８・３９・３２がＯＮ）、ＯＵＴ端子からは、ＶＳＳ電位（Ｌｏｗ）が出力される。
　本信号処理回路ＳＰＣ１では、ＯＵＴ端子が抵抗Ｒｙを介してＶＳＳに接続されているため、ＩＮ１・ＩＮ２が非アクティブとなる期間にＯＵＴ端子がフローティングとならない。ここで、抵抗Ｒｙの抵抗値を０．５～５．５メガオームの高抵抗値としておくことで、抵抗ＲｙによってＯＵＴ端子の初期値（ＩＮ１端子がアクティブになるまでのＴｒ１のソース電位）を決めることができる。これにより、ＩＮ１端子がアクティブ（Ｈｉｇｈ）になったときに、第１信号生成部ＦＳのブートストラップ回路が正常に機能する。
　また、図１４の信号処理回路ＳＰＣ１では、トランジスタＴｒ３４・３５が設けられているため、ノードｎａがアクティブの期間はノードｎｂを確実にＶＳＳ（非アクティブ）とし、ノードｎｂがアクティブの期間はノードｎａを確実にＶＳＳ（非アクティブ）とすることができる。これにより、ＩＮ１・ＩＮ２が非アクティブになる期間に前状態の出力を確実に維持することができる。
　また、図１４の信号処理回路ＳＰＣ１では、初動時にＩＮ１およびＩＮ２を非アクティブにしておくことが好ましい。こうすれば、第１信号生成部ＦＳのブートストラップ回路をより確実に機能させることができる。
　なお、図１４の信号処理回路ＳＰＣ１では、Ｔｒ３３が設けられているため、ブートストラップ効果によってノードｎｃの電位が一定以上となるとＴｒ３３がＯＦＦする。これにより、ノードｎａに接続する各トランジスタ（Ｔｒ３４・Ｔｒ３５・Ｔｒ３６・Ｔｒ３９）を高電圧から保護することができる。
　上記の信号処理回路ＳＰＣ１のレイアウトパターンは、設計に応じて適切に設定されていればよい。図示はしないが、抵抗Ｒｙを、電源配線ＶＳＳとＯＵＴ端子間に接続されたシリコン配線抵抗によって形成することができる。
　本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を公知技術や技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。また、各実施の形態で記載した作用効果等もほんの例示に過ぎない。
　本トランジスタ回路は、少なくとも１つのトランジスタを含むトランジスタ回路であって、上記トランジスタと信号線との接続部のうち少なくとも一部が、該トランジスタのチャネルを構成する材料によって形成されている構成を有する。
　また、本トランジスタ回路は、複数のトランジスタで構成され、トランジスタ同士の接続部およびトランジスタと信号線との接続部の少なくとも一方を含むトランジスタ回路であって、含まれる複数のトランジスタすべてが同一導電型であり、上記接続部が、各トランジスタのチャネルを構成する材料によって形成されている構成を有する。
　上記トランジスタ回路では、基板側から、各トランジスタのチャネルが形成されるチャネル層、各トランジスタのゲート電極が形成されるゲート層、信号線が形成されるメタル層の順に各層が配されていることが好ましい。
　上記トランジスタ回路では、上記接続部が信号線に重なっていることが好ましい。
　上記トランジスタ回路では、上記接続部が抵抗として機能することが好ましい。
　上記トランジスタ回路では、上記接続部が信号線との重畳部において曲折していることが好ましい。
　上記トランジスタ回路では、上記信号線が電源配線であることが好ましい。
　上記トランジスタ回路では、１つのトランジスタと、抵抗とを含み、上記トランジスタは、制御端子が入力端子に接続され、一方の導通端子が、出力端子に接続されるとともに上記抵抗を介して第１電源に接続され、他方の導通端子が第２電源に接続されていることが好ましい。
　本フリップフロップは、入力端子と、出力端子と、第１および第２クロック信号端子と、ブートストラップ容量を含み、第１クロック信号端子および出力端子に接続される第１出力部と、第１電源および出力端子に接続される第２出力部と、上記入力端子および第２電源に接続され、ブートストラップ容量をチャージする第１入力部と、上記ブートストラップ容量をディスチャージするディスチャージ部と、上記入力端子および第１電源に接続され、第２出力部に接続された第２入力部と、上記第２クロック信号端子に接続され、上記ディスチャージ部および第２出力部を制御するリセット部とを備え、含まれるトランジスタすべてが同一導電型であるフリップフロップであって、上記リセット部に含まれるトランジスタと第２電源との接続部、および上記リセット部に含まれるトランジスタと他のトランジスタとの接続部の少なくとも一方が含まれ、上記接続部が、各トランジスタのチャネルを構成する材料によって形成されている構成を有する。
　上記フリップフロップでは、上記第１入力部に含まれるトランジスタと他のトランジスタとの接続部が含まれ、この接続部が、各トランジスタのチャネルを構成する材料によって形成されていることが好ましい。
　本信号処理回路は、第１および第２入力端子と、出力端子と、ブートストラップ容量を含み、第２入力端子および出力端子に接続される第１出力部と、上記第１入力端子並びに第１電源および出力端子に接続される第２出力部と、上記ブートストラップ容量をチャージするチャージ部と、上記第１入力端子に接続され、ブートストラップ容量をディスチャージするディスチャージ部とを備え、含まれるトランジスタすべてが同一導電型である信号処理回路であって、上記第１出力部に含まれるトランジスタと第２電源との接続部が含まれ、この接続部が、各トランジスタのチャネルを構成する材料によって形成されている構成を有する。
　上記信号処理回路では、上記チャージ部に含まれるトランジスタと第２電源との接続部が含まれ、この接続部が、各トランジスタのチャネルを構成する材料によって形成されていることが好ましい。
　本発明のフリップフロップは、特に液晶表示装置のドライバ回路に好適である。
　１２，１５，１６，２６，３４，４１，４３　シリコン配線（接続部）
 

Claims (15)

  1. 　少なくとも１つのトランジスタを含むトランジスタ回路であって、
    　上記トランジスタと信号線との接続部のうち少なくとも一部が、該トランジスタのチャネルを構成する材料によって形成されていることを特徴とするトランジスタ回路。
  2. 　複数のトランジスタで構成され、トランジスタ同士の接続部およびトランジスタと信号線との接続部の少なくとも一方を含むトランジスタ回路であって、
    　含まれる複数のトランジスタすべてが同一導電型であり、上記接続部が、各トランジスタのチャネルを構成する材料によって形成されていることを特徴とするトランジスタ回路。
  3. 　基板側から、各トランジスタのチャネルが形成されるチャネル層、各トランジスタのゲート電極が形成されるゲート層、信号線が形成されるメタル層の順に各層が配されていることを特徴とする請求項１または２に記載のトランジスタ回路。
  4. 　上記接続部が信号線に重なっていることを特徴とする請求項１または２に記載のトランジスタ回路。
  5. 　上記接続部が抵抗として機能することを特徴とする請求項１または２に記載のトランジスタ回路。
  6. 　上記接続部が信号線との重畳部において曲折していることを特徴とする請求項１または２に記載のトランジスタ回路。
  7. 　上記信号線が電源配線であることを特徴とする請求項１または２に記載のトランジスタ回路。
  8. 　１つのトランジスタと、抵抗とを含み、
    　上記トランジスタは、制御端子が入力端子に接続され、一方の導通端子が、出力端子に接続されるとともに上記抵抗を介して第１電源に接続され、他方の導通端子が第２電源に接続されていることを特徴とする請求項１に記載のトランジスタ回路。
  9. 　入力端子と、出力端子と、第１および第２クロック信号端子と、ブートストラップ容量を含み、第１クロック信号端子および出力端子に接続される第１出力部と、第１電源および出力端子に接続される第２出力部と、上記入力端子および第２電源に接続され、ブートストラップ容量をチャージする第１入力部と、上記ブートストラップ容量をディスチャージするディスチャージ部と、上記入力端子および第１電源に接続され、第２出力部に接続された第２入力部と、上記第２クロック信号端子に接続され、上記ディスチャージ部および第２出力部を制御するリセット部とを備え、含まれるトランジスタすべてが同一導電型であるフリップフロップであって、
    　上記リセット部に含まれるトランジスタと第２電源との接続部、および上記リセット部に含まれるトランジスタと他のトランジスタとの接続部の少なくとも一方が含まれ、
    　上記接続部が、各トランジスタのチャネルを構成する材料によって形成されていることを特徴とするフリップフロップ。
  10. 　上記第１入力部に含まれるトランジスタと他のトランジスタとの接続部が含まれ、この接続部が、各トランジスタのチャネルを構成する材料によって形成されていることを特徴とする請求項９に記載のフリップフロップ。
  11. 　第１および第２入力端子と、出力端子と、ブートストラップ容量を含み、第２入力端子および出力端子に接続される第１出力部と、上記第１入力端子並びに第１電源および出力端子に接続される第２出力部と、上記ブートストラップ容量をチャージするチャージ部と、上記第１入力端子に接続され、ブートストラップ容量をディスチャージするディスチャージ部とを備え、含まれるトランジスタすべてが同一導電型である信号処理回路であって、
    　上記第１出力部に含まれるトランジスタと第２電源との接続部が含まれ、この接続部が、各トランジスタのチャネルを構成する材料によって形成されていることを特徴とする信号処理回路。
  12. 　上記チャージ部に含まれるトランジスタと第２電源との接続部が含まれ、この接続部が、各トランジスタのチャネルを構成する材料によって形成されていることを特徴とする請求項１１に記載の信号処理回路。
  13. 　第１～第３入力端子と、第１および第２ノードと、第１ノード、第３入力端子および出力端子に接続され、ブートストラップ容量を含む第１信号生成部と、第２ノード、第１電源および出力端子に接続される第２信号生成部とを備え、第１入力端子がアクティブになると第１ノードがアクティブとなり、第２入力端子がアクティブになると第２ノードがアクティブとなる信号処理回路であって、
    　上記第１信号生成部に含まれるトランジスタと第１電源との接続部が含まれ、この接続部が、各トランジスタのチャネルを構成する材料によって形成されていることを特徴とする信号処理回路。
  14. 　請求項１または２に記載のトランジスタ回路、請求項９に記載のフリップフロップ、あるいは、請求項１１または１３に記載の信号処理回路を備えることを特徴とするドライバ回路。
  15. 　請求項１または２に記載のトランジスタ回路、請求項９に記載のフリップフロップ、あるいは、請求項１１または１３に記載の信号処理回路を備えることを特徴とする表示装置。
     
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2016079639A1 (ja) * 2014-11-20 2017-11-02 株式会社半導体エネルギー研究所 半導体装置、回路基板および電子機器
US10672358B2 (en) 2017-09-21 2020-06-02 Samsung Display Co., Ltd. Driving circuit with filtering function and display device having the same
JP2021096430A (ja) * 2019-12-19 2021-06-24 株式会社ジャパンディスプレイ 表示装置

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8736315B2 (en) * 2011-09-30 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2013093565A (ja) * 2011-10-07 2013-05-16 Semiconductor Energy Lab Co Ltd 半導体装置
TWI504143B (zh) * 2012-12-11 2015-10-11 Princeton Technology Corp 上電復位電路
US9715940B2 (en) * 2013-03-21 2017-07-25 Sharp Kabushiki Kaisha Shift register
JP6116665B2 (ja) * 2013-03-21 2017-04-19 シャープ株式会社 シフトレジスタ
KR102072214B1 (ko) * 2013-07-09 2020-02-03 삼성디스플레이 주식회사 주사 구동 장치 및 이를 포함하는 표시 장치
JP6320632B2 (ja) * 2015-04-28 2018-05-09 シャープ株式会社 シフトレジスタ
KR102598383B1 (ko) * 2018-12-10 2023-11-06 엘지디스플레이 주식회사 표시 장치 및 신호 반전 장치
US11699397B2 (en) 2020-03-16 2023-07-11 Chengdu Boe Optoelectronics Technology Co., Ltd. Display substrate, manufacturing method thereof, and display device having the same
EP4123632A4 (en) * 2020-03-16 2023-03-22 BOE Technology Group Co., Ltd. DISPLAY SUBSTRATE, METHOD FOR MAKING IT AND DISPLAY DEVICE
EP4134942A4 (en) * 2020-04-10 2023-06-14 BOE Technology Group Co., Ltd. DISPLAY SUBSTRATE AND METHOD OF MAKING THEREOF, AND DISPLAY DEVICE
CN111933083B (zh) * 2020-08-21 2023-04-07 京东方科技集团股份有限公司 移位寄存器单元、驱动方法和显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0465860A (ja) * 1990-07-06 1992-03-02 Fuji Xerox Co Ltd 半導体集積回路装置
JP2002319606A (ja) * 2001-02-15 2002-10-31 Sony Corp ポリシリコン膜の評価方法
JP2002335153A (ja) * 2001-05-11 2002-11-22 Semiconductor Energy Lab Co Ltd パルス出力回路、シフトレジスタ、および表示装置
JP2008268261A (ja) * 2007-04-16 2008-11-06 Hitachi Displays Ltd 表示装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56115558A (en) 1980-02-18 1981-09-10 Matsushita Electric Ind Co Ltd Semiconductor integrated circuit and manufacture thereof
JP2887032B2 (ja) 1992-10-30 1999-04-26 シャープ株式会社 薄膜トランジスタ回路およびその製造方法
JP4812080B2 (ja) 2005-10-12 2011-11-09 株式会社 日立ディスプレイズ 画像表示装置
JP4344390B2 (ja) 2007-03-27 2009-10-14 Ｏｋｉセミコンダクタ株式会社 半導体装置
JP5160162B2 (ja) * 2007-07-31 2013-03-13 コマツＮｔｃ株式会社 工作機械におけるワークの有無検出装置
JP5538890B2 (ja) * 2007-09-12 2014-07-02 シャープ株式会社 シフトレジスタ
JP5048081B2 (ja) 2007-12-20 2012-10-17 シャープ株式会社 バッファおよび表示装置
JP4902750B2 (ja) * 2007-12-28 2012-03-21 シャープ株式会社 半導体装置及び表示装置
WO2010035608A1 (en) 2008-09-25 2010-04-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0465860A (ja) * 1990-07-06 1992-03-02 Fuji Xerox Co Ltd 半導体集積回路装置
JP2002319606A (ja) * 2001-02-15 2002-10-31 Sony Corp ポリシリコン膜の評価方法
JP2002335153A (ja) * 2001-05-11 2002-11-22 Semiconductor Energy Lab Co Ltd パルス出力回路、シフトレジスタ、および表示装置
JP2008268261A (ja) * 2007-04-16 2008-11-06 Hitachi Displays Ltd 表示装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2016079639A1 (ja) * 2014-11-20 2017-11-02 株式会社半導体エネルギー研究所 半導体装置、回路基板および電子機器
US10672358B2 (en) 2017-09-21 2020-06-02 Samsung Display Co., Ltd. Driving circuit with filtering function and display device having the same
JP2021096430A (ja) * 2019-12-19 2021-06-24 株式会社ジャパンディスプレイ 表示装置

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