KR102598383B1 - 표시 장치 및 신호 반전 장치 - Google Patents

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Abstract

본 발명의 실시예들은 표시 장치 및 신호 반전 장치에 관한 것으로서, 기판과, 기판 상에 위치하는 산화물 반도체층과, 산화물 반도체층의 일 부분과 연결된 제1 전극과, 산화물 반도체층의 다른 부분과 연결된 제2 전극과, 산화물 반도체층의 상부 또는 하부에 위치하는 게이트 전극과, 기판 상에 위치하는 금속 산화막과, 금속 산화막의 일 단에 전기적으로 연결된 제1 연결전극과, 금속 산화막의 타 단에 전기적으로 연결된 제2 연결전극을 포함함으로써, 단순한 회로 구성을 갖는 소형의 신호 반전 장치와 이를 이용하는 표시 장치를 제공하는 데 있다.

Description

표시 장치 및 신호 반전 장치{DISPLAY DEVICE AND SIGNAL INVERSION DEVICE}
본 발명의 실시예들은 표시 장치 및 신호 반전 장치에 관한 것이다.
정보화 사회가 발전함에 따라, 조명장치, 영상 디스플레이 장치 등의 다양한 표시 장치가 개발되고 있다.
이러한 다양한 표시 장치는 다양한 구동을 위해 다양한 신호의 전압 레벨을 반전하기 구성이 필요할 수 있다. 이러한 신호 반전 장치의 경우, 인쇄회로기판 상에 제작되는 회로 형태로 구현되어 왔으며, 신호 반전 기능을 위한 많은 트랜지스터와 캐패시터로 회로가 복잡하게 구성되고, 많은 다양한 입력 전원을 필요로 하는 단점이 있다.
따라서, 종래의 신호 반전 장치를 표시 장치에 적용하게 되면, 표시 장치 내 회로부가 복잡해지고 회로 사이즈가 커지는 문제점이 있다. 또한, 표시 장치 내 신호 반전 장치를 탑재하기 위한 추가적인 제작 과정도 필요한 문제점이 있어왔다.
본 발명의 실시예들의 목적은, 단순한 회로 구성을 갖는 소형의 신호 반전 장치와 이를 이용하는 표시 장치를 제공하는 데 있다.
또한, 본 발명의 실시예들의 다른 목적은, 표시 패널에 직접 형성이 가능한 구조를 갖는 신호 반전 장치와 이를 포함하는 표시 장치를 제공하는 데 있다.
또한, 본 발명의 실시예들의 또 다른 목적은, 우수한 신호 반전 성능을 갖도록 설계된 물성을 갖는 회로 소자들로 구성된 신호 반전 장치와 이를 포함하는 표시 장치를 제공하는 데 있다.
또한, 본 발명의 실시예들의 또 다른 목적은, 우수한 신호 반전 성능을 갖도록 설계된 구조를 갖는 회로 소자들로 구성된 신호 반전 장치와 이를 포함하는 표시 장치를 제공하는 데 있다.
일 측면에서, 본 발명의 실시예들은, 다수의 서브픽셀이 배치되고, 다수의 서브픽셀 각각에 대응되어 스캔 라인 및 발광 제어 라인이 배치된 표시 패널과, 스캔 라인으로 스캔 신호를 출력하는 스캔 드라이버 회로와, 발광 제어 라인으로 발광 제어 신호를 출력하는 발광 제어 드라이버 회로를 포함하는 표시 장치를 제공할 수 있다.
발광 제어 드라이버 회로는, 제1 전압이 인가되는 제1 전압 노드와 발광 제어 라인이 전기적으로 연결된 출력 노드 사이에 전기적으로 연결된 저항소자와, 입력 신호에 의해 온-오프가 제어되고, 출력 노드와 제1 전압과 다른 제2 전압이 인가되는 제2 전압 노드 사이에 전기적으로 연결된 트랜지스터를 포함할 수 있다.
입력 신호는 스캔 드라이버 회로에서 출력된 스캔 신호일 수 있다.
발광 제어 드라이버 회로는, 입력 신호의 전압 레벨이 반전된 발광 제어 신호를 출력 노드로 출력할 수 있다.
제1 전압과 제2 전압 중에서 하나는 발광 제어 신호의 하이 레벨 전압과 대응되는 전압 값을 갖고, 나머지 하나는 발광 제어 신호의 로우 레벨 전압과 대응되는 전압 값을 가질 수 있다.
트랜지스터가 N 타입 트랜지스터인 경우, 제1 전압은 제2 전압보다 높은 전압 값을 가질 수 있다.
이 경우, 발광 제어 드라이버 회로는, 입력 신호가 하이 레벨 전압인 경우 트랜지스터가 턴-온 되어 제2 전압과 대응되는 전압 값을 갖는 발광 제어 신호를 출력 노드로 출력하고, 입력 신호가 로우 레벨 전압인 경우 트랜지스터가 턴-오프 되어 제1 전압과 대응되는 전압 값을 갖는 발광 제어 신호를 출력 노드로 출력할 수 있다.
트랜지스터가 P 타입 트랜지스터인 경우, 제2 전압은 제1전압보다 높은 전압 값을 가질 수 있다.
이 경우, 발광 제어 드라이버 회로는, 입력 신호가 하이 레벨 전압인 경우 트랜지스터가 턴-오프 되어 제1 전압과 대응되는 전압 값을 갖는 발광 제어 신호를 출력 노드로 출력하고, 입력 신호가 로우 레벨 전압인 경우 트랜지스터가 턴-온 되어 제2 전압과 대응되는 전압 값을 갖는 발광 제어 신호를 출력 노드로 출력할 수 있다.
저항소자의 저항 값은, 트랜지스터의 턴-온 시, 트랜지스터가 갖는 저항 값보다 크고, 트랜지스터의 턴-오프 시 트랜지스터가 갖는 저항 값보다 작을 수 있다.
트랜지스터는, 산화물 반도체층과, 산화물 반도체층의 일 부분과 연결된 제1 전극과, 산화물 반도체층의 다른 부분과 연결된 제2 전극과, 입력 신호가 인가되는 게이트 전극을 포함할 수 있다.
제1 전극은 출력 노드와 전기적으로 연결되고, 제2 전극은 제2 전압 노드와 전기적으로 연결되고, 게이트 전극은 스캔 신호와 대응되는 입력 신호가 인가될 수 있다.
산화물 반도체층은 N 타입 산화물 반도체층 또는 P 타입 산화물 반도체층일 수 있다.
산화물 반도체층은 인듐-갈륨-징크-옥사이드로 구성되고, 인듐, 갈륨 및 징크의 조성비는 1:1:1일 수 있다.
저항소자는, 금속 산화막과, 금속 산화막의 일 단에 전기적으로 연결된 제1 연결전극과, 금속 산화막의 타 단에 전기적으로 연결된 제2 연결전극을 포함할 수 있다.
제1 연결전극은 제1 전압 노드와 전기적으로 연결되고, 제2 연결전극은 출력 노드와 전기적으로 연결되며, 제2 연결전극과 제1 전극은 전기적으로 연결되거나 일체화 되어 있을 수 있다.
저항소자의 금속 산화막은 갈륨-징크-옥사이드로 구성될 수 있다,.
이 경우, 갈륨과 징크 중 갈륨은 50% 이상의 조성비를 가질 수 있다.
저항소자의 금속 산화막은 10Ωcm 이상의 비저항(Resistivity)을 가질 수 있다.
저항소자의 금속 산화막의 길이는 금속 산화막의 폭보다 클 수 있다.
저항소자의 금속 산화막의 두께는 트랜지스터의 산화물 반도체층의 두께보다 얇을 수 있다.
스캔 드라이버 회로 및 발광 제어 드라이버 회로는 표시 패널의 넌-액티브 영역에 배치될 수 있다.
표시 패널에서 발광 제어 드라이버 회로가 배치된 영역의 면적은 표시 패널에서 스캔 드라이버 회로가 배치된 영역의 면적보다 작을 수 있다.
다수의 서브픽셀 각각은, 발광 소자와, 발광 소자로 구동전류를 공급하기 위한 구동 트랜지스터와, 구동 트랜지스터의 게이트 노드로 데이터 전압을 전달해주기 위한 스캔 트랜지스터와, 발광소자의 발광을 제어하는 발광 제어 트랜지스터를 포함하고, 스캔 트랜지스터의 게이트 노드는 스캔 라인과 전기적으로 연결되고, 발광 제어 트랜지스터의 게이트 노드는 발광 제어 라인과 전기적으로 연결될 수 있다.
다른 측면에서, 본 발명의 실시예들은, 기판과, 기판 상에 위치하는 산화물 반도체층과, 산화물 반도체층의 일 부분과 연결된 제1 전극과, 산화물 반도체층의 다른 부분과 연결된 제2 전극과, 산화물 반도체층의 상부 또는 하부에 위치하는 게이트 전극과, 기판 상에 위치하는 금속 산화막과, 금속 산화막의 일 단에 전기적으로 연결된 제1 연결전극과, 금속 산화막의 타 단에 전기적으로 연결된 제2 연결전극을 포함하는 신호 반전 장치를 제공할 수 있다.
게이트 전극은 입력 신호가 입력되고, 제1 연결전극은 제1 전압이 인가되고, 제2 연결전극과 제1 전극은 전기적으로 연결되거나 일체화되고 출력 신호가 출력되고, 제2 전극은 제1 전압과 다른 제2 전압이 인가될 수 있다.
금속 산화막의 저항 값은, 산화 반도체에 채널이 형성된 경우, 트랜지스터가 갖는 저항 값보다 크고, 산화 반도체에 채널이 미 형성된 경우, 트랜지스터가 갖는 저항 값보다 작을 수 있다.
본 발명의 실시예들에 의하면, 단순한 회로 구성을 갖는 소형의 신호 반전 장치와 이를 이용하는 표시 장치를 제공하는 효과가 있다.
또한, 본 발명의 실시예들에 의하면, 표시 패널에 직접 형성이 가능한 구조를 갖는 신호 반전 장치와 이를 포함하는 표시 장치를 제공하는 효과가 있다.
또한, 본 발명의 실시예들에 의하면, 우수한 신호 반전 성능을 갖도록 설계된 물성을 갖는 회로 소자들로 구성된 신호 반전 장치와 이를 포함하는 표시 장치를 제공하는 효과가 있다.
또한, 본 발명의 실시예들에 의하면, 우수한 신호 반전 성능을 갖도록 설계된 구조를 갖는 회로 소자들로 구성된 신호 반전 장치와 이를 포함하는 표시 장치를 제공하는 효과가 있다.
도 1은 본 발명의 실시예들에 따른 신호 반전 장치를 나타낸 도면이다.
도 2는 본 발명의 실시예들에 따른 신호 반전 장치의 회로이다.
도 3 및 도 4는 도 2의 신호 반전 장치의 동작을 나타낸 도면들이다.
도 5는 본 발명의 실시예들에 따른 신호 반전 장치의 다른 회로이다.
도 6 및 도 7은 도 5의 신호 반전 장치의 동작을 나타낸 도면들이다.
도 8은 본 발명의 실시예들에 따른 신호 반전 장치의 성능을 설명하기 위한 그래프이다.
도 9는 본 발명의 실시예들에 따른 신호 반전 장치의 단면 구조를 나타낸 도면이다.
도 10은 본 발명의 실시예들에 따른 신호 반전 장치의 평면 구조를 나타낸 도면이다.
도 11은 본 발명의 실시예들에 따른 신호 반전 장치에 포함된 트랜지스터의 산화물 반도체층의 박막 물성을 설명하기 위한 도면이다.
도 12 및 도 13은 본 발명의 실시예들에 따른 신호 반전 장치에 포함된 저항소자의 구조적 특징과 박막 물성을 설명하기 위한 도면들이다.
도 14는 본 발명의 실시예들에 따른 표시 장치의 시스템 구성도이다.
도 15는 본 발명의 실시예들에 따른 표시 장치의 서브픽셀 회로이다.
도 16은 본 발명의 실시예들에 따른 표시 패널의 넌-액티브 영역에 배치된 스캔 드라이버 회로 및 발광 제어 드라이버 회로를 나타낸 도면이다.
도 17은 본 발명의 실시예들에 따른 스캔 드라이버 회로를 나타낸 도면이다.
도 18은 본 발명의 실시예들에 따른 신호 반전 장치가 적용된 발광 제어 드라이버 회로를 나타낸 도면이다.
도 19는 본 본 발명의 실시예들에 따른 신호 반전 장치가 적용된 발광 제어 드라이버 회로에 따른 베젤 감소 효과를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 신호 반전 장치(100)를 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 신호 반전 장치(100)는 저항소자(RD)와 트랜지스터(TR)를 포함할 수 있다.
신호 반전 장치(100)는 입력 신호(Vin)가 입력되는 입력 노드(IN), 출력 신호(Vout)가 출력되는 출력 노드(OUT), 제1 전압(V1)이 입력되는 제1 전압 노드(Nv1) 및 제2 전압(V2)이 입력되는 제2 전압 노드(Nv2) 등을 갖는다.
제1 전압(V1)과 제2 전압(V2)은 다른 전압 값을 갖는다. 예를 들어, 제1 전압(V1)이 제2 전압(V2)보다 높은 전압 값을 가질 수 있다. 다른 예로, 제2 전압(V2)이 제1 전압(V1)보다 높은 전압 값을 가질 수 있다.
저항소자(RD)는 제1 전압 노드(Nv1)와 출력 노드(OUT) 사이에 전기적으로 연결될 수 있다.
트랜지스터(TR)는 입력 신호(Vin)에 의해 온-오프(on-off)가 제어되고, 출력 노드(OUT)와 제2 전압 노드(Nv2) 사이에 전기적으로 연결될 수 있다.
저항소자(RD)는 제1 연결전극(ER1) 및 제2 연결전극(ER2) 등을 포함한다.
저항소자(RD)의 제1 연결전극(ER1)은 제1 전압 노드(Nv1)와 전기적으로 연결된다.
저항소자(RD)의 제2 연결전극(ER2)은 출력 노드(OUT)와 전기적으로 연결된다.
트랜지스터(TR)는 제1 전극(ET1), 제2 전극(ET2) 및 게이트 전극(G)을 포함한다.
트랜지스터(TR)의 게이트 전극(G)은 입력 신호(Vin)가 인가된다.
트랜지스터(TR)의 제1 전극(ET1)은 출력 노드(OUT)와 전기적으로 연결된다.
트랜지스터(TR)의 제2 전극(ET2)은 제2 전압 노드(Nv2)와 전기적으로 연결된다.
트랜지스터(TR)의 게이트 전극(G)은 입력 신호(Vin)가 인가된다.
저항소자(RD)의 제2 연결전극(ER2)과 트랜지스터(TR)의 제1 전극(ET1)은 전기적으로 연결되거나 일체화 될 수 있다.
트랜지스터(TR)는 N 타입 트랜지스터 또는 P 타입 트랜지스터일 수 있다.
한편, 트랜지스터(TR)는 턴-오프 된 경우, 제1 전극(ET1)과 제2 전극(ET2) 간에는 큰 저항 값(Rch_OFF)을 갖는 저항 성분(Rch)이 존재한다. 즉, 트랜지스터(TR)는 턴-오프 된 경우, 트랜지스터(TR)는 큰 저항 값(Rch_OFF)을 갖는 일종의 저항(Rch)으로 작용한다.
또한, 트랜지스터(TR)는 턴-온이 된 경우이더라도, 제1 전극(ET1)과 제2 전극(ET2) 사이에는 작은 저항 값(Rch_ON)을 갖는 저항 성분(Rch)이 존재할 수 있다. 즉, 트랜지스터(TR)는 턴-오프 된 경우, 트랜지스터(TR)는 작은 저항 값(Rch_ON)을 갖는 일종의 저항(Rch)으로 작용할 수 있다.
다시 말해, 트랜지스터(TR)는 턴-온 시, 트랜지스터(TR)는 작은 저항 값(Rch_ON)을 갖는 저항(Rch)으로 등가 하여 볼 수 있다. 트랜지스터(TR)는 턴-오프 시, 트랜지스터(TR)는 큰 저항 값(Rch_OFF)을 갖는 저항(Rch)으로 등가하여 볼 수 있다.
한편, 저항소자(RD)의 저항 값(R)은, 트랜지스터(TR)의 턴-온 시 트랜지스터(TR)가 갖는 작은 저항 값(Rch_ON)보다 크고, 트랜지스터(TR)의 턴-오프 시 트랜지스터(TR)가 갖는 큰 저항 값(Rch_OFF)을 보다 작을 수 있다.
본 발명의 실시예들에 따른 신호 반전 장치(100)는, 입력 신호(Vin)의 전압 레벨을 반전(변환)시켜서, 전압 레벨이 반전 된 출력 신호(Vout)로 출력한다. 여기서, 전압 레벨 반전은 하이 레벨에서 로우 레벨으로 반전되는 것과, 로우 레벨에서 하이 레벨로 반전되는 것을 의미할 수 있다.
도 2는 본 발명의 실시예들에 따른 신호 반전 장치(100)의 회로이고, 도 3 및 도 4는 도 2의 신호 반전 장치(100)의 동작을 나타낸 도면들이다.
도 2에 도시된 바와 같이, 신호 반전 장치(100)의 트랜지스터(TR)가 N 타입 트랜지스터인 경우, 제1 전압(V1)은 제2 전압(V2)보다 높은 전압 값을 가질 수 있다. 즉, 제1 전압(V1)은 고전위 전압(VDD)이고, 제2 전압(V2)은 저전위 전압(VSS)일 수 있다.
저항소자(RD)의 저항 값(R)은, 트랜지스터(TR)의 턴-온 시 트랜지스터(TR)가 갖는 작은 저항 값(Rch_ON)보다 크고, 트랜지스터(TR)의 턴-오프 시 트랜지스터(TR)가 갖는 큰 저항 값(Rch_OFF)을 보다 작을 수 있다.
도 3을 참조하면, 입력 신호(Vin)가 하이 레벨 전압(HLVi)인 경우, 트랜지스터(TR)는 게이트 전극(G)에 인가된 하이 레벨 전압(HLVi)의 입력 신호(Vin)에 의해 턴-온 된다. 이에 따라, 트랜지스터(TR)는 작은 저항 값(Rch_ON)을 갖는 저항(Rch)으로 등가 하여 볼 수 있다.
따라서, 도 2의 회로는 도 3과 같이 2개의 저항(R, Rch=Rch_ON)이 직렬로 연결된 전압 분배 회로로 등가 할 수 있다.
이에 따라, 전압 분배에 의해 출력 노드(OUT)에 출력되는 출력 신호(Vout)는 아래의 수학식 1과 같이 계산될 수 있다.
Figure 112018123369603-pat00001
설명의 편의를 위하여, 예를 들어, 저항소자(RD)의 저항 값(R)은 10 MΩ (Mega ohm)이고, 턴-온 된 트랜지스터(TR)의 작은 저항 값(Rch_ON)은 100 KΩ (Kilo ohm)이고, 제1 전압(V1)에 해당하는 고전위 전압(VDD)은 20V이고, 제2 전압(V2)에 해당하는 저전위 전압(VSS)은 0V라고 가정한다. 이를 위의 수학식 1에 대입해 보면, 아래의 수학식 2와 같이 계산될 수 있다.
Figure 112018123369603-pat00002
따라서, 출력 신호(Vout)는 제2 전압(V2)에 해당하는 저전위 전압(VSS)과 유사한 로우 레벨 전압 값(LLVo=0.198V)을 갖는다.
즉, 신호 반전 장치(100)는 제2 전압(V2)과 대응되는 로우 레벨 전압 값(LLVo)을 갖는 출력 신호(Vout)를 출력 노드(OUT)로 출력한다.
도 4를 참조하면, 입력 신호(Vin)가 로우 레벨 전압(LLVi)인 경우, 트랜지스터(TR)는 게이트 전극(G)에 인가된 로우 레벨 전압(LLVi)의 입력 신호(Vin)에 의해 턴-오프 된다. 이에 따라, 트랜지스터(TR)는 큰 저항 값(Rch_OFF)을 갖는 저항(Rch)으로 등가 하여 볼 수 있다.
따라서, 도 2의 회로는 도 4와 같이 2개의 저항(R, Rch=Rch_OFF)이 직렬로 연결된 전압 분배 회로로 등가 할 수 있다.
이에 따라, 전압 분배에 의해 출력 노드(OUT)에 출력되는 출력 신호(Vout)는 아래의 수학식 3과 같이 계산될 수 있다.
Figure 112018123369603-pat00003
설명의 편의를 위하여, 예를 들어, 저항소자(RD)의 저항 값(R)은 10 MΩ이고, 턴-오프 된 트랜지스터(TR)의 큰 저항 값(Rch_OFF)은 1 TΩ (Tera ohm)이고, 제1 전압(V1)에 해당하는 고전위 전압(VDD)은 20V이고, 제2 전압(V2)에 해당하는 저전위 전압(VSS)은 0V라고 가정한다. 이를 위의 수학식 3에 대입해 보면, 아래의 수학식 4와 같이 계산될 수 있다.
Figure 112018123369603-pat00004
따라서, 출력 신호(Vout)는 제1 전압(V1)에 해당하는 고전위 전압(VDD)과 유사한 하이 레벨 전압 값(HLVo=대략 20V)을 갖는다.
즉, 신호 반전 장치(100)는 제1 전압(V1)과 대응되는 하이 레벨 전압 값(HLVo)을 갖는 출력 신호(Vout)를 출력 노드(OUT)로 출력한다.
도 5는 본 발명의 실시예들에 따른 신호 반전 장치(100)의 다른 회로이고, 도 6 및 도 7은 도 5의 신호 반전 장치(100)의 동작을 나타낸 도면들이다.
도 5에 도시된 바와 같이, 트랜지스터(TR)가 P 타입 트랜지스터인 경우, 제2 전압(V2)은 제1 전압(V1)보다 높은 전압 값을 가질 수 있다. 즉, 제2 전압(V2)은 고전위 전압(VDD)이고, 제1 전압(V1)은 저전위 전압(VSS)일 수 있다.
저항소자(RD)의 저항 값(R)은, 트랜지스터(TR)의 턴-온 시 트랜지스터(TR)가 갖는 작은 저항 값(Rch_ON)보다 크고, 트랜지스터(TR)의 턴-오프 시 트랜지스터(TR)가 갖는 큰 저항 값(Rch_OFF)을 보다 작을 수 있다.
도 6을 참조하면, 입력 신호(Vin)가 하이 레벨 전압(HLVi)인 경우, 트랜지스터(TR)는 게이트 전극(G)에 인가된 하이 레벨 전압(HLVi)의 입력 신호(Vin)에 의해 턴-오프 된다. 이에 따라, 트랜지스터(TR)는 큰 저항 값(Rch_OFF)을 갖는 저항(Rch)으로 등가 하여 볼 수 있다.
따라서, 도 5의 회로는 도 6과 같이 2개의 저항(R, Rch=Rch_OFF)이 직렬로 연결된 전압 분배 회로로 등가 할 수 있다.
이에 따라, 전압 분배에 의해 출력 노드(OUT)에 출력되는 출력 신호(Vout)는 아래의 수학식 5와 같이 계산될 수 있다.
Figure 112018123369603-pat00005
설명의 편의를 위하여, 예를 들어, 저항소자(RD)의 저항 값(R)은 10 MΩ이고, 턴-오프 된 트랜지스터(TR)의 큰 저항 값(Rch_OFF)은 1 TΩ이고, 제1 전압(V1)에 해당하는 저전위 전압(VSS)을 0V이고, 제2 전압(V2)에 해당하는 고전위 전압(VDD)을 20V라고 가정한다. 이를 위의 수학식 5에 대입해 보면, 아래의 수학식 6과 같이 계산될 수 있다.
Figure 112018123369603-pat00006
따라서, 출력 신호(Vout)는 제1 전압(V1)에 해당하는 저전위 전압(VSS)과 유사한 로우 레벨 전압 값(LLVo=대략 0V)을 갖는다.
즉, 신호 반전 장치(100)는 제1 전압(V1)과 대응되는 로우 레벨 전압 값(LLVo)을 갖는 출력 신호(Vout)를 출력 노드(OUT)로 출력한다.
도 7을 참조하면, 입력 신호(Vin)가 로우 레벨 전압(LLVi)인 경우, 트랜지스터(TR)는 게이트 전극(G)에 인가된 로우 레벨 전압(LLVi)의 입력 신호(Vin)에 의해 턴-온 된다. 이에 따라, 트랜지스터(TR)는 작은 저항 값(Rch_ON)을 갖는 저항(Rch)으로 등가 하여 볼 수 있다.
따라서, 도 5의 회로는 도 7과 같이 2개의 저항(R, Rch=Rch_ON)이 직렬로 연결된 전압 분배 회로로 등가 할 수 있다.
이에 따라, 전압 분배에 의해 출력 노드(OUT)에 출력되는 출력 신호(Vout)는 아래의 수학식 7과 같이 계산될 수 있다.
Figure 112018123369603-pat00007
설명의 편의를 위하여, 예를 들어, 저항소자(RD)의 저항 값(R)은 10 MΩ이고, 턴-오프 된 트랜지스터(TR)의 작은 저항 값(Rch_ON)은 100 KΩ이고, 제1 전압(V1)에 해당하는 저전위 전압(VSS)을 0V이고, 제2 전압(V2)에 해당하는 고전위 전압(VDD)을 20V라고 가정한다. 이를 위의 수학식 7에 대입해 보면, 아래의 수학식 8과 같이 계산될 수 있다.
Figure 112018123369603-pat00008
따라서, 출력 신호(Vout)는 제2 전압(V2)에 해당하는 고전위 전압(VDD)과 유사한 하이 레벨 전압 값(HLVo=대략 19.8V)을 갖는다.
즉, 신호 반전 장치(100)는 제2 전압(V2)과 대응되는 하이 레벨 전압 값(HLVo)을 갖는 출력 신호(Vout)를 출력 노드(OUT)로 출력한다.
도 2 내지 도 7에서, 출력 신호(Vout)의 하이 레벨 전압(HLVi)은 입력 신호(Vin)의 하이 레벨 전압(HLVo)과 동일할 수도 있지만 약간 다를 수도 있다. 마찬 가지로, 출력 신호(Vout)의 로우 레벨 전압(LLVi)은 입력 신호(Vin)의 로우 레벨 전압(LLVo)과 동일할 수도 있지만, 약간 다를 수도 있다.
또한, 도 2 내지 도 7에서, 출력 신호(Vout)의 하이 레벨 전압(HLVi)은 고전위 전압(VDD)과 동일할 수도 있지만 약간 다를 수도 있다. 마찬 가지로, 출력 신호(Vout)의 로우 레벨 전압(LLVi)은 저전위 전압(VSS)과 동일할 수도 있지만, 약간 다를 수도 있다.
도 8은 본 발명의 실시예들에 따른 신호 반전 장치(100)의 성능을 설명하기 위한 그래프이다.
전술한 바와 같이, 본 발명의 실시예들에 따른 신호 반전 장치(100)는 입력 신호(Vin)의 전압 레벨을 반전시켜서, 전압 레벨이 반전 된 출력 신호(Vout)로 출력한다. 여기서, 전압 레벨 반전은 하이 레벨에서 로우 레벨으로 반전되는 것과, 로우 레벨에서 하이 레벨로 반전되는 것을 포함할 수 있다.
본 발명의 실시예들에 따른 신호 반전 장치(100)에서, 출력 신호(Vout)의 하이 레벨 전압(HLVi)은 입력 신호(Vin)의 하이 레벨 전압(HLVo)과 동일할 수도 있지만 약간 다를 수도 있다. 마찬 가지로, 출력 신호(Vout)의 로우 레벨 전압(LLVi)은 입력 신호(Vin)의 로우 레벨 전압(LLVo)과 동일할 수도 있지만, 약간 다를 수도 있다.
또한, 출력 신호(Vout)의 하이 레벨 전압(HLVi)은 고전위 전압(VDD)과 동일할 수도 있지만 약간 다를 수도 있다. 마찬 가지로, 출력 신호(Vout)의 로우 레벨 전압(LLVi)은 저전위 전압(VSS)과 동일할 수도 있지만, 약간 다를 수도 있다.
전압 차이는 저항소자(RD)의 저항 값(R)과 트랜지스터(TR)의 저항(Rch=Rch_ON 또는 Rch_OFF)에 의한 전압 분배로 인해 발생할 수 있다.
따라서, 저항소자(RD)의 저항 값(R)과 트랜지스터(TR)의 저항(Rch=Rch_ON 또는 Rch_OFF)을 어떻게 설계하느냐에 따라, 신호 반전 장치(100)의 신호 반전 성능이 크게 달라질 수 있다.
우선, 저항소자(RD)의 저항 값(R)은, 트랜지스터(TR)의 턴-온 시 트랜지스터(TR)가 갖는 작은 저항 값(Rch_ON)보다 크고, 트랜지스터(TR)의 턴-오프 시 트랜지스터(TR)가 갖는 매우 큰 저항 값(Rch_OFF)을 보다 작을 수 있다.
도 8은 저항소자(RD)의 저항 값(R)을 트랜지스터(TR)의 턴-온 시 트랜지스터(TR)가 갖는 작은 저항 값(Rch_ON)의 10배, 100배 및 1000배가 되도록 설계한 경우, 입력 신호(Vin)와 출력 신호(Vout) 간의 전압 레벨 반전을 실험적으로 구해본 실험 결과 그래프이다.
도 8을 참조하면, 저항소자(RD)의 저항 값(R)이 트랜지스터(TR)의 턴-온 시 트랜지스터(TR)가 갖는 작은 저항 값(Rch_ON)보다 커지면 커질수록, 입력 신호(Vin)와 출력 신호(Vout) 간의 전압 레벨 반전 성능이 향상되는 경향을 보이는 것을 확인할 수 있다.
특히, 저항소자(RD)의 저항 값(R)이 트랜지스터(TR)의 턴-온 시 트랜지스터(TR)가 갖는 작은 저항 값(Rch_ON)의 대략 100배 이상으로 설계된 경우, 입력 신호(Vin)와 출력 신호(Vout) 간의 전압 레벨 반전 성능이 거의 이상적인 상황일 정도로 향상된 것을 확인할 수 있다.
따라서, 저항소자(RD) 및 트랜지스터(TR)의 구조 설계 시, 저항소자(RD)의 저항 값(R)이 트랜지스터(TR)의 턴-온 시 트랜지스터(TR)가 갖는 작은 저항 값(Rch_ON)의 대략 100배 이상이 되도록 설계하는 것이 필요할 수 있다.
한편, 본 발명의 실시예들에 따른 신호 반전 장치(100)의 저항소자(RD) 및 트랜지스터(TR)는, 단순히, 저항 부품이나 트랜지스터 부품일 수도 있지만, 조명이나 영상 디스플레이 기능 등을 갖는 표시 장치의 표시 패널을 제작할 때, 표시 패널 상의 다른 전극이나 배선들과 함께 형성될 수 있다.
한편, 신호 레벨을 반전하는 기존의 회로나 장치는 상당히 많은 트랜지스터들과 캐패시터들로 구성되고 여러 가지 종류의 전원들도 필요하기 때문에, 회로나 장치의 사이즈가 크고 제작도 어려운 단점이 있다.
이에 비해, 본 발명의 실시예들에 따른 신호 반전 장치(100)는 1개의 저항소자(RD), 1개의 트랜지스터(TR) 및 2가지의 전원(V1, V2)만을 필요로 하기 때문에, 장치 사이즈도 작고 제작도 매우 쉬운 장점이 있다.
이상에서는 본 발명의 실시예들에 따른 신호 반전 장치(100)를 회로적인 관점에서 설명하였으나, 아래에서는 우수한 신호 반전 성능과, 장치 사이즈 감소 및 제작의 용이성을 가능하게 구조적 및 물성적인 특징들에 대하여 더욱 상세하게 설명한다.
도 9 및 도 10은 본 발명의 실시예들에 따른 신호 반전 장치(100)의 단면 구조와 평면 구조를 나타낸 도면들이고, 도 11은 본 발명의 실시예들에 따른 신호 반전 장치(100)에 포함된 트랜지스터(TR)의 산화물 반도체층(OSL)의 박막 물성을 설명하기 위한 도면이고, 도 12 및 도 13은 본 발명의 실시예들에 따른 신호 반전 장치(100)에 포함된 저항소자(RD)의 구조적 특징과 박막 물성을 설명하기 위한 도면들이다.
도 9를 참조하면, 트랜지스터(TR) 및 저항소자(RD)는 기판(SUB) 상에 위치할 수 있다.
도 9 및 도 10을 참조하면, 트랜지스터(TR)는, 산화물 반도체층(OSL)과, 산화물 반도체층(OSL)의 일 부분과 연결된 제1 전극(ET1)과, 산화물 반도체층(OSL)의 다른 부분과 연결된 제2 전극(ET2)과, 게이트 전극(G) 등을 포함할 수 있다.
제1 전극(ET1)은 출력 노드(OUT)와 전기적으로 연결되어 출력 신호(Vout)가 출력될 수 있다.
제2 전극(ET2)은 제2 전압 노드(Nv2)와 전기적으로 연결되어 제2 전압(V2)이 인가될 수 있다.
게이트 전극(G)은, 도 9와 같이, 산화물 반도체층(OSL)의 상부에 위치할 수도 있고, 경우에 따라, 산화물 반도체층(OSL)의 하부에 위치할 수도 있다. 게이트 전극(G)과 산화물 반도체층(OSL) 사이에는 게이트 절연막(GI)이 위치할 수 있다.
게이트 전극(G)은 입력 노드(IN)와 전기적으로 연결되어 입력 신호(Vin)가 인가될 수 있다.
게이트 전극(G)에 인가되는 입력 신호(Vin)가 턴-온 레벨 전압인 경우, 산화물 반도체층(OSL)에는 채널(CH)이 형성될 수 있다. 여기서, 트랜지스터(TR)가 N 타입 트랜지스터인 경우, 턴-온 레벨 전압은 하이 레벨 전압이다. 트랜지스터(TR)가 P 타입 트랜지스터인 경우, 턴-온 레벨 전압은 로우 레벨 전압이다.
산화물 반도체층(OSL)에서 채널(CH)이 형성되지 않은 부분에서, 제1 전극(ET1)과 연결되는 부분과 제2 전극(ET2)과 연결되는 부분은 플라즈마 처리 또는 이온 주입 처리 등에 의해 도체화 된 부분일 수 있다.
도 9 및 도 10을 참조하면, 저항소자(RD)는, 금속 산화막(MOL)과, 금속 산화막(MOL)의 일 단에 전기적으로 연결된 제1 연결전극(ER1)과, 금속 산화막(MOL)의 타 단에 전기적으로 연결된 제2 연결전극(ER2)을 포함할 수 있다.
제1 연결전극(ER1)은 제1 전압 노드(Nv1)와 전기적으로 연결되어 제1 전압(V1)이 인가될 수 있다.
제2 연결전극(ER2)은 출력 노드(OUT)와 전기적으로 연결되어 출력 신호(Vout)가 출력될 수 있다.
저항소자(RD)의 제2 연결전극(ER2)과 트랜지스터(TR)의 제1 전극(ET1)은 다른 연결패턴에 의해 전기적으로 연결되거나 함께 형성된 일체화 된 전극일 수도 있다.
저항소자(RD)의 제1 연결전극(ER1)에 인가되는 제1 전압(V1)은, 트랜지스터(TR)의 제2 전극(ET2)에 인가되는 제2 전압(V2)과 다른 전압 레벨일 수 있다.
일 예로, 저항소자(RD)의 제1 연결전극(ER1)에 인가되는 제1 전압(V1)은 고전위 전압(VDD)이고, 트랜지스터(TR)의 제2 전극(ET2)에 인가되는 제2 전압(V2)은 저전위 전압(VSS)일 수 있다.
다른 예로, 저항소자(RD)의 제1 연결전극(ER1)에 인가되는 제1 전압(V1)은 저전위 전압(VSS)이고, 트랜지스터(TR)의 제2 전극(ET2)에 인가되는 제2 전압(V2)은 고전위 전압(VDD)일 수 있다.
아래에서는, 이상에서 각각 설명한 트랜지스터(TR)의 구조와 저항소자(RD)의 구조를 트랜지스터(TR)가 탑 게이트(Top Gate) 구조를 갖는 도 9의 예시를 참조하여 함께 다시 설명한다.
산화물 반도체층(OSL)과 금속 산화막(MOL)이 기판(SUB) 상에 배치된다.
게이트 절연막(GI)이 산화물 반도체층(OSL) 상에 배치된다.
게이트 전극(G)이 게이트 절연막(GI) 상에 배치된다.
기판(SUB) 상에 산화물 반도체층(OSL), 금속 산화막(MOL), 게이트 절연막(GI) 및 게이트 전극(G)을 모두 덮으면서 절연층(INS)이 배치된다.
제1 전극(ET1), 제2 전극(ET2), 제1 연결전극(ER1) 및 제2 연결전극(ER2)은 절연층(INS) 상에 배치된다.
제2 전극(ET2)은 절연층(INS)의 제1 홀을 통해 산화물 반도체층(OSL)의 다른 부분과 직접적으로 컨택되거나 다른 패턴을 통해 컨택된다.
제1 전극(ET1)은 절연층(INS)의 제2 홀을 통해 산화물 반도체층(OSL)의 일 부분과 직접적으로 컨택되거나 다른 패턴을 통해 컨택된다.
제2 연결전극(ER2)은 절연층(INS)의 제3 홀을 통해 금속 산화막(MOL)의 타 단과 직접적으로 컨택되거나 다른 패턴을 통해 컨택된다.
제2 연결전극(ER2)과 제1 전극(ET1)은 함께 형성될 수 있다.
제1 연결전극(ER1)은 절연층(INS)의 제4 홀을 통해 금속 산화막(MOL)의 일 단과 직접적으로 컨택되거나 다른 패턴을 통해 컨택된다.
도 9를 참조하면, 저항소자(RD)의 금속 산화막(MOL)의 두께(T)는 트랜지스터(TR)의 산화물 반도체층(OSL)의 두께(Ts)보다 얇을 수 있다. 예를 들어, 저항소자(RD)의 금속 산화막(MOL)의 두께(T)는 200Å이고 트랜지스터(TR)의 산화물 반도체층(OSL)의 두께(Ts)는 300Å일 수 있다.
저항소자(RD)의 금속 산화막(MOL)은 고저항 특성을 만들어 주기 위하여 박막을 형성될 수 있다.
이를 위해, 저항소자(RD)의 금속 산화막(MOL)은 MOCVD (Metal-Organic Chemical Vapor Deposition) 또는 ALD (Atomic Layer Deposition) 등의 박막 증착 제어가 가능한 박막 증착 공법을 통해 형성될 수 있다.
MOCVD (Metal-Organic Chemical Vapor Deposition) 공법은, 고온의 기판(SUB) 위에 원료 가스를 유출시켜 그 표면 상에서 분해 반응을 일으켜 박막을 형성하는 화학 증착(CVD: Chemical Vapor Deposition)의 일종으로서, 원료 가스 중에 유기 금속 착물을 포함하는 경우를 말하며, 유기 금속 가스를 가열한 기판(SUB) 상에 열분해 시켜 박막을 성장시키는 기술이다. MOCVD의 경우, 활로겐화물의 기체를 사용하는 CVD 보다 저온에서 조작하게 되고, 원자 오더에서의 박막 제어가 가능하마 균일한 막을 얻을 수 있다.
ALD (Atomic Layer Deposition) 공법은, 반응원료를 각각 분리, 공급하여 반응가스 간 화학반응으로 형성된 입자를 기판(SUB)의 표면에 증착, 박막을 형성하는 증착법으로서, 하나의 반응원료가 박막이 증착되는 기판(SUB) 위에 화학흡착이 일어난 후, 제2 또는 제3의 기체가 들어와 기판 위에서 다시 화학 흡착이 일어나면서 박막이 증착 되는 증착법이다.
이러한 MOCVD 또는 ALD 공법을 이용하는 경우, 일반적인 PVD (Physical Vapor Deposition) 및 일반적인 다른 CVD (Chemical Vapor Deposition) 공법에 비해, 박막 생산성이나 성장 속도는 늘릴 수 있으나, 박막 도포성이 좋아, 이를 통한 미세한 박막 두께 조절이 가능하다. 즉, MOCVD 또는 ALD 공법을 이용하는 경우, 우수한 스텝 커버리지(Step Coverage) 특성을 갖는 박막을 형성할 수 있다.
또한, MOCVD 또는 ALD 공법은, 스퍼터링 등의 다른 일반적인 증착법에 비해, 두께 균일도 및 조성 균일도가 더 우수하고, 더욱 고밀도의 박막을 형성할 수 있다.
이러한 MOCVD 또는 ALD 공법을 통해 형성되는 금속 산화막(MOL)은, 매우 얇은 막일 수 있다. 또한, MOCVD 또는 ALD 공법을 통해 형성되는 금속 산화막(MOL)은, 위치 별 두께 편차가 매우 작을 수 있다. 즉, 금속 산화막(MOL)은 좋은 두께 균일도 (즉, 낮은 두께 비균일도)를 가질 수 있다. 예를 들어, MOCVD 또는 ALD 공법을 통해 형성되는 금속 산화막(MOL)의 두께가 균일하지 않은 정도를 나타내는 두께 비균일도(즉, 금속 산화막(MOL)의 전체에서 두께가 균일하지 않은 부분의 비율)는 7% 미만일 수 있으며, 구체적인 예시 값으로서는 3.3% 정도일 수 있다.
또한, MOCVD 또는 ALD 공법을 통해 형성되는 금속 산화막(MOL)은 고밀도를 가질 수 있다. 예를 들어, MOCVD 또는 ALD 공법을 통해 형성되는 금속 산화막(MOL)의 밀도는 5.8g/m3 보다 큰 밀도일 수 있으며, 구체적인 예시 값으로는 6.1g/m3 일 수 있다.
트랜지스터(TR)의 산화물 반도체층(OSL) 또한, MOCVD (Metal-Organic Chemical Vapor Deposition) 또는 ALD (Atomic Layer Deposition) 등의 박막 증착 제어가 가능한 박막 증착 공법을 통해 형성될 수 있다.
도 10을 참조하면, 저항소자(RD)의 금속 산화막(MOL)의 폭(W)는 트랜지스터(TR)의 산화물 반도체층(OSL)의 폭(Ws)보다 작을 수 있다.
한편, 트랜지스터(TR)의 산화물 반도체층(OSL)은 N 타입 산화물 반도체층일 수 있다. 예를 들어, N 타입 산화물 반도체층은 인듐-징크-옥사이드 (IZO: Indium Zinc Oxide), 인듐-갈륨-징크-옥사이드 (IGZO: Indium Galium Zinc Oxide), 인듐-틴-징크-옥사이드 (ITZO: Indium Tin Zinc Oxide) 등 중 하나 이상을 포함하여 구성될 수 있다.
또한, 트랜지스터(TR)의 산화물 반도체층(OSL)은 산화물 반도체층(OSL)은 P 타입 산화물 반도체층일 수도 있다. 예를 들어, P 타입 산화물 반도체층은 CuOx, SnOx, NiOx 등 중 하나 이상을 포함하여 구성될 수 있다.
트랜지스터(TR)의 산화물 반도체층(OSL)은 N 타입 산화물 반도체층인 경우, 예를 들어, 도 11을 참조하면, 산화물 반도체층(OSL)은 IGZO로 구성될 수 있다. 즉, 산화물 반도체층(OSL)은 IGZO 계일 수 있다. 이 경우, IGZO에서 In, Ga 및 Zn의 조성비는 1:1:1 또는 이와 유사한 조성비를 가질 수 있다.
도 11는 In, Ga 및 Zn의 조성비(농도)에 따른 박막의 캐리어 농도(Carrier concentration, cm^-3)를 나타낸 것이다.
도 11을 참조하면, Zn는 박막의 뼈대 역할을 하고, In은 박막의 이동성을 높여주는 역할을 하고, Ga은 박막의 이동성을 억제하는 역할을 한다.
따라서, 도 11을 참조하면, In의 조성비(농도)가 높을수록, 박막의 캐리어 농도가 높아진다. 그리고, Ga의 조성비(농도)가 높아질수록, 박막의 캐리어 농도가 낮아진다.
따라서, 도 11에서, 박막이 GZO (Gallium Zinc Oxide) 계인 경우, 이동성 억제 특성이 지배적이므로 저항 박막의 형성에 유리할 수 있다. 박막이 IZO (Indium Zinc Oxide) 계인 경우, 이동성 향상 특성이 지배적이므로 도전성이 높은 박막의 형성에 유리할 수 있다.
한편, 트랜지스터(TR)의 산화물 반도체층(OSL)를 In, Ga 및 Zn의 조성비가 1:1:1인 IGZO로 구성하는 경우, 산화물 반도체층(OSL)은 이동성 향상과 이동성 억제 역할을 모두 적절히 할 수 있다. 이에 따라, 트랜지스터(TR)는 턴-온 시 저항 값(Rch_ON)과 턴-오프 시 저항 값(Rch_OFF)을 신호 반전 성능의 향상을 가능하게 하는 범위로 적절히 설정해줄 수 있다.
한편, 도 11을 참조하면, 신호 반전 장치(100)가 높은 신호 반전 성능을 갖기 위해서는, 저항소자(RD)에서 실제적인 저항 역할을 하는 금속 산화막(MOL)이 고저항 특성을 가져야 한다.
따라서, 저항소자(RD)의 금속 산화막(MOL)은, 저항 박막의 형성에 유리한 갈륨-징크-옥사이드(GZO: Gallium Zinc Oxide)로 구성될 수 있다.
금속 산화막(MOL)을 구성하는 GZO에서 Ga과 Zn 중 Ga은 50%의 조성비 또는 그 근방의 조성비 또는 50% 이상의 조성비를 갖도록 금속 산화막(MOL)을 형성함으로써, 고저항 특성을 구현할 수 있다.
도 12는 In, Ga 및 Zn의 조성비(농도)에 따른 박막의 비저항(Resistivity, Ωcm)를 나타낸 것이다.
도 12를 참조하면, Zn는 박막의 뼈대 역할을 하고, In은 박막의 이동성을 높여주는 역할을 하고, Ga은 박막의 이동성을 억제하는 역할을 한다.
따라서, 도 12를 참조하면, In의 조성비(농도)가 높을수록, 박막의 비저항이 작아진다. 그리고, Ga의 조성비(농도)가 높아질수록, 박막의 비저항이 커질 수 있다.
특히, Ga의 농도가 50%인 GZO 인 경우, 박막의 비저항은 매우 커질 수 있다. 이 경우, 금속 산화막(MOL)은 10Ωcm 이상의 비저항(Resistivity)을 가질 수 있다.
따라서, 저항소자(RD)의 금속 산화막(MOL)은 Ga 농도가 50% 이상이 되는 GZO로 구성함으로써, 저항소자(RD)는 10Ωcm의 높은 비저항 또는 그 근방의 높은 비저항 또는 10Ωcm 이상의 높은 비저항을 갖는 고저항 특성을 가질 수 있다. 이에 따라, 신호 반전 장치(100)가 높은 신호 반전 성능을 가질 수 있다.
도 13을 참조하면, 저항소자(RD)의 저항 값(R)을 예시적으로 산출해본다.
도 13은 저항소자(RD)의 금속 산화막(MOL)에서 제1 연결전극(ER1)과 제2 연결전극(ER2)이 연결되는 양쪽 단 부 사이를 도시한 것이다.
금속 산화막(MOL)의 길이가 L이고, 금속 산화막(MOL)의 폭이 W이고, 금속 산화막(MOL)의 두께가 T이고, 금속 산화막(MOL)의 비저항이 ρ일 때, 저항소자(RD)의 금속 산화막(MOL)의 저항 값(R)은 아래의 수학식 9과 같이 계산될 수 있다. 아래 수학식 9에서 A는 금속 산화막(MOL)의 단면적(W×T)이다.
Figure 112018123369603-pat00009
예를 들어, 금속 산화막(MOL)의 두께(T)가 200Å이라고 가정하고, 금속 산화막(MOL)이 Ga 농도가 50%인 GZO로 구성되어 금속 산화막(MOL)의 비저항(ρ)이 10Ωcm 인 경우를 가정하여, 저항소자(RD)의 저항 값(R)을 산출해보면 아래의 수학식 10과 같다.
Figure 112018123369603-pat00010
전술한 바와 같이, 저항소자(RD)의 금속 산화막(MOL)의 길이(L)는 금속 산화막(MOL)의 폭(W)보다 클 수 있다. 예를 들어, 저항소자(RD)의 금속 산화막(MOL)의 길이(L)가 금속 산화막(MOL)의 폭(W)의 2배 (L=2W)라고 하면, 저항소자(RD)의 저항 값(R)을 10 MΩ이 될 수 있다. 이런 경우, 도 2 내지 도 7을 참조하여 전술한 신호 반전 성능이 나올 수 있다.
이러한 저항소자(RD)의 금속 산화막(MOL)의 저항 값(R=10 MΩ)은, 트랜지스터(TR)이 턴-온 된 경우, 즉, 산화 반도체(MOL)에 채널(CH)이 형성된 경우, 트랜지스터(TR)가 갖는 저항 값(Rch_ON=100 KΩ)보다 크다. 그리고, 저항소자(RD)의 금속 산화막(MOL)의 저항 값(R)은, 트랜지스터(TR)이 턴-오프 된 경우, 즉, 산화 반도체(MOL)에 채널(CH)이 미 형성된 경우, 트랜지스터(TR)가 갖는 저항 값(Rch_OFF =1 TΩ)보다 작다.
전술한 본 발명의 실시예들에 따른 신호 반전 장치(100)는, 조명이나 영상 디스플레이 기능 등을 갖는 표시 장치의 표시 패널을 제작할 때, 표시 패널 상의 다른 전극이나 배선들과 함께 형성될 수 있다.
아래에서는, 본 발명의 실시예들에 따른 신호 반전 장치(100)가 적용된 표시 장치를 설명한다.
도 14는 본 발명의 실시예들에 따른 표시 장치(1400)의 시스템 구성도이다.
도 14를 참조하면, 본 발명의 실시예들에 따른 표시 장치(1400)는 영상이나 정보 등을 표시하기 위한 전자 장치를 포함할 수도 있고, 조명 장치, 발광 장치 등을 더 포함할 수 있다.
본 발명의 실시예들에 따른 표시 장치(1400)는, 영상을 표시하거나 빛을 출력하는 표시 패널(PNL)과, 이러한 표시 패널(PNL)을 구동하기 위한 구동회로를 포함할 수 있다.
표시 패널(PNL)은, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배치되고 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)에 의해 정의되는 다수의 서브픽셀(SP)이 매트릭스 타입으로 배열될 수 있다.
표시 패널(PNL)에서 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)은 서로 교차하여 배치될 수 있다. 예를 들어, 다수의 게이트 라인(GL)은 행(Row) 또는 열(Column)으로 배열될 수 있고, 다수의 데이터 라인(DL)은 열(Column) 또는 행(Row)으로 배열될 수 있다. 아래에서는, 설명의 편의를 위하여, 다수의 게이트 라인(GL)은 행(Row)으로 배치되고, 다수의 데이터 라인(DL)은 열(Column)로 배치되는 것으로 가정한다.
표시 패널(PNL)에는, 서브픽셀 구조 등에 따라, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 이외에, 다른 종류의 신호배선들이 배치될 수 있다. 구동전압 배선, 기준 전압 배선, 또는 공통전압 배선 등이 더 배치될 수 있다.
표시 패널(PNL)은 LCD (Liquid Crystal Display) 패널, OLED (Organic Light Emitting Diode) 패널 등 다양한 타입의 표시패널일 수 있다.
표시 패널(PNL)에 배치되는 신호배선들의 종류는, 서브픽셀 구조, 표시패널 타입(예: LCD 패널, OLED 패널 등) 등에 따라 달라질 수 있다. 그리고, 본 명세서에서는 신호배선은 신호가 인가되는 전극을 포함하는 개념일 수도 있다.
표시 패널(PNL)은 화상(영상)이 표시되는 액티브 영역(A/A)과, 그 외곽 영역이고 화상이 표시되지 않는 넌-액티브 영역(N/A)을 포함할 수 있다. 여기서, 넌-액티브 영역(N/A)은 베젤 영역이라고도 한다.
액티브 영역(A/A)에는 화상 표시를 위한 다수의 서브픽셀(SP)이 배치된다.
넌-액티브 영역(N/A)에는 데이터 드라이버(DDR)가 전기적으로 연결되기 위한 패드부가 배치되고, 이러한 패드부와 다수의 데이터 라인(DL) 간의 연결을 위한 다수의 데이터 링크 라인이 배치될 수도 있다. 여기서, 다수의 데이터 링크 라인은 다수의 데이터 라인(DL)이 넌-액티브 영역(N/A)으로 연장된 부분들이거나, 다수의 데이터 라인(DL)과 전기적으로 연결된 별도의 패턴들일 수 있다.
또한, 넌-액티브 영역(N/A)에는 데이터 드라이버(DDR)가 전기적으로 연결되는 패드 부를 통해 게이트 드라이버(GDR)로 게이트 구동에 필요한 전압(신호)을 전달해주기 위한 게이트 구동 관련 배선들이 배치될 수 있다. 예를 들어, 게이트 구동 관련 배선들은, 클럭 신호를 전달해주기 위한 클럭 배선들, 게이트 전압(VGH, VGL)을 전달해주는 게이트 전압 배선들, 스캔신호(게이트신호) 생성에 필요한 각종 제어신호를 전달해주는 게이트 구동 제어 신호배선들 등을 포함할 수 있다. 이러한 게이트 구동 관련 배선들은, 액티브 영역(A/A)에 배치되는 게이트 라인들(GL)과 다르게, 넌-액티브 영역(N/A)에 배치된다.
구동회로는, 다수의 데이터 라인(DL)을 구동하는 데이터 드라이버(DDR)와, 다수의 게이트 라인(GL)을 구동하는 게이트 드라이버(GDR)와, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하는 컨트롤러(CTR) 등을 포함할 수 있다.
데이터 드라이버(DDR)는 다수의 데이터 라인(DL)으로 데이터 전압을 출력함으로써 다수의 데이터 라인(DL)을 구동할 수 있다.
게이트 드라이버(GDR)는 다수의 게이트 라인(GL)으로 스캔신호를 출력함으로써 다수의 게이트 라인(GL)을 구동할 수 있다. 본 명세서에서 스캔신호는 게이트 신호라고도 한다.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작에 필요한 각종 제어신호(DCS, GCS)를 공급하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작을 제어할 수 있다. 또한, 컨트롤러(CTR)는 데이터 드라이버(DDR)로 영상데이터(DATA)를 공급할 수 있다.
컨트롤러(CTR)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상데이터를 데이터 드라이버(DDR)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상데이터(DATA)를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등의 타이밍 신호를 외부 (예: 호스트 시스템)로부터 입력 받아, 각종 제어 신호들을 생성하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)로 출력한다.
예를 들어, 컨트롤러(CTR)는, 게이트 드라이버(GDR)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다.
또한, 컨트롤러(CTR)는, 데이터 드라이버(DDR)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다.
컨트롤러(CTR)는, 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있다.
컨트롤러(CTR)는, 데이터 드라이버(DDR)와 별도의 부품으로 구현될 수도 있고, 데이터 드라이버(DDR)와 함께 통합되어 집적회로로 구현될 수 있다.
데이터 드라이버(DDR)는, 컨트롤러(CTR)로부터 영상데이터(DATA)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 드라이버(DDR)는 소스 드라이버라고도 한다.
데이터 드라이버(DDR)는 다양한 인터페이스를 통해 컨트롤러(CTR)와 각종 신호를 주고받을 수 있다.
게이트 드라이버(GDR)는, 다수의 게이트 라인(GL)로 스캔신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동한다.
게이트 드라이버(GDR)는, 컨트롤러(CTR)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔신호를 다수의 게이트 라인(GL)로 순차적으로 공급한다.
데이터 드라이버(DDR)는, 게이트 드라이버(GDR)에 의해 특정 게이트 라인이 열리면, 컨트롤러(CTR)로부터 수신한 영상데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)로 공급한다.
데이터 드라이버(DDR)는, 표시 패널(PNL)의 일 측(예: 상측 또는 하측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 표시패널 설계 방식 등에 따라 표시 패널(PNL)의 양측(예: 상 측과 하 측)에 모두 위치할 수도 있다.
게이트 드라이버(GDR)는, 표시 패널(PNL)의 일 측(예: 좌측 또는 우측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 표시패널 설계 방식 등에 따라 표시 패널(PNL)의 양측(예: 좌 측과 우 측)에 모두 위치할 수도 있다.
데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함하여 구현될 수 있다.
각 소스 드라이버 집적회로(SDIC)는 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 데이터 드라이버(DDR)는, 경우에 따라서, 하나 이상의 아날로그 디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다.
각 소스 드라이버 집적회로(SDIC)는, TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 표시 패널(PNL)의 본딩 패드(Bonding Pad)에 연결되거나 표시 패널(PNL) 상에 직접 배치될 수도 있다. 경우에 따라서, 각 소스 드라이버 집적회로(SDIC)는 표시 패널(PNL)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적회로(SDIC)는 COF (Chip On Film) 타입으로 구현될 수 있다. 이 경우, 각 소스 드라이버 집적회로(SDIC)는 회로필름 상에 실장 되어, 회로필름을 통해 표시 패널(PNL)에서의 데이터 라인들(DL)과 전기적으로 연결될 수 있다. 즉, 데이터 드라이버(DDR)는 다양한 타입들(TAB, COG, COF 등)로 구현될 수 있다.
게이트 드라이버(GDR)는 다수의 게이트 구동회로(GDC)를 포함할 수 있다. 여기서, 다수의 게이트 구동회로(GDC)는 다수의 게이트 라인(GL)과 각각 대응될 수 있다.
각 게이트 구동회로(GDC)는 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다.
각 게이트 구동회로(GDC)는 TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 표시 패널(PNL)의 본딩 패드(Bonding Pad)에 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 COF (Chip On Film) 방식으로 구현될 수 있다. 이 경우, 각 게이트 구동회로(GDC)는 회로필름 상에 실장 되어, 회로필름을 통해 표시 패널(PNL)에서의 게이트 라인들(GL)과 전기적으로 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 GIP (Gate In Panel) 타입으로 구현되어 표시 패널(PNL)에 내장되어 표시 패널(PNL)에 직접 형성될 수 있다. 즉, 게이트 드라이버(GDR)는 다양한 타입들(TAB, COG, COF, GIP 등)로 구현될 수 있다.
도 15는 본 발명의 실시예들에 따른 표시 장치(1400)의 서브픽셀(SP)의 회로이다.
도 15를 참조하면, 본 발명의 실시예들에 따른 표시 장치(1400)에 포함된 표시 패널(PNL)에 배치된 다수의 서브픽셀(SP) 각각은 발광 소자(LD), 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT), 발광 제어 트랜지스터(EMT), 센스 트랜지스터(SENT) 및 스토리지 캐패시터(Cst) 등을 포함할 수 있다.
발광 소자(LD)는 애노드 전극 및 캐소드 전극과, 애노드 전극 및 캐소드 전극 사이의 발광층을 포함할 수 있다.
발광 소자(LD)의 애노드 전극은 제2 노드(N2)에 전기적으로 연결되고, 발광 소자(LD)의 캐소드 전극은 기저 전압(EVSS)이 인가될 수 있다.
발광 소자(LD)는, 일 예로, 유기 발광 다이오드(OLED: Organic Light Emitting Diode), 발광 다이오드(LED: Light Emitting Diode) 등일 수 있다.
구동 트랜지스터(DRT)는 발광 소자(LD)로 구동전류를 공급하여 발광 소자(LD)를 구동할 수 있다.
구동 트랜지스터(DRT)의 게이트 노드는 제1 노드(N1)에 전기적으로 연결될 수 있고, 구동 트랜지스터(DRT)의 소스 노드 또는 드레인 노드는 제2 노드(N2)에 전기적으로 연결될 수 있고, 구동 트랜지스터(DRT)의 드레인 노드 또는 소스 노드는 제3 노드(N3)에 전기적으로 연결될 수 있다.
스캔 트랜지스터(SCT)는 제1 노드(N1)와 데이터 라인(DL) 사이에 전기적으로 연결되고, 스캔 신호(SCAN)에 의해 온-오프가 제어될 수 있다.
스캔 트랜지스터(SCT)의 드레인 노드 또는 소스 노드는 데이터 라인(DL)에 전기적으로 연결되고, 스캔 트랜지스터(SCT)의 소스 노드 또는 드레인 노드는 제1 노드(N1)에 전기적으로 연결되고, 스캔 트랜지스터(SCT)의 게이트 노드는 제1 게이트 라인(GL)에 전기적으로 연결될 수 있다.
스캔 트랜지스터(SCT)는 턴-온 되면, 데이터 라인(DL)을 통해 공급된 데이터 전압(VDATA)을 구동 트랜지스터(DRT)의 게이트 노드에 전달해줄 수 있다.
센스 트랜지스터(SENT)는 제2 노드(N2)와 기준 전압(VREF)을 공급하는 기준 전압 라인(RVL) 사이에 전기적으로 연결되고, 센스 신호(SENSE)에 의해 온-오프가 제어될 수 있다.
센스 트랜지스터(SENT)의 드레인 노드 또는 소스 노드는 기준 전압 라인(RVL)에 전기적으로 연결되고, 센스 트랜지스터(SENT)의 소스 노드 또는 드레인 노드는 제2 노드(N2)에 전기적으로 연결되고, 센스 트랜지스터(SENT)의 게이트 노드는 제2 게이트 라인(GL)에 전기적으로 연결될 수 있다.
스캔 트랜지스터(SCT)의 게이트 노드에 전기적으로 연결된 제1 게이트 라인(GL)와, 센스 트랜지스터(SENT)의 게이트 노드에 전기적으로 연결된 제2 게이트 라인(GL)는 동일할 수도 있고 다를 수도 있다.
스캔 트랜지스터(SCT)의 게이트 노드에 전기적으로 연결된 제1 게이트 라인(GL)을 아래에서는 스캔 라인(SCL)이라고 한다.
발광 제어 트랜지스터(EMT)는 제3 노드(N3)와 구동 전압(EVDD)을 공급하는 구동 전압 라인(DVL) 사이에 전기적으로 연결되고, 발광 제어 신호(EM)에 의해 온-오프가 제어될 수 있다.
발광 제어 트랜지스터(EMT)의 드레인 노드 또는 소스 노드는 구동 전압 라인(DVL)에 전기적으로 연결되고, 발광 제어 트랜지스터(EMT)의 소스 노드 또는 드레인 노드는 제3 노드(N3)에 전기적으로 연결되고, 발광 제어 트랜지스터(EMT)의 게이트 노드는 제3 게이트 라인(GL)에 전기적으로 연결될 수 있다.
발광 제어 트랜지스터(EMT)의 게이트 노드에 전기적으로 연결된 제3 게이트 라인(GL)을 발광 제어 라인(EML)이라고 한다.
발광 제어 트랜지스터(EMT)는 발광소자(LD)의 발광을 제어하는 트랜지스터로서, 구동 전류가 발광 소자(LD)로 흐를지 말지를 제어할 수 있다.
통상, 발광 제어 트랜지스터(EMT)의 온-오프 타이밍은 스캔 트랜지스터(SCT)의 온-오프 타이밍은 반대일 수 있다. 즉, 스캔 트랜지스터(SCT)가 턴-온 기간일 때, 발광 제어 트랜지스터(EMT)는 턴-오프 기간일 수 있다. 반대로, 스캔 트랜지스터(SCT)가 턴-오프 기간일 때, 발광 제어 트랜지스터(EMT)는 턴-온 기간일 수 있다.
스토리지 캐패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결되어, 양 단의 전압을 일정 시간 동안 유지해주는 역할을 한다.
도 16은 본 발명의 실시예들에 따른 표시 패널(PNL)의 넌-액티브 영역(N/A)에 배치된 스캔 드라이버 회로(SCDC) 및 발광 제어 드라이버 회로(EMDC)를 나타낸 도면이다.
도 15의 서브픽셀 구조를 고려할 때, 게이트 드라이버(GDR)는 스캔 라인(SCL)으로 스캔 신호(SCAN)를 출력하는 스캔 드라이버 회로(SCDC)와, 발광 제어 라인(EML)으로 발광 제어 신호(EM)를 출력하는 발광 제어 드라이버 회로(EMDC)를 포함할 수 있다.
도 16에 도시된 바와 같이, 게이트 드라이버(GDR)는 GIP (Gate In Panel) 타입으로 구현될 수 있다. 즉, 스캔 드라이버 회로(SCDC)와 발광 제어 드라이버 회로(EMDC)는 표시 패널(PNL)의 넌-액티브 영역(N/A)에 배치될 수 있다.
이와 같이, 표시 패널(PNL)의 넌-액티브 영역(N/A)에 다수의 스캔 드라이버 회로(SCDC)와 다수의 발광 제어 드라이버 회로(EMDC)가 배치되는 경우, 넌-액티브 영역(N/A)에 해당하는 베젤 영역의 폭(BW)가 커질 수 있다.
도 17은 본 발명의 실시예들에 따른 스캔 드라이버 회로(SCDC)를 나타낸 도면이다.
도 17을 참조하면, 각 스캔 드라이버 회로(SCDC)는 풀-업 트랜지스터(Tup), 풀-다운 트랜지스터(Tdown) 및 제어 스위치 회로(CSC) 등을 포함할 수 있다.
제어 스위치 회로(CSC)는 풀-업 트랜지스터(Tup)의 게이트 노드에 해당하는 Q 노드의 전압과, 풀-다운 트랜지스터(Tdown)의 게이트 노드에 해당하는 QB 노드의 전압을 제어하는 회로로서, 여러 개의 스위치(트랜지스터)를 포함할 수 있다.
풀-업 트랜지스터(Tup)는 게이트 신호 출력 노드(Nout)를 통해 스캔 라인(SCL)으로 제1 레벨 전압(예: 하이 레벨 전압(VGH))에 해당하는 스캔 신호(SCAN)를 공급하는 트랜지스터이다. 풀-다운 트랜지스터(Tdown)는 게이트 신호 출력 노드(Nout)를 통해 스캔 라인(SCL)으로 제2 레벨 전압(예: 로우 레벨 전압(VGL))에 해당하는 스캔 신호(SCAN)를 공급하는 트랜지스터이다. 풀-업 트랜지스터(Tup)와 풀-다운 트랜지스터(Tdown)는 서로 다른 타이밍에 턴-온 될 수 있다.
풀-업 트랜지스터(Tup)는, 클럭신호(CLK)가 인가되는 클럭신호 인가 노드(Nclk)와 스캔 라인(SCL)에 전기적으로 연결된 게이트 신호 출력 노드(Nout) 사이에 전기적으로 연결되고, Q 노드의 전압에 의해 턴 온 또는 턴 오프 된다.
풀-업 트랜지스터(Tup)의 게이트 노드는 Q 노드에 전기적으로 연결된다. 풀-업 트랜지스터(Tup)의 드레인 노드 또는 소스 노드는 클럭신호 인가 노드(Nclk)에 전기적으로 연결된다. 풀-업 트랜지스터(Tup)의 소스 노드 또는 드레인 노드는 스캔 신호(SCAN)가 출력되는 게이트 신호 출력 노드(Nout)에 전기적으로 연결된다.
풀-업 트랜지스터(Tup)는, Q 노드의 전압에 의해 턴 온 되어, 클럭신호(CLK)의 하이 레벨 구간에서의 하이 레벨 전압(VGH)을 갖는 스캔 신호(SCAN)를 게이트 신호 출력 노드(Nout)로 출력한다.
게이트 신호 출력 노드(Nout)에 출력된 하이 레벨 전압(VGH)의 스캔 신호(SCAN)는 해당 스캔 라인(SCL)에 공급된다.
풀-다운 트랜지스터(Tdown)는, 게이트 신호 출력 노드(Nout)와 기저 전압 노드(Nvss) 사이에 전기적으로 연결되고, QB 노드의 전압에 의해 턴 온 또는 턴 오프 된다.
풀-다운 트랜지스터(Tdown)의 게이트 노드는, QB 노드에 전기적으로 연결된다. 풀-다운 트랜지스터(Tdown)의 드레인 노드 또는 소스 노드는 기저 전압 노드(Nvss)에 전기적으로 연결되어 정 전압에 해당하는 기저 전압(VSS)을 인가받는다. 풀-다운 트랜지스터(Tdown)의 소스 노드 또는 드레인 노드는, 스캔 신호(SCAN)가 출력되는 게이트 신호 출력 노드(Nout)에 전기적으로 연결된다.
풀-다운 트랜지스터(Tdown)는, QB 노드의 전압에 의해 턴 온 되어, 로우 레벨 전압(VGL)의 스캔 신호(SCAN)를 게이트 신호 출력 노드(Nout)로 출력한다. 이에 따라, 로우 레벨 전압(VGL)의 스캔 신호(SCAN)는 게이트 신호 출력 노드(Nout)를 통해 해당 스캔 라인(SCL)으로 공급될 수 있다. 여기서, 로우 레벨 전압(VGL)의 스캔 신호(SCAN)는, 일 예로, 기저 전압(VSS)일 수 있다.
한편, 제어 스위치 회로(CSC)는, 둘 이상의 트랜지스터 등으로 구성될 수 있으며, Q 노드, QB 노드, 세트 노드(S, 스타트 노드라고도 함), 리셋 노드(R) 등의 주요 노드가 있다. 경우에 따라서, 제어 스위치 회로(CSC)는 구동전압(VDD) 등의 각종 전압이 입력되는 입력 노드 등이 더 있을 수 있다.
제어 스위치 회로(CSC)에서, Q 노드는 풀-업 트랜지스터(Tup)의 게이트 노드와 전기적으로 연결되고, 충전과 방전이 반복된다.
제어 스위치 회로(CSC)에서, QB 노드는 풀-다운 트랜지스터(Tdown)의 게이트 노드와 전기적으로 연결되고, 충전과 방전이 반복된다.
제어 스위치 회로(CSC)에서, 세트 노드(S)는 해당 게이트 구동회로(GDC)의 게이트 구동의 시작을 지시하기 위한 세트 신호(SET)를 인가 받는다.
여기서, 세트 노드(S)에 인가되는 세트 신호(SET)는 게이트 드라이버(GDR)의 외부에서 입력되는 스타트 신호(VST)일 수도 있고, 현재의 게이트 구동회로(GD)보다 앞선 이전 스테이지(stage)의 게이트 구동 회로(GDC)에서 출력된 스캔 신호(SCAN)가 피드백 된 신호(캐리 신호)일 수도 있다.
제어 스위치 회로(CSC)에서 리셋 노드(R)에 인가되는 리셋 신호(RST)는 모든 스테이지의 게이트 구동회로들(GDC)을 동시에 초기화하기 위한 리셋 신호일 수도 있고, 다른 스테이지(이전 또는 이후 스테이지)로부터 입력된 캐리 신호일 수 있다.
제어 스위치 회로(CSC)는 세트 신호(SET)에 응답하여 Q 노드를 충전하고, 리셋 신호(RST)에 응답하여 Q 노드를 방전한다. 제어 스위치 회로(CSC)는 Q 노드와 QB 노드 각각을 서로 다른 타이밍에 충전 또는 방전시키기 위하여 인버터 회로를 포함할 수 있다.
도 18은 본 발명의 실시예들에 따른 신호 반전 장치(100)가 적용된 발광 제어 드라이버 회로(EMDC)를 나타낸 도면이다.
도 18을 참조하면, 발광 제어 드라이버 회로(EMDC)는 신호 반전 장치(100)를 이용하여 구현될 수 있다.
즉, 발광 제어 드라이버 회로(EMDC)는 신호 반전 장치(100) 그 자체일 수도 있다.
이와 다르게, 발광 제어 드라이버 회로(EMDC)는 신호 반전 장치(100)를 포함하고, 다른 장치들을 더 포함할 수도 있다. 예를 들어, 신호 반전 장치(100)에 입력되는 입력 신호(Vin) 또는 신호 반전 장치(100)에서 출력되는 출력 신호(Vout)를 지연 시켜주는 지연 회로 등을 더 포함할 수 있다.
발광 제어 드라이버 회로(EMDC)는, 신호 반전 장치(100)이거나 신호 반전 장치(100)를 포함하기 때문에, 제1 전압(V1)이 인가되는 제1 전압 노드(Nv1)와 발광 제어 라인(EML)이 전기적으로 연결된 출력 노드(OUT) 사이에 전기적으로 연결된 저항소자(RD)와, 입력 신호(Vin)에 의해 온-오프가 제어되고, 출력 노드(OUT)와 제1 전압(V1)과 다른 제2 전압(V2)이 인가되는 제2 전압 노드(Nv2) 사이에 전기적으로 연결된 트랜지스터(TR)를 포함할 수 있다.
발광 제어 드라이버 회로(EMDC)는, 입력 신호(Vin)가 입력되는 입력 노드(IN), 출력 신호(Vout)가 출력되는 출력 노드(OUT), 제1 전압(V1)이 입력되는 제1 전압 노드(Nv1) 및 제2 전압(V2)이 입력되는 제2 전압 노드(Nv2) 등을 갖는다.
저항소자(RD)는 제1 전압(V1)이 인가되는 제1 전압 노드(Nv1)와 발광 제어 라인(EML)이 전기적으로 연결된 출력 노드(OUT) 사이에 전기적으로 연결될 수 있다.
트랜지스터(TR)는 입력 신호(Vin)에 의해 온-오프가 제어되고, 출력 노드(OUT)와 제1 전압(V1)과 다른 제2 전압(V2)이 인가되는 제2 전압 노드(Nv2) 사이에 전기적으로 연결될 수 있다.
저항소자(RD)는 제1 연결전극(ER1) 및 제2 연결전극(ER2)을 포함한다.
저항소자(RD)의 제1 연결전극(ER1)은 제1 전압 노드(Nv1)와 전기적으로 연결된다.
저항소자(RD)의 제2 연결전극(ER2)은 출력 노드(OUT)와 전기적으로 연결된다.
트랜지스터(TR)는 제1 전극(ET1), 제2 전극(ET2) 및 게이트 전극(G)을 포함한다.
트랜지스터(TR)의 게이트 전극(G)은 입력 신호(Vin)가 인가된다.
트랜지스터(TR)의 제1 전극(ET1)은 출력 노드(OUT)와 전기적으로 연결된다.
트랜지스터(TR)의 제2 전극(ET2)은 제2 전압 노드(Nv2)와 전기적으로 연결된다.
트랜지스터(TR)의 게이트 전극(G)은 입력 신호(Vin)가 인가된다.
저항소자(RD)의 제2 연결전극(ER2)과 트랜지스터(TR)의 제1 전극(ET1)은 전기적으로 연결되거나 일체화 될 수 있다.
트랜지스터(TR)가 N 타입 트랜지스터 또는 P 타입 트랜지스터일 수 있다.
입력 신호(Vin)는 스캔 드라이버 회로(SCDC)에서 출력된 스캔 신호(SCAN)일 수 있다.
입력 신호(Vin)는, 정확한 전압은 약간 다르지만, 신호 타이밍 측면에서, 스캔 드라이버 회로(SCDC)에서 출력된 스캔 신호(SCAN)와 동일할 수 있다. 이와 다르게, 입력 신호(Vin)는 스캔 신호(SCAN)를 시간적으로 약간 지연시킨 신호일 수도 있다.
발광 제어 드라이버 회로(EMDC)는, 입력 신호(Vin)의 전압 레벨이 반전된 발광 제어 신호(EM)를 출력 노드(OUT)로 출력할 수 있다. 따라서, 출력 신호(Vout)는 입력 신호(Vin)의 전압 레벨과 반대의 전압 레벨을 갖는 신호일 수 있다.
출력 신호(Vout)는 입력 신호(Vin)와 전압 레벨만 반대일 뿐, 시간적으로는 동일 타이밍에 전압 변동이 되는 신호일 수 있다. 이와 다르게, 출력 신호(Vout)는 입력 신호(Vin)와 전압 레벨이 반대일 뿐만 아니라, 시간적으로도 약간 지연이 되어 전압 변동이 되는 신호일 수 있다.
발광 제어 드라이버 회로(EMDC)에 입력되는 제1 전압(V1)과 제2 전압(V2) 중에서 하나는, 스캔 신호(SCAN)의 하이 레벨 전압과 대응되는 전압 값을 갖고, 나머지 하나는 스캔 신호(SCAN)의 로우 레벨 전압과 대응되는 전압 값을 가질 수 있다.
발광 제어 드라이버 회로(EMDC)에 포함된 신호 반전 장치(100)의 트랜지스터(TR)는 N 타입 또는 P 타입 트랜지스터일 수 있다.
발광 제어 드라이버 회로(EMDC)에 포함된 신호 반전 장치(100)의 트랜지스터(TR)가 N 타입 트랜지스터인 경우, 제1 전압(V1)은 제2 전압(V2)보다 높은 전압 값을 가질 수 있다. 즉, 제1 전압(V1)은 고전위 전압(VDD)이고, 제2 전압(V2)은 저전위 전압(VSS)일 수 있다.
발광 제어 드라이버 회로(EMDC)에 포함된 신호 반전 장치(100)의 트랜지스터(TR)가 P 타입 트랜지스터인 경우, 제2 전압(V2)은 제1 전압(V1)보다 높은 전압 값을 가질 수 있다. 즉, 제1 전압(V1)은 저전위 전압(VSS)이고, 제2 전압(V2)은 고전위 전압(VDD)일 수 있다.
발광 제어 드라이버 회로(EMDC)에 포함된 신호 반전 장치(100)는 도 1 내지 도 13을 참조하여 설명한 신호 반전 장치(100)와 동일하다.
도 19는 본 본 발명의 실시예들에 따른 신호 반전 장치(100)가 적용된 발광 제어 드라이버 회로(EMDC)에 따른 베젤 감소 효과를 설명하기 위한 도면이다.
통상의 발광 제어 드라이버 회로는 상당히 많은 트랜지스터들과 캐패시터들로 구성되고 여러 가지 종류의 전원들도 필요로 한다. 따라서, 통상의 발광 제어 드라이버 회로는 그 크기(면적)가 매우 큰 단점이 있어 왔다.
하지만, 본 발명의 실시예들에 따른 신호 반전 장치(100)를 활용하여 발광 제어 드라이버 회로(EMDC)를 구현하게 되면, 1개의 저항소자(RD), 1개의 트랜지스터(TR) 및 2가지의 전원(V1, V2)만을 필요로 하기 때문에, 작은 면적을 차지하는 발광 데어 드라이버 회로(EMDC)를 구현할 수 있다.
이 경우, 도 19에 도시된 바와 같이, 표시 패널에서 발광 제어 드라이버 회로(EMDC)가 배치된 영역의 면적은 표시 패널에서 스캔 드라이버 회로(SCDC)가 배치된 영역의 면적보다 상당히 작게 된다.
따라서, 도 19에 도시된 바와 같이, 넌-액티브 영역(N/A)에 해당하는 베젤 영역을 상당히 줄일 수 있다.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 신호 반전 장치
1400: 표시 장치
RD: 저항 소자
TR: 트랜지스터
SCDC: 스캔 드라이버 회로
EMDC: 발광 제어 드라이버 회로

Claims (20)

  1. 다수의 서브픽셀이 배치되고, 상기 다수의 서브픽셀 각각에 대응되어 스캔 라인 및 발광 제어 라인이 배치된 표시 패널;
    상기 스캔 라인으로 스캔 신호를 출력하는 스캔 드라이버 회로; 및
    상기 스캔 신호의 전압 레벨이 반전된 발광 제어 신호를 생성하여, 상기 발광 제어 라인과 연결된 출력 노드로 상기 발광 제어 신호를 출력하는 발광 제어 드라이버 회로를 포함하고,
    상기 발광 제어 드라이버 회로는,
    제1 전압이 인가되는 제1 전압 노드와 상기 출력 노드 사이에 전기적으로 연결된 저항소자; 및
    게이트 노드에 입력되는 입력 신호로서 상기 스캔 신호에 의해 온-오프가 제어되고, 상기 출력 노드와 상기 제1 전압과 다른 제2 전압이 인가되는 제2 전압 노드 사이에 전기적으로 연결된 트랜지스터를 포함하고,
    상기 저항소자는, 금속 산화막과, 상기 금속 산화막의 일 단에 전기적으로 연결되며 상기 제1 전압 노드와 전기적으로 연결된 제1 연결전극과, 상기 금속 산화막의 타 단에 전기적으로 연결되며 상기 출력 노드와 전기적으로 연결된 제2 연결전극을 포함하고,
    상기 트랜지스터는, 산화물 반도체층과, 상기 산화물 반도체층의 일 부분과 연결되며, 상기 출력 노드와 전기적으로 연결되고 상기 제2 연결전극과 전기적으로 연결되거나 일체화 된 제1 전극과, 상기 산화물 반도체층의 다른 부분과 연결되며 상기 제2 전압 노드와 전기적으로 연결된 제2 전극과, 상기 스캔 신호와 대응되는 상기 입력 신호가 인가되는 게이트 전극을 포함하고,
    상기 금속 산화막과 상기 산화물 반도체층은 서로 다른 물질을 포함하고, 상기 금속 산화막은 갈륨-징크-옥사이드를 포함하고, 상기 산화물 반도체층은 상기 갈륨-징크-옥사이드와 다른 물질인 인듐-갈륨-징크-옥사이드를 포함하고
    상기 저항소자의 저항 값은, 상기 트랜지스터의 턴-온 시 상기 트랜지스터가 갖는 저항 값보다 크고, 상기 트랜지스터의 턴-오프 시 상기 트랜지스터가 갖는 저항 값보다 작고,
    상기 스캔 드라이버 회로 및 상기 발광 제어 드라이버 회로는 상기 표시 패널의 넌-액티브 영역에 배치되고,
    상기 표시 패널의 넌-액티브 영역에서 상기 발광 제어 드라이버 회로가 배치된 영역의 면적은 상기 표시 패널의 넌-액티브 영역에서 상기 스캔 드라이버 회로가 배치된 영역의 면적보다 작은 표시 장치.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 전압과 상기 제2 전압 중에서 하나는 상기 발광 제어 신호의 하이 레벨 전압과 대응되는 전압 값을 갖고, 나머지 하나는 상기 발광 제어 신호의 로우 레벨 전압과 대응되는 전압 값을 갖는 표시 장치.
  5. 제1항에 있어서,
    상기 트랜지스터가 N 타입 트랜지스터인 경우, 상기 제1 전압은 상기 제2 전압보다 높은 전압 값을 갖고,
    상기 발광 제어 드라이버 회로는,
    상기 입력 신호가 하이 레벨 전압인 경우 상기 트랜지스터가 턴-온 되어 상기 제2 전압과 대응되는 전압 값을 갖는 상기 발광 제어 신호를 상기 출력 노드로 출력하고,
    상기 입력 신호가 로우 레벨 전압인 경우 상기 트랜지스터가 턴-오프 되어 상기 제1 전압과 대응되는 전압 값을 갖는 상기 발광 제어 신호를 상기 출력 노드로 출력하는 표시 장치.
  6. 제1항에 있어서,
    상기 트랜지스터가 P 타입 트랜지스터인 경우, 상기 제2 전압은 상기 제1전압보다 높은 전압 값을 갖고,
    상기 발광 제어 드라이버 회로는,
    상기 입력 신호가 하이 레벨 전압인 경우 상기 트랜지스터가 턴-오프 되어 상기 제1 전압과 대응되는 전압 값을 갖는 상기 발광 제어 신호를 상기 출력 노드로 출력하고,
    상기 입력 신호가 로우 레벨 전압인 경우 상기 트랜지스터가 턴-온 되어 상기 제2 전압과 대응되는 전압 값을 갖는 상기 발광 제어 신호를 상기 출력 노드로 출력하는 표시 장치.
  7. 삭제
  8. 삭제
  9. 제1항에 있어서,
    상기 산화물 반도체층은 N 타입 산화물 반도체층인 표시 장치.
  10. 제1항에 있어서,
    상기 산화물 반도체층은 P 타입 산화물 반도체층인 표시 장치.
  11. 제1항에 있어서,
    상기 산화물 반도체층에 포함된 상기 인듐-갈륨-징크-옥사이드에서, 인듐, 갈륨 및 징크의 조성비는 1:1:1인 표시 장치.
  12. 삭제
  13. 제1항에 있어서,
    상기 금속 산화막에 포함된 상기 갈륨-징크-옥사이드에서, 갈륨과 징크 중 갈륨은 50% 이상의 조성비를 갖는 표시 장치.
  14. 제1항에 있어서,
    상기 금속 산화막은 10Ωcm 이상의 비저항(Resistivity)을 갖는 표시 장치.
  15. 제1항에 있어서,
    상기 금속 산화막의 길이는 상기 금속 산화막의 폭보다 큰 표시 장치.
  16. 제1항에 있어서,
    상기 저항소자의 상기 금속 산화막의 두께는 상기 트랜지스터의 상기 산화물 반도체층의 두께보다 얇은 표시 장치.
  17. 삭제
  18. 제1항에 있어서,
    상기 다수의 서브픽셀 각각은,
    발광 소자와,
    상기 발광 소자로 구동전류를 공급하기 위한 구동 트랜지스터와,
    상기 구동 트랜지스터의 게이트 노드로 데이터 전압을 전달해주기 위한 스캔 트랜지스터와,
    상기 발광소자의 발광을 제어하는 발광 제어 트랜지스터를 포함하고,
    상기 스캔 트랜지스터의 게이트 노드는 상기 스캔 라인과 전기적으로 연결되고,
    상기 발광 제어 트랜지스터의 게이트 노드는 상기 발광 제어 라인과 전기적으로 연결되는 표시 장치.
  19. 삭제
  20. 삭제
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