KR102315888B1 - 게이트 회로 및 이를 이용한 표시 장치 - Google Patents

게이트 회로 및 이를 이용한 표시 장치 Download PDF

Info

Publication number
KR102315888B1
KR102315888B1 KR1020140069513A KR20140069513A KR102315888B1 KR 102315888 B1 KR102315888 B1 KR 102315888B1 KR 1020140069513 A KR1020140069513 A KR 1020140069513A KR 20140069513 A KR20140069513 A KR 20140069513A KR 102315888 B1 KR102315888 B1 KR 102315888B1
Authority
KR
South Korea
Prior art keywords
terminal
stage
transistor
input terminal
output
Prior art date
Application number
KR1020140069513A
Other languages
English (en)
Other versions
KR20150141263A (ko
Inventor
임재근
김현준
이철곤
채종철
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020140069513A priority Critical patent/KR102315888B1/ko
Priority to US14/565,553 priority patent/US9515647B2/en
Publication of KR20150141263A publication Critical patent/KR20150141263A/ko
Application granted granted Critical
Publication of KR102315888B1 publication Critical patent/KR102315888B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0267—Details of drivers for scan electrodes, other than drivers for liquid crystal, plasma or OLED displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

본 발명의 일 실시 예에 관련된 게이트 구동 회로는 대응되는 게이트 선으로 게이트 신호를 출력하는 스테이지를 복수로 포함하고, 복수의 스테이지 중 하나는, 스테이지의 제1 입력단과 제1 접점으로 다이오드 연결되고, 스테이지의 제1 입력단의 제1 입력 신호에 의해 바이어스되는 제1 트랜지스터, 제1 접점에 연결되는 제어단, 클록 입력단과 연결되는 일단 및 스테이지의 제1 출력단에 연결되는 타단을 포함하는 제2 트랜지스터, 제2 트랜지스터의 제어단과 타단 사이에 연결되는 커패시터 및스테이지의 제2 입력단에 연결되는 제어단, 제1 접점에 연결되는 일단 및 제1 전압에 연결되는 타단을 포함하는 제3 트랜지스터를 포함하며, 제2 입력단의 제2 입력 신호는 클록 입력단의 클록 신호의 한 주기가 제2 트랜지스터를 통해 출력된 후, 소정 기간 후에 인에이블 레벨이 된다.

Description

게이트 회로 및 이를 이용한 표시 장치{GATE CIRCUIT AND DISPLAY DEVICE USING THE SAME}
본 발명은 게이트 회로 및 이를 이용한 표시 장치에 관한 것으로, 표시 장치에 집적된 게이트 구동 회로를 가지는 표시 장치에 대한 것이다.
일반적으로 표시 장치 중에서 액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 표시판과 그 사이에 들어 있는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다. 표시 장치는 액정 표시 장치외에도 유기 발광 표시 장치, 플라즈마 표시 장치, 전기 영동 표시 장치 등이 있다.
이러한 표시 장치에는 게이트 구동부 및 데이터 구동부가 포함된다. 이 중 게이트 구동부는 게이트 선, 데이터 선, 박막 트랜지스터 등과 함께 패터닝되어 장치 위에 집적될 수 있다. 이와 같이 집적된 게이트 구동부는 별도의 게이트 구동용 칩을 형성할 필요가 없어 제조 원가가 절감되는 장점이 있다.
그렇지만, 대형 표시장치 구동회로의 신뢰성 향상 및 누설 전류 감소를 위해 많은 트랜지스터가 필요하고, 많은 트랜지스터를 사용함에 따라 구동 회로부 면적 증가 및 수율 저하의 문제가 발생한다.
본 발명은 상술한 문제점을 극복하기 위한 것으로서, 본 발명의 실시 예에 따른 게이트 회로 및 이를 이용한 표시 장치는 게이트 회로의 면적을 줄이고 수율을 개선하기 위함이다.
표시 장치에 실장된 게이트 구동부가 출력하는 게이트 전압의 레벨이 낮아지지 않거나 누설 전류로 인하여 문제가 발생하지 않도록 하기 위한 것이다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시 예에 관련된 게이트 구동 회로는 대응되는 게이트 선으로 게이트 신호를 출력하는 스테이지를 복수로 포함하고, 복수의 스테이지 중 하나는, 스테이지의 제1 입력단과 제1 접점으로 다이오드 연결되고, 스테이지의 제1 입력단의 제1 입력 신호에 의해 바이어스되는 제1 트랜지스터, 제1 접점에 연결되는 제어단, 클록 입력단과 연결되는 일단 및 스테이지의 제1 출력단에 연결되는 타단을 포함하는 제2 트랜지스터, 제2 트랜지스터의 제어단과 타단 사이에 연결되는 커패시터 및 스테이지의 제2 입력단에 연결되는 제어단, 제1 접점에 연결되는 일단 및 제1 전압에 연결되는 타단을 포함하는 제3 트랜지스터를 포함하고, 제2 입력단의 제2 입력 신호는 클록 입력단의 클록 신호의 한 주기가 제2 트랜지스터를 통해 출력된 후, 소정 기간 후에 인에이블 레벨이 될 수 있다.
제1 접점에 연결되는 제어단, 클록 입력단에 연결되는 일단 및 스테이지의 제2 출력단에 연결되는 타단을 포함하는 제4 트랜지스터를 더 포함할 수 있다.
클록 입력단에 연결되는 일단과 제어단 및 클록 입력단의 클록 신호가 인가되면, 클록 신호를 출력하는 타단을 포함하는 제5 트랜지스터, 제5 트랜지스터의 타단에 연결되는 제어단, 클록 입력단에 연결된 일단 및 제2 접점에 연결된 타단을 포함하는 제6 트랜지스터 및 제2 접점에 연결되는 제어단, 제2 트랜지스터의 타단과 연결되는 일단 및 제1 전압에 연결되는 타단을 포함하는 제7 트랜지스터를 더 포함할 수 있다.
제2 접점에 연결되는 제어단, 제2 출력단에 연결되는 일단 및 제1 전압에 연결되는 타단을 포함하는 제8 트랜지스터를 더 포함할 수 있다.
제2 접점에 연결되는 제어단, 제1 접점에 연결되는 일단 및 제1 전압에 연결되는 타단을 포함하는 제9 트랜지스터를 더 포함할 수 있다.
제2 출력단에 연결되는 제어단, 제2 접점에 연결되는 일단 및 제1 전압에 연결되는 타단을 포함하는 제10 트랜지스터를 더 포함할 수 있다.
제2 접점에 연결되는 제어단, 제1 출력단에 연결되는 일단 및 제1 접점에 연결되는 타단을 포함하는 제11 트랜지스터를 더 포함할 수 있다.
스테이지의 제3 입력단에 연결되는 제어단, 제1 출력단에 연결되는 일단 및 제1 전압에 연결되는 타단을 포함하는 제12 트랜지스터를 더 포함하고, 제3 입력단의 제3 입력 신호는 클록 입력단의 클록 신호의 한 주기가 제2 트랜지스터를 통해 출력된 후에 인에이블 레벨이 될 수 있다.
소정 기간은 클록 신호 주기의 1/4일 수 있다.
제2 입력 신호는 다른 스테이지의 제1 출력단으로 출력되고, 스테이지의 클록 입력단의 클록 신호의 한 주기가 제2 트랜지스터를 통해 출력된 후, 소정 기간 이후에 인에이블 레벨이 될 수 있다.
제2 입력 신호는 다른 스테이지의 제2 출력단으로 출력되고, 스테이지의 클록 입력단의 클록 신호의 한 주기가 제2 트랜지스터를 통해 출력된 후, 소정 기간 이후에 인에이블 레벨이 될 수 있다.
제3 트랜지스터의 일단은 제1 접점에 직접 연결될 수 있다.
스테이지의 제4 입력단에 연결되는 제어단, 제1 접점에 연결되는 일단 및 제3 트랜지스터의 일단에 연결되는 타단을 포함하는 제13 트랜지스터를 더 포함하고, 제4 입력단의 제4 입력 신호는 클록 입력단의 클록 신호의 한 주기가 제2 트랜지스터를 통해 출력된 후에 인에이블 레벨이 될 수 있다.
본 발명의 일 실시 예에 관련된 표시 장치는 대응되는 게이트 선에 연결되는 복수의 화소를 포함하는 표시부 및 게이트 선으로 게이트 신호를 출력하는 복수의 스테이지를 포함하는 게이트 구동부를 포함하는 표시 장치에 있어서, 복수의 스테이지 중 하나는 스테이지의 제1 입력단과 제1 접점으로 다이오드 연결되고, 스테이지의 제1 입력단의 제1 입력 신호에 의해 바이어스되는 제1 트랜지스터, 제1 접점에 연결되는 제어단, 클록 입력단과 연결되는 일단 및 스테이지의 제1 출력단에 연결되는 타단을 포함하는 제2 트랜지스터, 제2 트랜지스터의 제어단과 타단 사이에 연결되는 커패시터 및 스테이지의 제2 입력단에 연결되는 제어단, 제1 접점에 연결되는 일단 및 제1 전압에 연결되는 타단을 포함하는 제3 트랜지스터를 포함하고, 제2 입력단의 제2 입력 신호는 클록 입력단의 클록 신호의 한 주기가 제2 트랜지스터를 통해 출력된 후, 소정 기간 후에 인에이블 레벨이 될 수 있다.
복수의 스테이지 중 하나는 제1 접점에 연결되는 제어단, 클록 입력단에 연결되는 일단 및 스테이지의 제2 출력단에 연결되는 타단을 포함하는 제4 트랜지스터를 더 포함할 수 있다.
복수의 스테이지 중 하나는 클록 입력단에 연결되는 일단과 제어단 및 클록 입력단의 클록 신호가 인가되면, 클록 신호를 출력하는 타단을 포함하는 제5 트랜지스터, 제5 트랜지스터의 타단에 연결되는 제어단, 클록 입력단에 연결된 일단 및 제2 접점에 연결된 타단을 포함하는 제6 트랜지스터 및 제2 접점에 연결되는 제어단, 제2 트랜지스터의 타단과 연결되는 일단 및 제1 전압에 연결되는 타단을 포함하는 제7 트랜지스터를 더 포함할 수 있다.
복수의 스테이지 중 하나는 제2 접점에 연결되는 제어단, 제2 출력단에 연결되는 일단 및 제1 전압에 연결되는 타단을 포함하는 제8 트랜지스터를 더 포함할 수 있다.
복수의 스테이지 중 하나는 제2 접점에 연결되는 제어단, 제1 접점에 연결되는 일단 및 제1 전압에 연결되는 타단을 포함하는 제9 트랜지스터를 더 포함할 수 있다.
복수의 스테이지 중 하나는 제2 출력단에 연결되는 제어단, 제2 접점에 연결되는 일단 및 제1 전압에 연결되는 타단을 포함하는 제10 트랜지스터를 더 포함할 수 있다.
복수의 스테이지 중 하나는 제2 접점에 연결되는 제어단, 제1 출력단에 연결되는 일단 및 제1 접점에 연결되는 타단을 포함하는 제11 트랜지스터를 더 포함할 수 있다.
복수의 스테이지 중 하나는 스테이지의 제3 입력단에 연결되는 제어단, 제1 출력단에 연결되는 일단 및 제1 전압에 연결되는 타단을 포함하는 제12 트랜지스터를 더 포함하고, 제3 입력단의 제3 입력 신호는 클록 입력단의 클록 신호의 한 주기가 제2 트랜지스터를 통해 출력된 후에 인에이블 레벨이 될 수 있다.
소정 기간은 클록 신호 주기의 1/4일 수 있다.
제2 입력 신호는 다른 스테이지의 제1 출력단으로 출력되고, 스테이지의 클록 입력단의 클록 신호의 한 주기가 제2 트랜지스터를 통해 출력된 후, 소정 기간 이후에 인에이블 레벨이 될 수 있다.
제2 입력 신호는 다른 스테이지의 제2 출력단으로 출력되고, 스테이지의 클록 입력단의 클록 신호의 한 주기가 제2 트랜지스터를 통해 출력된 후, 소정 기간 이후에 인에이블 레벨이 될 수 있다.
제3 트랜지스터의 일단은 제1 접점에 직접 연결될 수 있다.
복수의 스테이지 중 하나는 스테이지의 제4 입력단에 연결되는 제어단, 제1 접점에 연결되는 일단 및 제3 트랜지스터의 일단에 연결되는 타단을 포함하는 제13 트랜지스터를 더 포함하고, 제4 입력단의 제4 입력 신호는 클록 입력단의 클록 신호의 한 주기가 제2 트랜지스터를 통해 출력된 후에 인에이블 레벨이 될 수 있다.
본 발명에 따른 게이트 회로 및 이를 이용한 표시 장치의 효과에 대해 설명하면 다음과 같다.
본 발명의 실시 예들 중 적어도 하나에 의하면, 게이트 회로를 구성하는 트랜지스터의 개수를 감소시킬 수 있어, 게이트 회로 면적을 줄일 수 있다는 장점이 있다.
또한, 본 발명의 실시 예들 중 적어도 하나에 의하면, 게이트 회로의 트랜지스터의 연결 구조를 변경하여, 게이트 구동부의 회로 집적 효율성을 증가시키고, 게이트 구동부가 소비하는 전력을 감소시키는 효과가 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 표시 장치의 평면도이다.
도 2는 도 1의 실시 예에 따른 제1 게이트 구동부, 제2 게이트 구동부 및 게이트 선의 일 양태를 구체화하여 도시한 블록도이다.
도 3은 도 2의 실시 예에 따른 게이트 구동부 중 하나의 스테이지를 확대하여 도시한 회로도이다.
도 4는 본 발명의 일 실시 예에 따른 게이트 구동부의 동작 특성을 도시한 타이밍도이다.
도 5는 본 발명의 일 실시 예에 따른 게이트 구동부에 포함되는 제k 스테이지의 동작 특성을 도시한 타이밍도이다.
도 6은 도 1의 실시 예에 따른 제1 게이트 구동부, 제2 게이트 구동부 및 게이트 선의 다른 양태를 구체화하여 도시한 블록도이다.
도 7은 도 6의 실시 예에 따른 게이트 구동부 중 하나의 스테이지를 확대하여 도시한 회로도이다.
도 8은 본 발명의 다른 실시 예에 따른 표시 장치의 평면도이다.
도 9는 도 8의 실시 예에 따른 제1 게이트 구동부, 제2 게이트 구동부 및 게이트 선의 일 양태를 구체화하여 도시한 블록도이다.
도 10은 도 9의 실시 예의 일 양태에 따른 게이트 구동부 중 하나의 스테이지를 확대하여 도시한 회로도이다.
도 11은 도 9의 실시 예의 다른 양태에 따른 게이트 구동부 중 하나의 스테이지를 확대하여 도시한 회로도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나, 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 또한, 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조부호를 붙였다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "…부", "…기", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
이하에서 설명하는 표시 장치를 구성하는 트랜지스터는 엔모스 트랜지스터로 가정하여 설명하기로 한다.
이제 본 발명의 실시 예에 따른 표시 장치에 대하여 도 1을 참고하여 상세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 따른 표시 장치의 평면도이다.
도 1을 참고하면, 본 발명의 일 실시 예에 따른 표시 장치(100)는 화상을 표시하는 표시 영역(300), 표시 영역(300)의 게이트 선(G1~G2n+1)에 게이트 전압을 공급하는 제1 게이트 구동부(500) 및 제2 게이트 구동부(550)를 포함한다.
표시 영역(300)의 데이터 선(D1~Dm)에 데이터 전압을 공급하는 데이터 드라이버 IC(460)는 가요성 인쇄 회로막(FPC, flexible printed circuit film; 450)과 같은 필름의 상에 형성될 수 있다.
데이터 드라이버 IC(460), 제1 게이트 구동부(500) 및 제2 게이트 구동부(550)는 신호 제어부(600)에 의하여 제어된다. 가요성 인쇄 회로막(450)이 인쇄 회로 기판(PCB, printed circuit board)(400)에 전기적으로 연결되고, 신호 제어부(600)로부터의 신호가 인쇄 회로 기판(400) 및 가요성 인쇄 회로막(450)을 통해 데이터 드라이버 IC(460), 제1 게이트 구동부(500) 및 제2 게이트 구동부(550)로 전달될 수 있다.
신호 제어부(600)에서 제공되는 신호로는 제1 클록 신호(CKV1), 제2 클록 신호(CKVB1), 제3 클록 신호(CKV2), 제4 클록 신호(CKVB2), 스캔 개시 신호(STVP1, STVP2) 등의 신호와 특정 레벨의 저전압(VSS)을 제공하는 신호를 포함한다.
표시 영역(300)은 복수의 화소(PX)를 포함한다. 표시 장치(100)가 액정 표시 장치인 경우에는 각각의 화소(PX)는 박막 트랜지스터(Trsw), 액정 커패시터(Clc), 유지 커패시터(Cst)를 포함한다. 박막 트랜지스터(Trsw)의 제어단은 하나의 게이트 선에 연결되며, 박막 트랜지스터(Trsw)의 입력단은 하나의 데이터 선에 연결되며, 박막 트랜지스터(Trsw)의 출력단은 액정 커패시터(Clc)의 일단 및 유지 커패시터(Cst)의 일단에 연결된다.
액정 커패시터(Clc)의 타단은 공통 전극에 연결되며, 유지 커패시터(Cst)의 타단은 신호 제어부(600)로부터 인가되는 유지 전압(Vcst)을 인가 받는다. 액정 표시 장치의 화소(PX)구조도 다양한 실시 예가 존재하며, 도 1에서 도시한 화소(PX) 기본 구조로부터 추가 구성을 가지는 화소(PX)도 본 발명을 적용할 수 있다.
한편, 도 1에서는 표시 장치(100)가 액정 표시 장치인 경우를 예로 들었으나, 표시 장치(100)가 유기 발광 표시 장치인 경우, 화소(PX)는 박막 트랜지스터, 유기 발광 다이오드를 포함하며 기타 다른 표시 장치에서는 박막 트랜지스터 등의 소자를 포함하여 표시 영역(300)을 형성한다. 본 발명은 액정 표시 장치로 한정되지 않지만, 명확하게 설명하기 위하여 이하에서는 액정 표시 장치를 예로 들어 설명한다.
표시 영역(300)에는 다수의 게이트 선(G1~G2n+1) 및 다수의 데이터 선(D1~Dm)을 포함하며, 다수의 게이트 선(G1~G2n+1) 및 다수의 데이터 선(D1~Dm)은 절연되어 교차된다.
데이터 드라이버 IC(460)는 표시 장치(100)의 상측 또는 하측에 형성되어 세로 방향으로 연장된 데이터 선(D1~Dm)에 연결되어 있는데, 도 1의 실시 예에서는 데이터 드라이버 IC(460)가 표시 장치(100)의 상측에 위치하는 실시 예를 도시하고 있다.
한편, 제1 게이트 구동부(500)와 제2 게이트 구동부(550)는 각각 표시 장치(100)의 좌측 및 우측에 형성될 수 있다.
제1 게이트 구동부(500)는 제1 클록 신호(CKV1), 제2 클록 신호(CKVB1), 스캔 개시 신호(STVP1) 및 저전압(VSS)이 인가되면, 게이트 전압(게이트 전압 및 게이트 오프 전압)을 생성하여 홀수 게이트 선(G1, G3,…, G2n+1)에 순차적으로 게이트 전압을 인가한다.
제2 게이트 구동부(550)는 제3 클록 신호(CKV2), 제4 클록 신호(CKVB2), 스캔 개시 신호(STVP2) 및 저전압(VSS)이 인가되면, 게이트 전압(게이트 전압 및 게이트 오프 전압)을 생성하여 짝수 게이트 선(G2, G4,…, G2n)에 순차적으로 게이트 전압을 인가한다.
즉, 본 발명의 실시 예에 따른 표시 장치(100)는 홀수 게이트 선(G1, G3,…, G2n+1)으로 게이트 전압을 인가하는 제1 게이트 구동부(500)가 표시 장치(100)의 좌측에 형성되고, 짝수 게이트 선(G2, G4,…, G2n)으로 게이트 전압을 인가하는 제2 게이트 구동부(550)가 표시 장치(100)의 좌측에 형성되는 인터레이스(interlace) 구조일 수 있다.
이상에서는 본 발명의 일 실시 예에 따른 표시 장치(100)의 전체적인 구조에 대하여 살펴보았다.
도 2는 도 1의 제1 게이트 구동부(500), 제2 게이트 구동부(550) 및 게이트 선(G1~G2n+1)의 일 양태를 구체화하여 도시한 블록도이다.
도 2에서 표시 영역(300)을 기생 저항(Rp)과 기생 커패시턴스(Cp)로 나타내었다. 이는 게이트 선(G1~G2n+1)의 저항(Rp)과 게이트 선에 커플링되어 있는 기생 커패시턴스(Cp)를 등가적으로 나타낸 것이다.
이하, 제1 게이트 구동부(500) 및 제2 게이트 구동부(550)를 살펴본다.
제1 게이트 구동부(500) 및 제2 게이트 구동부(550)는 다수의 스테이지(SR1, SR2, SR3, SR4, SR5, SR6…)를 분리하여 각각 포함한다.
예를 들어, 제1 게이트 구동부(500)는 홀수 게이트 선(G1, G3,…, G2n+1)에 대응되는 스테이지(SR1, SR3, SR5…, 이하, 홀수 스테이지로 설명함)를 포함하고, 제2 게이트 구동부(550)는 짝수 게이트 선(G2, G4,…, G2n)에 대응되는 스테이지(SR2, SR4, SR6…, 이하 짝수 스테이지로 설명함)를 포함한다.
각 스테이지(SR1, SR2, SR3, SR4, SR5, SR6…)는 두 개의 입력단(IN1, IN2), 하나의 클록 입력단(CK), 전압 입력단(Vin), 게이트 전압을 출력하는 게이트 전압 출력단(OUT) 및 전달 신호 출력단(CRout)를 포함한다.
제1 게이트 구동부(500)에 포함되는 홀수 스테이지(SR1, SR3, SR5…)의 제1 입력단(IN1)는 전단 홀수 스테이지의 전달 신호 출력단(CRout)에 연결되어 전단 홀수 스테이지의 전달 신호(CR)가 인가되는데, 첫번째 홀수 스테이지(SR1)는 전단 홀수 스테이지가 존재하지 않으므로 제1 입력단(IN1)로 제1 스캔 개시 신호(STVP1)를 인가 받는다.
그리고, 제2 게이트 구동부(550)에 포함되는 짝수 스테이지(SR2, SR4, SR6…)의 제1 입력단(IN1)는 전단 짝수 스테이지의 전달 신호 출력단(CRout)에 연결되어 전단 짝수 스테이지의 전달 신호(CR)가 인가되는데, 첫번째 짝수 스테이지(SR2)는 전단 짝수 스테이지가 존재하지 않으므로 제1 입력단(IN1)에는 제2 스캔 개시 신호(STVP2)가 인가된다.
이때, 제1 스캔 개시 신호(STVP1)가 첫번째 홀수 스테이지(SR1)에 인가되는 타이밍과 제2 스캔 개시 신호(STVP2)가 첫번째 짝수 스테이지(SR2)에 인가되는 타이밍은 연속적일 수 있다. 예를 들어, 제1 스캔 개시 신호(STVP1)는 제2 스캔 개시 신호(STVP2)보다 클록 신호의 1/4 주기만큼 먼저 턴 온될 수 있다.
제k 스테이지의 제2 입력단(IN2)에는 제k+3 스테이지의 게이트 전압 출력단(OUT)로부터 출력되는 게이트 전압이 입력된다.
예를 들어, 홀수 스테이지(SR1, SR3, SR5…)의 제2 입력단(IN2)는 짝수 스테이지(SR4, SR6, SR8…)의 게이트 전압 출력단(OUT)에 연결된 게이트 선에 연결되어 게이트 전압을 인가 받는다.
마찬가지로, 짝수 스테이지(SR2, SR4, SR6…)의 제2 입력단(IN2)는 홀수 스테이지(SR5, SR7, SR9…)의 게이트 전압 출력단(OUT)에 연결된 게이트 선에 연결되어 게이트 전압을 인가 받는다.
2n-1번째 게이트 선(G2n-1)에 연결된 스테이지(SR2n-1; 도시하지 않음), 2n번째 게이트 선(G2n)에 연결된 스테이지(SR2n; 도시하지 않음) 및 2n+1번째 게이트 선(G2n+1)에 연결된 스테이지(SR2n+1; 도시하지 않음)는 게이트 전압을 인가하기 위한 더미 스테이지로 형성될 수 있다.
더미 스테이지(SR2n-1, SR2n, SR2n+1)는 다른 스테이지(SR1-SRn)과 달리 더미 게이트 전압을 생성하여 출력하는 스테이지이다. 더미 스테이지를 제외한 스테이지(SR1~SR2n-2)에서 출력된 게이트 전압은 게이트 선을 통해 화소에 전달되어, 데이터 전압에 따른 화상이 표시되도록 한다.
2n-4번째 게이트 선(G2n-4)에 연결된 스테이지(SR2n-4; 도시하지 않음)의 제2 입력단에는 2n-1번째 스테이지(SR2n-1)에서 출력되는 게이트 전압이 인가될 수 있다.
2n-3번째 게이트 선(G2n-3)에 연결된 스테이지(SR2n-3; 도시하지 않음)의 제2 입력단에는 2n번째 스테이지(SR2n)에서 출력되는 게이트 전압이 인가될 수 있다.
2n-2번째 게이트 선(G2n-2)에 연결된 스테이지(SR2n-2; 도시하지 않음)의 제2 입력단에는 2n+1번째 스테이지(SR2n+1)에서 출력되는 게이트 전압이 인가될 수 있다.
하지만, 더미 스테이지(SR2n-1, SR2n, SR2n+1)는 게이트 선에 연결되어 있지 않을 수도 있으며, 게이트 선에 연결되더라도 화상을 표시하지 않는 더미 화소(도시하지 않음)의 게이트 선에 연결되어 있어 화상을 표시하는데 사용되지 않을 수 있다.
클록 입력단(CK)에는 클록 신호가 인가될 수 있다. 먼저, 홀수 스테이지(SR1, SR3, SR5…)의 클록 입력단(CK)에는 제1 클록 신호(CKV1) 및 제2 클록 신호(CKVB1)가 홀수 스테이지 각각에 교대로 인가될 수 있다.
예를 들어, 홀수 스테이지의 제1 그룹(SR1, SR5, SR9…)의 클록 입력단(CK)에는 제1 클록 신호(CKV1)가 입력되고, 홀수 스테이지의 제2 그룹(SR3, SR7, SR11…)의 클록 입력단(CK)에는 제2 클록 신호(CKVB1)가 입력될 수 있다.
그리고, 짝수 스테이지(SR2, SR4, SR6…)의 클록 입력단(CK)에는 제3 클록 신호(CKV2) 및 제4 클록 신호(CKVB2)가 홀수 스테이지 각각에 교대로 인가될 수 있다.
예를 들어, 짝수 스테이지의 제1 그룹(SR2, SR6, SR10…)의 클록 입력단(CK)에는 제3 클록 신호(CKV2)가 입력되고, 짝수 스테이지의 제2 그룹(SR4, SR8, SR12…)의 클록 입력단(CK)에는 제4 클록 신호(CKVB2)가 입력될 수 있다.
제1 클록 신호(CKV1)와 제2 클록 신호(CKVB1)는 서로 위상이 반대되는 클록 신호이다. 제3 클록 신호(CKV2)와 제4 클록 신호(CKVB2)는 서로 위상이 반대되는 클록 신호이다. 제1 클록 신호(CKV1)와 제3 클록 신호(CKV2)는 1/4주기 차이를 갖고, 제3 클록 신호(CKV2)와 제2 클록 신호(CKVB1)는 1/4주기 차이를 가진다.
제1 클록 신호 내지 제4 클록 신호(CKV1~CKVB2)의 턴 온 타이밍에 대해 설명하면, 제1 클록 신호(CKV1)가 턴 온된 후에 제3 클록 신호(CKV2)가 턴 온되고, 제3 클록 신호(CKV2)가 턴 온된 후에 제2 클록 신호(CKVB1)가 턴 온되고, 제2 클록 신호(CKVB1)가 턴 온된 후에, 제4 클록 신호(CKVB2)가 턴 온된다.
전압 입력단(Vin)에는 저전압(VSS)이 인가된다. 저전압(VSS)의 전압 값은 실시 예에 따라 다양한 값을 가질 수 있다. 예를 들어, 저전압(VSS)의 전압 값은 -10V일 수 있다.
다음으로, 제1 게이트 구동부(500) 및 제2 게이트 구동부(550)의 동작을 살펴보면 아래와 같다.
먼저, 제1 스테이지(SR1)의 클록 입력단(CK)를 통해 외부로부터 제1 클록 신호(CKV1)가 제공되고, 제1 입력단(IN1)를 통해 제1 스캔 개시 신호(STVP1)가 입력되면, 제1 스테이지(SR1)는 게이트 전압 출력단(OUT)를 통해 제1 스테이지(SR1)에 연결되는 게이트 선(G1)으로 게이트 전압을 출력한다. 이때, 제1 스테이지(SR1)의 전달 신호 출력단(CRout)를 통해 다음 단 홀수 스테이지(SR3)의 제1 입력단(IN1)로 전달 신호(CR)를 출력한다.
제1 스테이지(SR1)의 전압 입력단(Vin)로 저전압(VSS)이 공급되고, 제2 입력단(IN2)를 통해 제4 스테이지(SR4)로부터 생성되는 게이트 전압이 입력된다.
다음으로, 제2 스테이지(SR2)의 클록 입력단(CK)를 통해 외부로부터 제2 클록 신호(CKVB1)가 제공되고, 제1 입력단(IN1)를 통해 제2 스캔 개시 신호(STVP2)가 입력되면, 제2 스테이지(SR2)는 게이트 전압 출력단(OUT)를 통해 제2 스테이지(SR2)에 연결되는 게이트 선(G2)으로 게이트 전압을 출력한다. 이때, 제2 스테이지(SR2)의 전달 신호 출력단(CRout)를 통해 다음 단 짝수 스테이지(SR4)의 제1 입력단(IN1)로 전달 신호(CR)를 출력한다.
제2 스테이지(SR2)의 전압 입력단(Vin)로 저전압(VSS)이 공급되고, 제2 입력단(IN2)를 통해 제5 스테이지(SR5)로부터 생성되는 게이트 전압이 입력된다.
그리고, 제3 스테이지(SR3)의 클록 입력단(CK)를 통해 외부로부터 제1 클록 신호(CKV1)가 제공되고, 제1 입력단(IN1)를 통해 제1 스테이지(SR1)의 전달 신호(CR)가 입력되면, 제3 스테이지(SR3)는 게이트 전압 출력단(OUT)를 통해 제3 스테이지(SR3)에 연결되는 게이트 선(G3)으로 게이트 전압을 출력한다. 이때, 제3 스테이지(SR3)의 전달 신호 출력단(CRout)를 통해 다음 단 홀수 스테이지(SR5)의 제1 입력단(IN1)로 전달 신호(CR)를 출력한다.
제3 스테이지(SR3)의 전압 입력단(Vin)로 저전압(VSS)이 공급되고, 제2 입력단(IN2)를 통해 제6 스테이지(SR6)로부터 생성되는 게이트 전압이 입력된다.
다음으로, 제4 스테이지(SR4)의 클록 입력단(CK)를 통해 외부로부터 제2 클록 신호(CKVB1)가 제공되고, 제1 입력단(IN1)를 통해 제2 스테이지(SR2)의 전달 신호(CR)가 입력되면, 제4 스테이지(SR4)는 게이트 전압 출력단(OUT)를 통해 제4 스테이지(SR4)에 연결되는 게이트 선(G4)으로 게이트 전압을 출력한다. 이때, 제4 스테이지(SR4)의 전달 신호 출력단(CRout)를 통해 다음 단 짝수 스테이지(SR6)의 제1 입력단(IN1)로 전달 신호(CR)를 출력한다.
그리고, 제4 스테이지(SR4)에 연결되는 게이트 선(G4)으로 출력되는 게이트 전압은 제1 스테이지(SR1)의 제2 입력단(IN2)에 전달된다.
제4 스테이지(SR4)의 전압 입력단(Vin)로 저전압(VSS)이 공급되고, 제2 입력단(IN2)를 통해 제7 스테이지(미도시)로부터 생성되는 게이트 전압이 입력된다.
제5 스테이지(SR5)의 클록 입력단(CK)를 통해 외부로부터 제1 클록 신호(CKV1)가 제공되고, 제1 입력단(IN1)를 통해 제3 스테이지(SR3)의 전달 신호(CR)가 입력되면, 제5 스테이지(SR5)는 게이트 전압 출력단(OUT)를 통해 제5 스테이지(SR5)에 연결되는 게이트 선(G3)으로 게이트 전압을 출력한다. 이때, 제5 스테이지(SR5)의 전달 신호 출력단(CRout)를 통해 다음 단 홀수 스테이지(미도시)의 제1 입력단(IN1)로 전달 신호(CR)를 출력한다.
제5 스테이지(SR5)에 연결되는 게이트 선(G5)으로 출력되는 게이트 전압은 제2 스테이지(SR2)의 제2 입력단(IN2)에 전달된다.
제5 스테이지(SR5)의 전압 입력단(Vin)로 저전압(VSS)이 공급되고, 제2 입력단(IN2)를 통해 제8 스테이지(미도시)로부터 생성되는 게이트 전압이 입력된다.
제6 스테이지(SR6)의 클록 입력단(CK)를 통해 외부로부터 제2 클록 신호(CKVB1)가 제공되고, 제1 입력단(IN1)를 통해 제4 스테이지(SR4)의 전달 신호(CR)가 입력되면, 제6 스테이지(SR6)는 게이트 전압 출력단(OUT)를 통해 제6 스테이지(SR6)에 연결되는 게이트 선(G6)으로 게이트 전압을 출력한다. 이때, 제6 스테이지(SR6)의 전달 신호 출력단(CRout)를 통해 다음 단 짝수 스테이지(미도시)의 제1 입력단(IN1)로 전달 신호(CR)를 출력한다.
그리고, 제6 스테이지(SR6)에 연결되는 게이트 선(G6)으로 출력되는 게이트 전압은 제3 스테이지(SR3)의 제2 입력단(IN2)에 전달된다.
제6 스테이지(SR6)의 전압 입력단(Vin)로 저전압(VSS)이 공급되고, 제2 입력단(IN2)를 통해 제9 스테이지(미도시)로부터 생성되는 게이트 전압이 입력된다.
상기와 같은 동일 방법으로, 제2k-1 스테이지는 클록 입력단(CK)를 통해 외부로부터 제1 클록 신호(CKV1)가 제공되고, 제1 입력단(IN1)를 통해 제2k-3 스테이지의 전달 신호(CR)가 입력되면, 제2k-1 스테이지는 게이트 전압 출력단(OUT)를 통해 제2k-1 스테이지에 연결되는 게이트 선으로 게이트 전압을 출력한다. 이때, 제2k-1 스테이지의 전달 신호 출력단(CRout)를 통해 2k+1 스테이지의 제1 입력단(IN1)로 전달 신호(CR)를 출력한다.
제2k-1 스테이지에 연결되는 게이트 선으로 출력되는 게이트 전압은 제2k-4 스테이지의 제2 입력단(IN2)에 전달된다.
제2k-1 스테이지의 전압 입력단(Vin)로 저전압(VSS)이 공급되고, 제2 입력단(IN2)를 통해 제2k+2 스테이지로부터 생성되는 게이트 전압이 입력된다.
제2k 스테이지는 클록 입력단(CK)를 통해 외부로부터 제2 클록 신호(CKVB1)가 제공되고, 제1 입력단(IN1)를 통해 제2k-2 스테이지의 전달 신호(CR)가 입력되면, 제2k 스테이지는 게이트 전압 출력단(OUT)를 통해 제2k 스테이지에 연결되는 게이트 선으로 게이트 전압을 출력한다. 이때, 제2k 스테이지의 전달 신호 출력단(CRout)를 통해 2k+2 스테이지의 제1 입력단(IN1)로 전달 신호(CR)를 출력한다.
제2k 스테이지에 연결되는 게이트 선으로 출력되는 게이트 전압은 제2k-3 스테이지의 제2 입력단(IN2)에 전달된다.
제2k 스테이지의 전압 입력단(Vin)로 저전압(VSS)이 공급되고, 제2 입력단(IN2)를 통해 제2k+3 스테이지로부터 생성되는 게이트 전압이 입력된다.
도 2를 통하여 제1 게이트 구동부(500) 및 제2 게이트 구동부(550)의 스테이지(SR) 연결 구조에 대하여 살펴보았다. 이하에서는 도 3을 통하여 하나의 게이트 선에 연결된 게이트 구동부의 스테이지(SR)의 구조를 좀 더 상세하게 살펴본다.
도 3은 본 발명의 일 실시 예에 따른 제1 게이트 구동부(500) 및 제2 게이트 구동부(550) 중 하나의 스테이지를 확대하여 도시한 회로도이다. 이하에서 설명하는 스테이지는 제k 스테이지인 것으로 가정하여 설명한다.
본 실시 예에 따른 제1 게이트 구동부(500) 및 제2 게이트 구동부(550)의 각 스테이지(SR)는 입력부(511), 인버터부(512), 전달 신호 생성부(513), 출력부(514), 노이즈 제거부(515) 및 풀다운부(516)를 포함한다.
이하에서 설명할 트랜지스터는 n채널 트랜지스터인 것으로 가정한다. 이때, 트랜지스터의 입력단은 n채널 트랜지스터의 드레인으로 가정하고, 출력단은 n채널 트랜지스터의 소스로 가정하고, 제어단은 n채널 트랜지스터의 게이트로 가정한다. 이하에서는 설명의 편의를 위해, 입력단, 출력단 및 제어단으로 용어를 통일한다.
먼저, 입력부(511)는 적어도 하나의 트랜지스터(제4 트랜지스터(Tr4))를 포함한다.
제4 트랜지스터(Tr4)의 입력단 및 제어단은 제1 입력단(IN1)에 함께 연결(다이오드 연결)되며, 출력단은 Q 접점(이하 제1 노드라고도 함)에 연결된다. 입력부(511)는 제1 입력단(IN1)로 하이 전압이 인가되는 경우 이를 Q 접점으로 전달하는 역할을 수행한다.
인버터부(512)는 4 개의 트랜지스터(제12 트랜지스터(Tr12), 제7 트랜지스터(Tr7), 제8 트랜지스터(Tr8) 및 제13 트랜지스터(Tr13))를 포함한다.
먼저, 제12 트랜지스터(Tr12)의 입력단 및 제어단은 클록 입력단(CK)에 함께 연결(다이오드 연결)되며, 출력단은 제7 트랜지스터(Tr7)의 제어단 및 제13 트랜지스터(Tr13)의 입력단에 연결된다.
제7 트랜지스터(Tr7)의 제어단은 제12 트랜지스터(Tr12)의 출력단에 연결되며, 입력단은 클록 입력단(CK)에 연결되고, 출력단은 I 접점(인버터 노드 또는 제2 노드라고도 함)에 연결된다.
제8 트랜지스터(Tr8)의 제어단은 본단 스테이지의 전달 신호 출력단(CRout)에 연결되며, 입력단은 I 접점에 연결되고, 출력단은 전압 입력단(Vin)에 연결된다.
제13 트랜지스터(Tr13)의 입력단은 제12 트랜지스터(Tr12)의 출력단에 연결되며, 제어단은 본단 스테이지의 전달 신호 출력단(CRout)에 연결되며, 출력단은 전압 입력단(Vin)에 연결된다.
이상과 같은 연결에 의하여 하이 레벨의 클록 신호가 클록 입력단(CK)로 인가되면, 다이오드 연결된 제12 트랜지스터(Tr12)의 출력단으로 하이 레벨의 신호가 출력된다.
그러면, 제7 트랜지스터(Tr7)의 제어단에 하이 레벨의 신호가 입력되어, 제7 트랜지스터(Tr7)의 출력단으로 하이 레벨의 신호가 출력되므로, I 접점의 전압 레벨은 하이 레벨로 변경된다.
한편, 본단 스테이지의 전달 신호 출력단(CRout)에서 출력된 전달 신호(CR)는 제13 트랜지스터(Tr13) 및 제8 트랜지스터(Tr8)의 제어단으로 인가된다. 그러면, 제8 트랜지스터(Tr8)에 연결되는 I 접점의 전압이 저전압(VSS)으로 변경되고, 제7 트랜지스터(Tr7)의 제어단으로 저전압(VSS)이 인가된다.
그 결과, 인버터부(512)의 I 접점은 본단 스테이지에서 출력되는 전달 신호(CR) 및 게이트 전압과 반대의 전압 레벨을 가진다.
전달 신호 생성부(513)는 하나의 트랜지스터(제15 트랜지스터(Tr15))를 포함한다. 제15 트랜지스터(Tr15)의 입력단에는 클록 입력단(CK)가 연결되고, 제어단은 상기 입력부(511)의 출력, 즉 Q 접점에 연결되고, 출력단은 전달 신호(CR)를 출력하는 전달 신호 출력단(CRout)에 연결된다.
여기서, 제어단과 출력단 사이에는 기생 커패시터(도시하지 않음)가 형성되어 있을 수 있다. 제15 트랜지스터(Tr15)의 출력단은 전달 신호 출력단(CRout) 및 제11 트랜지스터(Tr11)의 입력단에 연결된다.
출력부(514)는 제1 트랜지스터(Tr1) 및 커패시터(C1)를 포함한다.
제1 트랜지스터(Tr1)의 제어단은 Q 접점에 연결되고, 입력단은 클록 입력단(CK)에 연결되고, 출력단은 게이트 전압 출력단(OUT) 및 풀다운부(516)에 연결된다.
한편, 제1 커패시터(C1)의 일단은 제1 트랜지스터(Tr1)의 제어단에 연결되고, 타단은 제1 트랜지스터(Tr1)의 출력단에 연결된다.
출력부(514)는 Q 접점에서의 전압 및 클록 입력단(CK)로 인가되는 신호에 따라 게이트 전압 출력단(OUT)로 게이트 전압을 출력한다.
예를 들어, Q 접점으로 인가되는 전압에 의해, 제1 트랜지스터(Tr1)의 제어단과 출력단 사이에 전압 차가 발생한다. 이 전압 차가 커패시터(C1)에 저장된 후, 하이 레벨의 클록 신호가 제1 트랜지스터(Tr1)의 입력단으로 인가되면, 커플링에 의해서 커패시터(C1)에 충전된 전압이 부스트 업 되고, 게이트 전압이 게이트 전압 출력단(OUT)로 출력된다.
노이즈 제거부(515)는 제3 트랜지스터(Tr3), 제10 및 제10-1 트랜지스터(Tr10, Tr10-1), 제11 트랜지스터(Tr11)를 포함하고, 각각의 트랜지스터(Tr3, Tr10, Tr10-1, Tr11)의 제어단은 I 접점에 연결된다.
제3 트랜지스터(Tr3)의 입력단은 제1 트랜지스터(Tr1)의 출력단에 연결되며, 출력단은 전압 입력단(Vin)에 연결된다. 제3 트랜지스터(Tr3)는 I 접점의 전압에 따라서 저전압(VSS)을 제1 트랜지스터(Tr1)의 출력단으로 전달하여 게이트 전압 출력단(OUT)의 전압을 로우 레벨로 변경시킨다.
제10 트랜지스터(Tr10)의 출력단은 제10-1 트랜지스터(Tr10-1)의 입력단과 연결되고, 제10 트랜지스터(Tr10) 및 제10-1 트랜지스터(Tr10-1)의 제어단은 모두 I 접점에 연결된다. 제10 트랜지스터(Tr10)의 입력단은 Q 접점에 연결되고, 제10-1 트랜지스터(Tr10-1)의 출력단은 전압 입력단(Vin)에 연결된다. 제10 및 제10-1 트랜지스터(Tr10, Tr10-1)는 I 접점의 전압에 따라서 저전압(VSS)을 Q 접점으로 전달한다.
실시 예에 따라서 제10 및 제10-1 트랜지스터(Tr10, Tr10-1)는 3개 이상의 박막 트랜지스터가 연결된 구조로 형성될 수도 있다.
제11 트랜지스터(Tr11)의 입력단은 제15 트랜지스터(Tr15)의 출력단에 연결되고, 출력단은 전압 입력단(Vin)에 연결된다. 제11 트랜지스터(Tr11)는 I 접점의 전압에 따라서 저전압(VSS2)을 제15 트랜지스터(Tr15)의 출력단으로 전달하여, 전달 신호 출력단(CRout)의 전압을 로우 레벨로 변경시킨다.
풀다운부(516)는 제k+3 스테이지로부터 출력되는 게이트 전압에 의하여 제어되는 부분으로 제9 트랜지스터(Tr9) 및 제9-1 트랜지스터(Tr9-1)를 포함한다.
제9 트랜지스터(Tr9)의 출력단은 제9-1 트랜지스터(Tr9-1)의 입력단과 연결되고, 제9 트랜지스터(Tr9) 및 제9-1 트랜지스터(Tr9-1)의 제어단은 모두 제2 입력단(IN2)에 연결된다. 제9 트랜지스터(Tr9)의 입력단은 Q 접점에 연결되고, 제9-1 트랜지스터(Tr9-1)의 출력단은 전압 입력단(Vin)에 연결된다.
제9 트랜지스터(Tr9) 및 제9-1 트랜지스터(Tr9-1)는 제2 입력단(IN2)의 전압에 따라서 저전압(VSS)을 Q 접점으로 전달한다.
실시 예에 따라서 제9 및 제9-1 트랜지스터(Tr9, Tr9-1)는 3개 이상의 박막 트랜지스터가 추가 연결된 구조로 형성될 수도 있다.
즉, 제k 스테이지는 Q 접점의 전압이 하이 레벨일 때, 전달 신호 생성부(513), 출력부(514)가 동작하여 하이 레벨의 전달 신호(CR) 및 하이 레벨의 게이트 전압을 출력한다. 그리고, 제k 스테이지는 제k+3 스테이지에서 출력되는 하이 레벨의 게이트 전압 및 저전압(VSS)에 의해 Q 접점의 전압을 로우 레벨로 변경하고, 클록 신호의 레벨에 따라 인버터 접점의 전압이 하이 레벨로 변경될 때, 노이즈 제거부(515) 및 풀다운부(516)가 동작하여, 전달 신호(CR) 및 게이트 전압을 로우 레벨로 변경한다.
다음으로, 도 4 내지 도 5를 참조하여, 게이트 구동부의 동작에 대해 설명한다.
도 4는 본 발명의 일 실시 예에 따른 게이트 구동부의 동작 특성을 도시한 타이밍도이다.
가로축은 시간을 나타내고, 세로축은 제1 클록 신호(CKV1) 내지 제4 클록 신호(CKVB2), 제k 스테이지의 Q 접점의 전압, 제k-2 스테이지 내지 제k+3 스테이지의 게이트 전압 출력단(OUT)로 출력되는 게이트 전압을 나타낸다.
제k-2 스테이지, 제k 스테이지 및 제k+2 스테이지는 제1 게이트 구동부(500)에 포함되고, 제k-1 스테이지, 제k+1 스테이지 및 제k+3 스테이지는 제2 게이트 구동부(550)에 포함되는 것으로 설명한다. 그리고, 동일한 스테이지의 게이트 전압과 전달 신호(CR)는 동일한 타이밍에 출력될 수 있다.
먼저, t1 시점에서 제k-2 스테이지의 게이트 전압(G-out[k-2])은 제1 클록 신호(CKV1)와 동기되어 출력된다. 이때, 제k 스테이지의 제1 입력단(IN1)으로 입력되는 신호에 의해 제k 스테이지의 Q 접점의 전압이 상승한다. 제k 스테이지의 제1 입력단(IN1)으로 입력되는 신호는 t1 시점에 하이 레벨로 변경되는 신호로써, 제k-2 스테이지의 전달 신호(CR[k-2])일 수 있다. 그리고, Q 접점의 변경된 전압에 의해 커패시터(C1)는 프리차지(precharge)된 상태로 플로팅(floating)된다.
t2 시점에서 제k-1 스테이지의 게이트 전압(G-out[k-1])은 제3 클록 신호(CKV2)와 동기되어 출력된다.
t3 시점에서, 제k 스테이지의 게이트 전압(G-out[k])은 t3 시점에서 제2 클록 신호(CKVB1)와 동기되어 출력된다. 클록 입력단(CK)로 입력되는 하이 레벨의 제2 클록 신호(CKVB1)가 제1 트랜지스터(TR1)의 입력단으로 인가되면, 게이트 전압 출력단(OUT)으로 하이 레벨의 신호가 출력된다. 이때, 커패시터(C1)의 부트스트랩(bootstrap) 동작에 따라 Q 접점에 연결되는 제1 트랜지스터(TR1)의 제어단의 전압이 상승한다.
t4 시점에서, 제k+1 스테이지의 게이트 전압(G-out[k+1])은 제4 클록 신호(CKVB2)와 동기되어 출력된다.
t5 시점에서, 제k+2 스테이지의 게이트 전압(G-out[k+2])은 제1 클록 신호(CKV1)와 동기되어 출력된다.
t6 시점에서 제k+3 스테이지의 게이트 전압(G-out[k+3])은 제3 클록 신호(CKV2)와 동기되어 출력된다. 제k+3 스테이지에서 출력된 게이트 전압은 제k 스테이지의 제2 입력단(IN2)로 전달된다. 제2 입력단(IN2)로 전달된 게이트 전압이 제k 스테이지의 풀다운부(516)로 인가되면, 제k 스테이지의 Q 접점의 전압이 저전압(VSS)으로 변경된다.
상기의 설명에서, t6 시점에 제k+3 스테이지에서 출력된 게이트 전압(G-out[k+3])이 제k 스테이지의 제2 입력단(IN2)로 전달되는 것으로 설명하였으나, 제k 스테이지의 제2 입력단(IN2)에는 t6 시점에 하이 레벨로 변경되는 신호가 인가될 수 있으며, 제k+3 스테이지에서 출력되는 전달 신호(CR[k+3])가 입력될 수도 있다. 이경우, 제k+3 스테이지의 전달 신호 출력단(CRout)과 제k 스테이지의 제2 입력단(IN2)가 별도의 배선으로 연결되어 제k 스테이지의 제2 입력단(IN2)에 제k+3 스테이지에서 출력되는 전달 신호(CR[k+3])가 입력될 수 있다.
이하에서는 제k 스테이지의 입력 신호 및 출력 신호에 대해서 도 5를 참조하여 자세하게 설명한다.
도 5는 본 발명의 일 실시 예에 따른 게이트 구동부에 포함되는 제k 스테이지의 동작 특성을 도시한 타이밍도이다.
가로축은 시간을 나타내고, 세로축은 제k 스테이지로 입력되는 제2 클록 신호(CKVB1), 제k 스테이지의 Q 접점의 전압 및 제k 스테이지의 제1 입력단(IN1) 및 제2 입력단(IN2)로 입력되는 신호를 나타낸다.
t1 시점에서, 제k-2 스테이지의 전달 신호(CR)가 하이 레벨로 변경된다. 그러면, 제k 스테이지의 제1 입력단(IN1)로 제k-2 스테이지의 전달 신호(CR)가 전달되어, 입력부(511)의 동작에 의해 Q 접점의 전압이 상승한다.
t3 시점에서, 하이 레벨의 제2 클록 신호(CKVB)가 제k 스테이지의 클록 입력단(CK)로 인가되면, 제k 스테이지의 전달 신호 생성부(513)에 의해 전달 신호(CR)가 출력된다. 이때, 출력부(514), 즉, 제1 트랜지스터(Tr1)의 출력단으로 게이트 전압이 출력되어 Q 접점의 전압이 t1 시점의 Q 접점의 전압보다 더욱 상승한다.
t5 시점에서, 제2 클록 신호(CKVB)가 로우 레벨로 하강함에 따라, Q 접점의 전압이 하강한다. Q 접점의 전압이 하강하는 경우에도, 제1 트랜지스터(Tr1)의 제어단으로 소정 레벨의 전압이 입력되는 상태이므로, 게이트 전압 출력단(OUT)의 전압이 제2 클록 신호(CKVB)의 로우 레벨로 변경된다.
다시 말해, t5 시점에서, Q 접점의 전압은 제1 트랜지스터(Tr1)를 동작시키는 레벨의 전압으로 하강하므로, 로우 레벨로 변경되는 제2 클록 신호(CKVB)가 제1 트랜지스터(Tr1)의 입력단에 인가된다. 따라서, 제1 트랜지스터(Tr1)의 출력단, 즉, 게이트 전압 출력단(OUT)의 전압이 로우 레벨의 제2 클록 신호(CKVB1)로 변경될 수 있다.
이후, t6 시점에서, 제k+3 스테이지의 게이트 전압이 제k 스테이지의 제2 입력단(IN2)로 전달된다. 하이 레벨의 게이트 전압이 전달됨에 따라, 풀다운부(516)가 동작하여, Q 접점의 전압이 저전압(VSS)으로 변경된다.
t7 시점 이후에는, 제2 클록 신호(CKVB1)가 하이 레벨로 변경될 때, I 접점의 전압도 하이 레벨로 변경되고, 노이즈 제거부(515)의 동작에 의해 게이트 전압 출력단(OUT), 전달 신호 출력단(CRout) 및 Q 접점의 전압이 저전압(VSS)로 유지된다.
도 6은 도 1의 실시 예에 따른 제1 게이트 구동부(500), 제2 게이트 구동부(550) 및 게이트 선(G1~G2n+1)의 다른 양태를 구체화하여 도시한 블록도이다. 도 6의 제1 게이트 구동부(500), 제2 게이트 구동부(550)의 동작 특성은 도 4 및 도 5에서 설명한 제1 게이트 구동부(500), 제2 게이트 구동부(550)의 동작 특성과 유사하다.
도 6의 실시 예는 각 스테이지에 제3 입력단(IN3)가 추가된다. 홀수 스테이지(SR1, SR3, SR5…)의 제3 입력단(IN3)는 다음 단 홀수 스테이지의 전달 신호 출력단(CRout)에 연결되어 다음 단 홀수 스테이지의 전달 신호(CR)가 입력된다.
짝수 스테이지(SR2, SR4, SR6…)의 제3 입력단(IN3)는 다음 단 짝수 스테이지의 전달 신호 출력단(CRout)에 연결되어 다음 단 짝수 스테이지의 전달 신호(CR)가 입력된다.
이하에서는 도 7을 통하여 하나의 게이트 선에 연결된 게이트 구동부의 스테이지(SR)의 구조를 좀 더 상세하게 살펴본다.
도 7은 도 6의 실시 예에 따른 게이트 구동부 중 하나의 스테이지를 확대하여 도시한 회로도이다.
도 7의 실시 예는 도 3의 실시 예와 비교할 때, 제2 트랜지스터(Tr2)가 추가된다. 제2 트랜지스터(Tr2)의 제어단은 제3 입력단(IN3)에 연결된다. 제2 트랜지스터(Tr2)의 입력단은 게이트 전압 출력단(OUT)에 연결되고, 출력단은 전압 입력단(Vin)에 연결된다.
본단 스테이지가 제k 스테이지인 경우, 제2 트랜지스터(Tr2)의 제어단에는 제k+2 스테이지에서 출력되는 전달 신호(CR)가 제3 입력단(IN3)를 통해 입력된다. 그러면, 제2 트랜지스터(Tr2)의 입력단에 연결된 게이트 전압 출력단(OUT)의 전압이 제2 트랜지스터(Tr2)의 출력단에 연결된 저전압(VSS)로 변경된다.
이상에서는 하나의 저전압(VSS)를 사용하는 표시 장치를 기준으로 살펴보았다.
이하에서는 도 8 내지 도 11을 통하여 2개의 저전압(VSS1, VSS2)를 사용하는 표시 장치(100)에 대하여 살펴본다.
도 8은 본 발명의 다른 실시 예에 따른 표시 장치(100)의 평면도이다. 도 8의 실시 예는 도 1의 실시 예와 비교할 때, 신호 제어부(600)로부터 제1 게이트 구동부(500) 및 제2 게이트 구동부(550)로 제1 저전압(VSS1) 및 제2 저전압(VSS2)이 제공된다.
도 8을 참고하면, 본 발명의 일 실시 예에 따른 표시 장치(100)는 화상을 표시하는 표시 영역(300), 표시 영역(300)의 게이트 선(G1~G2n+1)에 게이트 전압을 공급하는 제1 게이트 구동부(500) 및 제2 게이트 구동부(550)를 포함한다.
표시 영역(300)의 데이터 선(D1~Dm)에 데이터 전압을 공급하는 데이터 드라이버 IC(460)는 가요성 인쇄 회로막(FPC, flexible printed circuit film; 450)과 같은 필름의 상에 형성될 수 있다.
데이터 드라이버 IC(460), 제1 게이트 구동부(500) 및 제2 게이트 구동부(550)는 신호 제어부(600)에 의하여 제어된다. 가요성 인쇄 회로막(450)이 인쇄 회로 기판(PCB, printed circuit board)(400)에 전기적으로 연결되고, 신호 제어부(600)로부터의 신호가 인쇄 회로 기판(400) 및 가요성 인쇄 회로막(450)을 통해 데이터 드라이버 IC(460), 제1 게이트 구동부(500) 및 제2 게이트 구동부(550)로 전달된다.
신호 제어부(600)에서 제공되는 신호로는 제1 클록 신호(CKV1), 제2 클록 신호(CKVB1), 제3 클록 신호(CKV2), 제4 클록 신호(CKVB2), 스캔 개시 신호(STVP1, STVP2) 등의 신호와 특정 레벨의 저 전압(VSS1, VSS2)을 제공하는 신호를 포함한다.
표시 영역(300)은 복수의 화소(PX)를 포함한다. 표시 장치(100)가 액정 표시 장치인 경우에는 각각의 화소(PX)는 박막 트랜지스터(Trsw), 액정 커패시터(Clc), 유지 커패시터(Cst)를 포함한다. 박막 트랜지스터(Trsw)의 제어단은 하나의 게이트 선에 연결되며, 박막 트랜지스터(Trsw)의 입력단은 하나의 데이터 선에 연결되며, 박막 트랜지스터(Trsw)의 출력단은 액정 커패시터(Clc)의 일단 및 유지 커패시터(Cst)의 일단에 연결된다.
액정 커패시터(Clc)의 타단은 공통 전극에 연결되며, 유지 커패시터(Cst)의 타단은 신호 제어부(600)로부터 인가되는 유지 전압(Vcst)을 인가 받는다. 액정 표시 장치의 화소(PX)구조도 다양한 실시 예가 존재하며, 도 1에서 도시한 화소(PX) 기본 구조로부터 추가 구성을 가지는 화소(PX)도 본 발명을 적용할 수 있다.
한편, 도 1에서는 표시 장치(100)가 액정 표시 장치인 경우를 예로 들었으나, 표시 장치(100)가 유기 발광 표시 장치인 경우, 화소(PX)는 박막 트랜지스터, 유기 발광 다이오드를 포함하며 기타 다른 표시 장치에서는 박막 트랜지스터 등의 소자를 포함하여 표시 영역(300)을 형성한다. 본 발명은 액정 표시 장치로 한정되지 않지만, 명확하게 설명하기 위하여 이하에서는 액정 표시 장치를 예로 들어 설명한다.
표시 영역(300)에는 다수의 게이트 선(G1~G2n+1) 및 다수의 데이터 선(D1~Dm)을 포함하며, 다수의 게이트 선(G1~G2n+1) 및 다수의 데이터 선(D1~Dm)은 절연되어 교차된다.
각 화소(PX)에는 박막 트랜지스터(Trsw), 액정 커패시터(Clc) 및 유지 커패시터(Cst)를 포함한다. 박막 트랜지스터(Trsw)의 제어단은 하나의 게이트 선에 연결되며, 박막 트랜지스터(Trsw)의 입력단은 하나의 데이터 선에 연결되며, 박막 트랜지스터(Trsw)의 출력단은 액정 커패시터(Clc)의 일단 및 유지 커패시터(Cst)의 일단에 연결된다.
액정 커패시터(Clc)의 타단은 공통 전극에 연결되며, 유지 커패시터(Cst)의 타단은 신호 제어부(600)로부터 인가되는 유지 전압(Vcst)을 인가 받는다. 액정 표시 장치의 화소(PX)구조도 다양한 실시 예가 존재하며, 도 1에서 도시한 화소(PX) 기본 구조로부터 추가 구성을 가지는 화소(PX)도 본 발명을 적용할 수 있다.
데이터 드라이버 IC(460)는 표시 장치(100)의 상측 또는 하측에 형성되어 세로 방향으로 연장된 데이터 선(D1~Dm)에 연결되어 있는데, 도 8의 실시 예에서는 데이터 드라이버 IC(460)가 표시 장치(100)의 상측에 위치하는 실시 예를 도시하고 있다.
제1 게이트 구동부(500)와 제2 게이트 구동부(550)는 각각 표시 장치(100)의 좌측 및 우측에 형성될 수 있다.
제1 게이트 구동부(500)는 제1 클록 신호(CKV1), 제2 클록 신호(CKVB1), 스캔 개시 신호(STVP1) 및 저전압(VSS)이 인가되면, 게이트 전압(게이트 전압 및 게이트 오프 전압)을 생성하여 홀수 게이트 선(G1, G3,…, G2n+1)에 순차적으로 게이트 전압을 인가한다.
제2 게이트 구동부(550)는 제3 클록 신호(CKV2), 제4 클록 신호(CKVB2), 스캔 개시 신호(STVP2) 및 저전압(VSS)이 인가되면, 게이트 전압(게이트 전압 및 게이트 오프 전압)을 생성하여 짝수 게이트 선(G2, G4,…, G2n)에 순차적으로 게이트 전압을 인가한다.
즉, 본 발명의 실시 예에 따른 표시 장치(100)는 홀수 게이트 선(G1, G3,…, G2n+1)으로 게이트 전압을 인가하는 제1 게이트 구동부(500)가 표시 장치(100)의 좌측에 형성되고, 짝수 게이트 선(G2, G4,…, G2n)으로 게이트 전압을 인가하는 제2 게이트 구동부(550)가 표시 장치(100)의 좌측에 형성되는 인터레이스(interlace) 구조일 수 있다.
이상에서는 본 발명의 다른 실시 예에 따른 표시 장치(100)의 전체적인 구조에 대하여 살펴보았다.
도 9는 도 8의 실시 예에 따른 제1 게이트 구동부(500), 제2 게이트 구동부(550) 및 게이트 선(G1~G2n+1)을 구체화하여 도시한 블록도이다. 도 9의 제1 게이트 구동부(500), 제2 게이트 구동부(550)의 동작 특성은 도 4 및 도 5에서 설명한 제1 게이트 구동부(500), 제2 게이트 구동부(550)의 동작 특성과 유사하다.
도 9에서 표시 영역(300)을 저항(Rp)과 커패시턴스(Cp)로 나타내었다. 이는 게이트 선(G1~G2n+1), 액정 커패시터(Clc) 및 유지 커패시터(Cst)는 각각 저항값 및 커패시턴스를 가지며, 이들을 모두 합하여 하나의 저항(Rp) 및 하나의 커패시턴스(Cp)로 나타낸 것이다.
즉, 게이트 선(G1~G2n+1)은 도 9에서 도시하고 있는 바와 같이 회로적으로는 저항(Rp)과 커패시턴스(Cp)를 가지는 것으로 표시할 수 있다. 이들 값은 하나의 게이트 선(G1~G2n+1)이 전체적으로 가지는 값이며, 표시 영역(300)의 구조 및 특성에 따라서 다른 값을 가질 수 있다. 스테이지(SR)에서 출력된 게이트 전압은 게이트 선(G1~G2n+1)으로 전달된다.
이하, 제1 게이트 구동부(500) 및 제2 게이트 구동부(550)를 살펴본다.
제1 게이트 구동부(500) 및 제2 게이트 구동부(550)는 서로 종속적으로 연결된 다수의 스테이지(SR1, SR2, SR3, SR4, SR5, SR6…)를 분리하여 각각 포함한다.
예를 들어, 제1 게이트 구동부(500)는 홀수 게이트 선(G1, G3,…, G2n+1)에 대응되는 스테이지(SR1, SR3, SR5…, 이하, 홀수 스테이지로 설명함)를 포함하고, 제2 게이트 구동부(550)는 짝수 게이트 선(G2, G4,…, G2n)에 대응되는 스테이지(SR2, SR4, SR6…, 이하 짝수 스테이지로 설명함)를 포함한다.
각 스테이지(SR1, SR2, SR3, SR4, SR5, SR6…)는 세 개의 입력단(IN1, IN2, IN3), 하나의 클록 입력단(CK), 전압 입력단(Vin1, Vin2), 게이트 전압을 출력하는 게이트 전압 출력단(OUT) 및 전달 신호 출력단(CRout)를 포함한다.
제1 게이트 구동부(500)에 포함되는 홀수 스테이지(SR1, SR3, SR5…)의 제1 입력단(IN1)는 전단 홀수 스테이지의 전달 신호 출력단(CRout)에 연결되어 전단 홀수 스테이지의 전달 신호(CR)가 인가되는데, 첫번째 홀수 스테이지(SR1)는 전단 홀수 스테이지가 존재하지 않으므로 제1 입력단(IN1)로 제1 스캔 개시 신호(STVP1)를 인가 받는다.
그리고, 제2 게이트 구동부(550)에 포함되는 짝수 스테이지(SR2, SR4, SR6…)의 제1 입력단(IN1)는 전단 짝수 스테이지의 전달 신호 출력단(CRout)에 연결되어 전단 짝수 스테이지의 전달 신호(CR)가 인가되는데, 첫번째 짝수 스테이지(SR2)는 전단 짝수 스테이지가 존재하지 않으므로 제1 입력단(IN1)에는 제2 스캔 개시 신호(STVP2)가 인가된다.
이때, 제1 스캔 개시 신호(STVP1)가 첫번째 홀수 스테이지(SR1)에 인가되는 타이밍과 제2 스캔 개시 신호(STVP2)가 첫번째 짝수 스테이지(SR2)에 인가되는 타이밍은 연속적일 수 있다. 예를 들어, 제1 스캔 개시 신호(STVP1)는 제2 스캔 개시 신호(STVP2)보다 클록 신호의 1/4 주기만큼 먼저 턴 온될 수 있다.
제k 스테이지의 제2 입력단(IN2)에는 제k+3 스테이지의 게이트 전압 출력단(OUT)로부터 출력되는 게이트 전압이 입력된다.
예를 들어, 홀수 스테이지(SR1, SR3, SR5…)의 제2 입력단(IN2)는 짝수 스테이지(SR4, SR6, SR8…)의 게이트 전압 출력단(OUT)에 연결된 게이트 선에 연결되어 게이트 전압을 인가 받는다.
마찬가지로, 짝수 스테이지(SR2, SR4, SR6…)의 제2 입력단(IN2)는 홀수 스테이지(SR5, SR7, SR9…)의 게이트 전압 출력단(OUT)에 연결된 게이트 선에 연결되어 게이트 전압을 인가 받는다.
2n-1번째 게이트 선(G2n-1)에 연결된 스테이지(SR2n-1; 도시하지 않음), 2n번째 게이트 선(G2n)에 연결된 스테이지(SR2n; 도시하지 않음) 및 2n+1번째 게이트 선(G2n+1)에 연결된 스테이지(SR2n+1; 도시하지 않음)는 게이트 전압을 인가하기 위한 더미 스테이지로 형성될 수 있다.
더미 스테이지(SR2n-1, SR2n, SR2n+1)는 다른 스테이지(SR1-SRn)과 달리 더미 게이트 전압을 생성하여 출력하는 스테이지이다. 더미 스테이지를 제외한 스테이지(SR1~SR2n-2)에서 출력된 게이트 전압은 게이트 선을 통해 화소에 전달되어, 데이터 전압에 따른 화상이 표시되도록 한다.
2n-4번째 게이트 선(G2n-4)에 연결된 스테이지(SR2n-4; 도시하지 않음)의 제2 입력단에는 2n-1번째 스테이지(SR2n-1)에서 출력되는 게이트 전압이 인가될 수 있다.
2n-3번째 게이트 선(G2n-3)에 연결된 스테이지(SR2n-3; 도시하지 않음)의 제2 입력단에는 2n번째 스테이지(SR2n)에서 출력되는 게이트 전압이 인가될 수 있다.
2n-2번째 게이트 선(G2n-2)에 연결된 스테이지(SR2n-2; 도시하지 않음)의 제2 입력단에는 2n+1번째 스테이지(SR2n+1)에서 출력되는 게이트 전압이 인가될 수 있다.
하지만, 더미 스테이지(SR2n-1, SR2n, SR2n+1)는 게이트 선에 연결되어 있지 않을 수도 있으며, 게이트 선에 연결되더라도 화상을 표시하지 않는 더미 화소(도시하지 않음)의 게이트 선에 연결되어 있어 화상을 표시하는데 사용되지 않을 수 있다.
제k 스테이지의 제3 입력단(IN3)에는 제k+2 스테이지의 전달 신호 출력단(CRout)에서 출력되는 전달 신호(CR)가 입력된다.
예를 들어, 홀수 스테이지(SR1, SR3, SR5…)의 제3 입력단(IN3)는 다음 단 홀수 스테이지의 전달 신호 출력단(CRout)에서 출력되는 전달 신호(CR)를 인가 받는다.
마찬가지로, 짝수 스테이지(SR2, SR4, SR6…)의 제3 입력단(IN3)는 다음 단 짝수 스테이지의 전달 신호 출력단(CRout)에서 출력되는 전달 신호(CR)를 인가 받는다.
클록 입력단(CK)에는 클록 신호가 인가될 수 있다. 먼저, 홀수 스테이지(SR1, SR3, SR5…)의 클록 입력단(CK)에는 제1 클록 신호(CKV1) 및 제2 클록 신호(CKVB1)가 홀수 스테이지 각각에 교대로 인가될 수 있다.
예를 들어, 홀수 스테이지의 제1 그룹(SR1, SR5, SR9…)의 클록 입력단(CK)에는 제1 클록 신호(CKV1)가 입력되고, 홀수 스테이지의 제2 그룹(SR3, SR7, SR11…)의 클록 입력단(CK)에는 제2 클록 신호(CKVB1)가 입력될 수 있다.
그리고, 짝수 스테이지(SR2, SR4, SR6…)의 클록 입력단(CK)에는 제3 클록 신호(CKV2) 및 제4 클록 신호(CKVB2)가 홀수 스테이지 각각에 교대로 인가될 수 있다.
예를 들어, 짝수 스테이지의 제1 그룹(SR2, SR6, SR10…)의 클록 입력단(CK)에는 제3 클록 신호(CKV2)가 입력되고, 짝수 스테이지의 제2 그룹(SR4, SR8, SR12…)의 클록 입력단(CK)에는 제4 클록 신호(CKVB2)가 입력될 수 있다.
제1 클록 신호(CKV1)와 제2 클록 신호(CKVB1)는 서로 위상이 반대되는 클록 신호이다. 제3 클록 신호(CKV2)와 제4 클록 신호(CKVB2)는 서로 위상이 반대되는 클록 신호이다. 제1 클록 신호(CKV1)와 제3 클록 신호(CKV2)는 1/4주기 차이를 갖고, 제3 클록 신호(CKV2)와 제2 클록 신호(CKVB1)는 1/4주기 차이를 가진다.
제1 클록 신호 내지 제4 클록 신호(CKV1~CKVB2)의 턴 온 타이밍에 대해 설명하면, 제1 클록 신호(CKV1)가 턴 온된 후에 제3 클록 신호(CKV2)가 턴 온되고, 제3 클록 신호(CKV2)가 턴 온된 후에 제2 클록 신호(CKVB1)가 턴 온되고, 제2 클록 신호(CKVB1)가 턴 온된 후에, 제4 클록 신호(CKVB2)가 턴 온된다.
제1 전압 입력단(Vin1)에는 제1 저전압(VSS1)이 인가되고, 제2 전압 입력단(Vin2)에는 제2 저전압(VSS2)이 인가된다. 제1 저전압(VSS1) 및 제2 저전압(VSS2)의 전압 값은 실시 예에 따라 다양한 값을 가질 수 있다. 예를 들어, 제1 저전압(VSS1)의 전압 값은 -5V이고, 제2 저전압(VSS2)의 전압 값은 -10V일 수 있다.
다음으로, 제1 게이트 구동부(500) 및 제2 게이트 구동부(550)의 동작을 살펴보면 아래와 같다.
먼저, 제1 스테이지(SR1)의 클록 입력단(CK)를 통해 외부로부터 제1 클록 신호(CKV1)가 제공되고, 제1 입력단(IN1)를 통해 제1 스캔 개시 신호(STVP1)가 입력되면, 제1 스테이지(SR1)는 게이트 전압 출력단(OUT)를 통해 제1 스테이지(SR1)에 연결되는 게이트 선(G1)으로 게이트 전압을 출력한다. 이때, 제1 스테이지(SR1)의 전달 신호 출력단(CRout)를 통해 다음 단 홀수 스테이지(SR3)의 제1 입력단(IN1)로 전달 신호(CR)를 출력한다.
제1 스테이지(SR1)의 제1 전압 입력단(Vin1)로 제1 저전압(VSS1)이 공급되고, 제2 전압 입력단(Vin2)로 제2 저전압(VSS2)이 공급된다. 제3 입력단(IN3)를 통해, 제3 스테이지(SR3)로부터 생성되는 전달 신호(CR)가 입력되고, 제2 입력단(IN2)를 통해 제4 스테이지(SR4)로부터 생성되는 게이트 전압이 입력된다.
다음으로, 제2 스테이지(SR2)의 클록 입력단(CK)를 통해 외부로부터 제2 클록 신호(CKVB1)가 제공되고, 제1 입력단(IN1)를 통해 제2 스캔 개시 신호(STVP2)가 입력되면, 제2 스테이지(SR2)는 게이트 전압 출력단(OUT)를 통해 제2 스테이지(SR2)에 연결되는 게이트 선(G2)으로 게이트 전압을 출력한다. 이때, 제2 스테이지(SR2)의 전달 신호 출력단(CRout)를 통해 다음 단 짝수 스테이지(SR4)의 제1 입력단(IN1)로 전달 신호(CR)를 출력한다.
제2 스테이지(SR2)의 제1 전압 입력단(Vin1)로 제1 저전압(VSS1)이 공급되고, 제2 전압 입력단(Vin2)로 제2 저전압(VSS2)이 공급된다. 제3 입력단(IN3)를 통해, 제4 스테이지(SR4)로부터 생성되는 전달 신호(CR)가 입력되고, 제2 입력단(IN2)를 통해 제5 스테이지(SR5)로부터 생성되는 게이트 전압이 입력된다.
제3 스테이지(SR3)의 클록 입력단(CK)를 통해 외부로부터 제1 클록 신호(CKV1)가 제공되고, 제1 입력단(IN1)를 통해 제1 스테이지(SR1)의 전달 신호(CR)가 입력되면, 제3 스테이지(SR3)는 게이트 전압 출력단(OUT)를 통해 제3 스테이지(SR3)에 연결되는 게이트 선(G3)으로 게이트 전압을 출력한다. 이때, 제3 스테이지(SR3)의 전달 신호 출력단(CRout)를 통해 다음 단 홀수 스테이지(SR5)의 제1 입력단(IN1)로 전달 신호(CR)를 출력한다.
제3 스테이지(SR3)의 제1 전압 입력단(Vin1)로 제1 저전압(VSS1)이 공급되고, 제2 전압 입력단(Vin2)로 제2 저전압(VSS2)이 공급된다. 제3 입력단(IN3)를 통해, 제5 스테이지(SR5)로부터 생성되는 전달 신호(CR)가 입력되고, 제2 입력단(IN2)를 통해 제6 스테이지(SR6)로부터 생성되는 게이트 전압이 입력된다.
제4 스테이지(SR4)의 클록 입력단(CK)를 통해 외부로부터 제2 클록 신호(CKVB1)가 제공되고, 제1 입력단(IN1)를 통해 제2 스테이지(SR2)의 전달 신호(CR)가 입력되면, 제4 스테이지(SR4)는 게이트 전압 출력단(OUT)를 통해 제4 스테이지(SR4)에 연결되는 게이트 선(G4)으로 게이트 전압을 출력한다. 이때, 제4 스테이지(SR4)의 전달 신호 출력단(CRout)를 통해 다음 단 짝수 스테이지(SR6)의 제1 입력단(IN1)로 전달 신호(CR)를 출력한다.
그리고, 제4 스테이지(SR4)에 연결되는 게이트 선(G4)으로 출력되는 게이트 전압은 제1 스테이지(SR1)의 제3 입력단(IN3)에 전달된다.
제4 스테이지(SR4)의 제1 전압 입력단(Vin1)로 제1 저전압(VSS1)이 공급되고, 제2 전압 입력단(Vin2)로 제2 저전압(VSS2)이 공급된다. 제3 입력단(IN3)를 통해, 제6 스테이지(SR6)로부터 생성되는 전달 신호(CR)가 입력되고, 제2 입력단(IN2)를 통해 제7 스테이지(미도시)로부터 생성되는 게이트 전압이 입력된다.
제5 스테이지(SR5)의 클록 입력단(CK)를 통해 외부로부터 제1 클록 신호(CKV1)가 제공되고, 제1 입력단(IN1)를 통해 제3 스테이지(SR3)의 전달 신호(CR)가 입력되면, 제5 스테이지(SR5)는 게이트 전압 출력단(OUT)를 통해 제5 스테이지(SR5)에 연결되는 게이트 선(G3)으로 게이트 전압을 출력한다. 이때, 제5 스테이지(SR5)의 전달 신호 출력단(CRout)를 통해 다음 단 홀수 스테이지(미도시)의 제1 입력단(IN1)로 전달 신호(CR)를 출력한다.
제5 스테이지(SR5)에 연결되는 게이트 선(G5)으로 출력되는 게이트 전압은 제2 스테이지(SR2)의 제2 입력단(IN2)에 전달된다.
제5 스테이지(SR5)의 제1 전압 입력단(Vin1)로 제1 저전압(VSS1)이 공급되고, 제2 전압 입력단(Vin2)로 제2 저전압(VSS2)이 공급된다. 제3 입력단(IN3)를 통해, 제7 스테이지(미도시)로부터 생성되는 전달 신호(CR)가 입력되고, 제2 입력단(IN2)를 통해 제8 스테이지(미도시)로부터 생성되는 게이트 전압이 입력된다.
제6 스테이지(SR6)의 클록 입력단(CK)를 통해 외부로부터 제2 클록 신호(CKVB1)가 제공되고, 제1 입력단(IN1)를 통해 제4 스테이지(SR4)의 전달 신호(CR)가 입력되면, 제6 스테이지(SR6)는 게이트 전압 출력단(OUT)를 통해 제6 스테이지(SR6)에 연결되는 게이트 선(G6)으로 게이트 전압을 출력한다. 이때, 제6 스테이지(SR6)의 전달 신호 출력단(CRout)를 통해 다음 단 짝수 스테이지(미도시)의 제1 입력단(IN1)로 전달 신호(CR)를 출력한다.
그리고, 제6 스테이지(SR6)에 연결되는 게이트 선(G6)으로 출력되는 게이트 전압은 제3 스테이지(SR3)의 제2 입력단(IN2)에 전달된다.
제6 스테이지(SR6)의 제1 전압 입력단(Vin1)로 제1 저전압(VSS1)이 공급되고, 제2 전압 입력단(Vin2)로 제2 저전압(VSS2)이 공급된다. 제3 입력단(IN3)를 통해, 제8 스테이지(미도시)로부터 생성되는 전달 신호(CR)가 입력되고, 제2 입력단(IN2)를 통해 제9 스테이지(미도시)로부터 생성되는 게이트 전압이 입력된다.
상기와 같은 동일 방법으로, 제2k-1 스테이지는 클록 입력단(CK)를 통해 외부로부터 제1 클록 신호(CKV1)가 제공되고, 제1 입력단(IN1)를 통해 제2k-3 스테이지의 전달 신호(CR)가 입력되면, 제2k-1 스테이지는 게이트 전압 출력단(OUT)를 통해 제2k-1 스테이지에 연결되는 게이트 선으로 게이트 전압을 출력한다. 이때, 제2k-1 스테이지의 전달 신호 출력단(CRout)를 통해 2k+1 스테이지의 제1 입력단(IN1)로 전달 신호(CR)를 출력한다.
제2k-1 스테이지에 연결되는 게이트 선으로 출력되는 게이트 전압은 제2k-4 스테이지의 제2 입력단(IN2)에 전달된다.
제2k-1 스테이지의 제1 전압 입력단(Vin1)로 제1 저전압(VSS1)이 공급되고, 제2 전압 입력단(Vin2)로 제2 저전압(VSS2)이 공급된다. 제3 입력단(IN3)를 통해, 제2k+1 스테이지로부터 생성되는 전달 신호(CR)가 입력되고, 제2 입력단(IN2)를 통해 제2k+2 스테이지로부터 생성되는 게이트 전압이 입력된다.
제2k 스테이지는 클록 입력단(CK)를 통해 외부로부터 제2 클록 신호(CKVB1)가 제공되고, 제1 입력단(IN1)를 통해 제2k-2 스테이지의 전달 신호(CR)가 입력되면, 제2k 스테이지는 게이트 전압 출력단(OUT)를 통해 제2k 스테이지에 연결되는 게이트 선으로 게이트 전압을 출력한다. 이때, 제2k 스테이지의 전달 신호 출력단(CRout)를 통해 2k+2 스테이지의 제1 입력단(IN1)로 전달 신호(CR)를 출력한다.
제2k 스테이지에 연결되는 게이트 선으로 출력되는 게이트 전압은 제2k-3 스테이지의 제2 입력단(IN2)에 전달된다.
제2k 스테이지의 제1 전압 입력단(Vin1)로 제1 저전압(VSS1)이 공급되고, 제2 전압 입력단(Vin2)로 제2 저전압(VSS2)이 공급된다. 제3 입력단(IN3)를 통해, 제2k+2 스테이지로부터 생성되는 전달 신호(CR)가 입력되고, 제2 입력단(IN2)를 통해 제2k+3 스테이지로부터 생성되는 게이트 전압이 입력된다.
이하에서는, 도 9 및 도 10을 통하여 하나의 게이트 선에 연결된 게이트 구동부의 스테이지(SR)의 구조를 좀 더 상세하게 살펴본다.
도 10은 도 9의 실시 예의 일 양태에 따른 게이트 구동부 중 하나의 스테이지를 확대하여 도시한 회로도이다. 이하에서 설명하는 스테이지는 제k 스테이지인 것으로 가정하여 설명한다.
본 실시 예에 따른 제1 게이트 구동부(500) 및 제2 게이트 구동부(550)의 각 스테이지(SR)는 입력부(511), 인버터부(512), 전달 신호 생성부(513), 출력부(514), 노이즈 제거부(515) 및 풀다운부(516)를 포함한다.
먼저, 입력부(511)는 적어도 하나의 트랜지스터(제4 트랜지스터(Tr4))를 포함한다.
제4 트랜지스터(Tr4)의 입력단 및 제어단은 제1 입력단(IN1)에 함께 연결(다이오드 연결)되며, 출력단은 Q 접점(이하 제1 노드라고도 함)에 연결된다. 입력부(511)는 제1 입력단(IN1)로 하이 전압이 인가되는 경우 이를 Q 접점으로 전달하는 역할을 수행한다.
인버터부(512)는 4 개의 트랜지스터(제12 트랜지스터(Tr12), 제7 트랜지스터(Tr7), 제8 트랜지스터(Tr8) 및 제13 트랜지스터(Tr13))를 포함한다.
먼저, 제12 트랜지스터(Tr12)의 입력단 및 제어단은 클록 입력단(CK)에 함께 연결(다이오드 연결)되며, 출력단은 제7 트랜지스터(Tr7)의 제어단 및 제13 트랜지스터(Tr13)의 입력단에 연결된다.
제7 트랜지스터(Tr7)의 제어단은 제12 트랜지스터(Tr12)의 출력단에 연결되며, 입력단은 클록 입력단(CK)에 연결되고, 출력단은 I 접점(인버터 노드 또는 제2 노드라고도 함)에 연결된다.
제8 트랜지스터(Tr8)의 제어단은 본단 스테이지의 전달 신호 출력단(CRout)에 연결되며, 입력단은 I 접점에 연결되고, 출력단은 제2 전압 입력단(Vin2)에 연결된다.
제13 트랜지스터(Tr13)의 입력단은 제12 트랜지스터(Tr12)의 출력단에 연결되며, 제어단은 본단 스테이지의 전달 신호 출력단(CRout)에 연결되며, 출력단은 전압 입력단(Vin)에 연결된다.
이상과 같은 연결에 의하여 하이 레벨의 클록 신호가 클록 입력단(CK)로 인가되면, 다이오드 연결된 제12 트랜지스터(Tr12)의 출력단으로 하이 레벨의 신호가 출력된다.
그러면, 제7 트랜지스터(Tr7)의 제어단에 하이 레벨의 신호가 입력되어, 제7 트랜지스터(Tr7)의 출력단으로 하이 레벨의 신호가 출력되므로, I 접점의 전압 레벨은 하이 레벨로 변경된다.
한편, 본단 스테이지의 전달 신호 출력단(CRout)에서 출력된 전달 신호(CR)는 제13 트랜지스터(Tr13) 및 제8 트랜지스터(Tr8)의 제어단으로 인가된다. 그러면, 제8 트랜지스터(Tr8)에 연결되는 I 접점의 전압이 제2 저전압(VSS2)으로 변경되고, 제7 트랜지스터(Tr7)의 제어단으로 제2 저전압(VSS2)이 인가된다.
그 결과, 인버터부(512)의 I 접점은 본단 스테이지에서 출력되는 전달 신호(CR) 및 게이트 전압과 반대의 전압 레벨을 가진다.
전달 신호 생성부(513)는 하나의 트랜지스터(제15 트랜지스터(Tr15))를 포함한다. 제15 트랜지스터(Tr15)의 입력단에는 클록 입력단(CK)가 연결되고, 제어단은 상기 입력부(511)의 출력, 즉 Q 접점에 연결되고, 출력단은 전달 신호(CR)를 출력하는 전달 신호 출력단(CRout)에 연결된다.
여기서, 제어단과 출력단 사이에는 기생 커패시터(도시하지 않음)가 형성되어 있을 수 있다. 제15 트랜지스터(Tr15)의 출력단은 전달 신호 출력단(CRout) 및 제11 트랜지스터(Tr11)의 입력단에 연결된다.
출력부(514)는 제1 트랜지스터(Tr1) 및 커패시터(C1)를 포함한다.
제1 트랜지스터(Tr1)의 제어단은 Q 접점에 연결되고, 입력단은 클록 입력단(CK)에 연결되고, 출력단은 게이트 전압 출력단(OUT) 및 풀다운부(516)에 연결된다.
한편, 제1 커패시터(C1)의 일단은 제1 트랜지스터(Tr1)의 제어단에 연결되고, 타단은 제1 트랜지스터(Tr1)의 출력단에 연결된다.
출력부(514)는 Q 접점에서의 전압 및 클록 입력단(CK)로 인가되는 신호에 따라 게이트 전압 출력단(OUT)로 게이트 전압을 출력한다.
예를 들어, Q 접점으로 인가되는 전압에 의해, 제1 트랜지스터(Tr1)의 제어단과 출력단 사이에 전압 차가 발생한다. 이 전압 차가 커패시터(C1)에 저장된 후, 하이 레벨의 클록 신호가 제1 트랜지스터(Tr1)의 입력단으로 인가되면, 커플링에 의해서 커패시터(C1)에 충전된 전압이 부스트 업 되고, 게이트 전압이 게이트 전압 출력단(OUT)로 출력된다.
노이즈 제거부(515)는 제3 트랜지스터(Tr3), 제10 및 제10-1 트랜지스터(Tr10, Tr10-1), 제11 트랜지스터(Tr11)를 포함하고, 각각의 트랜지스터(Tr3, Tr10, Tr10-1, Tr11)의 제어단은 I 접점에 연결된다.
제3 트랜지스터(Tr3)의 입력단은 제1 트랜지스터(Tr1)의 출력단에 연결되며, 출력단은 제1 전압 입력단(Vin1)에 연결된다. 제3 트랜지스터(Tr3)는 I 접점의 전압에 따라서 제1 저전압(VSS1)을 제1 트랜지스터(Tr1)의 출력단으로 전달하여 게이트 전압 출력단(OUT)의 전압을 로우 레벨로 변경시킨다. 이때, 제3 트랜지스터(Tr3)의 출력단은 제1 전압 입력단(Vin1)에 연결되는 것으로 설명하였으나, 제2 전압 입력단(Vin2)에 연결될 수도 있다.
제10 트랜지스터(Tr10)의 출력단은 제10-1 트랜지스터(Tr10-1)의 입력단과 연결되고, 제10 트랜지스터(Tr10) 및 제10-1 트랜지스터(Tr10-1)의 제어단은 모두 I 접점에 연결된다. 제10 트랜지스터(Tr10)의 입력단은 Q 접점에 연결되고, 제10-1 트랜지스터(Tr10-1)의 출력단은 제2 전압 입력단(Vin2)에 연결된다. 제10 및 제10-1 트랜지스터(Tr10, Tr10-1)는 I 접점의 전압에 따라서 제2 저전압(VSS2)을 Q 접점으로 전달한다.
실시 예에 따라서 제10 및 제10-1 트랜지스터(Tr10, Tr10-1)는 3개 이상의 박막 트랜지스터가 연결된 구조로 형성될 수도 있다.
제11 트랜지스터(Tr11)의 입력단은 제15 트랜지스터(Tr15)의 출력단에 연결되고, 출력단은 제2 전압 입력단(Vin2)에 연결된다. 제11 트랜지스터(Tr11)는 I 접점의 전압에 따라서 제2 저전압(VSS2)을 제15 트랜지스터(Tr15)의 출력단으로 전달하여, 전달 신호 출력단(CRout)의 전압을 로우 레벨로 변경시킨다.
풀다운부(516)는 제9 트랜지스터(Tr9) 및 제9-1 트랜지스터(Tr9-1)를 포함한다.
제9 트랜지스터(Tr9)의 출력단은 제9-1 트랜지스터(Tr9-1)의 입력단과 연결된다. 제9 트랜지스터(Tr9)의 제어단은 제2 입력단(IN2)에 연결되고, 제9 트랜지스터(Tr9)의 입력단은 Q 접점에 연결된다. 제9-1 트랜지스터(Tr9-1)의 제어단은 제3 입력단(IN3)에 연결되고, 제9-1 트랜지스터(Tr9-1)의 출력단은 제2 전압 입력단(Vin2)에 연결된다.
제9 트랜지스터(Tr9) 및 제9-1 트랜지스터(Tr9-1)의 동작 설명을 위해, 도 4를 함께 참조하여 설명한다.
t6 시점에서, 제9 트랜지스터(Tr9)로 인가되는 제k+2 스테이지의 전달 신호(CR)는 하이 레벨이고, 제9-1 트랜지스터(Tr9-1)로 인가되는 제k+3 스테이지의 게이트 전압은 로우 레벨에서 하이 레벨로 변경된다. 그러면, 제9 트랜지스터(Tr9) 및 제9-1 트랜지스터(Tr9-1)의 제어단에는 하이 레벨의 신호가 입력되므로, 제2 저전압(VSS2)이 Q 접점으로 전달된다.
즉, 제k 스테이지는 Q 접점의 전압이 하이 레벨일 때, 전달 신호 생성부(513), 출력부(514)가 동작하여 하이 레벨의 전달 신호(CR) 및 하이 레벨의 게이트 전압을 출력한다.
그리고, 게이트 전압 출력 후, Q 접점의 전압은 제1 트랜지스터(Tr1)를 동작시키는 레벨의 전압으로 하강하므로, 로우 레벨로 변경되는 제2 클록 신호(CKVB)가 제1 트랜지스터(Tr1)의 입력단에 인가된다. 따라서, 제1 트랜지스터(Tr1)의 출력단, 즉, 게이트 전압 출력단(OUT)의 전압이 로우 레벨의 제2 클록 신호(CKVB1)로 변경될 수 있다.
다음으로, 제k 스테이지는 제k+2 스테이지에서 출력되는 하이 레벨의 전달 신호(CR), 제k+3 스테이지에서 출력되는 하이 레벨의 게이트 전압 및 제2 저전압(VSS2)에 의해 Q 접점의 전압을 로우 레벨로 변경한다.
클록 신호의 레벨에 따라 인버터 접점의 전압이 하이 레벨로 변경될 때, 노이즈 제거부(515) 및 풀다운부(516)가 동작하여, 전달 신호(CR) 및 게이트 전압을 로우 레벨로 변경한다.
다음으로, 도 11은 도 9의 실시 예의 다른 양태에 따른 게이트 구동부 중 하나의 스테이지를 확대하여 도시한 회로도이다.
도 11의 실시 예는 도 10의 실시 예와 비교할 때, 제2 트랜지스터(Tr2)가 추가된다. 제2 트랜지스터(Tr2)의 제어단은 제3 입력단(IN3)에 연결된다. 제2 트랜지스터(Tr2)의 입력단은 게이트 전압 출력단(OUT)에 연결되고, 출력단은 제2 전압 입력단(Vin2)에 연결된다.
본단 스테이지가 제k 스테이지인 경우, 제2 트랜지스터(Tr2)의 제어단에는 제k+3 스테이지에서 출력되는 전달 신호(CR)가 제3 입력단(IN3)를 통해 입력된다. 그러면, 제2 트랜지스터(Tr2)의 입력단에 연결된 게이트 전압 출력단(OUT)의 전압이 제2 트랜지스터(Tr2)의 출력단에 연결된 제2 저전압(VSS2)로 변경된다.
이상에서 본 발명의 바람직한 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: 표시 장치 300: 표시 영역
400: 인쇄 회로 기판 450: 가요성 인쇄 회로막
460: 데이터 드라이버 IC 500: 제1 게이트 구동부
550: 제2 게이트 구동부 511: 입력부
512: 인버터부 513: 전달 신호 생성부
514: 출력부 515: 노이즈 제거부
516: 풀다운부 600: 신호 제어부

Claims (26)

  1. 대응되는 게이트 선으로 게이트 신호를 출력하는 스테이지를 복수로 포함하고, 상기 복수의 스테이지 중 하나는,
    상기 스테이지의 제1 입력단과 제1 접점으로 다이오드 연결되고, 상기 스테이지의 제1 입력단의 제1 입력 신호에 의해 바이어스되는 제1 트랜지스터;
    상기 제1 접점에 연결되는 제어단, 클록 입력단과 연결되는 일단 및 상기 스테이지의 제1 출력단에 연결되는 타단을 포함하는 제2 트랜지스터;
    상기 제2 트랜지스터의 제어단과 타단 사이에 연결되는 커패시터; 및
    상기 스테이지의 제2 입력단에 연결되는 제어단, 상기 제1 접점에 연결되는 일단 및 제1 전압에 연결되는 타단을 포함하는 제3 트랜지스터;
    를 포함하고, 상기 제2 입력단의 제2 입력 신호는 상기 클록 입력단의 클록 신호의 한 주기가 상기 제2 트랜지스터를 통해 출력된 후, 소정 기간 후에 인에이블 레벨이 되며,
    상기 소정 기간은 상기 클록 신호 주기의 1/4인,
    게이트 구동 회로.
  2. 제1 항에 있어서,
    상기 제1 접점에 연결되는 제어단, 상기 클록 입력단에 연결되는 일단 및 상기 스테이지의 제2 출력단에 연결되는 타단을 포함하는 제4 트랜지스터;
    를 더 포함하는 게이트 구동 회로.
  3. 제2 항에 있어서,
    상기 클록 입력단에 연결되는 일단과 제어단 및 상기 클록 입력단의 상기 클록 신호가 인가되면, 상기 클록 신호를 출력하는 타단을 포함하는 제5 트랜지스터;
    상기 제5 트랜지스터의 타단에 연결되는 제어단, 상기 클록 입력단에 연결된 일단 및 제2 접점에 연결된 타단을 포함하는 제6 트랜지스터; 및
    상기 제2 접점에 연결되는 제어단, 상기 제2 트랜지스터의 타단과 연결되는 일단 및 상기 제1 전압에 연결되는 타단을 포함하는 제7 트랜지스터;
    를 더 포함하는 게이트 구동 회로.
  4. 제3 항에 있어서,
    상기 제2 접점에 연결되는 제어단, 상기 제2 출력단에 연결되는 일단 및 상기 제1 전압에 연결되는 타단을 포함하는 제8 트랜지스터;
    를 더 포함하는 게이트 구동 회로.
  5. 제4 항에 있어서,
    상기 제2 접점에 연결되는 제어단, 상기 제1 접점에 연결되는 일단 및 상기 제1 전압에 연결되는 타단을 포함하는 제9 트랜지스터;
    를 더 포함하는 게이트 구동 회로.
  6. 제5 항에 있어서,
    상기 제2 출력단에 연결되는 제어단, 상기 제2 접점에 연결되는 일단 및 상기 제1 전압에 연결되는 타단을 포함하는 제10 트랜지스터;
    를 더 포함하는 게이트 구동 회로.
  7. 제5 항에 있어서,
    상기 제2 출력단에 연결되는 제어단, 상기 제5 트랜지스터의 타단에 연결되는 일단, 상기 제1 전압에 연결되는 타단을 포함하는 제11 트랜지스터;
    를 더 포함하는 게이트 구동 회로.
  8. 제4 항에 있어서,
    상기 스테이지의 제3 입력단에 연결되는 제어단, 상기 제1 출력단에 연결되는 일단 및 상기 제1 전압에 연결되는 타단을 포함하는 제12 트랜지스터;
    를 더 포함하고, 상기 제3 입력단의 제3 입력 신호는 상기 클록 입력단의 클록 신호의 한 주기가 상기 제2 트랜지스터를 통해 출력된 후에 인에이블 레벨이 되는 게이트 구동 회로.
  9. 삭제
  10. 제1 항에 있어서,
    상기 제2 입력 신호는 다른 스테이지의 제1 출력단으로 출력되고, 상기 스테이지의 상기 클록 입력단의 클록 신호의 한 주기가 상기 제2 트랜지스터를 통해 출력된 후, 상기 소정 기간 이후에 인에이블 레벨이 되는 게이트 구동 회로.
  11. 제1 항에 있어서,
    상기 제2 입력 신호는 다른 스테이지의 제2 출력단으로 출력되고, 상기 스테이지의 상기 클록 입력단의 클록 신호의 한 주기가 상기 제2 트랜지스터를 통해 출력된 후, 상기 소정 기간 이후에 인에이블 레벨이 되는 게이트 구동 회로.
  12. 제1 항에 있어서,
    상기 제3 트랜지스터의 일단은 상기 제1 접점에 직접 연결되는 게이트 구동 회로.
  13. 제1 항에 있어서,
    상기 스테이지의 제4 입력단에 연결되는 제어단, 상기 제1 접점에 연결되는 일단 및 상기 제3 트랜지스터의 일단에 연결되는 타단을 포함하는 제13 트랜지스터;
    를 더 포함하고, 상기 제4 입력단의 제4 입력 신호는 상기 클록 입력단의 클록 신호의 한 주기가 상기 제2 트랜지스터를 통해 출력된 후에 인에이블 레벨이 되는 게이트 구동 회로.
  14. 대응되는 게이트 선에 연결되는 복수의 화소를 포함하는 표시부; 및
    상기 게이트 선으로 게이트 신호를 출력하는 복수의 스테이지를 포함하는 게이트 구동부를 포함하는 표시 장치에 있어서,
    상기 복수의 스테이지 중 하나는,
    상기 스테이지의 제1 입력단과 제1 접점으로 다이오드 연결되고, 상기 스테이지의 제1 입력단의 제1 입력 신호에 의해 바이어스되는 제1 트랜지스터;
    상기 제1 접점에 연결되는 제어단, 클록 입력단과 연결되는 일단 및 상기 스테이지의 제1 출력단에 연결되는 타단을 포함하는 제2 트랜지스터;
    상기 제2 트랜지스터의 제어단과 타단 사이에 연결되는 커패시터; 및
    상기 스테이지의 제2 입력단에 연결되는 제어단, 상기 제1 접점에 연결되는 일단 및 제1 전압에 연결되는 타단을 포함하는 제3 트랜지스터;
    를 포함하고, 상기 제2 입력단의 제2 입력 신호는 상기 클록 입력단의 클록 신호의 한 주기가 상기 제2 트랜지스터를 통해 출력된 후, 소정 기간 후에 인에이블 레벨이 되며,
    상기 소정 기간은 상기 클록 신호 주기의 1/4인, 표시 장치.
  15. 제14 항에 있어서,
    상기 복수의 스테이지 중 하나는,
    상기 제1 접점에 연결되는 제어단, 상기 클록 입력단에 연결되는 일단 및 상기 스테이지의 제2 출력단에 연결되는 타단을 포함하는 제4 트랜지스터;
    를 더 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 복수의 스테이지 중 하나는,
    상기 클록 입력단에 연결되는 일단과 제어단 및 상기 클록 입력단의 상기 클록 신호가 인가되면, 상기 클록 신호를 출력하는 타단을 포함하는 제5 트랜지스터;
    상기 제5 트랜지스터의 타단에 연결되는 제어단, 상기 클록 입력단에 연결된 일단 및 제2 접점에 연결된 타단을 포함하는 제6 트랜지스터; 및
    상기 제2 접점에 연결되는 제어단, 상기 제2 트랜지스터의 타단과 연결되는 일단 및 상기 제1 전압에 연결되는 타단을 포함하는 제7 트랜지스터;
    를 더 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 복수의 스테이지 중 하나는,
    상기 제2 접점에 연결되는 제어단, 상기 제2 출력단에 연결되는 일단 및 상기 제1 전압에 연결되는 타단을 포함하는 제8 트랜지스터;
    를 더 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 복수의 스테이지 중 하나는,
    상기 제2 접점에 연결되는 제어단, 상기 제1 접점에 연결되는 일단 및 상기 제1 전압에 연결되는 타단을 포함하는 제9 트랜지스터;
    를 더 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 복수의 스테이지 중 하나는,
    상기 제2 출력단에 연결되는 제어단, 상기 제2 접점에 연결되는 일단 및 상기 제1 전압에 연결되는 타단을 포함하는 제10 트랜지스터;
    를 더 포함하는 표시 장치.
  20. 제18 항에 있어서,
    상기 복수의 스테이지 중 하나는,
    상기 제2 출력단에 연결되는 제어단, 상기 제5 트랜지스터의 타단에 연결되는 일단, 상기 제1 전압에 연결되는 타단을 포함하는 제11 트랜지스터;
    를 더 포함하는 표시 장치.
  21. 제16 항에 있어서,
    상기 복수의 스테이지 중 하나는,
    상기 스테이지의 제3 입력단에 연결되는 제어단, 상기 제1 출력단에 연결되는 일단 및 상기 제1 전압에 연결되는 타단을 포함하는 제12 트랜지스터;
    를 더 포함하고, 상기 제3 입력단의 제3 입력 신호는 상기 클록 입력단의 클록 신호의 한 주기가 상기 제2 트랜지스터를 통해 출력된 후에 인에이블 레벨이 되는 표시 장치.
  22. 삭제
  23. 제14 항에 있어서,
    상기 제2 입력 신호는 다른 스테이지의 제1 출력단으로 출력되고, 상기 스테이지의 상기 클록 입력단의 클록 신호의 한 주기가 상기 제2 트랜지스터를 통해 출력된 후, 상기 소정 기간 이후에 인에이블 레벨이 되는 표시 장치.
  24. 제14 항에 있어서,
    상기 제2 입력 신호는 다른 스테이지의 제2 출력단으로 출력되고, 상기 스테이지의 상기 클록 입력단의 클록 신호의 한 주기가 상기 제2 트랜지스터를 통해 출력된 후, 상기 소정 기간 이후에 인에이블 레벨이 되는 표시 장치.
  25. 제14 항에 있어서,
    상기 제3 트랜지스터의 일단은 상기 제1 접점에 직접 연결되는 표시 장치.
  26. 제14 항에 있어서,
    상기 복수의 스테이지 중 하나는,
    상기 스테이지의 제4 입력단에 연결되는 제어단, 상기 제1 접점에 연결되는 일단 및 상기 제3 트랜지스터의 일단에 연결되는 타단을 포함하는 제13 트랜지스터;
    를 더 포함하고, 상기 제4 입력단의 제4 입력 신호는 상기 클록 입력단의 클록 신호의 한 주기가 상기 제2 트랜지스터를 통해 출력된 후에 인에이블 레벨이 되는 표시 장치.
KR1020140069513A 2014-06-09 2014-06-09 게이트 회로 및 이를 이용한 표시 장치 KR102315888B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140069513A KR102315888B1 (ko) 2014-06-09 2014-06-09 게이트 회로 및 이를 이용한 표시 장치
US14/565,553 US9515647B2 (en) 2014-06-09 2014-12-10 Gate circuit and display device using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140069513A KR102315888B1 (ko) 2014-06-09 2014-06-09 게이트 회로 및 이를 이용한 표시 장치

Publications (2)

Publication Number Publication Date
KR20150141263A KR20150141263A (ko) 2015-12-18
KR102315888B1 true KR102315888B1 (ko) 2021-10-21

Family

ID=54770064

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140069513A KR102315888B1 (ko) 2014-06-09 2014-06-09 게이트 회로 및 이를 이용한 표시 장치

Country Status (2)

Country Link
US (1) US9515647B2 (ko)
KR (1) KR102315888B1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102293595B1 (ko) * 2015-03-24 2021-08-25 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR102328638B1 (ko) * 2015-09-09 2021-11-22 삼성디스플레이 주식회사 주사 구동부
CN107025872B (zh) * 2016-01-29 2020-06-02 上海和辉光电有限公司 移位寄存器单元、栅极驱动电路及显示装置
CN106128409B (zh) * 2016-09-21 2018-11-27 深圳市华星光电技术有限公司 扫描驱动电路及显示装置
KR102607402B1 (ko) * 2016-10-31 2023-11-30 엘지디스플레이 주식회사 게이트 구동 회로와 이를 이용한 표시장치
TWI631544B (zh) * 2017-03-03 2018-08-01 友達光電股份有限公司 顯示面板及驅動方法
CN106991973B (zh) * 2017-05-19 2019-01-25 京东方科技集团股份有限公司 控制发光驱动电路及显示装置、驱动方法
KR102458078B1 (ko) * 2017-08-16 2022-10-24 엘지디스플레이 주식회사 게이트 구동회로와 이를 이용한 표시장치
KR102393141B1 (ko) * 2017-08-21 2022-05-02 엘지디스플레이 주식회사 게이트 구동회로 및 이를 이용한 표시장치와 그 구동 방법
US10622994B2 (en) * 2018-06-07 2020-04-14 Vishay-Siliconix, LLC Devices and methods for driving a semiconductor switching device
US10608630B1 (en) * 2018-06-26 2020-03-31 Xilinx, Inc. Method of increased supply rejection on single-ended complementary metal-oxide-semiconductor (CMOS) switches
KR20210022217A (ko) * 2019-08-19 2021-03-03 삼성디스플레이 주식회사 표시 장치
KR20210028774A (ko) * 2019-09-04 2021-03-15 삼성디스플레이 주식회사 스캔 드라이버 및 표시 장치
KR20210029336A (ko) 2019-09-05 2021-03-16 삼성디스플레이 주식회사 발광 구동부 및 이를 포함하는 표시 장치
KR20210146493A (ko) * 2020-05-26 2021-12-06 삼성디스플레이 주식회사 게이트 구동 회로를 포함하는 표시 장치

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101115026B1 (ko) 2006-01-10 2012-03-06 삼성전자주식회사 게이트 드라이버와 이를 구비한 박막 트랜지스터 기판 및액정 표시 장치
KR101275248B1 (ko) * 2006-06-12 2013-06-14 삼성디스플레이 주식회사 게이트 구동회로 및 이를 갖는 표시장치
KR20080020063A (ko) * 2006-08-30 2008-03-05 삼성전자주식회사 시프트 레지스터
KR101415562B1 (ko) * 2007-08-06 2014-07-07 삼성디스플레이 주식회사 게이트 구동회로 및 이를 가지는 표시장치
KR101533743B1 (ko) 2008-01-29 2015-07-06 삼성디스플레이 주식회사 게이트 구동회로 및 이를 갖는 표시장치
KR101868528B1 (ko) * 2011-07-05 2018-06-20 삼성디스플레이 주식회사 표시 패널
KR101893189B1 (ko) 2011-09-09 2018-08-30 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시 장치
KR102005485B1 (ko) * 2011-11-04 2019-07-31 삼성디스플레이 주식회사 표시 패널
KR101963595B1 (ko) * 2012-01-12 2019-04-01 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 구비한 표시 장치
KR102007906B1 (ko) 2012-09-28 2019-08-07 삼성디스플레이 주식회사 표시 패널

Also Published As

Publication number Publication date
US9515647B2 (en) 2016-12-06
US20150356909A1 (en) 2015-12-10
KR20150141263A (ko) 2015-12-18

Similar Documents

Publication Publication Date Title
KR102315888B1 (ko) 게이트 회로 및 이를 이용한 표시 장치
JP6305709B2 (ja) 表示パネル
US10446087B2 (en) GOA driving unit
JP5728207B2 (ja) 表示パネル
KR102005485B1 (ko) 표시 패널
KR102061256B1 (ko) 스테이지 회로 및 이를 이용한 유기전계발광 표시장치
JP7264820B2 (ja) シフトレジスタユニット及び駆動方法、ゲート駆動回路及び表示装置
KR102519539B1 (ko) 스테이지 및 이를 이용한 주사 구동부
US10431143B2 (en) Shift register, driving method thereof, gate driving circuit and display device
KR101848472B1 (ko) 표시 패널 및 표시 패널에 집적된 구동 장치
KR102376490B1 (ko) 표시 장치
KR102052065B1 (ko) 스테이지 회로 및 이를 이용한 주사 구동부
US9870730B2 (en) Gate circuit, driving method for gate circuit and display device using the same
KR101868528B1 (ko) 표시 패널
KR101752360B1 (ko) 게이트 구동회로 및 이를 구비한 표시 장치
US11250775B2 (en) Display device
JP2009049985A (ja) 電子回路のブートストラップポイント電圧を低下する方法、及びその方法を用いた装置
US8284377B2 (en) Display device and repairing method therefor
KR20150115105A (ko) 게이트 구동 회로, 게이트 구동 회로의 구동방법 및 이를 이용한 표시장치
KR102309625B1 (ko) 게이트 구동 회로, 게이트 구동 회로의 구동방법 및 이를 이용한 표시장치
KR20100081481A (ko) 쉬프트 레지스터 및 이를 이용한 유기전계발광 표시장치
KR101605435B1 (ko) 표시 패널
JP2009181612A (ja) シフトレジスタ回路及び液晶表示装置
CN108847174A (zh) 移位寄存器电路及其驱动方法、栅极驱动电路、显示面板
CN103390385B (zh) 显示设备及其驱动方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant