CN103081360B - 驱动电路 - Google Patents

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Abstract

本发明的信号处理电路包括：第1～第3输入端子；第1节点及第2节点；第1信号生成部，该第1信号生成部与第1节点、第3输入端子及输出端子相连接，并包含自举电容；以及第2信号生成部，该第2信号生成部与第2节点、第1电源及输出端子相连接，在该信号处理电路中，若第1输入端子变为激活状态，则第1节点变为激活状态，若第2输入端子变为激活状态，则第2节点变为激活状态，并且上述输出端子经由电阻与第1电源连接。由此，能够提高动作的稳定性。

Description

驱动电路
技术领域
本发明涉及设置在例如显示装置的驱动电路中的信号处理电路。
背景技术
专利文献1中公开了由n沟道的晶体管所构成的信号处理电路的结构(参照图19(B))。该信号处理电路包括自举电路，若输入到端子2的信号变为激活状态(High：高电位)，则将输入到端子1的信号(时钟信号、电源信号)从端子4(输出端子)输出(利用自举效应，可进行阈值不下降的输出)，若输入到端子3的信号变为激活状态(High：高电位)，则从端子4(输出端子)输出VSS(Low：低电位)。
现有技术文献
专利文献
专利文献1：日本公开专利公报特开2010－49791(公开日：2010年3月4日)
发明内容
发明所要解决的技术问题
然而，在上述信号处理电路中存在如下问题：若端子2及端子3均变为非激活状态(Low：低电位)，则端子4(输出端子)变为电浮置状态，使得动作变得不稳定。
本发明的目的在于提供一种动作的稳定性较高的信号处理电路。
解决技术问题所采用的技术方案
本信号处理电路包括：第1～第3输入端子；第1节点及第2节点；第1信号生成部，该第1信号生成部与第1节点、第3输入端子及输出端子相连接，并包含自举电容；以及第2信号生成部，该第2信号生成部与第2节点、第1电源（与输入端子为非激活状态时的电位相对应的电源）及输出端子相连接，在该信号处理电路中，若第1输入端子变为激活状态，则第1节点变为激活状态，若第2输入端子变为激活状态，则第2节点变为激活状态，该信号处理电路的特征在于，上述输出端子经由电阻与第1电源连接。
根据本信号处理电路，由于上述输出端子经由电阻与第1电源相连接，因此即使第1节点及第2节点变为非激活状态，输出端子也不会变为电浮置状态。因此提高了动作的稳定性。
发明效果
如上所述，根据本发明，能实现动作的稳定性较高的信号处理电路。
附图说明
图1是表示本信号处理电路的结构的电路图。
图2是表示触发器的结构的电路图。
图3是表示本液晶显示装置的结构的框图。
图4是表示本移位寄存器的结构例的电路图。
图5是表示图3的移位寄存器的动作的时序图。
图6是第1～第3初始化信号的说明图。
图7是本液晶显示装置的驱动器中使用的逆变电路的电路图。
图8是图1所示的信号处理电路的变形例。
图9是图1所示的信号处理电路的另一变形例。
图10是图1所示的信号处理电路的其它的另一变形例。
图11是图2所示的触发器的变形例。
图12是图2所示的触发器的另一变形例。
图13是输入到图12的触发器中的第1～第3初始化信号的时序图。
图14是图1所示的触发器的其它的另一变形例。
图15是图1所示的触发器的其它的另一变形例。
图16是图1所示的触发器的其它的另一变形例。
图17是表示包括图15的触发器的移位寄存器（双向移位）的结构例的电路图。
图18是图16的移位寄存器中使用的移位方向确定电路的一个示例。
图19是现有的信号处理电路的结构。
具体实施方式
基于图1～图18对本发明的实施方式作如下说明。
图3是包括本发明所涉及的触发器的液晶显示装置的一个结构例。图3的液晶显示装置包括显示控制器、栅极驱动器GD、源极驱动器SD、液晶面板LCP、背光源BL（透光型的情况）。显示控制器对栅极驱动器GD及源极驱动器SD进行控制，例如，对栅极驱动器GD提供第1及第2时钟信号（CK1信号、CK2信号）、栅极起始脉冲信号（GSP信号）、第1初始化信号（INIT信号）、第2初始化信号（INITB信号）、及第3初始化信号（INITKEEP信号）。栅极驱动器GD驱动液晶面板LCP的扫描信号线G1～Gn，源极驱动器SD驱动液晶面板LCP的数据信号线S1～Sn。栅极驱动器GD及源极驱动器SD也可以与液晶面板LCP形成为单片。
栅极驱动器GD包括图4所示的移位寄存器。图4的移位寄存器包含纵向连接的多个触发器，各触发器包括输入端子（IN端子）、输出端子（OUT端子）、第1及第2时钟信号端子（第1及第2控制信号端子）CKA、CKB、第1初始化端子（INIT端子）、第2初始化端子（INITB端子）、第3初始化端子（INITKEEP端子）、以及后部输入（日文：バックイン；英文：backin）端子（BIN端子）。
此处，在奇数级的触发器（FF1、FF3等）中，将CK1信号提供给CKA端子，将CK2信号提供给CKB端子，而在偶数级的触发器（FF2、FFn等）中，将CK2信号提供给CKA端子，将CK1信号提供给CKB端子。此外，将INIT信号、INITB信号及INITKEEP信号提供给各级的触发器（FF1～FFn）。此外，本级的IN端子与前级的OUT端子相连接，并且，本级的BIN端子与后级的OUT端子相连接。另外，CK1信号及CK2信号是激活期间（高电位期间）不重叠的两个时钟信号。
在图4的移位寄存器的各级中使用本发明所涉及的触发器。图2示出了该触发器的一个结构例。图2的触发器包括：IN端子；OUT端子；CKA、CKB端子；第1输出部FO，该第1输出部FO包含自举电容Cv，并与CKA端子及OUT端子相连接；第2输出部SO，该第2输出部SO与第1电源VSS（低电位侧电源）及OUT端子相连接；第1输入部FI，该第1输入部FI与IN端子及第2电源VDD（高电位侧电源）相连接，并对自举电容Cv充电；放电部DC，该放电部DC使自举电容Cv放电；第2输入部SI，该第2输入部SI与IN端子及第1电源VSS相连接，并与第2输出部相连接；复位部RS，该复位部RS与CKB端子相连接，并控制放电部DC及第2输出部SO；第1初始化部FT，该第1初始化部FT控制第1输出部FO；第2初始化部SD，该第2初始化部SD控制第1输入部FI；第3初始化部TD，该第3初始化部TD控制放电部DC及第2输出部SO；反馈部FB，该反馈部FB与OUT端子相连接，并控制第2输出部SO；中继部RC，该中继部RC对第1输入部FI与第1输出部FO进行中继；以及误动作防止部SC，该误动作防止部SC防止在正常动作时本级与其它级同时变为激活状态。
更具体而言，本触发器在第1输出部FO包含晶体管Tr1（第1晶体管）及自举电容Cv，在第2输出部SO包含第2晶体管Tr2（第2晶体管），在第1输入部FI包含晶体管Tr3（第3晶体管）及电阻Ri，在放电部DC包含晶体管Tr4（第4晶体管），在第2输入部SI包含晶体管Tr5（第5晶体管），在复位部RS包含晶体管Tr6（第6晶体管）及电阻Rr，在第1初始化部FT包含晶体管Tr7（第7晶体管）及晶体管Tr11（第11晶体管），在第2初始化部包含晶体管Tr8（第8晶体管）及晶体管Tr10（第10晶体管），在第3初始化部包含Tr9（第9晶体管），在反馈部FB包含晶体管Tr12（第12晶体管），在中继部RC包含晶体管Tr13（第13晶体管），在误动作防止部SC包含晶体管Tr14、Tr15。另外，Tr1～Tr15的导电类型（n沟道型）全部相同。
而且，Tr1的漏极电极与CKA端子相连接，且栅极电极与源极电极经由自举电容Cv相连接，且上述源极电极与OUT端子相连接，并经由Tr2与VSS相连接。
此外，Tr3、Tr5及Tr14的栅极端子与IN端子相连接，Tr6的栅极端子与CKB端子相连接，Tr7及Tr11的栅极端子与INIT端子相连接，Tr8及Tr10的栅极端子与INITB端子相连接，Tr9的栅极端子与INITKEEP端子相连接，Tr13的栅极端子与VDD相连接，Tr15的栅极端子与BIN端子相连接。
而且，与Tr1的栅极相连接的第1节点Na经由Tr13与电阻Ri的一端相连接，并经由Tr4与VSS相连接。电阻Ri的另一端经由Tr3及Tr8与VDD相连接（其中，Tr3在电阻Ri一侧；Tr8在VDD一侧）。
而且，与Tr2的栅极端子相连接的第2节点Nb经由Tr5与VSS相连接，且经由Tr11与VSS相连接，并且经由Tr12与VSS相连接。此外，与Tr4的栅极端子相连接的第3节点Nc经由Tr9与VDD相连接，且经由电阻Rr及Tr6与VDD相连接（其中，电阻Rr在第3节点Nc一侧；Tr6在VDD一侧），第2节点Nb与第3节点Nc经由Tr10相连接。此外，第3节点Nc经由Tr15、Tr14与VDD相连接（其中，Tr15在第3节点Nc一侧；Tr14在VDD一侧）。
图5示出了本移位寄存器的动作。在全导通（ON）期间，由于INIT信号变为激活状态（High：高电位），INITB信号变为激活状态（Low：低电位），INITKEEP信号变为激活状态（High：高电位），因此自举电容Cv利用放电部DC进行放电（由于Tr9、Tr4导通，Tr1截止），第1输出部FO变为非激活状态，并且第2输出部SO也变为非激活状态（由于Tr11导通，Tr2截止）。因此，第1输出部FO的Tr1的源极电极通过第1初始化部FT与VDD相连接，VDD电位（High：高电位）可靠地被输出到OUT端子，而与CK1、CK2信号无关。另外，本结构中，由于在全导通期间，第2节点变为VSS，第3节点变为VDD，因此通过利用INITB信号使Tr10截止（OFF），从而隔断两个节点。另一方面，由于从全导通期间结束直到GSP信号变为激活状态为止，INIT信号变为非激活状态（Low：低电位），INITB信号变为非激活状态（High：高电位），INITKEEP信号变为激活状态（High：高电位），因此Tr10导通，第2输出部SO变为激活状态（Tr2导通）。因此，VSS电位（Low：低电位）可靠地被输出到OUT端子，而与CK1、CK2信号无关。
正常驱动时的动作如下。正常驱动时，INIT信号变为非激活状态（Low：低电位），INITB信号变为非激活状态（High：高电位），INITKEEP信号变为非激活状态（Low：低电位）。另外，INITKEEP信号与GSP信号的激活状态同步地变为非激活状态（Low：低电位）（Tr8、Tr10导通，Tr7、Tr9截止）。
例如，在第1级的触发器FF1（参照图4）中，若IN端子变为激活状态（GSP信号变为激活状态），则自举电容Cv进行充电，使得第1节点Na的电位预充电至VDD电位－Vth（Vth为晶体管的阈值电压）左右为止。此时，由于CK2为High（High：高电位；CKB端子为激活状态），因此Tr5及Tr6均导通，而由于电阻Rr对电流的限制使得Tr5的驱动能力变得比Tr6的驱动能力还高，因此第2节点Nb变为VSS电位。即使GSP信号变为非激活状态，该状态也维持着（由于Tr2、Tr12、Tr4保持截止状态）。
此处，若CK1信号上升，则第1节点Na的电位因自举效应而上升到VDD电位以上。由此，CK1信号（High：高电位）的电位未下降（所谓的阈值下降）地从OUT端子（GO1）输出。若OUT端子变为高电位（High），则反馈部FB的Tr12导通，第2节点Nb可靠地变为VSS电位。另外，若CK1下降，则自举效应消失，第1节点Na的电位恢复到VDD电位－Vth。接下来，若CK2上升，则放电部DC的Tr4导通，使得自举电容Cv进行放电，并且Tr2导通，VSS（Low：低电位）从OUT端子（GO1）输出，从而完成触发器FF1的复位（自复位）。
此外，在图2的结构中，由于设有误动作防止部SC，因此在正常动作中，在前级（本级的前一级）及后级（本级的后一级）的输出均变为激活状态的情况下，Tr14、Tr15均被导通，使得Tr2变为导通状态，从而能够强制性地使OUT端子变为VSS电位（Low：低电位）。此外，在图2的结构中，由于设有中继电路RC（Tr13），因此若第1节点Na的电位因自举效应而变为一定值以上，则Tr13截止。由此，能够保护放电部DC的Tr4免受高电压的影响。
INIT信号的反转信号即INITB信号及INITKEEP信号通过INIT信号来生成。即，如图6所示，逆变电路INV利用INIT信号输出INTB信号，信号处理电路SPC使用INIT信号生成INITKEEP信号。此处，INITB信号是INIT信号的反转信号，INITKEEP信号在INIT信号从激活状态（High：高电位）变为非激活状态（Low：低电位）的时刻变为激活状态（High：高电位），在该时刻之后（例如，如图5所示，与GSP信号的激活状态同步）变为非激活状态（Low：低电位）。
图7是表示逆变电路INV的结构的电路图。如图7所示，逆变电路INV包括n沟道的晶体管Tr21～Tr24、电阻Ra、Rw、自举电容CV、IN端子、及OUT端子。
Tr21的栅极电极与源极电极经由自举电容CV相连接，且漏极电极与VDD相连接，并且源极电极与OUT端子相连接，Tr22、Tr23的栅极电极与IN端子相连接，Tr24的栅极电极与VDD相连接，与Tr21的栅极电极相连接的节点NA经由Tr24与节点NB相连接，节点NB经由电阻Ra与VDD相连接，并经由Tr23与VSS相连接，OUT端子经由电阻Rw与VDD相连接，并经由Tr22与VSS相连接。
在图7的逆变电路INV中，若在逆变电路INV中，IN端子变为激活状态（High：高电位），则节点NA及节点NB变为VSS电位（Low：低电位），使得Tr21截止，此外，由于Tr22导通，因此VSS电位（Low：低电位）被输出到OUT端子。若IN端子从该状态变为非激活状态（Low：低电位），则从VDD经由电阻Ra对自举电容CV进行充电（由此，Tr24截止），电流流过Tr21。由此，节点NA通过自举电容CV而上升，VDD电位（High：高电位）未下降（阈值下降）地从OUT端子被输出。另外，在图7的逆变电路INV中，由于OUT端子经由电阻Rw与VDD相连接，因此即使自举效应消失之后，也能持续地将VDD电位（阈值未下降的电源电位）从OUT端子输出。而且，图7的结构中设有Tr24，由于在节点NA因自举效应而变为高电位时，Tr24截止，因此能够避免Tr23因节点NA产生高电位而劣化、破损。
图1示出了信号处理电路SPC的一个结构例。图1的信号处理电路SPC包括：IN1端子（第1输入端子）及IN2（第2输入端子）；OUT端子（输出端子）；节点na（第1节点）及节点nb（第2节点）；第1信号生成部FS，该第1信号生成部FS与VDD（第1电源）及OUT端子相连接，并包含自举电容cv；以及第2信号生成部SS，该第2信号生成部SS与节点nb、VSS（第2电源）及OUT端子相连接，若IN1端子变为激活状态，则节点na变为激活状态（High：高电位），若IN2变为激活状态，则nb变为激活状态（High：高电位），OUT端子经由电阻Ry与VSS相连接。
具体而言，信号处理电路SPC包括设置在第1信号生成部FS中的晶体管Tr31、设置在第2信号生成部SS中的晶体管Tr32、及晶体管Tr33～Tr39。此处，Tr31的漏极电极与VDD相连接，且源极电极与栅极电极经由自举电容cv相连接，并且源极电极与OUT端子相连接，Tr31的源极电极经由电阻Ry与VSS相连接，并经由Tr32与VSS相连接。此外，Tr32及Tr35的栅极电极与节点nb相连接，Tr34的栅极电极与节点na相连接，Tr36及Tr37的栅极电极与IN1端子相连接，Tr38及Tr39的栅极电极与IN2端子相连接。此外，与Tr31的栅极电极相连接的节点nc经由Tr33与节点na相连接，节点na与VSS经由Tr35相连接，并且，节点nb与VSS经由Tr34相连接，节点na与VDD经由Tr36相连接，节点na与VSS经由Tr39相连接，节点nb与VDD经由Tr38相连接，节点nb与VSS经由Tr37相连接。
在图1的信号处理电路SPC中，若IN2端子变为非激活状态（Low：低电位），IN1端子变为激活状态（High：高电位），则节点na变为激活状态（High：高电位），节点nb变为非激活状态（Low：低电位）（Tr36、Tr37导通），从而使自举电容cv进行充电，电流流过Tr31。由此，节点nc因自举电容cv而升高，VDD电位（High：高电位）未下降（阈值下降）地从OUT端子输出。接下来，若IN1端子变为非激活状态（Low：低电位）（IN2端子保持非激活状态），则由于节点nc、nb变为浮置状态，因此VDD电位（High：高电位）继续从OUT端子输出。接下来，若IN2端子变为激活状态（High：高电位），则节点nb变为激活状态（High：高电位），节点na变为非激活状态（Low：低电位）（Tr38、Tr39、Tr32导通），从而使VSS电位（Low：低电位）从OUT端子被输出。因此，在图6的情况下，通过将INIT信号输入到IN1端子，将GSP信号输入到IN2端子，从而能够从OUT端子得到图6所示那样的INITKEEP信号。
此处，由于预先将电阻Ry的电阻值设为0.5～5.5兆欧姆的高电阻值，因此能够利用电阻Ry来确定OUT端子的初始值（IN1端子变为激活状态为止的Tr31的源极电位）。由此，在IN1端子变为激活状态（High：高电位）时，第1信号生成部FS的自举电路正常工作。
此外，在图1的信号处理电路SPC中，由于设有晶体管Tr34、Tr35，因此能够在节点na为激活状态的期间，可靠地使节点nb变为VSS（非激活状态），并且在节点nb为激活状态的期间，可靠地使节点na变为VSS（非激活状态）。由此，在IN1、IN2变为非激活状态的期间（图6中，在INIT信号变为非激活状态之后直到GSP信号变为激活状态为止的期间），能够可靠地维持先前状态的输出（图6中高电位）。
此外，在图1的信号处理电路SPC中，优选在初始时预先将IN1及IN2设为非激活状态。由此，能使第1信号生成部FS的自举电路更可靠地工作。
另外，在图1的信号处理电路SPC中，由于设有Tr33，因此若节点nc的电位因自举效应而变为一定值以上，则Tr33截止。由此，能够保护与节点na相连接的各晶体管（Tr34、Tr35、Tr36、Tr39）免受高电压的影响。
另外，也可以在图1的信号处理电路SPC中去除晶体管Tr34、Tr35从而构成图8的信号处理电路SPC1。也可以在图1的信号处理电路SPC中去除晶体管Tr33从而构成图9的信号处理电路SPC2。此外，也可以使图1的信号处理电路SPC的晶体管Tr36与Tr38进行二极管连接从而构成图10的信号处理电路SPC3。
也可以在图2的结构中去除中继电路RC及误动作防止部SC（去除Tr13～Tr15），再去除第1初始化电路FT的Tr11从而如图11那样构成本触发器。以下说明图11的触发器的全导通动作。
在全导通期间，由于INIT信号变为激活状态（High：高电位），INITB信号变为激活状态（Low：低电位），INITKEEP信号变为激活状态（High：高电位），因此自举电容Cv利用放电部DC进行放电（由于Tr9、Tr4导通，Tr1截止），从而使第1输出部FO变为非激活状态，并且虽然第2输出部SO变为浮置状态（由于Tr10截止），但是，第1输出部FO的Tr1的源极电极（OUT端子）通过第1初始化部FT与VDD相连接，从而使VDD电位（High：高电位）可靠地被输出到OUT端子，而与CK1、CK2信号无关，同时，Nb通过Tr12变为非激活状态（Low：低电位），从而使第2输出部SO变为截止状态。另一方面，从全导通期间结束直到GSP信号变为激活状态为止，由于INIT信号变为非激活状态（Low：低电位），INITB信号变为非激活状态（High：高电位），INITKEEP信号变为激活状态（High：高电位），因此Tr8、Tr10导通，第2输出部SO变为激活状态（Tr2导通）。因此，VSS电位（Low：低电位）可靠地被输出到OUT端子，而与CK1、CK2信号无关。
本触发器从图2的结构中去除了中继电路RC、反馈部FB及误动作防止部SC（去除Tr12～Tr15），再去除第1初始化电路FT的Tr11及第2初始化电路FT的Tr10从而如图12那样构成，并且也可以输入图13所示的INIT信号、INITB信号及INITKEEP信号。以下说明图12、图13的情况下的全导通动作。
在全导通期间，由于INIT信号变为激活状态（High：高电位），INITB信号变为激活状态（Low：低电位），INITKEEP信号变为非激活状态（Low：低电位），因此自举电容Cv利用放电部DC进行放电（由于Tr4导通，Tr1、Tr8截止），从而使第1输出部FO变为非激活状态，并且第2输出部SO变为浮置状态（由于Tr5、Tr9截止）。因此，第1输出部FO的Tr1的源极电极（OUT端子）通过第1初始化部FT与VDD相连接，从而使VDD电位（High：高电位）可靠地被输出到OUT端子，而与CK1、CK2信号无关，同时，由于其它级的OUT与IN相连接因此IN变为激活状态（High：高电位），Tr5导通，从而使第2输出部SO截止。另一方面，从全导通期间结束直到GSP信号变为激活状态为止，由于INIT信号变为非激活状态（Low：低电位），INITB信号变为非激活状态（High：高电位），INITKEEP信号变为激活状态（High：高电位），因此Tr9导通，第2输出部SO变为激活状态（Tr2导通）。因此VSS电位（Low：低电位）可靠地被输出到OUT端子，而与CK1、CK2信号无关。
在图2的触发器中，在复位电路RS中，第3节点Nc经由电阻Rr及Tr6与VDD相连接（其中，电阻Rr在第3节点一侧；Tr6在VDD一侧），但并不局限于此。如图14所示，也可以将第3节点Nc经由Tr6及电阻Rr与VDD相连接（其中，Tr6在第3节点一侧；Rr在VDD一侧）。
在图2的触发器中，在复位电路RS中设有电阻Rr，但并不局限于此。也可用进行二极管连接的晶体管TD来置换电阻Rr，从而如图15那样构成。
此外，也可以从图2的结构中仅去除误动作防止部从而如图16那样构成。此外，也可以使用本触发器（例如，图16中的）来构成图17所示的可双向移位的移位寄存器。在该情况下，在相邻的两个级之间配置移位方向确定电路SEL，并输入UD信号及UDB信号。在顺方向（下方）进行移位时，例如，SEL2将FF1的OUT端子与FF2的IN端子连接。另一方面，在进行反方向（上方）移位时，例如，SEL1将FF2的OUT端子与FF1的IN端子相连接。另外，如图18所示，移位方向确定电路SEL包含两个N沟道晶体管，对于其中的一个晶体管，栅极端子与UD端子连接，并且，源极电极及漏极电极与IX端子及O端子连接，对于其中的另一个晶体管，栅极端子与UDB端子连接，并且，源极电极及漏极电极与IY端子及O端子连接。
如上所述，本信号处理电路包括：第1～第3输入端子；第1节点及第2节点；第1信号生成部，该第1信号生成部与第1节点、第3输入端子及输出端子相连接，并包含自举电容；以及第2信号生成部，该第2信号生成部与第2节点、第1电源（与输入端子为非激活状态时的电位相对应的电源）及输出端子相连接，在该信号处理电路中，若第1输入端子变为激活状态，则第1节点变为激活状态，若第2输入端子变为激活状态，则第2节点变为激活状态，该信号处理电路的特征在于，上述输出端子经由电阻与第1电源连接。
根据本信号处理电路，由于上述输出端子经由电阻与第1电源相连接，因此即使第1节点及第2节点变为非激活状态，输出端子也不变为电浮置状态。因此，提高了动作的稳定性。
本信号处理电路也可以构成为使得上述第3输入端子与第2电源（与输入端子为激活状态时的电位相对应的电源）相连接。
本信号处理电路也可以构成为以下结构：在第1信号生成部中包含第1晶体管，在第2信号生成部中包含第2晶体管，其中，该第1晶体管的一个导通电极与第3输入端子相连接，且另一个导通电极与控制端子经由自举电容相连接，并且，上述另一个导通电极与输出端子相连接，该第2晶体管的控制端子与第2节点相连接，且一个导通电极与第1晶体管相连接，并且另一个导通电极与第1电源相连接。
本信号处理电路也可以构成为使得第1节点与自举电容经由第3晶体管相连接。
本信号处理电路也可以构成为以下结构：包括：第4晶体管，该第4晶体管的控制端子与第1节点相连接；以及第5晶体管，该第5晶体管的控制端子与第2节点相连接，并且第1节点经由第5晶体管与第2电源相连接；第2节点经由第4晶体管与第2电源相连接。
本信号处理电路也可以构成为使得第1～第5晶体管的导电类型相同。
本信号处理电路也可以构成为以下结构：在上述第1信号生成部包括第1晶体管，上述自举电容用作为第1晶体管的寄生电容。
本驱动电路的特征在于，包括上述信号处理电路及移位寄存器。
本驱动电路也可以构成为以下结构：在初始时，预先将分别输入到上述信号处理电路的第1及第2输入端子的信号设为非激活状态。
本驱动电路也可以构成为以下结构：将提供给移位寄存器的每一级的信号输入到上述信号处理电路的第1输入端子，将提供给移位寄存器的特定级的信号输入到上述信号处理电路的第2输入端子，并且将从上述信号处理电路的输出端子得到的信号提供给移位寄存器的每一级。
本驱动电路也可以构成为以下结构：上述移位寄存器的各级中包括触发器，该触发器包含：第1输出部，该第1输出部包含自举电容，并与第1时钟信号端子相连接；第2输出部，该第2输出部与第1电源相连接；第1输入部，该第1输入部对自举电容进行充电；放电部，该放电部使上述自举电容放电；第2输入部，该第2输入部与第2输出部相连接；以及复位部，该复位部与第2时钟信号端子相连接，并控制上述放电部及第2输出部，第1初始化信号控制上述第1输出部，第2初始化信号控制第1输入部，第3初始化信号控制放电部及第2输出部，并且通过将第1初始化信号输入到上述信号处理电路的第1输入端子，并将规定移位寄存器的移位开始的起始脉冲输入到上述信号处理电路的第2输入端子，从而从上述信号处理电路的输出端子得到第3初始化信号。
本驱动电路也可以构成为以下结构：上述第3初始化信号与第1初始化信号变为激活状态同步地变为激活状态，并与上述起始脉冲变为激活状态同步地变为非激活状态。
本显示装置的特征在于，包括上述信号处理电路。
本发明并不局限于上述实施方式，本发明的实施方式还包含基于公知技术或技术常识对上述实施方式进行适当改变或将其组合而得到实施方式。此外，各实施方式中记载的作用效果等也仅是示例而已。
工业上的实用性
本发明的信号处理电路尤其适用于液晶显示装置的驱动电路。
标号说明
SPC1～SOC4信号处理电路
INIT第1初始化信号
INITB第2初始化信号
INITKEEP第3初始化信号
na～nc节点
VDD高电位侧电源
VSS低电位侧电源
Tr31～Tr35第1～第5晶体管

Claims (9)

1.一种驱动电路，包括信号处理电路及移位寄存器，
所述信号处理电路包括：第1至第3输入端子；第1及第2节点；第1信号生成部，该第1信号生成部与第1节点、第3输入端子及输出端子相连接，并包含第一自举电容；以及第2信号生成部，该第2信号生成部与第2节点、第1电源及输出端子相连接，
在该信号处理电路中，若第1输入端子变为激活状态，则第1节点变为激活状态，若第2输入端子变为激活状态，则第2节点变为激活状态，
所述输出端子经由电阻与第1电源连接，
将提供给移位寄存器的每一级的信号输入到所述信号处理电路的第1输入端子，并将提供给移位寄存器的特定级的信号输入到所述信号处理电路的第2输入端子，并且将从所述信号处理电路的输出端子得到的信号提供给移位寄存器的每一级，
该驱动电路的特征在于，
所述移位寄存器在各级包括触发器，该触发器包含：第1输出部，该第1输出部包含第二自举电容，并与第1时钟信号端子相连接；第2输出部，该第2输出部与第1电源相连接；第1输入部，该第1输入部对第二自举电容充电；放电部，该放电部使所述第二自举电容放电；第2输入部，该第2输入部与第2输出部相连接；以及复位部，该复位部与第2时钟信号端子相连接，并控制所述放电部及第2输出部，
第1初始化信号控制所述第1输出部，第2初始化信号控制第1输入部，第3初始化信号控制放电部及第2输出部，
通过将第1初始化信号输入到所述信号处理电路的第1输入端子，并将规定移位寄存器的移位开始的起始脉冲输入到所述信号处理电路的第2输入端子，从而从所述信号处理电路的输出端子得到第3初始化信号。
2.如权利要求1所述的驱动电路，其特征在于，
所述第3输入端子与第2电源相连接。
3.如权利要求1所述的驱动电路，其特征在于，
第1信号生成部包含第1晶体管，该第1晶体管的一个导通电极与第3输入端子相连接，且另一个导通电极经由第一自举电容与控制端子相连接，并且所述另一个导通电极与输出端子相连接，
第2信号生成部包含第2晶体管，该第2晶体管的控制端子与第2节点相连接，且一个导通电极与第1晶体管相连接，并且另一个导通电极与第1电源相连接。
4.如权利要求3所述的驱动电路，其特征在于，
第1节点经由第3晶体管与第一自举电容相连接。
5.如权利要求4所述的驱动电路，其特征在于，
包括：第4晶体管，该第4晶体管的控制端子与第1节点相连接；以及第5晶体管，该第5晶体管的控制端子与第2节点相连接，
第1节点经由第5晶体管与第2电源相连接，并且第2节点经由第4晶体管与第2电源相连接。
6.如权利要求5所述的驱动电路，其特征在于，
第1至第5晶体管的导电类型相同。
7.如权利要求1所述的驱动电路，其特征在于，
在所述信号处理电路中，所述第1信号生成部包括第1晶体管，并且所述第一自举电容是第1晶体管的寄生电容。
8.如权利要求1至7中任一项所述的驱动电路，其特征在于，
初始时，预先将分别输入到所述信号处理电路的第1及第2输入端子的信号设为非激活状态。
9.如权利要求1所述的驱动电路，其特征在于，
所述第3初始化信号与第1初始化信号变为激活状态同步地变为激活状态，与所述起始脉冲变为激活状态同步地变为非激活状态。
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