CN103609021A - 触发器、移位寄存器、显示面板以及显示装置 - Google Patents

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CN103609021A CN201280029521.9A CN201280029521A CN103609021A CN 103609021 A CN103609021 A CN 103609021A CN 201280029521 A CN201280029521 A CN 201280029521A CN 103609021 A CN103609021 A CN 103609021A
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Abstract

本发明的触发器电路(11a)包括：输入晶体管(Tr19)，该输入晶体管(Tr19)的栅极端子与SB端子相连，源极端子与RB端子相连，漏极端子与第1及第2CMOS电路相连；电源(VSS)，该电源(VSS)与第1或第2CMOS电路相连，并在SB信号变为激活时与RB端子相连；以及调整电路(RC)。由此，能够实现触发器及使用该触发器的移位寄存器的小型化，而不会产生误动作。

Description

触发器、移位寄存器、显示面板以及显示装置
技术领域
本发明涉及一种触发器及各移位寄存器。
背景技术
近年来，为了实现液晶显示装置的窄边框化，要求缩小驱动液晶面板的显示驱动电路。由于显示驱动电路的规模较大地受到构成电路的晶体管的元件数的影响，因此削减晶体管个数较为重要。
图20(a)是表示现有液晶显示装置的各种显示驱动电路所使用的触发器的结构的电路图。如该图所示，触发器100a包括：构成CMOS电路的P沟道型晶体管p22以及N沟道型晶体管n21、构成CMOS电路的P沟道型晶体管p23及N沟道型晶体管n22、P沟道型晶体管p21、SB端子、RB端子、INIT端子、Q端子以及QB端子。
晶体管p22的栅极端子、晶体管n21的栅极端子、晶体管p23的漏极端子、晶体管n22的漏极端子、晶体管p21的漏极端子、以及Q端子相连，并且，晶体管p22的漏极端子、晶体管n21的漏极端子、晶体管p23的栅极端子、晶体管n22的栅极端子、以及QB端子相连。SB端子与晶体管p21的栅极端子相连，RB端子与晶体管p21的源极端子及晶体管p23的源极端子相连，INIT端子与晶体管n21的源极端子相连，晶体管n22的源极端子与VSS相连。晶体管p22、n21、p23以及n22构成锁存电路LC，晶体管p21起到置位晶体管ST的作用。
图20(b)是表示触发器100a的动作的时序图(INIT信号为非激活时)，图20(c)是触发器100a的真值表(INIT信号为非激活时)。如图20(b)及(c)所示，触发器100a的Q信号在SB信号为低电平(激活)且RB信号为低电平(激活)的期间变为低电平(非激活)，在SB信号为低电平(激活)且RB信号为高电平(非激活)的期间变为高电平(激活)，在SB信号为高电平(非激活)且RB信号为低电平(激活)的期间变为低电平(非激活)，在SB信号为高电平(非激活)且RB信号为高电平(非激活)的期间变为保持状态。
例如，在图20(b)的期间t1，RB端子的Vdd(高电平)输出至Q端子，使得晶体管n21导通，因此Vss(低电平)输出至QB端子。在期间t2，由于SB信号变为高电平使得晶体管p21截止，因此保持期间t1的状态。在期间t3，由于RB信号变为低电平，因此通过晶体管p23向Q端子暂时输出Vss+Vth(晶体管p23的阈值电压)，由此，晶体管p22导通，使得Vdd(高电平)输出至QB端子。此外，由于QB端子变为Vdd，因此晶体管n22导通使得Vss输出至Q端子。此外，在SB信号及RB信号均变为低电平(激活)的情况下，通过晶体管p21暂时向Q端子输出Vss+Vth，由此，晶体管p22导通，使得Vdd(高电平)输出至QB端子。此外，由于QB端子变为Vdd，因此晶体管n22导通使得Vss输出至Q端子。
由此，在触发器100a中，利用晶体管p22、n21、p23以及n22(两个CMOS电路)构成锁存电路，并且，将RB端子与起到置位晶体管ST的作用的晶体管p21的源极端子及晶体管p23的源极端子相连，且通过将晶体管n21的源极端子与INIT端子相连，从而确定SB信号与RB信号同时变为激活时置位、锁存、复位的优先次序，并实现初始化的各动作。如上所述，在触发器100a中，在SB信号及RB信号同时激活时，RB信号(复位)优先，Q信号、QB信号变为非激活。
图21(a)是表示图20(a)的一个变形例即触发器100b的结构的电路图。如该图所示，触发器100b包括：构成CMOS电路的P沟道型晶体管p24以及N沟道型晶体管n24、构成CMOS电路的P沟道型晶体管p25及N沟道型晶体管n25、N沟道型晶体管n23、S端子、R端子、INITB端子、Q端子以及QB端子。
晶体管p24的栅极端子、晶体管n24的栅极端子、晶体管p25的漏极端子、晶体管n25的漏极端子、晶体管n23的漏极端子、以及QB端子相连，并且，晶体管p24的漏极端子、晶体管n24的漏极端子、晶体管p25的栅极端子、晶体管n25的栅极端子、以及Q端子相连。S端子与晶体管n23的栅极端子相连，R端子与晶体管n23的源极端子及晶体管n25的源极端子相连，INITB端子与晶体管p24的源极端子相连，晶体管p25的源极端子与VDD相连，晶体管n24的源极端子与VSS相连。这里，晶体管p24、n24、p25及n25构成锁存电路LC，晶体管n23起到置位晶体管ST的作用。
图21(b)是表示触发器100b的动作的时序图(INITB信号为非激活时)，图21(c)是触发器100b的真值表(INITB信号为非激活时)。如图21(b)及(c)所示，触发器100的Q信号在S信号为低电平(非激活)且R信号为低电平(非激活)的期间保持状态，在S信号为低电平(非激活)且R信号为高电平(激活)的期间变为低电平(非激活)，在S信号为高电平(激活)且R信号为高电平(非激活)的期间变为高电平(激活)，在S信号为高电平(激活)且R信号为高电平(激活)的期间变为低电平(非激活)。
现有技术文献
专利文献
专利文献1：国际公开专利公报“WO2010/146756(公开日：2010年12月23日”
发明内容
发明所要解决的技术问题
在上述现有的触发器中，晶体管数量较少，能削减使用晶体管的显示驱动电路的面积，但例如在输入信号(SB端子)的电位电平小于规定值的情况、或置位晶体管ST的驱动能力较低的情况下，可能会引起误动作。
例如，在SB信号为激活(低电平)且RB信号为非激活(高电平)的情况下(期间t1)，若SB信号变为激活(低电平)，则在此之前Q信号为低电平且QB信号为高电平的情况下，晶体管p22处于导通状态，因此，与晶体管n22的源极端子相连的VSS、和与晶体管p21的源极端子相连的RB端子发生短路。此时，在SB信号的电位电平(低电平)高于Vss的情况、或置位晶体管ST的p21的驱动能力低于晶体管n22的驱动能力的情况下，Q端子无法充分接近Vdd。由此，晶体管n21正常地不导通，因此Q端子不为Vdd，QB端子不为Vss，从而引起误动作。
本发明的目的在于，不产生动作问题地实现触发器及使用该触发器的移位寄存器的小型化。
解决技术问题所采用的技术方案
为了解决上述问题，本发明的触发器包括：第1CMOS电路，该第1CMOS电路中P沟道型的第1晶体管与N沟道型的第2晶体管的栅极端子之间及漏极端子之间互相连接；第2CMOS电路，该第2CMOS电路中P沟道型的第3晶体管与N沟道型的第4晶体管的栅极端子之间及漏极端子之间互相连接；多个输入端子；以及第1及第2输出端子，所述第1CMOS电路的栅极侧、所述第2CMOS电路的漏极侧与所述第1输出端子互相连接，并且，所述第1CMOS电路的漏极侧、所述第2CMOS电路的栅极侧与所述第2输出端子互相连接，其特征在于，
所述触发器包括：输入晶体管，该输入晶体管的栅极端子与第1输入端子相连，源极端子与第2输入端子相连，漏极端子与所述第1CMOS电路及所述第2CMOS电路相连；
电源，该电源与所述第1CMOS电路或所述第2CMOS电路相连，并在输入至所述第1输入端子的第1输入信号变为激活时，与所述第2输入端子进行电连接；以及
调整电路，该调整电路对将所述第2输入端子与所述电源进行电连接时两者间的电位进行调整。
本发明的触发器中，包括调整电路，该调整电路对将第2输入端子与电源进行电连接时两者间的电位进行调整。因此，通过例如设置电阻来作为调整电路(参照图1等)，从而能降低所述电源侧的晶体管的驱动能力。由此，与第2输入端子相连的输出端子的电位接近于输入至第2输入端子的输入信号电位，因此能恰当地使触发器工作。另外，通过上述结构能实现触发器及使用该触发器的移位寄存器的小型化。
发明效果
如上所述，本发明的触发器具有以下结构：即，包括调整电路，该调整电路对将所述第2输入端子与所述电源进行电连接时两者间的电位进行调整。由此，能够实现触发器及使用该触发器的移位寄存器的小型化，而不会产生动作问题。
附图说明
图1(a)是表示实施方式1所涉及的触发器电路的结构的电路图，图1(b)是表示该触发器电路的动作的时序图(INIT信号为非激活时)，图1(c)是该触发器电路的真值表(INIT信号为非激活时)。
图2(a)是表示作为图1(a)的一个变形例的触发器电路的结构的电路图，图2(b)是表示该触发器电路的S信号、R信号、Q信号的时序图，图2(c)是该触发器电路的真值表(INITB信号为非激活时)。
图3(a)是表示实施方式2所涉及的触发器电路的结构的电路图，图3(b)是表示该触发器电路的动作的时序图(INITB信号为非激活时)，图3(c)是该触发器电路的真值表(INITB信号为非激活时)。
图4(a)是表示作为图3(a)的一个变形例的触发器电路的结构的电路图，图4(b)是表示该触发器电路的动作的时序图(INITB信号为非激活时)，图4(c)是该触发器电路的真值表(INITB信号为非激活时)。
图5(a)是表示实施方式3所涉及的触发器电路的结构的电路图，图5(b)是表示该触发器电路的S信号、R信号、Q信号的时序图，图5(c)是该触发器电路的真值表(INITB信号为非激活时)。
图6(a)及图6(b)是表示图5的触发器电路的变形例的电路图。
图7是表示图5的触发器电路的变形例的电路图。
图8(a)是表示作为图5(a)的一个变形例的触发器电路的结构的电路图，图8(b)是表示该触发器电路的SB信号、RB信号、Q信号的时序图，图8(c)是该触发器电路的真值表(INIT信号为非激活时)。
图9(a)是表示实施方式4所涉及的触发器电路的结构的电路图，图9(b)是表示该触发器电路的S信号、R信号、Q信号的时序图，图9(c)是该触发器电路的真值表(INITB信号为非激活时)。
图10(a)是表示作为图9(a)的一个变形例的触发器电路的结构的电路图，图10(b)是表示该触发器电路的SB信号、RB信号、Q信号的时序图，图10(c)是该触发器电路的真值表(INIT信号为非激活时)。
图11(a)是表示实施方式5所涉及的触发器电路的结构的电路图，图11(b)是表示该触发器电路的S信号、R信号、Q信号的时序图，图11(c)是该触发器电路的真值表(INITB信号为非激活时)。
图12(a)是表示作为图11(a)的一个变形例的触发器电路的结构的电路图，图12(b)是表示该触发器电路的SB信号、RB信号、Q信号的时序图，图12(c)是该触发器电路的真值表(INIT信号为非激活时)。
图13(a)是表示实施方式6所涉及的触发器电路的结构的电路图，图13(b)是表示该触发器电路的S信号、R信号、Q信号的时序图，图13(c)是该触发器电路的真值表(INITB信号为非激活时)。
图14(a)是表示作为图13(a)的一个变形例的触发器电路的结构的电路图，图14(b)是表示该触发器电路的SB信号、RB信号、Q信号的时序图，图14(c)是该触发器电路的真值表(INIT信号为非激活时)。
图15是表示本发明的液晶显示装置的示意结构的框图。
图16是表示图15的液晶显示装置的像素的电气结构的等效电路图。
图17是表示本液晶显示装置所涉及的移位寄存器所包含的单位电路的结构的框图。
图18是表示本液晶显示装置所涉及的移位寄存器所包含的单位电路的电路图。
图19是表示本液晶显示装置所涉及的移位寄存器工作时的时序图。
图20(a)是表示现有的触发器电路的结构的电路图，图20(b)是表示该触发器电路的动作的时序图(INIT信号为非激活时)，图20(c)是该触发器电路的真值表(INIT信号为非激活时)。
图21(a)是表示现有的触发器电路的结构的电路图，图21(b)是表示该触发器电路的动作的时序图(INIT信号为非激活时)，图21(c)是该触发器电路的真值表(INIT信号为非激活时)。
具体实施方式
下面对本发明所涉及的实施方式1进行说明。此外，如下所示，置位复位型触发器电路(触发器)的置位用端子(S端子或SB端子)(第1输入端子)中输入有置位用信号(S信号或SB信号)(第1输入信号)，复位用端子(R端子或RB端子)(第2输入端子)中输入有复位用信号(R信号或RB信号)(第2输入信号)，初始化用端子(INIT端子或INITB端子)(第3输入端子)中输入有初始化用信号(INIT信号或INITB信号)，Q信号从输出端子(Q端子：第1输出端子)输出，QB信号从反转输出端子(QB端子：第2输出端子)输出。此外，将高电位侧电源(VDD)的电位设为Vdd(以下适当记载为高电平)，将低电位侧电源(VSS)的电位设为Vss(以下适当记载为低电平)。S信号(置位信号)、R信号(复位信号)、INIT信号(初始信号)以及Q信号(输出信号)是激活时变为高电平的信号，SB信号(置位条信号)、RB信号(复位条信号)、INITB信号(初始条信号)以及QB信号(反转输出信号)是激活时变为低电平的信号。
[触发器电路的实施方式1]
图1(a)是表示实施方式1所涉及的触发器电路的结构的电路图。如该图所示，触发器电路11a包括：构成CMOS电路的P沟道型晶体管Tr12及N沟道型晶体管Tr13、构成CMOS电路的P沟道型晶体管Tr14及N沟道型晶体管Tr15、P沟道型晶体管Tr19、电阻R3a、SB端子、RB端子、INIT端子、Q端子以及QB端子。
晶体管Tr12的栅极端子、晶体管Tr13的栅极端子、晶体管Tr14的漏极端子、晶体管Tr15的漏极端子、晶体管Tr19的漏极端子、以及Q端子相连，并且，晶体管Tr12的漏极端子、晶体管Tr13的漏极端子、晶体管Tr14的栅极端子、晶体管Tr15的栅极端子、以及QB端子相连。SB端子与晶体管Tr19的栅极端子相连，RB端子与晶体管Tr19的源极端子及晶体管Tr14的源极端子相连，INIT端子与晶体管Tr13的源极端子相连，电阻R3a的一端与晶体管Tr15的源极端子相连，电阻R3a的另一端与电源VSS相连，晶体管Tr12的源极端子与电源VDD相连。
晶体管Tr12、Tr13、Tr14以及Tr15构成锁存电路LC，电阻R3a构成锁存调整电路RC(调整电路)，晶体管Tr16起到置位晶体管ST的作用。以下，将电压施加给栅极端子(控制端子)时晶体管变为导通状态，将此时的电压(信号的电平)称为导通电压(导通电平)，将电压施加给栅极端子时晶体管变为截止状态，将此时的电压(信号的电平)称为截止电压(截止电平)。在N沟道型晶体管中，高电压为导通电压(高电平为导通电平)，低电压为截止电压(低电平为截止电平)，而在P沟道型晶体管中为相反。
图1(b)是表示触发器电路11a的动作的时序图(INIT信号为非激活时)，图1(c)是触发器11a的真值表(INIT信号为非激活时)。
SB信号为激活(低电平)且RB信号为非激活(高电平)时(期间t1)的触发器电路11a的动作如下所示。
在SB信号变为激活(低电平)以前Q信号为低电平且QB信号为高电平的情况下，处于晶体管Tr19的漏极端子与电源VSS短路的状态。这里，在SB信号高于例如Vss的情况下，在图20所示的现有结构中，晶体管Tr19可靠地不为导通状态。关于这点，在触发器电路11a中，晶体管Tr19的漏极端子与电源VSS之间设有电阻R3a，晶体管Tr15的驱动能力下降，因此，即使在S信号高于例如电源电压Vss的情况下，Q端子也会上升至接近于Vdd(高电平)的电位(高于反相器的反转电平的电位)。
若Q端子的电位接近Vdd，则晶体管Tr13变为导通状态，晶体管Tr12变为截止状态。由此，由于INIT信号为低电平(非激活)，因此QB信号变为低电平。由于QB端子与晶体管Tr14的栅极端子及晶体管Tr15的栅极端子相连，因此，在QB信号变为低电平的情况下，晶体管Tr14变为导通状态，晶体管Tr15变为截止状态。由此，Q信号变为高电平(Vdd)。
SB信号为非激活(高电平)且RB信号为非激活(高电平)时(期间t2)的触发器11a的动作如下所示。
若SB信号为非激活(高电平)且RB信号为非激活(高电平)，则晶体管Tr19变为截止状态，保持SB信号发生变化前的状态，期间t2保持期间t1的状态(Q信号为高电平且QB信号为低电平)。
SB信号为非激活(高电平)且RB信号为激活(低电平)时(期间t3)的触发器11a的动作如下所示。
在RB信号变为激活(低电平)以前Q信号为高电平且QB信号为低电平的情况下，由于晶体管Tr14变为导通状态，因此RB端子与Q端子相连。这里，若RB信号变为激活(低电平)，则晶体管Tr14在Q端子变为Vss+Vth(阈值)的情况下截止，Q端子不会下降得低于VSS+Vth。Q端子与晶体管Tr12及晶体管Tr13的栅极端子相连，因此在Q端子接近Vss的情况下，晶体管Tr12导通，晶体管Tr13截止。晶体管Tr13的阈值在Vth以上的情况下，晶体管Tr13完全截止。在晶体管Tr12导通的情况下，QB端子与电源VDD相连，QB端子变为Vdd。由于QB端子与晶体管Tr14、Tr15的栅极端子相连，因此在QB端子变为Vdd的情况下，晶体管Tr14截止，Q端子与RB端子分离。另外，由于晶体管Tr15导通，因此Q端子与电源VSS相连，变为Vss。另外，在Q端子变为Vss的情况下，晶体管Tr12导通，晶体管Tr13截止，因此QB端子与电源VDD相连，变为Vdd。
由此，Q端子虽然瞬间变为Vss+Vth，但是由于锁存电路LC而使输出被反馈，从而能输出稳定的Vss。
SB信号为非激活(高电平)且RB信号为非激活(高电平)时(期间t4)的触发器11a的动作如下所示。
在SB信号为非激活(高电平)且RB信号为非激活(高电平)的情况下，锁存电路LC开启。因此，保持RB信号变化前的状态，在期间t4保持期间t3的状态(Q信号为低电平且QB信号为高电平)。
由此，在触发器电路11a中，在置位用信号(SB信号)为激活时与复位用信号(RB信号)的输入端子(RB)电相连的电源(VSS)、与置位晶体管ST(晶体管Tr19)间设有电阻R3a，因此，例如即使在SB信号的电位电平(低电平)高于Vss的情况下，或置位晶体管ST(晶体管Tr19)的驱动能力低于晶体管Tr15的驱动能力的情况下，Q端子仍上升至接近Vdd。由此，晶体管Tr13正常地导通，因此Q端子变为Vdd，QB端子变为Vss。由此，能防止现有结构(图20)中可能产生的误动作。
(初始化动作)
INIT信号变为激活(高电平)时(初始化时)的触发器电路11a的动作如下所示。
首先，在INIT信号变为激活以前Q信号为低电平且QB信号为高电平的情况下，晶体管Tr13截止，因此，即使INIT信号变为高电平，触发器电路11a的输出也不会为此而受到影响(Q信号为低电平、QB信号为高电平)。在INIT信号变为激活以前Q信号为高电平且QB信号为低电平的情况下，晶体管Tr13导通，因此，QB端子的电位上升到Vdd-Vth(阈值电压)为止。若QB端子的电位接近Vdd，则晶体管Tr15导通，而另一方面，晶体管Tr14截止(晶体管Tr14的阈值在Vth以上的情况下晶体管Tr14完全截止)，Q端子与电源VSS相连，Q信号变为低电平(Vss)。由于Q端子与晶体管Tr12的栅极端子及晶体管Tr13的栅极端子相连，因此，在Q信号变为低电平的情况下，晶体管Tr13截止，晶体管Tr12导通。在晶体管Tr12导通的情况下，QB端子与电源VDD相连，QB信号变为高电平。此外，在QB信号为高电平时，晶体管Tr15导通且晶体管Tr1截止，因此，Q端子与RB端子分离，从而输出低电平(Vss)。由此，QB信号虽然瞬间变为Vdd-Vth，但是由于锁存电路LC而使Q信号被反馈，从而稳定于高电平(Vdd)。可以利用以上方法来进行初始化。
(变形例)
图2(a)是表示图1(a)的一个变形例即触发器11b的结构的电路图。
如该图所示，触发器电路11b包括：构成CMOS电路的P沟道型晶体管Tr12及N沟道型晶体管Tr13、构成CMOS电路的P沟道型晶体管Tr14及N沟道型晶体管Tr15、N沟道型晶体管Tr17、电阻R3b、S端子、R端子、INITB端子、Q端子以及QB端子。
晶体管Tr12的栅极端子、晶体管Tr13的栅极端子、晶体管Tr14的漏极端子、晶体管Tr15的漏极端子、晶体管Tr17的漏极端子、以及QB端子相连，并且，晶体管Tr12的漏极端子、晶体管Tr13的漏极端子、晶体管Tr14的栅极端子、晶体管Tr15的栅极端子、以及Q端子相连。S端子与晶体管Tr17的栅极端子相连，R端子与晶体管Tr17的源极端子及晶体管Tr15的源极端子相连，INITB端子与晶体管Tr12的源极端子相连，晶体管Tr14的源极端子与电阻R3b的一端相连，电阻R3b的另一端与电源VDD相连，晶体管Tr13的源极端子与电源VSS相连。
晶体管Tr12、Tr13、Tr14以及Tr15构成锁存电路LC，电阻R3b构成锁存调整电路RC(调整电路)，晶体管Tr17起到置位晶体管ST(输入晶体管)的作用。
图2(b)是表示触发器电路11b的S信号、R信号、Q信号的时序图，图2(c)是触发器电路11b的真值表(INITB信号为非激活时)。如图2(c)所示，触发器11b的Q信号在S信号为低电平(L：非激活)且R信号为低电平(L：非激活)的期间保持状态，在S信号为低电平(L：非激活)且R信号为高电平(H：激活)的期间变为低电平(L：非激活)，在S信号为高电平(H：激活)且R信号为低电平(L：非激活)的期间变为高电平(H：激活)，在S信号为高电平(H：激活)且R信号为高电平(H：激活)的期间变为低电平(L：非激活)。
在上述触发器电路11b中，在置位用信号(S信号)为激活时与复位用信号(R信号)的输入端子(R)进行电相连的电源(VDD)、与置位晶体管ST(晶体管Tr17)之间设有电阻R3b，因此，例如即使在S信号的电位电平(高电平)低于Vdd的情况下，或置位晶体管ST(晶体管Tr17)的驱动能力低于晶体管Tr14的驱动能力的情况下，QB端子仍下降至接近Vss。由此，晶体管Tr12正常地导通，因此Q端子变为Vdd，QB端子变为Vss。由此，能防止现有结构(图21)中可能产生的误动作。
[触发器电路的实施方式2]
图3(a)是表示实施方式2所涉及的触发器电路的结构的电路图。如该图所示，触发器电路12a包括：构成CMOS电路(第1CMOS电路)的P沟道型晶体管Tr1及N沟道型晶体管Tr2、构成CMOS电路(第2CMOS电路)的P沟道型晶体管Tr3及N沟道型晶体管Tr4、构成CMOS电路的P沟道型晶体管Tr5及N沟道型晶体管Tr6、电阻R1a、S端子、R端子、INITB端子、Q端子以及QB端子。
晶体管Tr1的栅极端子、晶体管Tr2的栅极端子、晶体管Tr3的漏极端子、晶体管Tr4的漏极端子、以及Q端子相连，并且，晶体管Tr1的漏极端子、晶体管Tr2的漏极端子、晶体管Tr3的栅极端子、晶体管Tr4的栅极端子、晶体管Tr5的漏极端子、晶体管Tr6的漏极端子、以及QB端子相连。S端子与晶体管Tr6的栅极端子相连，R端子与晶体管Tr2的源极端子及晶体管Tr6的源极端子相连，INITB端子与晶体管Tr5的栅极端子相连，电阻R1a的一端与晶体管Tr1的源极端子相连，电阻R1a的另一端与电源VDD相连，晶体管Tr3的源极端子与电源VDD相连，晶体管Tr4的源极端子与电源VSS相连，晶体管Tr5的源极端子与电源VDD相连。晶体管Tr1、Tr2、Tr3以及Tr4构成锁存电路LC，电阻R1a构成锁存调整电路RC(调整电路)，晶体管Tr6起到置位晶体管ST(输入晶体管)的作用。
图3(b)是表示触发器电路12a的动作的时序图(INITB信号为非激活时)，图3(c)是触发器电路12a的真值表(INITB信号为非激活时)。
S信号为激活(高电平)且R信号为非激活(低电平)时(期间t1)的触发器电路12a的动作如下所示。
在S信号变为激活(高电平)以前Q信号为低电平且QB信号为高电平的情况下，处于晶体管Tr6的漏极端子与电源VDD短路的状态。这里，晶体管Tr6的漏极端子与电源VDD之间设有电阻R1a，晶体管Tr1的驱动能力下降，因此，即使在S信号低于例如电源电压Vdd的情况下，QB端子也会下降至接近于Vss(低电平)的电位(低于反相器的反转电平的电位)。
若QB端子的电位接近Vss，则晶体管Tr3变为导通状态，晶体管Tr4变为截止状态。由此，Q信号变为高电平。由于Q端子与晶体管Tr1的栅极端子及晶体管Tr2的栅极端子相连，因此，在Q信号变为高电平的情况下，晶体管Tr1变为截止状态，晶体管Tr2变为导通状态。在晶体管Tr2变为导通状态的情况下，R信号为VSS(低电平)，因此QB信号也变为低电平(Vss)。此外，在QB信号为低电平时，晶体管Tr3为导通状态且晶体管Tr4为截止状态，因此，Q端子与电源VSS分离，从而输出高电平(Vdd)。
S信号为非激活(低电平)且R信号为非激活(低电平)时(期间t2)的触发器电路12a的动作如下所示。
若S信号为非激活(低电平)且R信号为非激活(低电平)，则晶体管Tr6变为截止状态，保持S信号发生变化前的状态，期间t2保持期间t1的状态(Q信号为高电平且QB信号为低电平)。
S信号为非激活(低电平)且R信号为激活(高电平)时(期间t3)的触发器12a的动作如下所示。
在R信号变为激活(高电平)以前Q信号为高电平且QB信号为低电平的情况下，晶体管Tr2变为导通状态，因此，QB端子上升到接近于Vdd(高电平)的电位(高于反相器的反转电平的电位)为止。
若QB端子的电位变为接近于Vdd，则晶体管Tr3变为截止状态，晶体管Tr4变为导通状态。由此，Q信号变为低电平。由于Q端子与晶体管Tr1的栅极端子及晶体管Tr2的栅极端子相连，因此，在Q信号变为低电平的情况下，晶体管Tr1变为导通状态，晶体管Tr2变为截止状态。由于晶体管Tr1变为导通状态，使得QB信号变为高电平(Vdd)。此外，在QB信号为高电平时，晶体管Tr3为截止状态且晶体管Tr4为导通状态，因此，Q端子与电源VDD分离，从而输出低电平(Vss)。
S信号为非激活(低电平)且R信号为非激活(低电平)时(期间t4)的触发器电路12a如下所示。在S信号为非激活(低电平)且R信号为非激活(低电平)的情况下，锁存电路LC开启。因此，保持R信号变化前的状态，在期间t4保持期间t3的状态(Q信号为低电平且QB信号为高电平)。
由此，在触发器电路12a中，在置位用信号(S信号)为激活时与复位用信号(R信号)的输入端子(R)进行电相连的电源(VDD)、与置位晶体管ST(晶体管Tr6)之间设有电阻R1a，因此，例如即使在S信号的电位电平(高电平)低于Vdd的情况下，或置位晶体管ST(晶体管Tr6)的驱动能力低于晶体管Tr1的驱动能力的情况下，QB端子仍下降至接近Vss。由此，晶体管Tr3正常地导通，因此Q端子变为Vdd，QB端子变为Vss。由此，能够防止因输入信号的电位电平或晶体管特性而引起的误动作。
(初始化动作)
S信号及R信号为非激活(低电平)的状态下，INITB信号变为激活(低电平)时(初始化时)的触发器12a的动作如下所示。
首先，在INITB信号变为激活以前Q信号为低电平且QB信号为高电平的情况下，若INITB信号变为激活(低电平)，则由于电源VDD与QB端子相连，因此触发器电路11a的输出不会受到影响(Q信号为低电平、QB信号为高电平)。在INITB信号变为激活以前Q信号为高电平且QB信号为低电平的情况下，由于INITB信号变为激活(低电平)，使得QB端子的电位上升到Vdd为止。若QB端子的电位变为接近Vdd，则晶体管Tr4导通，而另一方面，晶体管Tr3截止(晶体管Tr3的阈值在Vth以上的情况下晶体管Tr3完全截止)，Q端子与电源VSS相连，Q信号变为低电平(Vss)。由于Q端子与晶体管Tr1的栅极端子及晶体管Tr2的栅极端子相连，因此，在Q信号变为低电平的情况下，晶体管Tr2截止，晶体管Tr1导通。在晶体管Tr1导通的情况下，QB端子与电源VDD相连，QB信号变为高电平。此外，在QB信号为高电平时，晶体管Tr4导通且晶体管Tr3截止，因此，Q端子与电源VDD分离，从而输出低电平(Vss)。可以利用以上方法来进行初始化。
(变形例)
图4(a)是表示图3(a)的一个变形例即触发器电路12b的结构的电路图。如图4(a)所示，触发器电路12b包括：构成CMOS电路(第1CMOS电路)的P沟道型晶体管Tr1及N沟道型晶体管Tr2、构成CMOS电路(第2CMOS电路)的P沟道型晶体管Tr3及N沟道型晶体管Tr4、构成CMOS电路的P沟道型晶体管Tr5及N沟道型晶体管Tr6、电阻R1b、SB端子、RB端子、INIT端子、Q端子以及QB端子。
晶体管Tr1的栅极端子、晶体管Tr2的栅极端子、晶体管Tr3的漏极端子、晶体管Tr4的漏极端子、以及QB端子相连，并且，晶体管Tr1的漏极端子、晶体管Tr2的漏极端子、晶体管Tr3的栅极端子、晶体管Tr4的栅极端子、晶体管Tr5的漏极端子、晶体管Tr6的漏极端子、以及Q端子相连。SB端子与晶体管Tr5的栅极端子相连，RB端子与晶体管Tr1的源极端子及晶体管Tr5的源极端子相连，INIT端子与晶体管Tr6的栅极端子相连，电阻R1b的一端与晶体管Tr2的源极端子相连，电阻R1b的另一端与电源VSS相连，晶体管Tr3的源极端子与电源VDD相连，晶体管Tr4的源极端子与电源VSS相连，晶体管Tr6的源极端子与电源VSS相连。
晶体管Tr1、Tr2、Tr3以及Tr4构成锁存电路LC，电阻R1b构成锁存调整电路RC(调整电路)，晶体管Tr5起到置位晶体管ST(输入晶体管)的作用。
图4(b)是表示触发器电路12b的动作的时序图(INITB信号为非激活时)，图4(c)是触发器电路12b的真值表(INITB信号为非激活时)。如图4(b)及(c)所示，触发器电路12b的Q信号在SB信号为低电平(L：激活)且RB信号为低电平(L：激活)的期间变为低电平(L：非激活)，在SB信号为低电平(L：激活)且RB信号为高电平(H：非激活)的期间变为高电平(H：激活)，在SB信号为高电平(H：非激活)且RB信号为低电平(L：激活)的期间变为低电平(L：非激活)，在SB信号为高电平(H：非激活)且RB信号为高电平(H：非激活)的期间变为保持状态。
[触发器电路的实施方式3]
图5(a)是表示实施方式3所涉及的触发器电路的结构的电路图。如该图所示，触发器电路13a包括：构成CMOS电路(第1CMOS电路)的P沟道型晶体管Tr12及N沟道型晶体管Tr13、构成CMOS电路(第2CMOS电路)的P沟道型晶体管Tr14及N沟道型晶体管Tr15、P沟道型晶体管Tr16、N沟道型晶体管Tr17、电阻R2a、S端子、R端子、INITB端子、Q端子以及QB端子。
晶体管Tr12的栅极端子、晶体管Tr13的栅极端子、晶体管Tr14的漏极端子、晶体管Tr15的漏极端子、晶体管Tr16的漏极端子、晶体管Tr17的漏极端子、以及QB端子相连，并且，晶体管Tr12的漏极端子、晶体管Tr13的漏极端子、晶体管Tr14的栅极端子、晶体管Tr15的栅极端子、以及Q端子相连。S端子与晶体管Tr17的栅极端子相连，R端子与晶体管Tr17的源极端子及晶体管Tr15的源极端子相连，INITB端子与晶体管Tr16的栅极端子相连，电阻R2a的一端与晶体管Tr14的源极端子相连，电阻R2a的另一端与电源VDD相连，晶体管Tr13的源极端子与电源VSS相连，晶体管Tr12的源极端子与电源VDD相连，晶体管Tr16的源极端子与电源VDD相连。
晶体管Tr12、Tr13、Tr14以及Tr15构成锁存电路LC，电阻R2a构成锁存调整电路RC(调整电路)，晶体管Tr17起到置位晶体管ST的作用。
图5(b)是表示触发器电路13a的S信号、R信号、Q信号的时序图，图5(c)是触发器电路13a的真值表(INITB信号为非激活时)。
S信号为激活(高电平)且R信号为非激活(低电平)时(期间t1)的触发器电路13a的动作如下所示。
在S信号变为激活(高电平)以前Q信号为低电平且QB信号为高电平的情况下，处于晶体管Tr17的漏极端子与输入至晶体管Tr14的源极端子中的Vdd的电源VDD之间发生短路的状态。这里，晶体管Tr17的漏极端子与电源VDD之间设有电阻R2a，晶体管Tr14的驱动能力下降，因此，即使在S信号低于例如电源电压Vdd的情况下，QB端子也会下降至接近于Vss(低电平)的电位(低于反相器的反转电平的电位)。
若QB端子的电位变为接近于VSS，则晶体管Tr12变为导通状态，晶体管Tr13变为截止状态。由此，Q信号变为高电平。由于Q端子与晶体管Tr14的栅极端子及晶体管Tr15的栅极端子相连，因此，在Q信号变为高电平的情况下，晶体管Tr14变为截止状态，晶体管Tr15变为导通状态。在晶体管Tr15变为导通状态的情况下，R信号为VSS(低电平)，因此QB信号也变为低电平(Vss)。此外，在QB信号为低电平时，晶体管Tr12为导通状态且晶体管Tr13为截止状态，因此，Q端子与VSS分离，从而输出高电平(Vdd)。
S信号为非激活(低电平)且R信号为非激活(低电平)时(期间t2)的触发器13a的动作如下所示。
若S信号为非激活(低电平)且R信号为非激活(低电平)，则晶体管Tr17变为截止状态，因此，保持S信号发生变化前的状态，期间t2保持期间t1的状态(Q信号为高电平且QB信号为低电平)。
S信号为非激活(低电平)且R信号为激活(高电平)时(期间t3)的触发器电路13a的动作如下所示。在R信号变为激活(高电平)以前Q信号为高电平且QB信号为低电平的情况下，晶体管Tr15变为导通状态，因此，QB端子上升到接近于Vdd(高电平)的电位(高于反相器的反转电平的电位)为止。
若QB端子的电位变为接近于Vdd，则晶体管Tr12变为截止状态，晶体管Tr13变为导通状态。由此，Q信号变为低电平。由于Q端子与晶体管Tr14的栅极端子及晶体管Tr15的栅极端子相连，因此，在Q信号变为低电平的情况下，晶体管Tr14变为导通状态，晶体管Tr15变为截止状态。由于晶体管Tr14变为导通状态，使得QB信号变为高电平(Vdd)。此外，在QB信号为高电平时，晶体管Tr12为截止状态且晶体管Tr13为导通状态，因此，Q端子与电源VDD分离，从而输出低电平(Vss)。
S信号为非激活(低电平)且R信号为非激活(低电平)时(期间t4)的触发器电路13a如下所示。
在S信号为非激活(低电平)且R信号为非激活(低电平)的情况下，锁存电路LC开启。因此，保持R信号变化前的状态，在期间t4保持期间t3的状态(Q信号为低电平且QB信号为高电平)。
这里，设置电阻R2a的位置不局限于图5(a)。若将晶体管Tr14的漏极端子、晶体管Tr15的漏极端子、与QB端子的连接点(第1连接点)设为节点n10，将晶体管Tr17的漏极端子、晶体管Tr12的栅极端子、与晶体管Tr13的栅极端子的连接点(第2连接点)设为节点n20，则如图6(a)所示，电阻R2a可以设置在晶体管Tr14的漏极端子与节点n10之间，另外，也可以如图6(b)所示那样，设置在节点n10与n20之间。即，只要电阻R2a设置在电源VDD与节点n20之间即可。另外，如图7所示，可以省略电阻R2a，增长晶体管Tr14的沟道长度L，或缩小晶体管Tr14的沟道宽度W。在该情况下，晶体管Tr14构成锁存调整电路RC(调整电路)。采用图6及图7的结构也能降低晶体管Tr14的驱动能力，因此仍能获得与上述相同的效果。
(变形例)
图8(a)是表示图5(a)的一个变形例即触发器电路13b的结构的电路图。如该图所示，触发器电路13b包括：构成CMOS电路的P沟道型晶体管Tr12及N沟道型晶体管Tr13、构成CMOS电路的P沟道型晶体管Tr14及N沟道型晶体管Tr15、N沟道型晶体管Tr18、P沟道型晶体管Tr19、电阻R2b(调整电路)、SB端子、RB端子、INIT端子、Q端子以及QB端子。
晶体管Tr12、Tr13的栅极端子之间、晶体管Tr14、Tr15的漏极端子之间、晶体管Tr18的漏极端子、晶体管Tr19的漏极端子、以及Q端子互相连接。晶体管Tr12、Tr13的漏极端子之间、晶体管Tr14、Tr15的栅极端子之间、以及QB端子互相连接。晶体管Tr18的栅极端子与INIT端子相连，源极端子与电源VSS相连。晶体管Tr19的栅极端子与SB端子相连，源极端子与RB端子相连。晶体管Tr14的源极端子与RB端子相连，电阻R2b的一端与电源VSS相连，其另一端与晶体管Tr15的源极端子相连。
晶体管Tr12、Tr13、Tr14以及Tr15构成锁存电路LC，电阻R2b构成锁存调整电路RC(调整电路)，晶体管Tr19起到置位晶体管ST(输入晶体管)的作用。
图8(b)是表示触发器电路13b的SB信号、RB信号、Q信号的时序图，图8(c)是触发器电路13b的真值表(INIT信号为非激活时)。如图8(c)所示，触发器电路13b的Q信号在SB信号为低电平(L：激活)且RB信号为低电平(L：激活)的期间变为低电平(L：非激活)，在SB信号为低电平(L：激活)且RB信号为高电平(H：非激活)的期间变为高电平(H：激活)，在SB信号为高电平(H：非激活)且RB信号为低电平(L：激活)的期间变为低电平(L：非激活)，在SB信号为高电平(H：非激活)且RB信号为高电平(H：非激活)的期间变为保持状态。
[触发器电路的实施方式4]
图9(a)是表示实施方式4所涉及的触发器电路的结构的电路图。如该图所示，触发器电路14a包括：构成CMOS电路的P沟道型晶体管Tr12及N沟道型晶体管Tr13、构成CMOS电路的P沟道型晶体管Tr14及N沟道型晶体管Tr15、N沟道型晶体管Tr17及Tr20、电阻R2b及R4a、S端子、R端子、INIT端子、Q端子以及QB端子。
晶体管Tr12、Tr13的栅极端子之间、晶体管Tr14、Tr15的漏极端子之间、晶体管Tr17的漏极端子、以及QB端子互相连接。晶体管Tr12、Tr13的漏极端子之间、晶体管Tr14、Tr15的栅极端子之间、晶体管Tr20的漏极端子、以及Q端子互相连接。晶体管Tr20的栅极端子与R端子相连，源极端子与电源VSS相连。晶体管Tr15的源极端子与INIT端子相连。电阻R2a的一端与电源VDD相连，另一端与晶体管Tr14的源极端子相连，电阻R4a的一端与电源VDD相连，另一端与晶体管Tr12的源极端子相连。
晶体管Tr12、Tr13、Tr14以及Tr15构成锁存电路LC，电阻R2a、R4a构成锁存调整电路RC(调整电路)，晶体管Tr17起到置位晶体管ST的作用，晶体管Tr20起到复位晶体管RT(输入晶体管)的作用。
图9(b)是表示触发器电路14a的S信号、R信号、Q信号的时序图，图9(c)是触发器电路14a的真值表(INITB信号为非激活时)。如图9(c)所示，触发器电路14a的Q信号在S信号为低电平(L：非激活)且R信号为低电平(L：非激活)的期间保持状态，在S信号为低电平(L：非激活)且R信号为高电平(H：激活)的期间变为低电平(L：非激活)，在S信号为高电平(H：激活)且R信号为低电平(L：非激活)的期间变为高电平(H：激活)，在S信号为高电平(H：激活)且R信号为高电平(H：激活)的期间变为低电平(L：非激活)。
(变形例)
图10(a)是表示图9(a)的一个变形例即触发器电路14b的结构的电路图。如图10(a)所示，触发器电路14b包括：构成CMOS电路的P沟道型晶体管Tr12及N沟道型晶体管Tr13、构成CMOS电路的P沟道型晶体管Tr14及N沟道型晶体管Tr15、P沟道型晶体管Tr19及Tr21、电阻R2b及R4b、SB端子、RB端子、INITB端子、Q端子以及QB端子。
晶体管Tr12、Tr13的栅极端子之间、晶体管Tr14、Tr15的漏极端子之间、晶体管Tr21的漏极端子、以及QB端子互相连接，晶体管Tr12、Tr13的漏极端子之间、晶体管Tr14、Tr15的栅极端子之间、晶体管Tr19的漏极端子、以及Q端子互相连接。晶体管Tr19的栅极端子与SB端子相连，源极端子与RB端子相连。晶体管Tr21的栅极端子与RB端子相连，源极端子与电源VDD相连。晶体管Tr12的源极端子与INITB端子相连。电阻R2b的一端与电源VSS相连，另一端与晶体管Tr15的源极端子相连，电阻R4b的一端与电源VSS相连，另一端与晶体管Tr13的源极端子相连。
晶体管Tr12、Tr13、Tr14以及Tr15构成锁存电路LC，电阻R2b、R4b构成锁存调整电路RC(调整电路)，晶体管Tr19起到置位晶体管ST的作用，晶体管Tr21起到复位晶体管RT(输入晶体管)的作用。
图10(b)是触发器电路14b的SB信号、RB信号、Q信号的时序图，图10(c)是触发器电路14b的真值表(INIT信号为非激活时)。如图10(c)所示，触发器电路14b的Q信号在SB信号为低电平(L：激活)且RB信号为低电平(L：激活)的期间变为低电平(L：非激活)，在SB信号为低电平(L：激活)且RB信号为高电平(H：非激活)的期间变为高电平(H：激活)，在SB信号为高电平(H：非激活)且RB信号为低电平(L：激活)的期间变为低电平(L：非激活)，在SB信号为高电平(H：非激活)且RB信号为高电平(H：非激活)的期间变为保持状态。
[触发器电路的实施方式5]
图11(a)是表示实施方式5所涉及的触发器电路的结构的电路图。如该图所示，触发器电路15a包括：构成CMOS电路的P沟道型晶体管Tr12及N沟道型晶体管Tr13、构成CMOS电路的P沟道型晶体管Tr14及N沟道型晶体管Tr15、N沟道型晶体管Tr20、电阻R4a、S端子、R端子、INIT端子、Q端子以及QB端子。
晶体管Tr12、Tr13的栅极端子之间、晶体管Tr14、Tr15的漏极端子之间、以及QB端子互相连接。晶体管Tr12、Tr13的漏极端子之间、晶体管Tr14、Tr15的栅极端子之间、晶体管Tr20的漏极端子、以及Q端子互相连接。S端子与晶体管Tr13的源极端子及晶体管Tr20的源极端子相连，R端子与晶体管Tr20的栅极端子相连。晶体管Tr15的源极端子与INIT端子相连，电阻R4a的一端与电源VDD相连，另一端与晶体管Tr12的源极端子相连。
晶体管Tr12、Tr13、Tr14以及Tr15构成锁存电路LC，电阻R4a构成锁存调整电路RC(调整电路)，晶体管Tr20起到复位晶体管RT的作用。
图11(b)是表示触发器电路15a的S信号、R信号、Q信号的时序图，图11(c)是触发器电路15a的真值表(INITB信号为非激活时)。如图11(c)所示，触发器电路15a的Q信号在S信号为低电平(L：非激活)且R信号为低电平(L：非激活)的期间保持状态，在S信号为低电平(L：非激活)且R信号为高电平(H：激活)的期间变为低电平(L：非激活)，在S信号为高电平(H：激活)且R信号为低电平(L：非激活)的期间变为高电平(H：激活)，在S信号为高电平(H：激活)且R信号为高电平(H：激活)的期间变为高电平(H：激活)。
(变形例)
图12(a)是表示图11(a)的一个变形例即触发器电路15b的结构的电路图。如图12(a)所示，触发器电路15b包括：构成CMOS电路的P沟道型晶体管Tr12及N沟道型晶体管Tr13、构成CMOS电路的P沟道型晶体管Tr14及N沟道型晶体管Tr15、P沟道型晶体管Tr21、电阻R2b、SB端子、RB端子、INITB端子、Q端子以及QB端子。
晶体管Tr12、Tr13的栅极端子之间、晶体管Tr14、Tr15的漏极端子之间、晶体管Tr21的漏极端子、以及QB端子互相连接，晶体管Tr12、Tr13的漏极端子之间、晶体管Tr14、Tr15的栅极端子之间、以及Q端子互相连接。SB端子与晶体管Tr14的源极端子及晶体管Tr21的源极端子相连，RB端子与晶体管Tr21的栅极端子相连。晶体管Tr12的源极端子与INITB端子相连。电阻R2b的一端与电源VSS相连，另一端与晶体管Tr15的源极端子相连。
晶体管Tr12、Tr13、Tr14以及Tr15构成锁存电路LC，电阻R2b构成锁存调整电路RC(调整电路)，晶体管Tr21起到复位晶体管RT的作用。
图12(b)是触发器电路15b的SB信号、RB信号、Q信号的时序图，图12(c)是触发器电路15b的真值表(INIT信号为非激活时)。如图12(c)所示，触发器电路15b的Q信号在SB信号为低电平(L：激活)且RB信号为低电平(L：激活)的期间变为高电平(H：激活)，在SB信号为低电平(L：激活)且RB信号为高电平(H：非激活)的期间变为高电平(H：激活)，在SB信号为高电平(H：非激活)且RB信号为低电平(L：激活)的期间变为低电平(L：非激活)，在SB信号为高电平(H：非激活)且RB信号为高电平(H：非激活)的期间变为保持状态。
[触发器电路的实施方式6]
图13(a)是表示实施方式6所涉及的触发器电路的结构的电路图。如该图所示，触发器电路16a包括：构成CMOS电路的P沟道型晶体管Tr12及N沟道型晶体管Tr13、构成CMOS电路的P沟道型晶体管Tr14及N沟道型晶体管Tr15、N沟道型晶体管Tr20、电阻R4a、S端子、R端子、INIT端子、Q端子以及QB端子。
晶体管Tr12、Tr13的栅极端子之间、晶体管Tr14、Tr15的漏极端子之间、以及QB端子互相连接。晶体管Tr12、Tr13的漏极端子之间、晶体管Tr14、Tr15的栅极端子之间、晶体管Tr20的漏极端子、以及Q端子互相连接。S端子与晶体管Tr13的源极端子相连，R端子与晶体管Tr20的栅极端子相连，晶体管Tr20的源极端子与电源VSS相连。晶体管Tr15的源极端子与INIT端子相连，电阻R4a的一端与电源VDD相连，另一端与晶体管Tr12的源极端子相连。
晶体管Tr12、Tr13、Tr14以及Tr15构成锁存电路LC，电阻R4a构成锁存调整电路RC(调整电路)，晶体管Tr20起到复位晶体管RT的作用。
图13(b)是触发器电路16a的S信号、R信号、Q信号的时序图，图13(c)是触发器电路16a的真值表(INITB信号为非激活时)。如图13(c)所示，触发器电路16a的Q信号在S信号为低电平(L：非激活)且R信号为低电平(L：非激活)的期间保持状态，在S信号为低电平(L：非激活)且R信号为高电平(H：激活)的期间变为低电平(L：非激活)，在S信号为高电平(H：激活)且R信号为低电平(L：非激活)的期间变为高电平(H：激活)，在S信号为高电平(H：激活)且R信号为高电平(H：激活)的期间电平变得不定。
(变形例)
图14(a)是表示图13(a)的一个变形例即触发器电路16b的结构的电路图。如图14(a)所示，触发器电路16b包括：构成CMOS电路的P沟道型晶体管Tr12及N沟道型晶体管Tr13、构成CMOS电路的P沟道型晶体管Tr14及N沟道型晶体管Tr15、P沟道型晶体管Tr21、电阻R2b、SB端子、RB端子、INITB端子、Q端子以及QB端子。
晶体管Tr12、Tr13的栅极端子之间、晶体管Tr14、Tr15的漏极端子之间、晶体管Tr21的漏极端子、以及QB端子互相连接，晶体管Tr12、Tr13的漏极端子之间、晶体管Tr14、Tr15的栅极端子之间、以及Q端子互相连接。SB端子与晶体管Tr14的源极端子相连，RB端子与晶体管Tr21的栅极端子相连，晶体管Tr21的源极端子与电源VDD相连。晶体管Tr12的源极端子与INITB端子相连。电阻R2b的一端与电源VSS相连，另一端与晶体管Tr15的源极端子相连。
晶体管Tr12、Tr13、Tr14以及Tr15构成锁存电路LC，电阻R2b构成锁存调整电路RC(调整电路)，晶体管Tr21起到复位晶体管RT的作用。
图14(b)是触发器电路16b的SB信号、RB信号、Q信号的时序图，图14(c)是触发器16b的真值表(INIT信号为非激活时)。如图14(c)所示，触发器电路16b的Q信号在SB信号为低电平(L：激活)且RB信号为低电平(L：激活)的期间变得不定，在SB信号为低电平(L：激活)且RB信号为高电平(H：非激活)的期间变为高电平(H：激活)，在SB信号为高电平(H：非激活)且RB信号为低电平(L：激活)的期间变为低电平(L：非激活)，在SB信号为高电平(H：非激活)且RB信号为高电平(H：非激活)的期间变为保持状态。
上述的各个触发器电路可适用于液晶显示装置的移位寄存器或各种显示驱动电路。下面举一个例子。
[适用于移位寄存器的实施方式]
图15是表示液晶显示装置1的简要结构的框图，图16是表示液晶显示装置1的像素的电结构的等效电路图。
首先，利用图15及图16对液晶显示装置1的简要结构进行说明。液晶显示装置1具备扫描信号线驱动电路100、数据信号线驱动电路300、以及显示面板400。另外，液晶显示装置1包含对各驱动电路进行控制的控制电路(未图示)。此外，各驱动电路也可以以单片的形式装入有源矩阵基板。
显示面板400通过在未图示的有源矩阵基板与相对基板之间夹持液晶而构成，并具有排列成矩阵状的多个像素P(图16)。
此外，显示面板400在有源矩阵基板上具备扫描信号线41(GLn)、数据信号线43(SLi)、薄膜晶体管(Thin Film Transistor，以下也称为“TFT”)44、以及像素电极45，相对基板上具备公用线(公用电极布线)42(CMLn)。此外，i、n为2以上的整数。
扫描信号线41分别在各行上形成有一根线，使得在行方向(横向)上互相平行，数据信号线43分别在各列上形成有一根线，使得在列方向(纵向)上互相平行。如图16所示，TFT44及像素电极45分别与扫描信号线41与数据信号线43的各个交点相对应地得以形成，TFT44的栅极电极g与扫描信号线41相连，源极电极s与数据信号线43相连，漏极电极d与像素电极45相连。另外，像素电极45与公用线42之间形成有电容Clc(包含液晶电容)。
由此，利用提供给扫描信号线41的栅极信号(扫描信号)而将TFT44的栅极设为导通状态，通过将来自数据信号线43的源极信号(数据信号)写入像素电极45来对像素电极45设定与上述源极信号相对应的电位，并对夹于像素电极45与公用线42之间的液晶施加与上述源极信号相对应的电压，从而能实现与上述源极信号相对应的灰度显示。
采用上述结构的显示面板400由扫描信号线驱动电路100、数据信号线驱动电路300、以及控制这些驱动电路的控制电路来驱动。
本实施方式中，在周期性重复的垂直扫描期间的激活期间(有效扫描期间)，按顺序分配各行的水平扫描期间，并依次对各行进行扫描。
因此，扫描信号线驱动电路100与各行的水平扫描期间相同步地按顺序对该行的扫描信号线41输出用于导通TFT44的栅极信号。
数据信号线驱动电路300对各数据信号线43输出源极信号。该源极信号是用于从液晶显示装置1外部通过控制电路将提供给数据信号线驱动电路300的视频信号在数据信号驱动电路300中分配给各列、并经过升压等之后的信号。
控制电路通过对上述扫描信号线驱动电路100、以及数据信号线驱动电路300进行控制，从而从这些电路输出栅极信号、源极信号以及公用信号。
构成扫描信号线驱动电路100的移位寄存器10通过多级地连接m个(m是2以上的整数)单位电路11来构成。如图15所示，单位电路11具有时钟用端子(CK端子)、置位用端子(S端子)、复位用端子(R端子)、初始化用端子(INITB端子)、以及输出端子OUT。
移位寄存器10从外部施加有起始脉冲(未图示)以及2相的时钟信号CK1、CK2。起始脉冲施加于第1级的单位电路11的S端子。时钟信号CK1施加于第奇数级的单位电路11的CK端子，时钟信号CK2施加于第偶数级的单位电路11的CK端子。单位电路11的输出从输出端子OUT作为输出信号SROUT输出至所对应的扫描信号线GL，并提供给后级的单位电路11的S端子及前级的单位电路11的R端子。
具体而言，如图15所示，移位寄存器10的第k级(k是1以上m以下的整数)的单位电路11的S端子中输入有第(k-1)级的单位电路11的输出信号SROUT(k-1)，该第k级的单位电路11对扫描信号线GLk输出输出信号SROUTk。由此，移位寄存器10通过移位动作依次将输出信号SROUT1～SROUTn输出给扫描信号线GL1～GLn。此外，第k级的单位电路11的输出信号SROUTk输入至第(k-1)级的单位电路11的R端子及第(k+1)级的单位电路11的S端子。
下面，对移位寄存器10的具体结构进行说明。
图17及图18是构成移位寄存器10的各级的单位电路11的电路图。如两图所示，单位电路11包含置位复位型的触发器电路12a(参照图3)、开关电路12b、以及浮置控制电路12c。触发器电路12a的S端子中输入有置位用信号，R端子中输入有复位用信号，INIT端子中输入有初始化信号(INIT信号)，Q信号从Q端子输出，QB信号从QB端子输出。此外，S信号(置位信号)、R信号(复位信号)、INIT信号(初始信号)以及Q信号(输出信号)是激活时变为高电平的信号，SB信号(置位条信号)、RB信号(复位条信号)、INITB信号(初始条信号)以及QB信号(反转输出信号)是激活时变为低电平的信号。
如图18所示，触发器电路12a包括：构成CMOS电路(第1CMOS电路)的P沟道型晶体管Tr1及N沟道型晶体管Tr2、构成CMOS电路(第2CMOS电路)的P沟道型晶体管Tr3及N沟道型晶体管Tr4、构成CMOS电路的P沟道型晶体管Tr5及N沟道型晶体管Tr6、以及电阻R1a(锁存调整电路RC)。
开关电路12b由N沟道型晶体管Tr7(输出晶体管)、Tr8以及电容C1构成。
浮置控制电路12c由N沟道型晶体管Tr9(控制晶体管)构成。此外，电容C1可以作为元件来设置，也可以作为寄生电容来得以形成。
晶体管Tr6的栅极端子与S端子相连，源极端子与R端子相连，漏极端子与晶体管Tr3、Tr4的栅极端子相连。晶体管Tr5的栅极端子与INITB端子相连，源极端子与电源VDD相连，漏极端子与晶体管Tr3、Tr4的栅极端子相连。晶体管Tr3的栅极端子与晶体管Tr5、Tr6的漏极端子相连，源极端子与电源VDD相连，漏极端子与Q端子相连。晶体管Tr4的栅极端子与晶体管Tr5、Tr6的漏极端子相连，源极端子与电源VSS相连，漏极端子与Q端子相连。电阻R1a的一个端子与电源VDD相连。晶体管Tr1的栅极端子与晶体管Tr3、Tr4的漏极端子及Q端子相连，源极端子与电阻R1a的另一个端子相连，漏极端子与晶体管Tr3、Tr4的栅极端子及QB端子相连。晶体管Tr2的栅极端子与晶体管Tr3、Tr4的漏极端子及Q端子相连，源极端子与R端子相连，漏极端子与晶体管Tr3、Tr4的栅极端子及QB端子相连。
浮置控制电路12c的晶体管Tr9的栅极端子与电源VDD相连，源极端子与Q端子相连。开关电路12b的晶体管Tr7的栅极端子与晶体管Tr9的漏极端子相连，源极端子与CK端子相连，漏极端子与输出端子OUT相连。晶体管Tr8的栅极端子与QB端子相连，源极端子与电源VSS相连，漏极端子与输出端子OUT相连。电容C1设置于晶体管Tr7的栅极端子与漏极端子之间。此外，将电容C1与晶体管Tr7的栅极端子与晶体管Tr9的漏极端子之间的连接点设为节点n1。
由此，第k级的单位电路11的S端子中输入有第(k-1)级的单位电路11的输出信号SROUT(k-1)，输出信号SROUTk从第k级的单位电路11的输出端子OUT施加到第k行的扫描信号线GLk。另外，输出信号SROUTk输入至第(k+1)级的单位电路11的S端子、以及第(k-1)级的单位电路11的R端子。
(关于动作)
利用图19对移位寄存器10的动作进行说明。图19是移位寄存器10工作时的时序图。图19中，示出了第(k-1)级的单位电路11、第k级的单位电路11、第(k+1)级的单位电路11中的输入输出信号。
SR(k-2)、SR(k-1)、SRk、SR(k+1)分别表示移位寄存器10的第(k-2)级的单位电路11、第(k-1)级的单位电路11、第k级的单位电路11、第(k+1)级的单位电路11的输出信号SROUT(k-2)、SROUT(k-1)、SROUTk、SROUT(k+1)的电位。n1表示图18所示的节点n1的电位。此外，输出信号SROUT(k-2)输出后到下一个输出信号SROUT(k-2)输出为止的期间相当于1个垂直扫描期间(1桢)。另外，图19中，示出了任意连续的桢F(t)、F(t+1)、F(t+2)。
各级的单位电路11的动作相同，因此，下面对第k级的单位电路11的动作进行说明。
首先，对置位动作进行说明。桢F1中，第k级的单位电路11的S端子(参照图18)中输入有移位寄存器10的第(k-1)级的单位电路11的输出信号SROUT(k-1)(高电平(激活))。这里，在高电平的输出信号SROUT(k-1)输入前，Q信号为低电平，QB信号为高电平，处于晶体管Tr6的漏极端子与电源VDD短路的状态。因此，在输入至S端子的SROUT(k-1)的电位进行阈值(Vth)下降而低于电源电压Vdd的情况下，晶体管Tr6可靠地不为接通状态。关于这点，在单位电路11中，晶体管Tr6的漏极端子与电源VDD之间设有电阻R1a(调整电路)，能降低晶体管Tr1的驱动能力，因此，能使晶体管Tr6变为导通状态，能将漏极端子的电位下降到接近于VSS(低电位)的电位(低于反相器的反转电平的电位)为止。由此，能防止触发器电路12a的误动作。
在输出信号SROUT(k-1)为高电平(激活)时，第(k+1)级的单位电路11的输出信号SROUT(k+1)为低电平(非激活)，因此，晶体管Tr3变为导通状态，晶体管Tr4变为截止状态，Q信号变为高电平，QB信号变为低电平。若Q信号变为高电平，则节点n1的电位充电至VDD-Vth(阈值)，之后，晶体管Tr9变为截止状态。然后，施加到VDD-Vth的晶体管Tr7变为导通状态。
此后，在S端子的输出信号SROUT(k-1)变为低电平(非激活)的情况下，晶体管Tr6变为截止状态。这里，晶体管Tr1、Tr2的栅极端子输入(反馈)有Q信号(高电平)，晶体管Tr2变为导通状态，因此，R端子的低电平经由晶体管Tr2输入至晶体管Tr3、Tr4的栅极端子。由此，触发器电路12a的输出(Q信号)保持为高电平。
接着，在时钟信号CK2变为高电平(VDD)的情况下，晶体管Tr7的漏极端子变为VDD-Vth。此时，由于晶体管Tr9处于截止状态，节点n1处于浮置状态，因此，通过电容C1，节点n1的电位突增至VDD-Vth+α。由此，由于晶体管Tr7的栅极端子施加有VDD以上的电位，因此时钟信号CK2的VDD不会阈值下降而会通过晶体管Tr7(自举电容动作)。由此，高电平(VDD)的输出信号SROUTk原封不动地被输出。此后，由于晶体管Tr9处于截止状态，因此节点n1的电位保持在VDD-Vth+α，而输出信号SROUTk维持高电平(VDD)。此外，输出信号SROUTk输入至第(k-1)级的单位电路11的R端子、以及第(k+1)级的单位电路11的S端子。另外，由于晶体管Tr9处于截止状态，因此触发器电路12a的输出(Q信号)在节点n1变为高电压时，也不会变为高电平以上的高电压。由此，能够防止构成触发器电路12a的晶体管Tr2或Tr4发生耐压损坏。
此后，在时钟信号CK2变为低电平(VSS)的情况下，输出信号SROUTk切换成低电平(VSS)。此时，节点n1的电位变为VDD-Vth。
在第(k+1)级的单位电路11中，若高电平(VDD)的输出信号SROUTk从上述第k级的单位电路11输入，则进行与上述第k级的单位电路11相同的动作，高电平(VDD)的输出信号SROUT(k+1)从第(k+1)级的单位电路11输出。该输出信号SROUT(k+1)输入至上述第k级的单位电路11的R端子、以及第(k+2)级的单位电路11的S端子。
下面，对第k级的单位电路11的复位动作进行说明。
若高电平(VDD)的输出信号SROUT(k+1)输入至第k级的单位电路11的R端子中，则在该时刻，晶体管Tr2由于Q信号(高电平)而变为导通状态，因次QB端子经由晶体管Tr2从低电平切换至高电平。另外，由于同时晶体管Tr4变为导通状态，因次Q信号从高电平切换至低电平。若Q信号变为低电平，QB信号变为高电平，则节点n1变为低电平(VSS)，晶体管Tr7变为截止状态，晶体管Tr8变为导通状态。由此，输出信号SROUTk从高电平(VDD)切换至低电平(VSS)。
这里，晶体管Tr1、Tr2的栅极端子中输入有Q信号(低电平)，晶体管Tr2变为截止状态，晶体管Tr1变为导通状态，因此，电源电压Vdd输入至晶体管Tr3、Tr4的栅极端子。由此，触发器电路12a的输出(Q信号)保持为低电平。因此，此后即使输出信号SROUT(k+1)变为低电平(非激活)，输出信号SROUTk仍保持为低电平(VSS)。
桢F2中，通过对第k级的单位电路11的S端子输入第(k-1)级的单位路电路11的输出信号SROUT(k-1)(高电平(激活))，从而再次进行上述动作(置位动作、复位动作)。由此，输出信号SROUT1～SROUTn依次输出至扫描信号线GL1～GLn。
(初始化动作)
这里，初始化用信号INITB是通常工作时变为高电平(VDD)、而初始化时变为低电平(VSS)的信号。初始化时，通过对各级的单位电路11的晶体管Tr5的栅极端子施加低电平，从而使晶体管Tr5变为导通状态，使电源电压Vdd施加到晶体管Tr4的栅极端子。由此，Q信号变为VSS(低电平)，QB信号变为VDD(高电平)，晶体管Tr7变为截止状态，Tr8变为导通状态。由此，移位寄存器10的全级的单位电路11的输出信号SROUT1～SROUTn固定于低电平。
根据上述液晶显示装置1，具备上述的触发器电路12a，因此，能在缩小电路面积的同时，防止扫描信号线驱动电路100的输出信号电位电平下降，从而稳定地工作。
此外，单位电路11所包含的触发器电路并不局限于上述触发器电路12a，可以使用上述各实施方式1～6中的触发器电路。
另外，本实施方式所涉及的触发器电路所能适用的移位寄存器并不局限于上述移位寄存器10，可适用于已知的移位寄存器。另外，上述的各个触发器电路可适用于构成液晶显示装置的各种显示驱动电路中。
本发明的实施方式所涉及的触发器中，上述调整电路也可以降低上述第1～第4晶体管中与上述电源相连的晶体管的驱动能力。
本发明的实施方式所涉及的触发器中，上述调整电路也可以由电阻构成。
本发明的实施方式所涉及的触发器中，也可以采用以下结构：即，当将与上述电源相连的晶体管、漏极端子与该晶体管的漏极端子相连的晶体管、以及与这些晶体管的漏极端子相连的上述第1或第2输出端子之间的连接点设为第1连接点时，上述电阻设置于上述电源与上述第1连接点之间。
本发明的实施方式所涉及的触发器中，也可以采用以下结构：即，上述调整电路由上述第1～第4晶体管中的任意一个晶体管构成，作为上述调整电路的晶体管的沟道长度设定得大于上述输入晶体管的沟道长度。
本发明的实施方式所涉及的触发器中，也可以采用以下结构：即，上述输入晶体管为P沟道型，上述第2输入端子中输入有如下信号，该信号在非激活时为第1电位，在激活时变为低于第1电位的第2电位。
本发明的实施方式所涉及的触发器中，也可以采用以下结构：即，上述输入晶体管为N沟道型，上述第2输入端子中输入有如下信号，该信号在激活时为第1电位，在非激活时变为低于第1电位的第2电位。
本发明的实施方式所涉及的触发器中，也可以采用以下结构：即，上述输入晶体管为P沟道型，上述第2输入端子与高电位侧电源相连。
本发明的实施方式所涉及的触发器中，也可以采用以下结构：即，上述输入晶体管为N沟道型，上述第2输入端子与低电位侧电源相连。
本发明的实施方式所涉及的触发器中，也可以采用以下结构：即，上述第1输入端子中输入有置位用信号，上述第2输入端子中输入有复位用信号。
本发明的实施方式所涉及的触发器中，也可以采用以下结构：即，上述第1输入端子中输入有复位用信号，上述第2输入端子中输入有置位用信号。
本发明的实施方式所涉及的触发器中，也可以采用以下结构：即，还具备输入有初始化用信号的第3输入端子，上述第3输入端子与上述第1～第4晶体管中的任意一个晶体管的源极端子相连。
本发明的实施方式所涉及的移位寄存器的特征在于，在各级中均具备上述任一项所记载的触发器，各级均基于上述触发器的输出信号来输出本级的输出信号。
本发明的实施方式所涉及的显示面板的特征在于，上述移位寄存器与像素电路形成为单片。
本发明的实施方式所涉及的显示装置的特征在于，包括上述移位寄存器。
本发明并不局限于上述各实施方式，可以在权利要求所示的范围内作出各种变换，对分别在不同实施方式中公开的技术手段进行适当组合后得到的实施方式也包含在本发明的技术范围内。
工业上的实用性
本发明适用于显示装置的各驱动电路。
标号说明
1   液晶显示装置(显示装置)
10  移位寄存器
11  移位寄存器的单位电路
11a 触发器电路(触发器)
41  扫描信号线(栅极线)
42  公用电极布线(公用线)
43  数据信号线(源极线)
44  TFT
45  像素电极
100 扫描信号线驱动电路(栅极驱动器)
300 数据信号线驱动电路(源极驱动器)
400 显示面板
Tr1、Tr12 晶体管(第1晶体管)
Tr2、Tr13 晶体管(第2晶体管)
Tr3、Tr14 晶体管(第3晶体管)
Tr4、Tr15 晶体管(第4晶体管)
Tr5、Tr6、Tr17、Tr19 置位晶体管(输入晶体管)
Tr20、Tr21 复位晶体管(输入晶体管)
Q   端子(第1输出端子)
QB  端子(第2输出端子)
ST  置位晶体管(输入晶体管)
RT  复位置位晶体管(输入晶体管)
LC  锁存电路
RC  锁存调整电路(调整电路)
S、SB 置位用端子(第1输入端子)
R、RB 复位用端子(第2输入端子)
INIT 初始化用端子(第3输入端子)

Claims (15)

1.一种触发器，所述触发器包括：第1CMOS电路，该第1CMOS电路中P沟道型的第1晶体管与N沟道型的第2晶体管的栅极端子之间及漏极端子之间互相连接；第2CMOS电路，该第2CMOS电路中P沟道型的第3晶体管与N沟道型的第4晶体管的栅极端子之间及漏极端子之间互相连接；多个输入端子；以及第1及第2输出端子，所述第1CMOS电路的栅极侧、所述第2CMOS电路的漏极侧与所述第1输出端子互相连接，并且，所述第1CMOS电路的漏极侧、所述第2CMOS电路的栅极侧与所述第2输出端子互相连接，其特征在于，
所述触发器包括：输入晶体管，该输入晶体管的栅极端子与第1输入端子相连，源极端子与第2输入端子相连，漏极端子与所述第1CMOS电路及所述第2CMOS电路相连；
电源，该电源与所述第1CMOS电路或所述第2CMOS电路相连，并在输入至所述第1输入端子的第1输入信号变为激活时，与所述第2输入端子进行电连接；以及
调整电路，该调整电路对将所述第2输入端子与所述电源进行电连接时两者间的电位进行调整。
2.如权利要求1所述的触发器，其特征在于，
所述调整电路降低所述第1至第4晶体管中与所述电源相连的晶体管的驱动能力。
3.如权利要求1或2所述的触发器，其特征在于，
所述调整电路由电阻构成。
4.如权利要求3所述的触发器，其特征在于，
当将与所述电源相连的晶体管、漏极端子与所述晶体管的漏极端子相连的晶体管、以及与这些晶体管的漏极端子相连的所述第1或第2输出端子之间的连接点设为第1连接点时，
所述电阻设置于所述电源与所述第1连接点之间。
5.如权利要求1所述的触发器，其特征在于，
所述调整电路由所述第1至第4晶体管中的任意一个构成，
作为所述调整电路的晶体管的沟道长度设定得大于所述输入晶体管的沟道长度。
6.如权利要求1至5的任一项所述的触发器，其特征在于，
所述输入晶体管为P沟道型，所述第2输入端子中输入有如下信号，该信号在非激活时为第1电位，在激活时变为低于第1电位的第2电位。
7.如权利要求1至5的任一项所述的触发器，其特征在于，
所述输入晶体管为N沟道型，所述第2输入端子中输入有如下信号，该信号在激活时为第1电位，在非激活时变为低于第1电位的第2电位。
8.如权利要求1至5的任一项所述的触发器，其特征在于，
所述输入晶体管为P沟道型，所述第2输入端子与高电位侧电源相连。
9.如权利要求1至5的任一项所述的触发器，其特征在于，
所述输入晶体管为N沟道型，所述第2输入端子与低电位侧电源相连。
10.如权利要求1至9的任一项所述的触发器，其特征在于，
所述第1输入端子中输入有置位用信号，所述第2输入端子中输入有复位用信号。
11.如权利要求1至9的任一项所述的触发器，其特征在于，
所述第1输入端子中输入有复位用信号，所述第2输入端子中输入有置位用信号。
12.如权利要求1至11的任一项所述的触发器，其特征在于，
所述触发器还包括输入有初始化用信号的第3输入端子，
所述第3输入端子与所述第1至第4晶体管中的任意一个晶体管的源极端子相连。
13.一种移位寄存器，其特征在于，
在各级上包括如权利要求1至12的任一项所述的触发器，
各级基于所述触发器的输出信号来输出本级的输出信号。
14.一种显示面板，其特征在于，
如权利要求13所述的移位寄存器与像素电路形成为单片。
15.一种显示装置，其特征在于，
包括如权利要求13所述的移位寄存器。
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