KR102354483B1 - 필터링 기능을 포함하는 구동 회로 및 그것을 포함하는 표시 장치 - Google Patents

필터링 기능을 포함하는 구동 회로 및 그것을 포함하는 표시 장치 Download PDF

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Abstract

표시 장치의 구동 회로는 제1 및 제2 라인 버퍼들, 제1 및 제2 출력 회로들 및 필터링 처리 회로를 포함한다. 제1 라인 버퍼는 제1 현재 데이터 신호를 저장하고, 제1 이전 라인 데이터 신호를 출력하며, 제2 라인 버퍼는 제2 현재 데이터 신호를 저장하고, 제2 이전 라인 데이터 신호를 출력한다. 필터링 처리 회로는 현재 데이터 신호를 수신하고, 현재 데이터 신호를 상기 제1 현재 데이터 신호 및 상기 제2 현재 데이터 신호 중 어느 하나로 번갈아 출력하며, 상기 현재 데이터 신호, 상기 제1 이전 라인 데이터 신호 및 상기 제2 이전 라인 데이터 신호들에 근거해서 제1 필터링 데이터 신호 및 제2 필터링 데이터 신호를 출력한다. 제1 출력 회로는 상기 제1 필터링 데이터 신호를 수신하고, 복수의 데이터 라인들 중 제1 데이터 라인 그룹을 구동하며, 제2 출력 회로는 상기 제2 필터링 데이터 신호를 수신하고, 상기 복수의 데이터 라인들 중 제2 데이터 라인 그룹을 구동한다.

Description

필터링 기능을 포함하는 구동 회로 및 그것을 포함하는 표시 장치{DRIVING CIRCUIT WITH FILTERING FUNCTION AND DISPLAY DEVICE HAVING THEM}
본 발명은 데이터 라인을 구동하는 구동 회로 및 그것을 포함하는 표시 장치에 관한 것이다.
일반적으로 표시 장치는 영상을 표시하기 위한 표시 패널, 표시 패널을 구동하는 구동 회로를 포함한다. 표시 패널은 복수의 게이트 라인들, 복수의 데이터 라인들 및 복수의 화소들을 포함한다. 화소들 각각은 스위칭 트랜지스터 및 액정 커패시터를 포함한다.
이러한 표시 장치는 표시하고자 하는 게이트 라인에 연결된 스위칭 트랜지스터의 게이트 전극에 게이트 온 전압을 인가한 후, 표시 영상에 대응하는 데이터 신호를 소스 전극에 인가하여 영상을 표시할 수 있다.
표시 패널에 표시되는 영상의 품질을 향상시키기 위해서는 데이터 라인들로 제공될 영상 신호에 대한 필터링 처리가 필요하다.
본 발명의 목적은 필터링 기능을 포함하는 구동 회로를 제공하는데 있다.
본 발명의 다른 목적은 필터링 기능을 포함하는 구동 회로를 구비한 표시 장치를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 구동 회로는, 제1 현재 데이터 신호를 저장하고, 제1 이전 라인 데이터 신호를 출력하는 제1 라인 버퍼, 제2 현재 데이터 신호를 저장하고, 제2 이전 라인 데이터 신호를 출력하는 제2 라인 버퍼, 현재 데이터 신호를 수신하고, 상기 현재 데이터 신호를 상기 제1 현재 데이터 신호 및 상기 제2 현재 데이터 신호 중 어느 하나로 번갈아 출력하며, 상기 현재 데이터 신호, 상기 제1 이전 라인 데이터 신호 및 상기 제2 이전 라인 데이터 신호들에 근거해서 제1 필터링 데이터 신호 및 제2 필터링 데이터 신호를 출력하는 필터링 처리 회로, 상기 제1 필터링 데이터 신호를 수신하고, 복수의 데이터 라인들 중 제1 데이터 라인 그룹을 구동하는 제1 출력 회로, 및 상기 제2 필터링 데이터 신호를 수신하고, 상기 복수의 데이터 라인들 중 제2 데이터 라인 그룹을 구동하는 제2 출력 회로를 포함한다.
이 실시예에 있어서, 상기 제1 라인 버퍼 및 제1 출력 회로는 제1 영역에 배열되고, 상기 제2 라인 버퍼 및 제2 출력 회로는 제2 영역에 배열되고, 상기 필터링 처리 회로는 상기 제1 영역과 상기 제2 영역 사이의 제3 영역에 배열된다.
이 실시예에 있어서, 상기 필터링 처리 회로는, 홀수 번째 라인에 대응하는 현재 데이터 신호를 상기 제1 현재 데이터 신호로서 상기 제1 출력 회로로 제공하고, 짝수 번째 라인에 대응하는 현재 데이터 신호를 상기 제2 현재 데이터 신호로서 상기 제2 출력 회로로 제공하는 제1 선택 회로를 포함한다.
이 실시예에 있어서, 상기 제1 라인 버퍼는, 상기 제1 현재 데이터 신호를 저장하고, 상기 제1 이전 라인 데이터 신호를 출력하는 제1 쉬프트 회로 및 상기 제1 이전 라인 데이터 신호를 저장하고, 제3 이전 라인 데이터 신호를 출력하는 제3 쉬프트 회로를 포함한다.
이 실시예에 있어서, 상기 제1 및 제3 쉬프트 회로 각각은 선입선출의 쉬프트 레지스터로 구성된다.
이 실시예에 있어서, 상기 제2 라인 버퍼는, 상기 제2 현재 데이터 신호를 저장하고, 상기 제2 이전 라인 데이터 신호를 출력하는 제2 쉬프트 회로 및 상기 제2 이전 라인 데이터 신호를 저장하고, 제4 이전 라인 데이터 신호를 출력하는 제4 쉬프트 회로를 포함한다.
이 실시예에 있어서, 상기 제2 및 제4 쉬프트 회로 각각은 선입선출의 쉬프트 레지스터로 구성된다.
이 실시예에 있어서, 상기 필터링 처리 회로는, 필터 계수를 저장하는 제1 버퍼, 상기 현재 데이터 신호 및 제1 내지 제4 이전 라인 데이터 신호들을 저장하는 제2 버퍼, 상기 제1 버퍼의 상기 필터 계수 및 상기 제2 버퍼의 상기 현재 데이터 신호 및 상기 제1 내지 제4 이전 라인 데이터 신호들을 연산하고, 필터링 데이터 신호를 출력하는 연산 회로, 및 상기 홀수 번째 라인에 대응하는 상기 필터링 데이터 신호를 상기 제1 필터링 데이터 신호로서 상기 제1 출력 회로로 제공하고, 상기 짝수 번째 라인에 대응하는 상기 필터링 데이터 신호를 상기 제2 필터링 데이터 신호로서 상기 제2 출력 회로로 제공하는 제2 선택 회로를 더 포함한다.
이 실시예에 있어서, 상기 제1 출력 회로는, 상기 제1 필터링 데이터 신호를 수신하고, 쉬프트 데이터 신호들을 출력하는 제1 쉬프트 레지스터, 로드 신호에 동기해서 상기 쉬프트 데이터 신호를 래치 데이터 신호로 출력하는 제1 래치 회로, 상기 래치 회로로부터의 상기 래치 데이터 신호를 아날로그 영상 신호로 변환하는 제1 디지털-아날로그 변환기, 및 상기 로드 신호에 동기해서 상기 아날로그 영상 신호를 상기 제1 데이터 라인 그룹으로 출력하는 제2 출력 버퍼를 포함한다.
이 실시예에 있어서, 상기 제2 출력 회로는, 상기 제2 필터링 데이터 신호를 수신하고, 쉬프트 데이터 신호들을 출력하는 제2 쉬프트 레지스터, 로드 신호에 동기해서 상기 쉬프트 데이터 신호를 래치 데이터 신호로 출력하는 제2 래치 회로, 상기 래치 회로로부터의 상기 래치 데이터 신호를 아날로그 영상 신호로 변환하는 제2 디지털-아날로그 변환기, 및 상기 로드 신호에 동기해서 상기 아날로그 영상 신호를 상기 제2 데이터 라인 그룹으로 출력하는 제2 출력 버퍼를 포함한다.
본 발명의 다른 특징에 따른 표시 장치는, 복수의 게이트 라인들 및 복수의 데이터 라인들에 각각 연결된 복수의 화소들을 포함하는 표시 패널, 상기 복수의 게이트 라인들을 구동하는 게이트 구동 회로, 상기 복수의 데이터 라인들을 구동하는 데이터 구동 회로, 및 외부로부터 제공되는 제어 신호 및 영상 입력 신호에 응답해서 상기 게이트 구동 회로 및 상기 데이터 구동 회로를 제어하고, 상기 영상 입력 신호에 대응하는 현재 데이터 신호 및 수평 동기 신호를 출력하는 구동 컨트롤러를 포함한다. 상기 데이터 구동 회로는,
현재 데이터 신호를 수신하고, 상기 현재 데이터 신호를 제1 현재 데이터 신호 및 제2 현재 데이터 신호 중 어느 하나로 번갈아 출력하며, 상기 현재 데이터 신호, 제1 이전 라인 데이터 신호 및 제2 이전 라인 데이터 신호들에 근거해서 제1 필터링 데이터 신호 및 제2 필터링 데이터 신호를 출력하는 필터링 처리 회로 및 상기 제1 현재 데이터 신호 및 상기 제1 필터링 데이터 신호를 수신하고, 상기 제1 이전 라인 데이터 신호를 출력하며, 상기 복수의 데이터 라인들 중 제1 데이터 라인 그룹을 구동하는 제1 구동 회로 및 상기 제2 현재 데이터 신호 및 상기 제2 필터링 데이터 신호를 수신하고, 상기 제2 이전 라인 데이터 신호를 출력하며, 상기 복수의 데이터 라인들 중 제2 데이터 라인 그룹을 구동하는 제2 구동 회로를 포함한다.
이 실시예에 있어서, 상기 제 1 구동 회로는, 상기 제1 현재 데이터 신호를 저장하고, 상기 제1 이전 라인 데이터 신호를 출력하는 제1 라인 버퍼 및 상기 제1 필터링 데이터 신호를 수신하고, 상기 제1 데이터 라인 그룹을 구동하는 제1 출력 회로를 포함한다.
이 실시예에 있어서, 상기 제1 라인 버퍼는, 상기 제1 현재 데이터 신호를 저장하고, 상기 제1 이전 라인 데이터 신호를 출력하는 제1 쉬프트 회로 및 상기 제1 이전 라인 데이터 신호를 저장하고, 제3 이전 라인 데이터 신호를 출력하는 제3 쉬프트 회로를 포함한다.
이 실시예에 있어서, 상기 제 2 구동 회로는, 상기 제2 현재 데이터 신호를 저장하고, 상기 제2 이전 라인 데이터 신호를 출력하는 제2 라인 버퍼; 및
상기 제2 필터링 데이터 신호를 수신하고, 상기 제2 데이터 라인 그룹을 구동하는 제2 출력 회로를 포함한다.
이 실시예에 있어서, 상기 제2 라인 버퍼는, 상기 제2 현재 데이터 신호를 저장하고, 상기 제2 이전 라인 데이터 신호를 출력하는 제2 쉬프트 회로 및 상기 제2 이전 라인 데이터 신호를 저장하고, 제4 이전 라인 데이터 신호를 출력하는 제4 쉬프트 회로를 포함한다.
이 실시예에 있어서, 상기 필터링 처리 회로는, 필터 계수를 저장하는 제1 버퍼, 상기 현재 데이터 신호 및 제1 내지 제4 이전 라인 데이터 신호들을 저장하는 제2 버퍼, 상기 제1 버퍼의 상기 필터 계수 및 상기 제2 버퍼의 상기 현재 데이터 신호 및 상기 제1 내지 제4 이전 라인 데이터 신호들을 연산하고, 필터링 데이터 신호를 출력하는 연산 회로, 및 상기 홀수 번째 라인에 대응하는 상기 필터링 데이터 신호를 상기 제1 필터링 데이터 신호로서 상기 제1 출력 회로로 제공하고, 상기 짝수 번째 라인에 대응하는 상기 필터링 데이터 신호를 상기 제2 필터링 데이터 신호로서 상기 제2 출력 회로로 제공하는 제2 선택 회로를 더 포함한다.
이 실시예에 있어서, 상기 제2 출력 회로는, 상기 제2 필터링 데이터 신호를 수신하고, 쉬프트 데이터 신호들을 출력하는 제2 쉬프트 레지스터, 로드 신호에 동기해서 상기 쉬프트 데이터 신호를 래치 데이터 신호로 출력하는 제2 래치 회로, 상기 래치 회로로부터의 상기 래치 데이터 신호를 아날로그 영상 신호로 변환하는 제2 디지털-아날로그 변환기, 및 상기 로드 신호에 동기해서 상기 아날로그 영상 신호를 상기 제2 데이터 라인 그룹으로 출력하는 제2 출력 버퍼를 포함한다.
이 실시예에 있어서, 상기 제1 출력 회로는, 상기 제1 필터링 데이터 신호를 수신하고, 쉬프트 데이터 신호들을 출력하는 제1 쉬프트 레지스터, 로드 신호에 동기해서 상기 쉬프트 데이터 신호를 래치 데이터 신호로 출력하는 제1 래치 회로, 상기 래치 회로로부터의 상기 래치 데이터 신호를 아날로그 영상 신호로 변환하는 제1 디지털-아날로그 변환기, 및 상기 로드 신호에 동기해서 상기 아날로그 영상 신호를 상기 제1 데이터 라인 그룹으로 출력하는 제2 출력 버퍼를 포함한다.
본 발명의 다른 특징에 따른 데이터 구동 회로는, 제1 현재 데이터 신호를 저장하고, 제1 이전 라인 데이터 신호를 출력하는 제1 쉬프트 회로, 제2 현재 데이터 신호를 저장하고, 제2 이전 라인 데이터 신호를 출력하는 제2 쉬프트 회로, 상기 제1 이전 라인 데이터 신호를 저장하고, 제3 이전 라인 데이터 신호를 출력하는 제3 쉬프트 회로, 상기 제3 이전 라인 데이터 신호를 저장하고, 제4 이전 라인 데이터 신호를 출력하는 제4 쉬프트 회로, 현재 데이터 신호를 수신하고, 상기 현재 데이터 신호를 상기 제1 현재 데이터 신호 및 상기 제2 현재 데이터 신호 중 어느 하나로 번갈아 출력하며, 상기 현재 데이터 신호, 상기 제1 내지 제4 이전 라인 데이터 신호들에 근거해서 제1 필터링 데이터 신호 및 제2 필터링 데이터 신호를 출력하는 필터링 처리 회로, 상기 제1 필터링 데이터 신호를 수신하고, 복수의 데이터 라인들 중 제1 데이터 라인 그룹을 구동하는 제1 출력 회로 및 상기 제2 필터링 데이터 신호를 수신하고, 상기 복수의 데이터 라인들 중 제2 데이터 라인 그룹을 구동하는 제2 출력 회로를 포함한다.
이 실시예에 있어서, 상기 필터링 처리 회로는, 필터 계수를 저장하는 제1 버퍼, 상기 현재 데이터 신호 및 제1 내지 제4 이전 라인 데이터 신호들을 저장하는 제2 버퍼, 상기 제1 버퍼의 상기 필터 계수 및 상기 제2 버퍼의 상기 현재 데이터 신호 및 상기 제1 내지 제4 이전 라인 데이터 신호들을 연산하고, 필터링 데이터 신호를 출력하는 연산 회로, 및 상기 홀수 번째 라인에 대응하는 상기 필터링 데이터 신호를 상기 제1 필터링 데이터 신호로서 상기 제1 출력 회로로 제공하고, 상기 짝수 번째 라인에 대응하는 상기 필터링 데이터 신호를 상기 제2 필터링 데이터 신호로서 상기 제2 출력 회로로 제공하는 제2 선택 회로를 더 포함한다.
이와 같은 구성을 갖는 구동 회로는 데이터 라인들로 제공될 영상 신호를 필터링 처리하는 필터링 처리 회로를 포함한다. 필터링 처리 회로가 필요로 하는 라인 버퍼를 최소 크기로 하여 구동 회로에 포함함으로써 구동 회로의 면적 증가를 최소화할 수 있다. 더욱이 영상 신호의 필터링 처리에 의해서 표시 패널에 표시되는 영상의 품질이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시장치의 신호들의 타이밍도이다.
도 3은 본 발명의 일 실시예에 따른 데이터 구동 회로의 구성을 보여주는 블록도이다.
도 4는 도 3에 도시된 제내 제1 구동 회로, 필터링 처리 회로 및 제2 구동 회로의 예시적인 회로 구성을 보여주는 블록도이다.
도 5는 본 발명의 일 실시예에 따른 데이터 구동 회로 내 제1 구동 회로, 필터링 처리 회로 및 제2 구동 회로의 배열을 보여주는 도면이다.
이하 설명에서 동일하거나 유사한 기능을 갖는 부품들, 구성 요소들, 블록들, 회로들, 유닛들 또는 모듈들을 지칭하기 위해 2개 이상의 도면들에 걸쳐 동일한 참조 번호들이 사용될 수 있다. 그러나, 이러한 사용법은 설명의 단순화 및 논의의 용이함을 위해서만 사용된다. 그러한 구성 요소들 또는 유닛들의 구성 또는 구조적 세부 사항들이 모든 실시 예들에서 동일하다는 것을 의미하지 않고 또한 공통으로 참조된 부품들/모듈들이 본 명세서에 개시된 특정 실시예들의 교시들을 구현하는 유일한 방법이라는 것을 의미하지는 않는다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 평면도이다. 도 2는 본 발명의 일 실시예에 따른 표시장치의 신호들의 타이밍도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 표시 장치는 표시 기판(DP), 게이트 구동 회로(110), 데이터 구동 회로들(120-123), 구동 컨트롤러(130) 및 전압 발생기(140)를 포함한다.
표시 기판(DP)은 특별히 한정되는 것은 아니며, 예를 들어, 액정 표시 패널(liquid crystal display panel), 유기 발광 표시 패널(organic light emitting display panel), 전기영동 표시 패널(electrophoretic display panel), 및 일렉트로웨팅 표시 패널(electrowetting display panel)등의 다양한 표시 패널을 포함할 수 있다.
평면 상에서, 표시 기판(DP)은 복수 개의 화소들(PX11~PXnm)이 배치된 표시 영역(DA) 및 표시 영역(DA)을 둘러싸는 비표시 영역(NDA)을 포함한다.
표시 기판(DP)은 복수 개의 게이트 라인들(GL1~GLn) 및 게이트 라인들(GL1~GLn)과 교차하는 복수 개의 데이터 라인들(DL1~DLm)을 포함한다. 복수 개의 게이트 라인들(GL1~GLn)은 게이트 구동 회로(110)에 연결된다. 복수 개의 데이터 라인들(DL1~DLm)은 데이터 구동 회로들(120-123)에 연결된다. 이 실시예에서 데이터 구동 회로들(120-123) 각각은 y개의 데이터 라인들에 연결되는 것으로 가정한다(단, y, m, n 각각은 양의 정수, m>y). 도 1에는 복수 개의 게이트 라인들(GL1~GLn) 중 일부와 복수 개의 데이터 라인들(DL1~DLm) 중 일부만이 도시되었다.
도 1에는 복수 개의 화소들(PX11~PXnm) 중 일부만이 도시되었다. 복수 개의 화소들(PX11~PXnm)은 복수 개의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인 및 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인에 각각 연결된다.
복수 개의 화소들(PX11~PXnm)은 표시하는 컬러에 따라 복수 개의 그룹들로 구분될 수 있다. 복수 개의 화소들(PX11~PXnm)은 주요색(primary color) 중 하나를 표시할 수 있다. 주요색은 레드, 그린, 블루 및 화이트를 포함할 수 있다. 한편, 이에 제한되는 것은 아니고, 주요색은 옐로우, 시안, 마젠타 등 다양한 색상을 더 포함할 수 있다.
게이트 구동 회로(110) 및 데이터 구동 회로들(120-123)은 구동 컨트롤러(130)로부터 제어 신호를 수신한다. 구동 컨트롤러(130)는 메인 회로 기판(MCB)에 실장될 수 있다. 구동 컨트롤러(130)는 외부의 그래픽 제어부(미 도시)로부터 영상 데이터 및 제어 신호를 수신한다. 제어 신호는 프레임 구간들(Ft-1, Ft, Ft+1)을 구별하는 신호인 수직 동기 신호(V_SYNC) 및 수평 구간들(HP)을 구별하는 신호, 즉 행 구별 신호인 수평 동기 신호(H_SYNC)를 포함한다. 도면에 도시되지 않았으나, 제어 신호는 데이터가 들어오는 구역을 표시하기 위해 데이터가 출력되는 구간 동안만 하이 레벨인 데이터 인에이블 신호 및 클록 신호들을 더 포함할 수 있다.
게이트 구동 회로(110)는 프레임 구간들(Ft-1, Ft, Ft+1) 동안에 구동 컨트롤러(130)로부터 신호 라인(GSL)을 통해 수신한 제어 신호에 기초하여 게이트 신호들(G1-Gn)을 생성하고, 게이트 신호들(G1-Gn)을 복수 개의 게이트 라인들(GL1~GLn)에 출력한다. 게이트 구동 회로(110)는 박막공정을 통해 화소들(PX11~PXnm)과 동시에 형성될 수 있다. 예컨대, 게이트 구동 회로(110)는 비표시 영역(NDA)에 OSG(Oxide Semiconductor TFT Gate driver circuit)로 실장 될 수 있다. 다른 실시예에서, 게이트 구동 회로(110)는 구동 칩(미 도시됨) 및 구동 칩을 실장하는 연성 회로 기판(미 도시됨)을 포함할 수 있다. 이 경우, 연성 회로 기판은 메인 회로 기판(MCB)와 전기적으로 연결될 수 있다. 또다른 실시예에서 게이트 구동 회로(110)는 칩 온 글래스(COG: Chip on Glass) 방식으로 회로 기판(DP)의 비표시 영역(NDA) 상에 배치될 수 있다.
도 1은 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결 하나의 게이트 구동 회로(110)를 예시적으로 도시하였다. 본 발명의 다른 실시예에서, 표시장치는 2개의 게이트 구동 회로들을 포함할 수 있다. 2개의 게이트 구동 회로들 중 하나는 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결되고, 다른 하나는 복수 개의 게이트 라인들(GL1~GLn)의 우측 말단들에 연결될 수 있다. 또한, 2개의 게이트 구동 회로들 중 하나는 홀수 번째 게이트 라인들에 연결되고, 다른 하나는 짝수 번째 게이트 라인들에 연결될 수 있다.
데이터 구동 회로들(120-123)은 구동 컨트롤러(130)로부터 수신한 제어 신호(이하, 데이터 제어 신호)에 기초하여 구동 컨트롤러(130)로부터 제공된 영상 데이터에 따른 계조 전압들을 생성한다. 데이터 구동 회로들(120-123)은 계조 전압들을 데이터 신호들(D1-Dm)로써 복수 개의 데이터 라인들(DL1~DLm)에 출력한다.
데이터 신호들(D1-Dm)은 공통 전압에 대하여 양의 값을 갖는 정극성 데이터 신호들 및/또는 음의 값을 갖는 부극성 데이터 신호들을 포함할 수 있다. 각각의 수평 구간들 동안에 데이터 라인들(DL1~DLm)에 인가되는 데이터 신호들 중 일부는 정극성을 갖고, 다른 일부는 부극성을 가질 수 있다. 데이터 신호들의 극성은 액정의 열화를 방지하기 위하여 프레임 구간들에 따라 반전될 수 있다. 데이터 구동 회로들(120-123)은 반전 신호에 응답하여 프레임 구간 단위로 반전된 데이터 신호들을 생성할 수 있다.
데이터 구동 회로들(120-123) 각각은 데이터 구동 칩(120a) 및 데이터 구동 칩(120a)을 실장하는 연성 회로 기판(120b)을 포함할 수 있다. 연성 회로 기판(120b)은 메인 회로 기판(MCB)과 표시 기판(DP)을 전기적으로 연결한다. 데이터 구동 칩들(120a) 각각은 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인들에 대응하는 데이터 신호들을 제공한다.
도 1은 칩 온 필름(COF: Chip on Film) 타입의 데이터 구동 회로들(120-123)을 예시적으로 도시하였다. 본 발명의 다른 실시예에서, 데이터 구동 회로들(120-123)은 칩 온 글래스(COG: Chip on Glass) 방식으로 표시 기판(DP)의 비표시 영역(NDA) 상에 배치될 수 있다.
복수 개의 화소들(PX11~PXnm) 각각은 박막 트랜지스터 및 액정 커패시터를 포함한다. 복수 개의 화소들(PX11~PXnm) 각각은 스토리지 커패시터를 더 포함할 수 있다.
화소(PXij)는 i번째 게이트 라인(GLi)과 j번째 데이터 라인(DLj)에 전기적으로 연결된다. 화소(PXij)는 i번째 게이트 라인(GLi)으로부터 수신한 게이트 신호(Gi)에 응답하여 j번째 데이터 라인(DLj)으로부터 수신한 데이터 신호(Dj)에 대응하는 화소 영상을 출력한다.
전압 발생기(140)는 게이트 구동 회로(110), 데이터 구동 회로들(120-123) 및 구동 컨트롤러(130)에서 필요한 다양한 전압들을 발생할 수 있다.
도 3은 본 발명의 일 실시예에 따른 데이터 구동 회로의 구성을 보여주는 블록도이다.
도 3을 참조하면, 데이터 구동 회로(120)는 제1 구동 회로(210), 필터링 처리 회로(220) 및 제2 구동 회로(230)를 포함한다. 제1 구동 회로(210)는 도 1에 도시된 m개의 데이터 라인들(DL1-DLm) 중 제1 데이터 라인 그룹(예를 들면, 1번째부터 m/2번째 데이터 라인들(DL1-DLm/2))을 구동한다. 제2 구동 회로(230)는 도 1에 도시된 m개의 데이터 라인들(DL1-DLm) 중 제2 데이터 라인 그룹(예를 들면, m/2+1번째부터 m번째 데이터 라인들(DLm/2+1-DLm)을 구동한다.
제1 구동 회로(210)는 제1 라인 버퍼(310) 및 제1 출력 회로(320)를 포함한다. 제1 출력 회로(320)는 제1 쉬프트 레지스터(321), 제1 래치 회로(322), 제1 디지털-아날로그 변환기(323) 및 제1 출력 버퍼(324)를 포함한다.
제2 구동 회로(230)는 제2 라인 버퍼(330) 및 제2 출력 회로(340)를 포함한다. 제2 출력 회로(340)는 제2 쉬프트 레지스터(341), 제2 래치 회로(342), 제2 디지털-아날로그 변환기(343) 및 제2 출력 버퍼(344)를 포함한다.
필터링 처리 회로(220)는 도 1에 도시된 구동 컨트롤러(130)로부터 제공되는 현재 데이터 신호(DATA)를 제1 현재 데이터 신호(DATA_L) 및 제2 현재 데이터 신호(DATA_R) 중 어느 하나로 번갈아 순차적으로 출력한다. 제1 현재 데이터 신호(DATA_L)는 제1 라인 버퍼(310)로 제공되고, 제2 현재 데이터 신호(DATA_R)는 제2 라인 버퍼(330)로 제공된다.
예컨대, 제1 라인 구간(예를 들어, 한 프레임 내 홀수 번째 라인 구간)동안 현재 데이터 신호(DATA)는 제1 현재 데이터 신호(DATA_L)로서 제1 라인 버퍼(310)로 제공될 수 있고, 제2 라인 구간(예를 들어, 한 프레임 내 짝수 번째 라인 구간)동안 현재 데이터 신호(DATA)는 제2 현재 데이터 신호(DATA_R)로서 제2 라인 버퍼(330)로 제공될 수 있다.
제1 라인 버퍼(310)는 제1 현재 데이터 신호(DATA_L)를 저장하고, 제1 이전 라인 데이터 신호(DATA_L1) 및 제3 이전 라인 데이터 신호(DATA_L3)를 출력한다. 제2 라인 버퍼(330)는 제2 현재 데이터 신호(DATA_L)를 저장하고, 제2 이전 라인 데이터 신호(DATA_R2) 및 제4 이전 라인 데이터 신호(DATA_R4)를 출력한다.
필터링 처리 회로(220)는 현재 데이터 신호(DATA), 제1 이전 라인 데이터 신호(DATA_L1), 제2 이전 라인 데이터 신호(DATA_R2), 제3 이전 라인 데이터 신호(DATA_L3) 및 제4 이전 라인 데이터 신호(DATA_R4)에 근거해서 제1 필터링 데이터 신호(DAT_L) 및 제2 필터링 데이터 신호(DAT)를 출력한다. 제1 필터링 데이터 신호(DAT_L)는 제1 출력 회로(320)로 제공되고, 제2 필터링 데이터 신호(DAT)는 제2 출력 회로(340)로 제공된다.
제1 출력 회로(320)는 제1 필터링 데이터 신호(DAT_L)를 데이터 신호들(D1-Dm/2)로 변환한다. 제2 출력 회로(340)는 제2 필터링 데이터 신호(DAT_R)를 데이터 신호들(Dm/2+1 - Dm)로 변환한다. 데이터 신호들(D1-Dm)은 도 1에 도시된 데이터 라인들(DL1-DLm)로 제공될 수 있다.
도 4는 도 3에 도시된 내 제1 구동 회로, 필터링 처리 회로 및 제2 구동 회로의 예시적인 회로 구성을 보여주는 블록도이다.
도 4를 참조하면, 필터링 처리 회로(220)는 제1 선택 회로(410)를 포함한다. 제1 선택 회로(410)는 디멀티플렉서일 수 있다. 제1 선택 회로(410)는 제1 선택 신호(SEL1)에 응답해서 현재 데이터 신호(DATA)를 제1 현재 데이터 신호(DATA_L) 및 제2 현재 데이터 신호(DATA_R) 중 어느 하나로 출력한다.
제1 라인 버퍼(310)는 제1 쉬프트 회로(311) 및 제3 쉬프트 회로(312)를 포함한다. 제1 쉬프트 회로(311) 및 제2 쉬프트 회로(312) 각각은 선입선출(FIFO)의 쉬프트 레지스터로 구현될 수 있다. 제1 쉬프트 회로(311)는 필터링 처리 회로(220)로부터의 제1 현재 데이터 신호(DATA_L)를 순차적으로 전달하는 m개의 플립플롭들을 포함할 수 있다. 제2 쉬프트 회로(312)는 제1 쉬프트 회로(311)로부터의 제1 이전 데이터 신호(DATA_L1)를 순차적으로 전달하는 m개의 플립플롭들을 포함할 수 있다. 도면에 도시되지 않았으나, 제1 쉬프트 회로(311) 내 m개의 플립플롭들 및 제2 쉬프트 회로(312) 내 m개의 플립플롭들 각각은 클럭 신호에 동기해서 동작할 수 있다.
제1 라인 구간동안 현재 데이터 신호(DATA)는 제1 선택 회로(410)를 통해 제1 현재 데이터 신호(DATA_L)로서 제1 쉬프트 회로(311)로 제공된다. 도 1에 도시된 표시 패널(DP)의 한 행의 m개의 화소들(예를 들면, PX11-PX1m)에 각각 대응하는 1번째부터 m번째 제1 현재 데이터 신호(DATA_L)들은 제1 쉬프트 회로(311) 내 플립플롭들에 순차적으로 래치된다. 제1 쉬프트 회로(311) 내 플립플롭들에 기입된 숫자들(1~m)은 m번째 제1 현재 데이터 신호(DATA_L)가 제1 쉬프트 회로(311)로 제공될 때 플립플롭들 각각에 저장되는 제1 현재 데이터 신호(DATA_L)의 순번을 의미한다.
제2 라인 버퍼(330)는 제2 쉬프트 회로(331) 및 제4 쉬프트 회로(332)를 포함한다. 제2 쉬프트 회로(331) 및 제4 쉬프트 회로(332) 각각은 선입선출(FIFO)의 쉬프트 레지스터로 구현될 수 있다. 제2 쉬프트 회로(331)는 필터링 처리 회로(220)로부터의 제2 현재 데이터 신호(DATA_R)를 순차적으로 전달하는 복수의 플립플롭들을 포함할 수 있다. 제4 쉬프트 회로(332)는 제2 쉬프트 회로(331)로부터의 제2 이전 데이터 신호(DATA_R2)를 순차적으로 전달하는 복수의 플립플롭들을 포함할 수 있다. 도면에 도시되지 않았으나, 제2 쉬프트 회로(331) 내 복수의 플립플롭들 및 제4 쉬프트 회로(332) 내 복수의 플립플롭들 각각은 클럭 신호에 동기해서 동작할 수 있다.
제1 라인 구간에 연속하는 제2 라인 구간동안 현재 데이터 신호(DATA)는 제1 선택 회로(410)를 통해 제2 현재 데이터 신호(DATA_R)로서 제2 쉬프트 회로(331)로 제공된다. 표시 패널(DP, 도 1에 도시됨) 내 한 행의 화소들에 각각 대응하는 제2 현재 데이터 신호(DATA_R)는 제1 쉬프트 회로(31) 내 플립플롭들에 순차적으로 래치된다.
제2 라인 구간에 연속하는 제3 라인 구간동안 제1 쉬프트 회로(311)로부터 출력되는 제1 이전 라인 데이터 신호(DATA_L1)는 제2 쉬프트 회로(312)로 제공된다. 표시 패널(DP) 내 한 행의 m개의 화소들에 각각 대응하는 제1 이전 라인 데이터 신호(DATA_L1)는 제2 쉬프트 회로(312) 내 플립플롭들에 순차적으로 래치된다. 한편, 제3 라인 구간동안 현재 데이터 신호(DATA)는 제1 선택 회로(410)를 통해 제1 현재 데이터 신호(DATA_L)로서 제1 쉬프트 회로(311)로 제공된다. 표시 패널(DP) 내 한 행의 m개의 화소들에 각각 대응하는 제1 현재 데이터 신호(DATA_L)는 제1 쉬프트 회로(311) 내 플립플롭들에 순차적으로 래치된다.
제3 라인 구간에 연속하는 제4 라인 구간동안 제2 쉬프트 회로(331)로부터 출력되는 제2 이전 라인 데이터 신호(DATA_R2)는 제4 쉬프트 회로(332)로 제공된다. 표시 패널(DP) 내 한 행의 m개의 화소들에 각각 대응하는 제2 이전 라인 데이터 신호(DATA_R2)는 제4 쉬프트 회로(332) 내 플립플롭들에 순차적으로 래치된다. 한편, 제4 라인 구간동안 현재 데이터 신호(DATA)는 제1 선택 회로(410)를 통해 제2 현재 데이터 신호(DATA_R)로서 제2 쉬프트 회로(331)로 제공된다. 표시 패널(DP) 내 한 행의 m개의 화소들에 각각 대응하는 제2 현재 데이터 신호(DATA_R)는 제1 쉬프트 회로(313) 내 플립플롭들에 순차적으로 래치된다.
필터링 처리 회로(220)는 제1 버퍼(420), 제2 버퍼(430), 연산 및 제어 회로(440) 및 제2 선택 회로(450)를 포함한다. 제1 버퍼(420)는 필터 계수를 저장한다. 제2 버퍼(430)는 현재 데이터 신호(DATA), 제1 쉬프트 회로(311)로부터의 제1 이전 라인 데이터 신호(DATA_L1), 제2 쉬프트 회로(331)로부터의 제2 이전 라인 데이터 신호(DATA_R2), 제3 쉬프트 회로(312)로부터의 제3 이전 라인 데이터 신호(DATA_L3) 및 제4 쉬프트 회로(332)로부터의 제4 이전 라인 데이터 신호(DATA_R4)를 저장한다.
현재 데이터 신호(DATA)가 k번째 라인의 데이터 신호이면, 제1 이전 라인 데이터 신호(DATA_L1), 제2 이전 라인 데이터 신호(DATA_R2), 제3 이전 라인 데이터 신호(DATA_L3) 및 제4 이전 라인 데이터 신호(DATA_R4)는 각각 k-1번째 라인, k-2번째 라인, k-3번째 라인 및 k-4번째 라인에 각각 대응하는 데이터 신호이다.
제1 버퍼(420) 및 제2 버퍼(430) 각각은 5x5 커널(또는 윈도우)에 대응하는 크기를 가질 수 있다. 제1 버퍼(420) 및 제2 버퍼(430) 각각의 크기는 연산 및 제어 회로(440)의 필터링 동작 특성(커널 크기)에 따라 결정될 수 있다. 예컨대, 제1 버퍼(420) 및 제2 버퍼(430) 각각의 크기는 3x3, 7x7 등과 같이 다양하게 변경될 수 있다.
예를 들어, 제1 버퍼(420) 및 제2 버퍼(430) 각각이 3x3 크기를 갖는 경우, 제1 라인 버퍼(310)는 제3 쉬프트 회로(312)를 포함하지 않고, 제1 이전 데이터 신호(DATA_L1)만을 출력할 수 있다. 제1 버퍼(420) 및 제2 버퍼(430) 각각이 3x3 크기를 갖는 경우, 제2 라인 버퍼(330)는 제4 쉬프트 회로(332)를 포함하지 않고, 제2 이전 데이터 신호(DATA_R2)만을 출력할 수 있다.
예를 들어, 제1 버퍼(420) 및 제2 버퍼(430) 각각이 7x7 크기를 갖는 경우, 제1 라인 버퍼(310)는 제5 쉬프트 회로(미 도시됨)를 더 포함하여 제5 이전 데이터 신호(DATA_L5, 미 도시됨)를 더 출력할 수 있다. 제1 버퍼(420) 및 제2 버퍼(430) 각각이 7x7 크기를 갖는 경우, 제2 라인 버퍼(330)는 제6 쉬프트 회로(미 도시됨)를 더 포함하여 제6 이전 데이터 신호(DATA_R6, 미 도시됨)를 더 출력할 수 있다.
연산 및 제어 회로(440)는 수평 동기 신호(H_SYNC)에 동기해서 제1 선택 신호(SEL1) 및 제2 선택 신호(SEL2)를 발생한다. 수평 동기 신호(H_SYNC)는 도 1에 도시된 구동 컨트롤러(130)로부터 제공될 수 있다.
또한 연산 및 제어 회로(440)는 제1 버퍼(420)로부터의 필터 계수 및 제2 버퍼(430)로부터의 데이터 신호를 연산하여 필터링된 데이터 신호(DAT)를 출력한다. 예를 들어, 연산 및 제어 회로(440)는 제1 버퍼(420)로부터의 필터 계수 및 제2 버퍼(430)로부터의 데이터 신호를 컨볼루션(convolution) 연산할 수 있다.
제2 선택 회로(450)는 디멀티플렉서일 수 있다. 제2 선택 회로(450)는 제2 선택 신호(SEL2)에 응답해서 필터링된 데이터 신호(DAT)를 제1 필터링 데이터 신호(DAT_L) 및 제2 필티링 데이터 신호(DAT_R) 중 어느 하나로 출력한다. 예를 들어, 제2 선택 회로(450)는 하나의 라인 구간 내 1번째부터 m/2번째 필터링된 데이터 신호(DAT)를 제1 필터링 데이터 신호(DAT_L)로서 출력하고, m/2+1번째부터 m번째 필터링된 데이터 신호(DAT)를 제2 필터링 데이터 신호(DAT_L)로서 출력할 수 있다.
제1 필터링 데이터 신호(DAT_L)는 제1 출력 회로(320) 내 제1 쉬프트 레지스터(320)로 제공되고, 제2 필터링 데이터 신호(DAT_R)는 제2 출력 회로(340) 내 제2 쉬프트 레지스터(341)로 제공된다.
제1 쉬프트 레지스터(321)는 필터링 처리 회로(220)로부터의 제1 필터링 데이터 신호(DAT_L)를 순차적으로 전달하는 m/2개의 플립플롭들을 포함할 수 있다. 도면에 도시되지 않았으나, 제1 쉬프트 레지스터(321) 내 m/2개의 플립플롭들 각각은 클럭 신호에 동기해서 동작할 수 있다.
제2 쉬프트 레지스터(341)는 필터링 처리 회로(220)로부터의 제2 필터링 데이터 신호(DAT_R)를 순차적으로 전달하는 m/2개의 플립플롭들을 포함할 수 있다. 도면에 도시되지 않았으나, 제2 쉬프트 레지스터(341) 내 m/2개의 플립플롭들 각각은 클럭 신호에 동기해서 동작할 수 있다.
다시 도 3을 참조하면, 제1 쉬프트 레지스터(321)는 제1 필터링 데이터 신호(DAT_L)를 수신해서 쉬프트 데이터 신호들(DS1-DSm/2)을 출력한다. 제1 래치 회로(322)는 로드 신호(LD)에 동기해서 제1 쉬프트 레지스터(321)로부터의 쉬프트 데이터 신호들(DS1-DSm/2)을 동시에 아날로그 데이터 신호들(DA1-DAm/2)로서 제1 디지털-아날로그 변환기(323)로 제공한다. 로드 신호(LD)는 도 1에 도시된 구동 컨트롤러(130)로부터 제공될 수 있다.
제1 디지털-아날로그 변환기(323)는 아날로그 데이터 신호들(DA1-DAm/2)을 래치 데이터 신호들(Y1-Ym/2)로 변환한다. 제1 출력 버퍼(324)는 래치 데이터 신호들(Y1-Ym/2)을 수신하고, 로드 신호(LD)에 동기해서 데이터 신호들(D1-Dm/2)을 도 1에 도시된 데이터 라인들(DL1-DLm/2)로 출력한다.
제2 쉬프트 레지스터(341)는 제2 필터링 데이터 신호(DAT_R)를 수신해서 쉬프트 데이터 신호들(DSm/2+1-DSm)을 출력한다. 제2 래치 회로(342)는 로드 신호(LD)에 동기해서 제2 쉬프트 레지스터(341)로부터의 쉬프트 데이터 신호들(DSm/2+1-DSm)을 동시에 아날로그 데이터 신호들(DAm/2+1-DAm/2)로서 제2 디지털-아날로그 변환기(343)로 제공한다.
제2 디지털-아날로그 변환기(343)는 아날로그 데이터 신호들(DAm/2-DAm)을 래치 데이터 신호들(Ym/2+1-Ym)로 변환한다. 제2 출력 버퍼(344)는 래치 데이터 신호들(Ym/2+1-Ym)을 수신하고, 로드 신호(LD)에 동기해서 데이터 신호들(Dm/2+1-Dm)을 도 1에 도시된 데이터 라인들(DL m/2|1-DLm)로 출력한다.
도 5는 본 발명의 일 실시예에 따른 데이터 구동 칩 내 제1 구동 회로, 필터링 처리 회로 및 제2 구동 회로의 배열을 보여주는 도면이다.
도 5를 참조하면, 데이터 구동 칩(120a)은 제1 구동 회로(210), 필터링 처리 회로(220), 제2 구동 회로(230) 및 복수의 패드들(P1-Pm)을 포함한다. 복수의 패드들(P1-Pm)은 도 1에 도시된 복수의 데이터 라인들(DL1-DLm)에 각각 대응한다.
제1 구동 회로(210)는 도 3에 도시된 바와 같이, 제1 라인 버퍼(310) 및 제1 출력 회로(320)를 포함할 수 있다. 제1 구동 회로(210)는 복수의 패드들(PAD) 중 패드들(P1-Pm/2)에 전기적으로 연결될 수 있다.
제2 구동 회로(230)는 도 3에 도시된 바와 같이, 제2 라인 버퍼(330) 및 제2 출력 회로(340)를 포함할 수 있다. 제2 구동 회로(230)는 복수의 패드들(PAD) 중 패드들(Pm/2+1-Pm)에 전기적으로 연결될 수 있다.
제1 구동 회로(210) 및 제2 구동 회로(230)는 데이터 구동 칩(120a)의 제1 영역(AR1) 및 제2 영역(AR2)에 각각에 배열된다. 필터링 처리 회로(220)는 제1 영역(AR1)과 제2 영역(AR2) 사이의 제3 영역(AR3)에 배열된다.
일반적으로 데이터 구동 칩(120a)은 제2 방향(DR2)의 길이(예를 들면, 1.5mm)보다 제1 방향(DR1)의 길이(예를 들면, 2.5cm)가 더 길다. 필터링 처리 회로(220)를 제1 구동 회로(210)와 제2 구동 회로(230) 사이에 배열함으로써 필터링 처리 회로(220)에 의한 데이터 구동 칩(120a)의 면적 증가를 최소화할 수 있다.
앞서 설명한 바와 같이, 필터링 처리 회로(220) 내 연산 및 제어 회로(440)의 필터링 동작 특성(커널 크기)에 따라 제1 라인 버퍼(310) 및 제2 라인 버퍼(330) 내 구비되는 쉬프트 회로들의 수가 달라질 수 있다. 제1 라인 버퍼(310) 및 제2 라인 버퍼(330) 내 쉬프트 회로들을 제2 방향(DR2)으로 증가 또는 감소시키는 레이아웃 수정에 의해서 용이하게 회로 변경이 가능하다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
DP: 기판 110: 게이트 구동 회로
120-123: 데이터 구동 회로 130: 구동 컨트롤러
140: 전압 발생기 210: 제1 구동 회로
220: 필터링 처리 회로 230: 제2 구동 회로
310: 제1 라인 버퍼 320: 제1 출력 회로
330: 제2 라인 버퍼 340: 제2 출력 회로

Claims (20)

  1. 제1 현재 데이터 신호를 저장하고, 제1 이전 라인 데이터 신호를 출력하는 제1 라인 버퍼;
    제2 현재 데이터 신호를 저장하고, 제2 이전 라인 데이터 신호를 출력하는 제2 라인 버퍼;
    현재 데이터 신호를 수신하고, 상기 현재 데이터 신호를 상기 제1 현재 데이터 신호 및 상기 제2 현재 데이터 신호 중 어느 하나로 번갈아 출력하며, 상기 현재 데이터 신호, 상기 제1 이전 라인 데이터 신호 및 상기 제2 이전 라인 데이터 신호들에 근거해서 제1 필터링 데이터 신호 및 제2 필터링 데이터 신호를 출력하는 필터링 처리 회로;
    상기 제1 필터링 데이터 신호를 수신하고, 복수의 데이터 라인들 중 제1 데이터 라인 그룹을 구동하는 제1 출력 회로; 및
    상기 제2 필터링 데이터 신호를 수신하고, 상기 복수의 데이터 라인들 중 제2 데이터 라인 그룹을 구동하는 제2 출력 회로를 포함하는 것을 특징으로 하는 구동 회로.
  2. 제 1 항에 있어서,
    상기 제1 라인 버퍼 및 제1 출력 회로는 제1 영역에 배열되고,
    상기 제2 라인 버퍼 및 제2 출력 회로는 제2 영역에 배열되고, 그리고
    상기 필터링 처리 회로는 상기 제1 영역과 상기 제2 영역 사이의 제3 영역에 배열되는 것을 특징으로 하는 구동 회로.
  3. 제 1 항에 있어서,
    상기 필터링 처리 회로는,
    홀수 번째 라인에 대응하는 현재 데이터 신호를 상기 제1 현재 데이터 신호로서 상기 제1 출력 회로로 제공하고, 짝수 번째 라인에 대응하는 현재 데이터 신호를 상기 제2 현재 데이터 신호로서 상기 제2 출력 회로로 제공하는 제1 선택 회로를 포함하는 것을 특징으로 하는 구동 회로.
  4. 제 3 항에 있어서,
    상기 제1 라인 버퍼는,
    상기 제1 현재 데이터 신호를 저장하고, 상기 제1 이전 라인 데이터 신호를 출력하는 제1 쉬프트 회로; 및
    상기 제1 이전 라인 데이터 신호를 저장하고, 제3 이전 라인 데이터 신호를 출력하는 제3 쉬프트 회로를 포함하는 것을 특징으로 하는 구동 회로.
  5. 제 4 항에 있어서,
    상기 제1 및 제3 쉬프트 회로 각각은 선입선출의 쉬프트 레지스터로 구성되는 것을 특징으로 하는 구동 회로.
  6. 제 4 항에 있어서,
    상기 제2 라인 버퍼는,
    상기 제2 현재 데이터 신호를 저장하고, 상기 제2 이전 라인 데이터 신호를 출력하는 제2 쉬프트 회로; 및
    상기 제2 이전 라인 데이터 신호를 저장하고, 제4 이전 라인 데이터 신호를 출력하는 제4 쉬프트 회로를 포함하는 것을 특징으로 하는 구동 회로.
  7. 제 6 항에 있어서,
    상기 제2 및 제4 쉬프트 회로 각각은 선입선출의 쉬프트 레지스터로 구성되는 것을 특징으로 하는 구동 회로.
  8. 제 7 항에 있어서,
    상기 필터링 처리 회로는,
    필터 계수를 저장하는 제1 버퍼;
    상기 현재 데이터 신호 및 제1 내지 제4 이전 라인 데이터 신호들을 저장하는 제2 버퍼;
    상기 제1 버퍼의 상기 필터 계수 및 상기 제2 버퍼의 상기 현재 데이터 신호 및 상기 제1 내지 제4 이전 라인 데이터 신호들을 연산하고, 필터링 데이터 신호를 출력하는 연산 회로; 및
    상기 홀수 번째 라인에 대응하는 상기 필터링 데이터 신호를 상기 제1 필터링 데이터 신호로서 상기 제1 출력 회로로 제공하고, 상기 짝수 번째 라인에 대응하는 상기 필터링 데이터 신호를 상기 제2 필터링 데이터 신호로서 상기 제2 출력 회로로 제공하는 제2 선택 회로를 더 포함하는 것을 특징으로 하는 구동 회로.
  9. 제 1 항에 있어서,
    상기 제1 출력 회로는,
    상기 제1 필터링 데이터 신호를 수신하고, 쉬프트 데이터 신호들을 출력하는 제1 쉬프트 레지스터;
    로드 신호에 동기해서 상기 쉬프트 데이터 신호를 래치 데이터 신호로 출력하는 제1 래치 회로;
    상기 래치 회로로부터의 상기 래치 데이터 신호를 아날로그 영상 신호로 변환하는 제1 디지털-아날로그 변환기; 및
    상기 로드 신호에 동기해서 상기 아날로그 영상 신호를 상기 제1 데이터 라인 그룹으로 출력하는 제2 출력 버퍼를 포함하는 것을 특징으로 하는 구동 회로.
  10. 제 1 항에 있어서,
    상기 제2 출력 회로는,
    상기 제2 필터링 데이터 신호를 수신하고, 쉬프트 데이터 신호들을 출력하는 제2 쉬프트 레지스터;
    로드 신호에 동기해서 상기 쉬프트 데이터 신호를 래치 데이터 신호로 출력하는 제2 래치 회로;
    상기 래치 회로로부터의 상기 래치 데이터 신호를 아날로그 영상 신호로 변환하는 제2 디지털-아날로그 변환기; 및
    상기 로드 신호에 동기해서 상기 아날로그 영상 신호를 상기 제2 데이터 라인 그룹으로 출력하는 제2 출력 버퍼를 포함하는 것을 특징으로 하는 구동 회로.
  11. 복수의 게이트 라인들 및 복수의 데이터 라인들에 각각 연결된 복수의 화소들을 포함하는 표시 패널;
    상기 복수의 게이트 라인들을 구동하는 게이트 구동 회로;
    상기 복수의 데이터 라인들을 구동하는 데이터 구동 회로; 및
    외부로부터 제공되는 제어 신호 및 영상 입력 신호에 응답해서 상기 게이트 구동 회로 및 상기 데이터 구동 회로를 제어하고, 상기 영상 입력 신호에 대응하는 현재 데이터 신호 및 수평 동기 신호를 출력하는 구동 컨트롤러를 포함하되;
    상기 데이터 구동 회로는,
    현재 데이터 신호를 수신하고, 상기 현재 데이터 신호를 제1 현재 데이터 신호 및 제2 현재 데이터 신호 중 어느 하나로 번갈아 출력하며, 상기 현재 데이터 신호, 제1 이전 라인 데이터 신호 및 제2 이전 라인 데이터 신호들에 근거해서 제1 필터링 데이터 신호 및 제2 필터링 데이터 신호를 출력하는 필터링 처리 회로; 및
    상기 제1 현재 데이터 신호 및 상기 제1 필터링 데이터 신호를 수신하고, 상기 제1 이전 라인 데이터 신호를 출력하며, 상기 복수의 데이터 라인들 중 제1 데이터 라인 그룹을 구동하는 제1 구동 회로; 및
    상기 제2 현재 데이터 신호 및 상기 제2 필터링 데이터 신호를 수신하고, 상기 제2 이전 라인 데이터 신호를 출력하며, 상기 복수의 데이터 라인들 중 제2 데이터 라인 그룹을 구동하는 제2 구동 회로를 포함하는 것을 특징으로 하는 표시 장치.
  12. 제 11 항에 있어서,
    상기 제 1 구동 회로는,
    상기 제1 현재 데이터 신호를 저장하고, 상기 제1 이전 라인 데이터 신호를 출력하는 제1 라인 버퍼; 및
    상기 제1 필터링 데이터 신호를 수신하고, 상기 제1 데이터 라인 그룹을 구동하는 제1 출력 회로를 포함하는 것을 특징으로 하는 표시 장치.
  13. 제 12 항에 있어서,
    상기 제1 라인 버퍼는,
    상기 제1 현재 데이터 신호를 저장하고, 상기 제1 이전 라인 데이터 신호를 출력하는 제1 쉬프트 회로; 및
    상기 제1 이전 라인 데이터 신호를 저장하고, 제3 이전 라인 데이터 신호를 출력하는 제3 쉬프트 회로를 포함하는 것을 특징으로 하는 표시 장치.
  14. 제 13 항에 있어서,
    상기 제 2 구동 회로는,
    상기 제2 현재 데이터 신호를 저장하고, 상기 제2 이전 라인 데이터 신호를 출력하는 제2 라인 버퍼; 및
    상기 제2 필터링 데이터 신호를 수신하고, 상기 제2 데이터 라인 그룹을 구동하는 제2 출력 회로를 포함하는 것을 특징으로 하는 표시 장치.
  15. 제 14 항에 있어서,
    상기 제2 라인 버퍼는,
    상기 제2 현재 데이터 신호를 저장하고, 상기 제2 이전 라인 데이터 신호를 출력하는 제2 쉬프트 회로; 및
    상기 제2 이전 라인 데이터 신호를 저장하고, 제4 이전 라인 데이터 신호를 출력하는 제4 쉬프트 회로를 포함하는 것을 특징으로 하는 표시 장치.
  16. 제 15 항에 있어서,
    상기 필터링 처리 회로는,
    필터 계수를 저장하는 제1 버퍼;
    상기 현재 데이터 신호 및 제1 내지 제4 이전 라인 데이터 신호들을 저장하는 제2 버퍼;
    상기 제1 버퍼의 상기 필터 계수 및 상기 제2 버퍼의 상기 현재 데이터 신호 및 상기 제1 내지 제4 이전 라인 데이터 신호들을 연산하고, 필터링 데이터 신호를 출력하는 연산 회로; 및
    홀수 번째 라인에 대응하는 상기 필터링 데이터 신호를 상기 제1 필터링 데이터 신호로서 상기 제1 출력 회로로 제공하고, 짝수 번째 라인에 대응하는 상기 필터링 데이터 신호를 상기 제2 필터링 데이터 신호로서 상기 제2 출력 회로로 제공하는 제2 선택 회로를 더 포함하는 것을 특징으로 하는 표시 장치.
  17. 제 14 항에 있어서,
    상기 제2 출력 회로는,
    상기 제2 필터링 데이터 신호를 수신하고, 쉬프트 데이터 신호들을 출력하는 제2 쉬프트 레지스터;
    로드 신호에 동기해서 상기 쉬프트 데이터 신호를 래치 데이터 신호로 출력하는 제2 래치 회로;
    상기 래치 회로로부터의 상기 래치 데이터 신호를 아날로그 영상 신호로 변환하는 제2 디지털-아날로그 변환기; 및
    상기 로드 신호에 동기해서 상기 아날로그 영상 신호를 상기 제2 데이터 라인 그룹으로 출력하는 제2 출력 버퍼를 포함하는 것을 특징으로 하는 표시 장치.
  18. 제 12 항에 있어서,
    상기 제1 출력 회로는,
    상기 제1 필터링 데이터 신호를 수신하고, 쉬프트 데이터 신호들을 출력하는 제1 쉬프트 레지스터;
    로드 신호에 동기해서 상기 쉬프트 데이터 신호를 래치 데이터 신호로 출력하는 제1 래치 회로;
    상기 래치 회로로부터의 상기 래치 데이터 신호를 아날로그 영상 신호로 변환하는 제1 디지털-아날로그 변환기; 및
    상기 로드 신호에 동기해서 상기 아날로그 영상 신호를 상기 제1 데이터 라인 그룹으로 출력하는 제2 출력 버퍼를 포함하는 것을 특징으로 하는 표시 장치.
  19. 제1 현재 데이터 신호를 저장하고, 제1 이전 라인 데이터 신호를 출력하는 제1 쉬프트 회로;
    제2 현재 데이터 신호를 저장하고, 제2 이전 라인 데이터 신호를 출력하는 제2 쉬프트 회로;
    상기 제1 이전 라인 데이터 신호를 저장하고, 제3 이전 라인 데이터 신호를 출력하는 제3 쉬프트 회로;
    상기 제3 이전 라인 데이터 신호를 저장하고, 제4 이전 라인 데이터 신호를 출력하는 제4 쉬프트 회로;
    현재 데이터 신호를 수신하고, 상기 현재 데이터 신호를 상기 제1 현재 데이터 신호 및 상기 제2 현재 데이터 신호 중 어느 하나로 번갈아 출력하며, 상기 현재 데이터 신호, 상기 제1 내지 제4 이전 라인 데이터 신호들에 근거해서 제1 필터링 데이터 신호 및 제2 필터링 데이터 신호를 출력하는 필터링 처리 회로;
    상기 제1 필터링 데이터 신호를 수신하고, 복수의 데이터 라인들 중 제1 데이터 라인 그룹을 구동하는 제1 출력 회로; 및
    상기 제2 필터링 데이터 신호를 수신하고, 상기 복수의 데이터 라인들 중 제2 데이터 라인 그룹을 구동하는 제2 출력 회로를 포함하는 것을 특징으로 하는 구동 회로.
  20. 제 19 항에 있어서,
    상기 필터링 처리 회로는,
    필터 계수를 저장하는 제1 버퍼;
    상기 현재 데이터 신호 및 제1 내지 제4 이전 라인 데이터 신호들을 저장하는 제2 버퍼;
    상기 제1 버퍼의 상기 필터 계수 및 상기 제2 버퍼의 상기 현재 데이터 신호 및 상기 제1 내지 제4 이전 라인 데이터 신호들을 연산하고, 필터링 데이터 신호를 출력하는 연산 회로; 및
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