CN107615392A - 移位寄存器 - Google Patents

Abstract

本发明提供一种移位寄存器。在移位寄存器的单位电路(11)中设有在全导通输出时通过漏极端子将截止电位提供到节点(n1)的晶体管(Tr10)。将全导通控制信号(AON)提供到晶体管(Tr10)的栅极端子。对晶体管(Tr10)的源极端子不提供从电源电路供给的低电平电位(VSS)，而是提供在全导通控制时成为低电平的初始化信号(INIT)。因为全导通控制信号(AON)和初始化信号(INIT)从外部被供给，所以即使在通常动作时噪声叠加于低电平电位(VSS)的情况下，晶体管(Tr10)也不导通，电荷没有从节点(n1)漏掉。由此，能够对从电源电路供给的截止电位上叠加的噪声所导致的移位寄存器的误动作进行防止。

Description

移位寄存器

技术领域

本发明涉及移位寄存器，尤其涉及适合用于显示装置的驱动电路等的移位寄存器。

背景技术

有源矩阵型的显示装置以行为单位选择配置成二维形状的像素电路，并向所选择的像素电路写入对应于显示数据的电压，由此显示图像。为了以行为单位选择像素电路，采用基于时钟信号将输出信号依次移位的移位寄存器作为扫描线驱动电路。另外，在进行点顺序驱动的显示装置中，在数据线驱动电路的内部设置有同样的移位寄存器。

液晶显示装置等往往采用用于形成像素电路内的TFT(Thin Film Transistor，薄膜晶体管)的制造工艺，来将像素电路的驱动电路与像素电路形成为一体。在此情况下，为了降低制造成本，优选地，用与TFT相同导电型的晶体管形成包含移位寄存器在内的驱动电路。

关于移位寄存器，一直以来已知各种电路。例如，专利文献1中记载了将图38所示的单位电路901多级连接的移位寄存器。在全导通控制信号AON为低电平，全导通控制信号的否定信号AONB为高电平时，该移位寄存器进行通常动作。这时晶体管Q21、Q23、Q24截止，晶体管Q22导通。

下面，对单位电路901的通常动作进行说明。首先，若输入信号IN变为高电平，则晶体管Q1导通，节点N1的电位上升到(VDD-Vth)(Vth为TFT的阈值电压)，节点N1成为悬浮状态，晶体管Q2、Q31导通。这时时钟信号CK是低电平，因此输出信号OUT1、OUT2是低电平。此外，若输入信号IN变为高电平，则晶体管Q7导通，节点N2的电位成为低电平。接下来若输入信号IN变为低电平，则晶体管Q1、Q7截止。

接下来若时钟信号CK变为高电平，则输出信号OUT1、OUT2成为高电平。这时，通过电容器C1、晶体管Q2、Q31的寄生电容，节点N1的电位被提升，节点N1的电位变得高于(VDD+Vth)。因此，输出信号OUT1、OUT2的电位成为VDD。接下来若时钟信号CK变为低电平，则节点N1的电位恢复为(VDD-Vth)，输出信号OUT1、OUT2成为低电平。

接下来若时钟信号CKB变为高电平，则晶体管Q6导通，节点N2的电位上升到(VDD-Vth)，节点N2成为悬浮状态。因此，晶体管Q3、Q4、Q32导通，节点N1的电位成为低电平。接下来若时钟信号CKB变为低电平，则晶体管Q6截止。

其后，时钟信号CKB以规定的周期成为高电平和低电平。在时钟信号CKB的高电平期间，晶体管Q6导通，对节点N2施加高电平电位。在时钟信号CKB的低电平期间，晶体管Q6截止，节点N2以悬浮状态保持高电平电位。

在全导通控制信号AON为高电平，全导通控制信号的否定信号AOB为低电平时，移位寄存器进行将输出信号OUT1全部设为导通电平(晶体管导通的电平)的动作(下面，称为全导通输出)。这时晶体管Q21、Q23、Q24导通，晶体管Q22截止。因此，节点N2的电位成为高电平，晶体管Q4、Q32导通，节点N1的电位成为低电平，晶体管Q2、Q31截止。此外，因为晶体管Q3的栅极电位成为低电平，所以晶体管Q3截止。如这样晶体管Q2、Q3截止，晶体管Q24导通，因此输出信号OUT1成为高电平。另一方面，晶体管Q31截止，晶体管Q32导通，因此输出信号OUT2成为低电平。

在将移位寄存器作为扫描线驱动电路备置的显示装置(参照后述的图35)中，移位寄存器例如在电源导通时、电源截止时进行全导通输出。由此，能够总括地选择全部的扫描线，使显示区域内的全部的像素电路中包含的写入控制晶体管导通，将像素电路中累积的电荷放电到数据线。此外，通过移位寄存器在显示面板的检查时进行全导通输出，能够使显示区域内的全部的像素电路中包含的写入控制晶体管导通，对全部的像素电路总括地写入检查用电压。

另外，与本发明相关联，在专利文献2中记载了如下的内容：在移位寄存器的单位电路中将一端与输出晶体管的控制端子连接，并设置对控制端子提供了初始化信号的初始化晶体管，将初始化晶体管的另一端与节点连接，该节点在初始化时具有截止电位，且在输出具有导通电位的时钟信号时具有与时钟信号相同电平的导通电位。

现有技术文献

专利文献

专利文献1：国际公开第2009/84267号

专利文献2：国际公开第2014/148171号

发明内容

本发明所要解决的技术问题

显示装置中，扫描线在显示区域内与数据线交叉。因此，若对数据线施加的数据电压发生变化，则通过交叉部，噪声叠加于扫描线上的信号。作为扫描线驱动电路而发挥作用的移位寄存器对从多个扫描线之中选择出的一根扫描线施加高电平电位VDD，对剩余的扫描线施加低电平电位VSS。因此，显示区域中产生的噪声的大部分叠加于低电平电位VSS。

对于与单位电路901多级连接的移位寄存器，有如下问题：存在由于低电平电位VSS上叠加的噪声而进行误动作的可能性。在该移位寄存器的通常动作时，晶体管Q22导通，晶体管Q23截止。在时钟信号CKB的低电平期间，节点N2以悬浮状态保持高电平电位。提供到晶体管Q23的栅极端子的全导通控制信号AON从设置于移位寄存器外部的显示控制电路(电源电路以外的电路)供给。因此，全导通控制信号AON没有受到显示区域中产生的噪声的影响。另一方面，施加于晶体管Q23的源极端子的低电平电位VSS从电源电路供给。因此，噪声容易叠加于低电平电位VSS。

如图39所示，噪声叠加于从电源电路供给的低电平电位VSS，低电平电位VSS暂时性降低到(VSS-β)(β是噪声所导致的电位降低分量)时，晶体管Q23的栅极-源极间电压成为β。若电压β超过晶体管的阈值电压Vth，则晶体管Q23导通，节点N2中累积的电荷漏掉，节点N2的电位降低。因此，晶体管Q4截止，有时节点N1成为悬浮状态。若节点N1在悬浮状态时时钟信号CK发生变化，则通过晶体管Q2、Q31的寄生电容在节点N1的电位上产生耦合噪声。若节点N1的电位由于噪声而上升，晶体管Q2、Q31导通，则移位寄存器会进行误动作。该问题有时会在将一水平期间分割为多个期间，将数据线分割为多组，在各期间中驱动组内的数据线的显示装置中产生。这是因为，在水平期间中依旧选择相同的扫描线，数据线的电压发生多次变化。此外，在不分割水平期间而驱动数据线的显示装置中，一次驱动的数据线的根数变多，因而噪声所导致的电位变动变大，所以有时会同样地产生移位寄存器的误动作。

此外，节点N1、N2都以悬浮状态保持低电平电位，因此晶体管Q2、Q3、Q31、Q32全部截止，输出端子OUT1、OUT2成为悬浮状态。各种噪声容易叠加于输出信号OUT1，因此有时与移位寄存器的后级连接的电路会进行误动作。

此外，对移位寄存器的初级的单位电路901提供启动信号作为输入信号IN。施加到晶体管Q7的源极端子的低电平电位VSS从电源电路供给。另一方面，提供到晶体管Q7的栅极端子的启动信号从电源电路以外的电路供给。因此，对于晶体管Q7，也可能发生与晶体管Q23相同的问题。

近年来的显示装置中，伴随高分辨率化，在显示区域中产生的噪声成为了问题。作为使显示区域中产生并叠加于从电源电路供给的低电平电位VSS上的噪声减小的方法，有增粗电源配线来降低阻抗的方法。然而，虽然进行噪声对策，但也要求使位于显示区域的周围的边框部分变窄，因此不能充分地增粗电源配线的情况较多。

因此，本发明的目的在于，提供对从电源电路供给的截止电位上叠加的噪声所导致的误动作进行了防止的移位寄存器。

解决问题的手段

本发明的第一方面是具有将多个单位电路多级连接的结构，并根据从外部供给的时钟信号及控制信号来进行动作的移位寄存器，其特征在于，

所述单位电路包括：

输出晶体管，其具有与用于输入所述时钟信号的时钟端子连接的第一导通端子、与用于输出所述时钟信号的输出端子连接的第二导通端子、与第一节点连接的控制端子；

输出复位晶体管，其具有与所述输出端子连接的第一导通端子、施加了截止电位的第二导通端子、与第二节点连接的控制端子；以及

节点控制部，其控制所述第一及第二节点的电位，

所述节点控制部包含控制晶体管，所述控制晶体管与所述第一及第二节点的至少一方对应地设置，通过第一导通端子控制所对应的节点的电位，

所述控制晶体管具有：

第一控制信号被提供的控制端子，其中，所述第一控制信号是所述控制信号之中的、至少在通常动作时成为截止电平的控制信号；以及

第二控制信号被提供的第二导通端子，其中，所述第二控制信号是所述控制信号之中的、在所述第一控制信号为导通电平时成为截止电平的控制信号。

本发明的第二方面的特征在于，在本发明的第一方面中，

所述第一控制信号是在全导通输出时成为导通电平的全导通控制信号，

所述第二控制信号是在初始化时成为导通电平的初始化信号、所述全导通控制信号的否定信号、以及在移位开始时成为导通电平的启动信号中的任一个。

本发明的第三方面的特征在于，在本发明的第二方面中，

所述节点控制部包含如下晶体管作为所述控制晶体管：

第一控制晶体管，其与所述第一节点对应地设置，经由第一导通端子控制所述第一节点的电位；以及

第二控制晶体管，其与所述第二节点对应地设置，经由第一导通端子控制所述第二节点的电位。

本发明的第四方面的特征在于，在本发明的第一方面中，

所述控制晶体管与所述第一节点对应地设置，

所述第一控制信号是在初始化时成为导通电平的初始化信号，

所述第二控制信号是在全导通输出时成为导通电平的全导通控制信号、在移位开始时成为导通电平的启动信号、以及所述初始化信号的否定信号中的任一个。

本发明的第五方面的特征在于，在本发明的第一方面中，

所述控制晶体管与所述第二节点对应地设置，

所述第一控制信号是在全导通输出时成为导通电平的全导通控制信号，

所述第二控制信号是在移位开始时成为导通电平的启动信号、以及所述全导通控制信号的否定信号中的任一个。

本发明的第六方面的特征在于，在本发明的第一方面中，

所述节点控制部还包含：

第一晶体管，其与所述单位电路的输入信号对应地将所述第一节点的电位控制为导通电平；

第二晶体管，其与所述第二节点的电位对应地将所述第一节点的电位控制为截止电平；

第三晶体管，其与所述输入信号对应地将所述第二节点的电位控制为截止电平；以及

第四晶体管，其与所述单位电路的第二时钟信号对应地将所述第二节点的电位控制为导通电平。

本发明的第七方面的特征在于，在本发明的第六方面中，

所述节点控制部还包含：

第五晶体管，其与在初始化时成为导通电平的初始化信号对应地将所述第二节点的电位控制为导通电平；以及

具有与所述第二节点连接的第一导通端子、施加了截止电位的第二导通端子、与所述输出端子连接的控制端子的晶体管，

所述单位电路还包括：与在全导通输出时成为导通电平的全导通控制信号对应地将所述输出端子的电位控制为导通电平的晶体管。

本发明的第八方面的特征在于，在本发明的第七方面中，

所述第一晶体管与所述输入信号对应地将所述全导通控制信号的否定信号提供到所述第一节点。

本发明的第九方面的特征在于，在本发明的第七方面中，

所述节点控制部还包含：

与所述全导通控制信号的否定信号对应地将导通电位供给到所述第一晶体管的晶体管；

具有与所述第二节点连接的导通端子、与第三节点连接的导通端子、所述全导通控制信号的否定信号被提供了的控制端子的晶体管；以及

与所述全导通控制信号对应地将所述第二节点的电位控制为截止电平的晶体管，

所述第二晶体管的控制端子、所述第四晶体管的第二导通端子及所述第五晶体管的第二导通端子与所述第三节点连接。

本发明的第十方面的特征在于，在本发明的第六方面中，

在初级的所述单位电路中，对所述第三晶体管的第二导通端子提供所述第二控制信号。

本发明的第十一方面的特征在于，在本发明的第六方面中，

所述节点控制部还包含具有如下端子的晶体管：与所述第一节点连接的导通端子、与所述第一及第二晶体管的一个导通端子连接的导通端子、以及导通电位被固定地施加了的控制端子。

本发明的第十二方面的特征在于，在本发明的第六方面中，

所述第一及第二晶体管的一个导通端子与所述第一节点连接。

本发明的第十三方面的特征在于，在本发明的第一方面中，

所述单位电路具备各多个所述输出晶体管、以及所述输出复位晶体管。

本发明的第十四方面是具有将多个单位电路多级连接的结构，并根据从外部供给的时钟信号及控制信号来进行动作的移位寄存器，其特征在于，

所述单位电路包括：

输出晶体管，其具有与用于输入所述时钟信号的时钟端子连接的第一导通端子、与用于输出所述时钟信号的输出端子连接的第二导通端子、与第一节点连接的控制端子；

输出复位晶体管，其具有与所述输出端子连接的第一导通端子、施加了截止电位的第二导通端子、第二时钟信号被提供了的控制端子；以及

节点控制部，其控制所述第一节点的电位，

所述节点控制部包含通过第一导通端子控制所述第一节点的电位的控制晶体管，

所述控制晶体管具有：

第一控制信号被提供的控制端子，其中，所述第一控制信号是所述控制信号之中的、至少在通常动作时成为截止电平的控制信号；以及

第二控制信号被提供的第二导通端子，其中，所述第二控制信号是所述控制信号之中的、在所述第一控制信号为导通电平时成为截止电平的控制信号。

本发明的第十五方面的特征在于，在本发明的第十四方面中，

所述第一控制信号是在全导通输出时成为导通电平的全导通控制信号，

所述第二控制信号是在初始化时成为导通电平的初始化信号、所述全导通控制信号的否定信号、以及在移位开始时成为导通电平的启动信号中的任一个。

本发明的第十六方面的特征在于，在本发明的第十四方面中，

所述第一控制信号是在初始化时成为导通电平的初始化信号，

所述第二控制信号是在全导通输出时成为导通电平的全导通控制信号、在移位开始时成为导通电平的启动信号、以及所述初始化信号的否定信号中的任一个。

本发明的第十七方面的特征在于，在本发明的第十四方面中，

所述节点控制部还包含：

第一晶体管，其与所述单位电路的输入信号对应地将所述第一节点的电位控制为导通电平；

第二晶体管，其与所述第二时钟信号对应地将所述第一节点的电位控制为截止电平。

本发明的第十八方面的特征在于，在本发明的第十七方面中，

所述单位电路还包括：

与在全导通输出时成为导通电平的全导通控制信号对应地将所述输出端子的电位控制为导通电平的晶体管；以及

与在初始化时成为导通电平的初始化信号对应地将所述输出端子的电位控制为截止电平的晶体管，

所述节点控制部还包含：与所述全导通控制信号的否定信号对应地将所述输入信号提供到所述第一晶体管的第一导通端子的晶体管。

本发明的第十九方面是一种电路，其特征在于，包括：

第1～第18的任一个发明所涉及的移位寄存器；以及

控制信号生成电路，其生成供给到所述移位寄存器的控制信号，

所述控制信号生成电路包含：

置位晶体管，其将导通电位施加到节点；以及

复位晶体管，其具有：

与所述节点连接的第一导通端子；

第一控制信号从外部被提供的控制端子，其中，所述第一控制信号是至少在通常动作时成为截止电平的控制信号；以及

第二控制信号从外部被提供的第二导通端子，其中，所述第二控制信号是在所述第一控制信号为导通电平时成为截止电平的控制信号。

本发明的第二十方面是一种显示装置，其特征在于，包括：

相互平行地配置的多个扫描线；

以与所述扫描线正交的方式相互平行地配置的多个数据线；

与所述扫描线及所述数据线的交点对应地配置的多个像素电路；以及

作为驱动所述扫描线的扫描线驱动电路的第1～第18的任一个发明所涉及的移位寄存器。

发明效果

根据本发明的第一方面，通过设置控制晶体管，能够在第一控制信号为导通电平时将节点的电位控制为截止电平。此外，通过将从外部供给的控制信号提供到控制晶体管的控制端子和第二导通端子，能够防止从电源电路供给的电位上叠加的噪声所导致的从节点漏掉电荷，并防止移位寄存器的误动作。

根据本发明的第二方面，能够在全导通输出时将节点的电位控制为截止电平。此外，通过将从外部供给的控制信号提供到控制晶体管的控制端子和第二导通端子，能够防止从电源电路供给的电位上叠加的噪声所导致的从节点漏掉电荷，并防止移位寄存器的误动作。

根据本发明的第三方面，能够在全导通输出时将第一及第二节点的电位控制为截止电平。此外，通过将从外部供给的控制信号提供到第一及第二控制晶体管的控制端子和第二导通端子，能够防止从电源电路供给的电位上叠加的噪声所导致的从第一及第二节点漏掉电荷，并防止移位寄存器的误动作。

根据本发明的第四方面或第十六方面，能够在初始化时将第一节点的电位控制为截止电平。此外，通过将从外部供给的控制信号提供到控制晶体管的控制端子和第二导通端子，能够防止从电源电路供给的电位上叠加的噪声所导致的从第一节点漏掉电荷，并防止移位寄存器的误动作。

根据本发明的第五方面，能够在全导通输出时将第二节点的电位控制为截止电平。此外，通过将从外部供给的控制信号提供到控制晶体管的控制端子和第二导通端子，能够防止从电源电路供给的电位上叠加的噪声所导致的从第二节点漏掉电荷，并防止移位寄存器的误动作。

根据本发明的第六方面，基于输入信号和第二时钟信号，能够将单位电路的状态切换为第一节点的电位为导通电平且第二节点的电位为截止电平的状态、和与其相反的状态。

根据本发明的第七方面，能够在初始化时将第二节点的电位控制为导通电平，在输出端子的电位为导通电平时使第二节点的电位稳定化，在全导通输出时将输出端子的电位控制为导通电平。

根据本发明的第八方面，因为在通常动作时全导通控制信号的否定信号成为导通电平，所以能够利用它来将第一节点的电位控制为导通电平。

根据本发明的第九方面，在通常动作时，第二节点与第三节点电连接，第一晶体管与输入信号对应地将第一节点的电位控制为导通电平。在全导通输出时，第三节点的电位成为导通电平，第一及第二节点的电位成为截止电平，输出晶体管截止，输出端子的电位成为导通电平。如此一来移位寄存器能够选择性地进行通常动作和全导通输出。

根据本发明的第十方面，通过将从外部供给的控制信号提供到初级的单位电路的第三晶体管的第二导通端子，能够防止从电源电路供给的电位上叠加的噪声所导致的从初级的单位电路内的第二节点漏掉电荷，并防止移位寄存器的误动作。

根据本发明的第十一方面，能够利用第一及第二晶体管来控制第一节点的电位，并且防止高电压被施加到与第一节点连接的晶体管的端子间。

根据本发明的第十二方面，能够利用第一及第二晶体管来直接控制第一节点的电位。

根据本发明的第十三方面，通过从一个单位电路输出多个信号，能够削减移位寄存器的电路量。

根据本发明的第十四方面，通过设置控制晶体管，能够在第一控制信号为导通电平时将第一节点的电位控制为截止电平。此外，通过将从外部供给的控制信号提供到控制晶体管的控制端子和第二导通端子，能够防止从电源电路供给的电位上叠加的噪声所导致的从第一节点漏掉电荷，并防止移位寄存器的误动作。

根据本发明的第十五方面，能够在全导通输出时将第一节点的电位控制为截止电平。此外，通过将从外部供给的控制信号提供到控制晶体管的控制端子和第二导通端子，能够防止从电源电路供给的电位上叠加的噪声所导致的从第一节点漏掉电荷，并防止移位寄存器的误动作。

根据本发明的第十七方面，基于输入信号和第二时钟信号，能够将单位电路的状态切换为第一节点的电位为导通电平的状态、和第一节点的电位为截止电平的状态。

根据本发明的第十八方面，能够在初始化时将输出端子的电位控制为截止电平，在全导通控制时将输出端子的电位控制为导通电平，在通常动作时将输入信号提供到第一晶体管的第一导通端子。

根据本发明的第十九方面，通过将从外部供给的控制信号提供到复位晶体管的控制端子和第二导通端子，能够防止从电源电路供给的电位上叠加的噪声所导致的从节点漏掉电荷。由此，能够防止控制信号生成电路的误动作，并防止移位寄存器的误动作。

根据本发明的第二十方面，能够利用对从电源电路供给的电位上叠加的噪声所导致的误动作进行了防止的移位寄存器，来构成可靠性高的显示装置。

附图说明

图1是示出本发明的第一实施方式所涉及的移位寄存器的结构的框图。

图2是图1所示的移位寄存器的单位电路的电路图。

图3是图1所示的移位寄存器的时序图。

图4是比较例所涉及的移位寄存器的单位电路的电路图。

图5是第一实施方式的第一变形例所涉及的移位寄存器的单位电路的电路图。

图6是第一实施方式的第二变形例所涉及的移位寄存器的单位电路的电路图。

图7是第一实施方式的第三变形例所涉及的移位寄存器的单位电路的电路图。

图8是第一实施方式的第四变形例所涉及的移位寄存器的单位电路的电路图。

图9是本发明的第二实施方式所涉及的移位寄存器的单位电路的电路图。

图10是示出本发明的第三实施方式所涉及的移位寄存器的结构的框图。

图11是图10所示的移位寄存器的单位电路的电路图。

图12是本发明的第四实施方式所涉及的移位寄存器的单位电路的电路图。

图13是示出本发明的第五实施方式所涉及的移位寄存器的结构的框图。

图14是示出图13所示的移位寄存器的其他结构的框图。

图15是图13及图14所示的移位寄存器的初级单位电路的电路图。

图16是示出本发明的第六实施方式所涉及的移位寄存器及初始化信号生成电路的结构的框图。

图17是图16所示的移位寄存器的单位电路的电路图。

图18是图16所示的移位寄存器的时序图。

图19是图16所示的初始化信号生成电路的电路图。

图20是图16所示的移位寄存器的电源导通时的时序图。

图21是比较例所涉及的初始化信号生成电路的电路图。

图22是本发明的第七实施方式所涉及的移位寄存器的单位电路的电路图。

图23是示出本发明的第八实施方式的第一例所涉及的移位寄存器的结构的框图。

图24是图23所示的移位寄存器的单位电路的电路图。

图25是图23所示的移位寄存器的时序图。

图26是示出第八实施方式的第二例所涉及的移位寄存器的结构的框图。

图27是图26所示的移位寄存器的单位电路的电路图。

图28是图26所示的移位寄存器的时序图。

图29是示出第八实施方式的第三例所涉及的移位寄存器的结构的框图。

图30是图29所示的移位寄存器的时序图。

图31是示出第八实施方式的第四例所涉及的移位寄存器的结构的框图。

图32是图31所示的移位寄存器的时序图。

图33是本发明的第九实施方式所涉及的移位寄存器的单位电路的电路图。

图34是第九实施方式所涉及的移位寄存器的时序图。

图35是示出本发明的第十实施方式所涉及的液晶显示装置的结构的框图。

图36是示出第十实施方式所涉及的液晶显示装置的其他结构的框图。

图37是图36所示的液晶显示装置进行2倍脉冲驱动的情况下的时序图。

图38是现有的移位寄存器的单位电路的电路图。

图39是示出现有的移位寄存器的节点电位下降的图。

具体实施方式

以下，参照附图，对本发明的实施方式所涉及的移位寄存器进行说明。在以下的说明中，在晶体管的导通端子会成为源极端子也会成为漏极端子的情况下，将一个导通端子固定地称为源极端子，将另一个导通端子固定地称为漏极端子。此外，将经由某个端子输入或输出的信号用与该端子相同的名称称呼(例如，将经由时钟端子CKA输入的信号称为时钟信号CKA)。此外，将在提供给栅极端子时晶体管导通的电位称为导通电位，将在提供给栅极端子时晶体管截止的电位称为截止电位。例如，对于N沟道型晶体管，高电平电位为导通电位，低电平电位为截止电位。此外，设晶体管的阈值电压为Vth、高电平电位为VDD、低电平电位为VSS。

(第一实施方式)

图1是示出本发明的第一实施方式所涉及的移位寄存器的结构的框图。图1所示的移位寄存器10具有将n个(n为2以上的整数)单位电路11多级连接的结构。单位电路11具有输入端子IN、时钟端子CKA、CKB、初始化端子INIT、全导通控制端子AON、AONB及输出端子OUT。从外部将启动信号ST、两相的时钟信号CK1、CK2、初始化信号INIT、全导通控制信号AON及全导通控制信号的否定信号AONB(下面，略称为否定信号AONB)供给到移位寄存器10。下面，将第i级(i为1以上n以下的整数)的单位电路称为SRi。

启动信号ST被提供到初级的单位电路11的输入端子IN。时钟信号CK1被提供到第奇数级的单位电路11的时钟端子CKA和第偶数级的单位电路11的时钟端子CKB。时钟信号CK2被提供到第奇数级的单位电路11的时钟端子CKB和第偶数级的单位电路11的时钟端子CKA。初始化信号INIT、全导通控制信号AON及否定信号AONB分别被提供到n个单位电路11的初始化端子INIT及全导通控制端子AON、AONB。单位电路11的输出信号OUT作为输出信号O1～On被输出到外部，并且被提供到次级的单位电路11的输入端子IN。从电源电路(未图示)对n个单位电路11供给高电平电位VDD和低电平电位VSS。

对移位寄存器10，从电源电路供给高电平电位VDD和低电平电位VSS，并从外部(例如，从设置于外部的显示控制电路)供给时钟信号和控制信号。在这里，从外部供给的控制信号意味着启动信号ST、初始化信号INIT、全导通控制信号AON及这些信号的否定信号等。从外部供给的控制信号中不包含时钟信号及从电源电路供给的电位。

图2是单位电路11的电路图。单位电路11包含12个N沟道型晶体管Tr1～Tr8、Tr10～Tr13、电容器C1及电阻器R1。晶体管Tr1的漏极端子与时钟端子CKA连接。晶体管Tr1的源极端子与晶体管Tr2的漏极端子、晶体管Tr8的栅极端子、晶体管Tr12的源极端子及输出端子OUT连接。晶体管Tr1的栅极端子与晶体管Tr13的一个导通端子(图2中为右侧的端子)连接。晶体管Tr13的另一个导通端子与晶体管Tr3的源极端子及晶体管Tr4、Tr10的漏极端子连接。晶体管Tr2的栅极端子与晶体管Tr4的栅极端子、晶体管Tr5、Tr8、Tr10的漏极端子、晶体管Tr7的源极端子及电阻器R1的一端(图2中为下端)连接。晶体管Tr3的漏极端子与全导通控制端子AONB连接，晶体管Tr3、Tr5的栅极端子与输入端子IN连接。晶体管Tr6的栅极端子与时钟端子CKB连接，晶体管Tr6的源极端子与电阻器R1的另一端连接。晶体管Tr7的漏极端子和栅极端子与初始化端子INIT连接。晶体管Tr10～Tr12的栅极端子与全导通控制端子AON连接，晶体管Tr10、Tr11的源极端子与初始化端子INIT连接。对晶体管Tr6、Tr12的漏极端子及晶体管Tr13的栅极端子固定地施加高电平电位VDD。对晶体管Tr2、Tr4、Tr5、Tr8的源极端子固定地施加低电平电位VSS。电容器C1被设置于晶体管Tr1的栅极端子和源极端子之间，作为自举电容而发挥作用。下面，将连接晶体管Tr1的栅极端子的节点称为n1、将连接晶体管T2的栅极端子的节点称为n2、将连接晶体管Tr3的源极端子的节点称为n3。

单位电路11中，晶体管Tr3～Tr8、Tr10、Tr11、Tr13及电阻器R1作为控制节点n1、n2的电位的节点控制部而发挥作用。晶体管Tr1具有与时钟端子CKA连接的漏极端子、与输出端子OUT连接的源极端子、与节点n1连接的栅极端子，并作为输出晶体管而发挥作用。晶体管Tr2具有与输出端子OUT连接的漏极端子、施加了截止电位(低电平电位VSS)的源极端子、与节点n2连接的栅极端子，并作为输出复位晶体管而发挥作用。

通过与输入信号IN对应地将导通电位(高电平电位VDD)施加到节点n3，晶体管Tr3作为将节点n1的电位控制为导通电平的第一晶体管而发挥作用。晶体管Tr4作为与节点n2的电位对应地将节点n1的电位控制为截止电平的第二晶体管而发挥作用。晶体管Tr5作为与输入信号IN对应地将节点n2的电位控制为截止电平的第三晶体管而发挥作用。晶体管Tr6作为与时钟信号CKB对应地将节点n2的电位控制为导通电平的第四晶体管而发挥作用。晶体管Tr7作为与初始化信号INIT对应地将节点n2的电位控制为导通电平的第五晶体管而发挥作用。晶体管Tr13具有与节点n1连接的导通端子、与晶体管Tr3的源极端子及晶体管Tr4的漏极端子连接的导通端子、固定地施加了导通电位的栅极端子。

晶体管Tr8具有与节点n2连接的漏极端子、截止电位被施加了的源极端子、与输出端子OUT连接的栅极端子。晶体管Tr12与全导通控制信号AON对应地将输出端子OUT的电位控制为导通电平。晶体管Tr10与节点n1对应地设置，并与全导通控制信号AON对应地将初始化信号INIT提供到节点n3，由此通过第一导通端子控制节点n1的电位。晶体管Tr11与节点n2对应地设置，并与全导通控制信号AON对应地将初始化信号INIT提供到节点n2，由此通过第一导通端子控制节点n2的电位。晶体管Tr10、Tr11分别作为第一及第二控制晶体管而发挥作用。

移位寄存器10根据从外部供给的控制信号而进行动作。更详细而言，移位寄存器10在初始化信号INIT为高电平时进行初始化，在初始化信号INIT和全导通控制信号AON为低电平时进行通常动作，在全导通控制信号AON为高电平时进行全导通输出(将全部的输出信号O1～On设为导通电平(在这里为高电平)的动作)。此外，初始化信号INIT和全导通控制信号AON不会都成为高电平。

图3是移位寄存器10的时序图。在通常动作时，初始化信号INIT和全导通控制信号AON是低电平，所以晶体管Tr7、Tr10～Tr12截止。因此，这些晶体管对移位寄存器10的通常动作不造成影响。将高电平的否定信号AONB提供到晶体管Tr3的漏极端子。

在通常动作时，时钟信号CK1以规定的周期成为高电平和低电平。时钟信号CK1的高电平期间比1/2周期短。时钟信号CK2是使时钟信号CK1延迟了1/2周期的信号。启动信号ST在期间t0内的时钟信号CK2的高电平期间成为高电平。

下面，对初级的单位电路SR1的通常动作进行说明。单位电路SR1中，启动信号ST是输入信号IN，时钟信号CK1是时钟信号CKA，时钟信号CK2是时钟信号CKB。

在期间t0中，输入信号IN变为高电平。因此，晶体管Tr3导通。否定信号AONB是高电平，因此若晶体管Tr3导通，则节点n3的电位上升到(VDD-Vth)。高电平电位VDD被施加到晶体管Tr13的栅极端子，因此节点n1和节点n3电连接。因此，节点n1的电位也上升到(VDD-Vth)。若节点n1的电位成为(VDD-Vth)，则晶体管Tr13截止，节点n1、n3成为悬浮状态。若在中途节点n1的电位超过晶体管的导通电平，则晶体管Tr1导通。这时时钟信号CKA是低电平，因此输出信号OUT仍然是低电平。

此外，若输入信号IN变为高电平，则晶体管Tr5导通。这时时钟信号CKB是高电平，因此晶体管Tr6也导通。因为在晶体管Tr6的源极端子和节点n2之间设有电阻器R1，所以若晶体管Tr5、Tr6导通，则节点n2的电位成为接近低电平电位VSS的电位(晶体管的截止电位)。因此，晶体管Tr2、Tr4截止。在期间t0的后半部，输入信号IN变为低电平。因此，晶体管Tr3、Tr5截止。在这之后，节点n1、n3以悬浮状态保持高电平电位。

在期间t1中，时钟信号CKA变为高电平。这时晶体管Tr1是导通状态，因此输出端子OUT的电位上升，输出信号OUT成为高电平。与此相伴，通过电容器C1、晶体管Tr1的寄生电容，为悬浮状态的节点n1的电位被提升，节点n1的电位上升到(VDD-Vth+α)(α是提升电压)(自举动作)。节点n1的单位变得高于(VDD+Vth)，因此输出端子OUT的电位变得与时钟信号CKA的高电平电位VDD(没有阈值下降的高电平电位)相等。这时，晶体管Tr8导通，将节点n2的电位固定为低电平电位VSS。在期间t1的后半部，时钟信号CKA变为低电平。因此，输出信号OUT成为低电平，节点n1的电位恢复为与期间t0相同的电位(VDD-Vth)，晶体管Tr8截止。

在期间t2中，时钟信号CKB变为高电平。因此，晶体管Tr6导通，高电平电位被施加到节点n2。这时晶体管Tr5是截止状态，因此节点n2的电位成为(VDD-Vth)。因此，晶体管Tr4导通，节点n1、n3的电位成为低电平，晶体管Tr1截止。若在中途节点n2的电位超过晶体管的导通电平，则晶体管Tr2导通，输出信号OUT再次被固定为低电平。

在期间t2的后半部，时钟信号CKB变为低电平。因此，晶体管Tr6截止。在这之后，在时钟信号CKB的高电平期间，晶体管Tr6导通，高电平电位被施加到节点n2。在时钟信号CKB的低电平期间，节点n2以悬浮状态保持高电平电位。如这样，单位电路SR1的输出信号OUT在期间t1内的时钟信号CK1的高电平期间成为高电平(电位为VDD)。

单位电路SR1的输出信号OUT被提供到第2级的单位电路SR2的输入端子IN。单位电路SR2在期间t1～t3中与单位电路SR1的期间t0～t2相同地进行动作。单位电路SR2的输出信号OUT被提供到第3级的单位电路SR3的输入端子IN。单位电路SR3在期间t2～t4中与单位电路SR1的期间t0～t2相同地进行动作。n个单位电路11各延迟时钟信号CK1的1/2周期，并且按顺序进行同样的动作。因而，移位寄存器10的输出信号O1～On各延迟时钟信号CK1的1/2周期，并且以与时钟信号CK1的高电平期间相同长度的时间按顺序成为高电平。

此外，即使在通过自举动作而节点n1的电位上升到(VDD-Vth+α)时，由于晶体管Tr13的作用，节点n3的电位仍然是(VDD-Vth)。因此，在与节点n3连接的晶体管Tr3、Tr4、Tr10的端子间，没有被施加高于驱动电压(VDD-VSS)的电压。因为高电平电位被施加到与节点n1连接的晶体管Tr1的3个端子，所以在晶体管Tr1的端子间没有被施加高于驱动电压(VDD-VSS)的电压。像这样，通过设置晶体管Tr13，能够防止高电压被施加到与节点n3连接的晶体管的端子间，并使移位寄存器10的可靠性变高。另外，即使删除晶体管Tr13而将节点n1与节点n3短路，移位寄存器10也与上述相同地进行动作。

接下来，对移位寄存器10的初始化进行说明。在移位寄存器10的状态为不定时、将移位寄存器10的全部的输出信号O1～On全部暂时设为截止电平(在这里是低电平)时，进行移位寄存器10的初始化。在初始化时，初始化信号INIT成为高电平。

单位电路11中，若初始化信号INIT变为高电平，则晶体管Tr7导通，节点n2的电位成为(VDD-Vth)。因此，晶体管Tr4导通，节点n1、n3的电位成为低电平，晶体管Tr1截止。此外，晶体管Tr2导通，输出信号OUT成为低电平。通过像这样进行初始化，能够使节点n1～n3的电位确定，并将移位寄存器10的输出信号O1～On设为低电平。

图3中，记载了在电源导通时的导通序列中进行初始化时的定时。若在导通序列实行时初始化信号INIT变为高电平，则节点n1～n3的电位确定，输出信号OUT成为低电平。初始化信号INIT在初始化时以外总是成为低电平。

接下来，对移位寄存器10的全导通输出进行说明。单位电路11中，若全导通控制信号AON变为高电平，则晶体管Tr10、Tr11导通。这时低电平的初始化信号INIT被提供到晶体管Tr10的源极端子，因此节点n1、n3的电位成为低电平，晶体管Tr1截止。低电平的初始化信号INIT也被提供到晶体管Tr11的源极端子，因此节点n2的电位成为低电平，晶体管Tr2、Tr4截止。此外，若全导通控制信号AON变为高电平，则晶体管Tr12导通，输出信号OUT成为高电平。因此，晶体管Tr8导通，节点n2的电位被固定为低电平。

初级的单位电路SR1的输入信号IN是启动信号ST，第2级以后的单位电路SR2～SRn的输入信号IN是前级的单位电路的输出信号OUT。因此，在全导通输出时，第2级以后的单位电路SR2～SRn中，输入信号IN成为高电平，晶体管Tr3导通。初级的单位电路SR1中，晶体管Tr3的状态根据启动信号ST的电平而定。在全部导通输出时晶体管Tr3与晶体管Tr10一起导通的情况下，初始化端子INIT与全导通控制端子AONB电连接。即使在这种情况下，因为初始化信号INIT和否定信号AONB是低电平，所以节点n1、n3的电位也稳定地成为低电平。

图3中，记载了在电源截止时的截止序列中进行全导通输出时的定时。若在截止序列实行时全导通控制信号AON变为高电平，则节点n1～n3的电位被固定为低电平，输出信号OUT成为高电平(电位为(VDD-Vth))。全导通控制信号AON在全导通输出时以外总是成为低电平。

电源电路在截止序列实行后截止。因此，从电源电路供给的电位从高电平电位VDD或低电平电位VSS自然地变为接地电位GND。单位电路11内的节点n1～n3的电位、输出信号OUT的电位与从电源电路供给的电位的变化相一致地发生变化，并最终成为接地电位GND。在将移位寄存器10作为扫描线驱动电路备置的显示装置中，通过移位寄存器10进行全导通输出，能够总括地选择全部的扫描线，使显示区域内的全部的像素电路中包含的写入控制晶体管导通，将像素电路中累积的电荷放电到数据线。

另外，图3中，移位寄存器10设为在导通序列实行时进行初始化，但也可备选地，在截止序列实行时先进行全导通输出，在其后进行初始化。或者，移位寄存器10也可在导通序列实行时进行全导通输出。由此，在将移位寄存器10作为扫描线驱动电路备置的显示装置中，能够在将像素电路中累积的电荷确实地放电后进行初始化。

单位电路11中，需要在全导通输出时将节点n1～n3的电位控制为低电平。单位电路11中，晶体管Tr3的漏极端子与全导通控制端子AONB连接，晶体管Tr10、Tr11的源极端子与初始化端子INIT连接。在全导通输出时，晶体管Tr3、Tr10、Tr11导通。这时低电平的否定信号AONB被提供到晶体管Tr3的漏极端子，低电平的初始化信号INIT被提供到晶体管Tr10、Tr11的源极端子。因而，节点n1～n3的电位在全导通输出时成为低电平。

作为在全导通输出时将节点n1～n3的电位控制为低电平的单位电路，考虑到图4所示的单位电路911。单位电路911中，低电平电位VSS被固定地施加到晶体管Tr10、Tr11的源极端子。下面，与将单位电路911多级连接的移位寄存器(下面，称为比较例所涉及的移位寄存器)进行对比，对将单位电路11多级连接的移位寄存器10的效果进行说明。

在将移位寄存器作为扫描线驱动电路备置的显示装置中，噪声容易叠加于从电源电路供给的低电平电位VSS。单位电路11、911中，有如下的期间：节点n1、n3以悬浮状态保持高电平电位的期间、节点n2以悬浮状态保持高电平电位的期间、以及节点n2以悬浮状态保持低电平电位的期间(下面，按顺序称为第一～第三保持期间)。例如，图3所示的时序图中，期间t1是单位电路SR1的第一保持期间，期间t3、t5、······是单位电路SR1的第二保持期间，期间t0内的启动信号ST的低电平期间是单位电路SR1的第三保持期间。

单位电路911中，若在第一保持期间内噪声叠加于低电平电位VSS，低电平电位VSS暂时大幅下降，则晶体管Tr10的栅极-源极间电压超过阈值电压Vth，晶体管Tr10有时会导通。若晶体管Tr10导通，则节点n1、n3中累积的电荷被放电(从节点n1、n3漏掉电荷)，节点n1、n3的电位下降。若节点n1、n3的电位变得比晶体管的导通电位低，则比较例所涉及的移位寄存器会进行误动作。此外，单位电路911中，若在第二保持期间内噪声叠加于低电平电位VSS，低电平电位VSS暂时大幅下降，则晶体管Tr11的栅极-源极间电压超过阈值电压Vth，晶体管Tr11有时会导通。若晶体管Tr11导通，则节点n2中累积的电荷被放电(从节点n2漏掉电荷)，节点n2的电位下降。若节点n2的电位变得比晶体管的导通电位低，则比较例所涉及的移位寄存器会进行误动作。

与此相对在单位电路11中，初始化信号INIT被提供到晶体管Tr10、Tr11的源极端子。初始化信号INIT不是从电源电路被供给，而是从设置于外部的显示控制电路(电源电路以外的电路)被供给。与从电源电路供给的信号不同，噪声几乎不叠加于从电源电路电路以外的电路供给的初始化信号INIT。因此，在第一保持期间，即使在噪声叠加于从电源电路供给的低电平电位VSS的情况下，晶体管Tr10也稳定地保持截止状态。在第二保持期间，即使在噪声叠加于从电源电路供给的低电平电位VSS的情况下，晶体管Tr11也稳定地保持截止状态。因而，根据移位寄存器10，能够防止第一保持期间中的从节点n1、n3漏掉电荷、第二保持期间中的从节点n2漏掉电荷，从而防止误动作。

此外，初始化信号INIT在通常动作时总是为低电平。因此，即使在第三保持期间中截止漏电流在晶体管Tr11中流动的情况下，节点n2的电位也被保持为低电平。因而，根据移位寄存器10，能够防止第三保持期间中的节点n2的电位上升，从而防止误动作。

如上所示，本实施方式所涉及的移位寄存器10的单位电路11包括：输出晶体管(晶体管Tr1)，其具有与用于输入时钟信号的时钟端子连接的第一导通端子、与用于输出时钟信号的输出端子连接的第二导通端子、与第一节点(节点n1)连接的控制端子；输出复位晶体管(晶体管Tr2)，其具有与输出端子连接的第一导通端子、施加了截止电位被施加的第二导通端子、与第二节点(节点n2)连接的控制端子；以及节点控制部(晶体管Tr3～Tr8、Tr10、Tr11、Tr13及电阻器R1)，其控制第一及第二节点的电位。节点控制部包含第一控制晶体管(晶体管Tr10)和第二控制晶体管(Tr11)，第一控制晶体管与第一节点对应地设置，通过第一导通端子控制第一节点的电位，第二控制晶体管与第二节点对应地设置，通过第一导通端子控制第二节点的电位。第一及第二控制晶体管具有：第一控制信号(全导通控制信号AON)被提供的控制端子，其中，第一控制信号是从外部供给的控制信号之中的、至少在通常动作时成为截止电平的控制信号；以及第二控制信号(初始化信号INIT)被提供的第二导通端子，其中，第二控制信号是从外部供给的控制信号之中的、在第一控制信号为导通电平时成为截止电平的控制信号。

通过像这样设置第一及第二控制晶体管，能够在第一控制信号为导通电平时将第一及第二节点的电位控制为截止电平。此外，通过将从外部供给的控制信号提供到第一及第二控制晶体管的控制端子和第二导通端子，能够防止从电源电路供给的电位上叠加的噪声所导致的从第一及第二节点漏掉电荷，并防止移位寄存器的误动作。

此外，第一控制信号是在全导通输出时成为导通电平的全导通控制信号，第二控制信号是在初始化时成为导通电平的初始化信号。因而，能够在全导通输出时将第一及第二节点的电位控制为截止电平。

此外，节点控制部包含第一晶体管(晶体管Tr3)、第二晶体管(晶体管Tr4)、第三晶体管(晶体管Tr5)和第四晶体管(晶体管Tr6)，第一晶体管与单位电路的输入信号对应地将第一节点的电位控制为导通电平，第二晶体管与第二节点的电位对应地将第一节点的电位控制为截止电平，第三晶体管与输入信号对应地将第二节点的电位控制为截止电平，第四晶体管与单位电路的第二时钟信号对应地将第二节点的电位控制为导通电平。因而，基于输入信号和第二时钟信号，能够将单位电路的状态切换为第一节点的电位为导通电平且第二节点的电位为截止电平的状态、和与其相反的状态。

此外，节点控制部包含第五晶体管(晶体管Tr7)和晶体管Tr8，第五晶体管与初始化信号对应地将第二节点的电位控制为导通电平，晶体管Tr8具有与第二节点连接的第一导通端子、截止电位被施加了的第二导通端子、与输出端子连接的控制端子。单位电路11包括晶体管Tr12，晶体管Tr12与全导通控制信号对应地将输出端子的电位控制为导通电平。因而，能够在初始化时将第二节点的电位控制为导通电平，在输出端子的电位为导通电平时使第二节点的电位稳定化，在全导通输出时将输出端子的电位控制为导通电平。

此外，第一晶体管与输入信号对应地将全导通控制信号的否定信号提供到第一节点。在通常动作时全导通控制信号的否定信号成为导通电平，因此能够利用它将第一节点的电位控制为导通电平。此外，节点控制部包含晶体管Tr13，晶体管Tr13具有与第一节点连接的导通端子、与第一及第二晶体管的一个导通端子连接的导通端子、导通电位被固定地施加了的控制端子。因而，能够利用第一及第二晶体管控制第一节点的电位，并且防止高电压被施加到与第一节点连接的晶体管的端子间。

关于本实施方式所涉及的移位寄存器10，能够构成以下的变形例。变形例所涉及的移位寄存器具有将图5～图8所示的单位电路多级连接的结构。第一变形例所涉及的单位电路12(图5)中，高电平电位VDD被施加到晶体管Tr7的漏极端子。第二变形例所涉及的单位电路13(图6)中，晶体管Tr12的漏极端子与栅极端子一起与全导通控制端子AON连接。单位电路12、13与单位电路11同样地进行动作。

第三变形例所涉及的单位电路14(图7)是从单位电路11删除了晶体管Tr10的单位电路。单位电路14中，若全导通控制信号AON变为高电平，则晶体管Tr11、Tr12导通，节点n2的电位成为低电平，晶体管Tr2截止。这时，节点n1、n3的电位不定，因此晶体管Tr1的状态不明。在晶体管Tr1为截止状态的情况下，由于晶体管Tr12的作用，输出信号OUT成为高电平。在晶体管Tr1为导通状态，且时钟信号CKA为高电平的情况下，输出信号OUT也成为高电平。在晶体管Tr1为导通状态，且时钟信号CKA为低电平的情况下，高电平电位从晶体管Tr12被供给到输出端子OUT，低电平电位从晶体管Tr1被供给到输出端子OUT。因此，输出信号OUT的电位最初成为中间电位(高电平电位和低电平电位之间的电位)。

单位电路14的输入信号IN是前级的单位电路14的输出信号OUT。若输入信号IN的电位成为中间电位，则晶体管Tr3稍微接近导通状态。因为低电平的否定信号AONB被提供到晶体管Tr3的漏极端子，所以节点n1、n3的电位稍微接近低电平，晶体管Tr1稍微接近截止状态，输出信号OUT的电位由于晶体管Tr12的作用而稍微接近高电平。通过重复以上的动作，最终晶体管Tr1截止，输出信号OUT成为高电平。像这样，即使在不包含晶体管Tr10的单位电路14中，通过将全导通控制信号AON设为高电平，虽然花费时间，但输出信号OUT最终也成为高电平。

第四变形例所涉及的单位电路15(图8)是从单位电路11删除了晶体管Tr11的单位电路。单位电路15中，若全导通控制信号AON变为高电平，则晶体管Tr10、Tr12导通，节点n1、n3的电位成为低电平，晶体管Tr1截止。这时，节点n2的电位不定，因此晶体管Tr2的状态不明。在晶体管Tr2为截止状态的情况下，由于晶体管Tr12的作用，输出信号OUT成为高电平。在晶体管Tr2为导通状态的情况下，高电平电位从晶体管Tr12被供给到输出端子OUT，低电平电位从晶体管Tr2被供给到输出端子OUT。因此，输出信号OUT的电位最初成为中间电位。

单位电路15的输入信号IN是前级的单位电路15的输出信号OUT。若输入信号IN的电位成为中间电位，则晶体管Tr5稍微接近导通状态。因此，节点n2的电位稍微接近低电平，晶体管Tr2稍微接近截止状态，输出信号OUT的电位稍微接近高电平。通过重复以上的动作，最终晶体管Tr2截止，输出信号OUT成为高电平。像这样，即使在不包含晶体管Tr11的单位电路15中，通过将全导通控制信号AON设为高电平，虽然花费时间，但输出信号OUT最终也成为高电平。

初级的单位电路SR1中，启动信号ST是输入信号IN。在单位电路SR1中全导通控制信号AON变为高电平时，启动信号ST是低电平的情况下，输出信号OUT变为高电平后，晶体管Tr3、Tr5也保持截止状态。因此，单位电路SR1是单位电路14的情况下，即使全导通控制信号AON变为高电平，节点n1、n3的电位也不成为低电平，晶体管Tr1有时不截止。此外，单位电路SR1是单位电路15的情况下，若全导通控制信号AON变为高电平，则输出信号OUT成为高电平，晶体管Tr8导通，节点n2的电位成为低电平。但是，因为不限定为晶体管Tr1必定截止，所以不清楚单位电路SR1的输出信号OUT的电位是否上升到晶体管的导通电位。

为了解决这些问题，在将单位电路14或单位电路15多级连接的移位寄存器中，在全导通控制信号AON变为高电平时将启动信号ST固定为高电平即可。或者，也可在初级的单位电路SR1中使用包含晶体管Tr10、Tr11双方的电路，在第2级以后的单位电路SR2～SRn中使用包含Tr10、Tr11的一个电路。像这样，通过在第2级以后的单位电路SR2～SRn中删除晶体管Tr10、Tr11之中的一方，能够削减移位寄存器的电路规模。如第三及第四变形例所示，单位电路的节点控制部也可与第一及第二节点的一方对应地包含控制晶体管。像这样，单位电路的节点控制部与第一及第二节点的至少一方对应地包含控制晶体管即可。

第五变形例所涉及的单位电路(未图示)是从单位电路11删除了晶体管Tr13的单位电路。这种情况下，第一及第二晶体管的一个导通端子(晶体管Tr3的源极端子、及晶体管Tr4的漏极端子)与第一节点连接。因而，能够利用第一及第二晶体管直接控制第一节点的电位。此外，关于以下所示的各实施方式涉及的移位寄存器，也能够构成上述第一～第五变形例。

(第二实施方式)

本发明的第二实施方式所涉及的移位寄存器具有图1所示的结构。然而，本实施方式所涉及的移位寄存器具备图9所示的单位电路21，来代替单位电路11。单位电路21是在单位电路11中将晶体管Tr10、Tr11的源极端子的连接目标变更为全导通控制端子AONB的单位电路。

单位电路11中，在全导通控制信号AON为高电平时，低电平的初始化信号INIT被提供到晶体管Tr10、Tr11的源极端子。单位电路21中，在全导通控制信号AON为高电平时，低电平的否定信号AONB被提供到晶体管Tr10、Tr11的源极端子。因而，在全导通控制信号AON为高电平时，单位电路21进行与单位电路11相同的全导通输出。单位电路21在初期化时及通常动作时进行与单位电路11相同的动作。

单位电路21中，在通常动作时，高电平的否定信号AONB被提供到晶体管Tr10、Tr11的源极端子。因此，在第一保持期间，即使在噪声叠加于从电源电路供给的低电平电位VSS的情况下，因为在晶体管Tr10的栅极-源极间施加逆向偏压，所以晶体管Tr10也确实地截止。在第二保持期间，即使在噪声叠加于从电源电路供给的低电平电位VSS的情况下，因为在晶体管Tr11的栅极-源极间施加逆向偏压，所以晶体管Tr11也确实地截止。因而，根据本实施方式所涉及的移位寄存器，能够防止在第一保持期间中的从节点n1、n3漏掉电荷、在第二保持期间中的从节点n2漏掉电荷，并防止误动作。

在通常动作时，否定信号AONB是高电平，因此在第三保持期间，根据晶体管Tr11中流动的截止漏电流，节点n2的电位上升。但是，与由于从电源电路供给的低电平电位VSS上叠加的噪声而在晶体管Tr11中流动的漏电流相比，晶体管Tr11中流动的截止漏电流非常小。因此，在附随节点n2的电容大到可容许晶体管Tr11的漏电流的情况下、和在第三保持期间短的情况下，节点n2的电位由于晶体管Tr11中流动的漏电流而几乎不上升。因此，本实施方式所涉及的移位寄存器不进行由于第三保持期间中的节点n2的电位上升而导致的误动作。

如上所示，在本实施方式所涉及的移位寄存器的单位电路21中，被提供到控制晶体管Tr10、Tr11的控制端子的第一控制信号是在全导通输出时成为导通电平的全导通控制信号AON，被提供到控制晶体管的第二导通端子的第二控制信号是全导通控制信号的否定信号AONB。根据本实施方式所涉及的移位寄存器，能够在全导通输出时将第一及第二节点(节点n1、n2)的电位控制为截止电平。此外，与第一实施方式同样地，能够防止从电源电路供给的电位上叠加的噪声所导致的从第一及第二节点漏掉电荷，并防止移位寄存器的误动作。

(第三实施方式)

图10是示出本发明的第三实施方式所涉及的移位寄存器的结构的框图。图10所示的移位寄存器30具有将n个单位电路31多级连接的结构。单位电路31具有输入端子IN、时钟端子CKA、CKB、初始化端子INIT、全导通控制端子AON、AONB、启动端子ST及输出端子OUT。从外部将启动信号ST、两相的时钟信号CK1、CK2、初始化信号INIT、全导通控制信号AON及否定信号AONB供给到移位寄存器30。

时钟信号CK1、CK2、初始化信号INIT、全导通控制信号AON及否定信号AONB以与第一实施方式所涉及的移位寄存器10相同的方式被提供到n个单位电路31。启动信号ST被提供到初级的单位电路31的输入端子IN和n个单位电路31的启动端子ST。

图11是单位电路31的电路图。单位电路31是将单位电路11中晶体管Tr10、Tr11的源极端子的连接目标变更为启动端子ST的单位电路。单位电路31中，在全导通控制信号AON为高电平时，被提供到晶体管Tr10、Tr11的源极端子的启动信号ST被控制为低电平。因而，在全导通控制信号AON为高电平时，单位电路31进行与单位电路11相同的全导通输出。单位电路31在初期化时及通常动作时进行与单位电路11相同的动作。

如图3所示，直到启动信号ST成为高电平为止，节点n1、n3的电位和输出信号OUT是低电平，节点n2的电位是高电平。在通常动作时，在启动信号ST变为高电平时，因为全导通控制信号AON是低电平，所以晶体管Tr10、Tr11仍然是截止状态。因此，单位电路31没有受到被提供到晶体管Tr10、Tr11的源极端子的启动信号ST的影响而进行通常动作。

单位电路31中，在通常动作时，变为高电平和低电平的启动信号ST被提供到晶体管Tr10、Tr11的源极端子。因为启动信号ST从电源电路以外的电路被供给，所以噪声不叠加于启动信号ST。因此，在第一保持期间，即使在噪声叠加于从电源电路供给的低电平电位VSS的情况下，晶体管Tr10也稳定地保持截止状态。在第二保持期间，即使在噪声叠加于从电源电路供给的低电平电位VSS的情况下，晶体管Tr11也稳定地保持截止状态。因而，根据移位寄存器30，能够防止第一保持期间中的从节点n1、n3漏掉电荷、第二保持期间中的从节点n2漏掉电荷，从而防止误动作。

此外，初始化信号INIT在通常动作时总是为低电平。因此，即使在第三保持期间中截止漏电流在晶体管Tr11中流动的情况下，节点n2的电位也被保持为低电平。因而，根据移位寄存器30，能够防止第三保持期间中的节点n2的电位上升所导致的误动作。

另外，初级的单位电路SR1中，若启动信号ST(输入信号IN)变为高电平，则晶体管Tr5导通。因此，即使晶体管Tr11中流动截止漏电流，节点n2的电位也保持低电平。此外，单位电路SR1中，若启动信号ST变为高电平，则晶体管Tr3导通，节点n1、n3的电位成为高电平。因此，即使晶体管Tr10中流动截止漏电流，被施加到晶体管Tr10的源极端子的高电平电位被供给到节点n1、n3，也没有问题。此外，第2级以后的单位电路SR2～SRn中，在启动信号ST为高电平时，节点n2的电位是高电平。因此，即使晶体管Tr11中流动漏电流，启动信号ST的高电平电位被供给到节点n2，也没有问题。此外，因为这时晶体管Tr4导通，所以即使晶体管Tr10中流动漏电流，节点n1、n3的电位也保持低电平

如上所示，在本实施方式所涉及的移位寄存器的单位电路31中，被提供到控制晶体管Tr10、Tr11的控制端子的第一控制信号是在全导通输出时成为导通电平的全导通控制信号AON，被提供到控制晶体管的第二导通端子的第二控制信号是在移位开始时成为导通电平的启动信号ST。根据本实施方式所涉及的移位寄存器，能够在全导通输出时将第一及第二节点(节点n1、n2)的电位控制为截止电平。此外，与第一实施方式同样地，能够防止从电源电路供给的电位上叠加的噪声所导致的从第一及第二节点漏掉电荷，并防止移位寄存器的误动作。

(第四实施方式)

本发明的第四实施方式所涉及的移位寄存器具有图1所示的结构。然而，本实施方式所涉及的移位寄存器具备图12所示的单位电路41，来代替单位电路11。单位电路41是在单位电路11中追加了晶体管Tr9的单位电路。晶体管Tr9的漏极端子与节点n3连接，晶体管Tr9的源极端子与全导通控制端子AON连接，晶体管Tr9的栅极端子与初始化端子INIT连接。

晶体管Tr9与节点n1对应地设置，与初始化信号INIT对应地将全导通控制信号提供到节点n3，由此通过第一导通端子控制节点n1的电位。晶体管Tr9与晶体管Tr10、Tr11同样地作为控制晶体管而发挥作用。

单位电路11中，若初始化信号INIT变为高电平，则晶体管Tr7导通，节点n2的电位成为高电平。因此，晶体管Tr4导通，节点n1、n3的电位成为低电平。单位电路41中，若初始化信号INIT变为高电平，则根据同样的理由，节点n1、n3的电位成为低电平。此外，单位电路41中，若初始化信号INIT变为高电平，则晶体管Tr9导通。这时低电平的全导通控制信号AON被提供到晶体管Tr9的源极端子，因此节点n1、n3的电位成为低电平。因而，根据本实施方式所涉及的移位寄存器，能够立即进行初始化。

单位电路41中，全导通控制信号AON被提供到晶体管Tr9的源极端子。因为全导通控制信号AON从电源电路以外的电路被供给，所以噪声不叠加于全导通控制信号AON。因此，在第一保持期间，即使在噪声叠加于从电源电路供给的低电平电位VSS的情况下，晶体管Tr9也保持截止状态。因而，根据本实施方式所涉及的移位寄存器，能够防止第一保持期间中的从节点n1、n3漏掉电荷，从而防止误动作。另外，不论将启动信号ST提供到晶体管Tr9的源极端子，还是将初始化信号INIT的否定信号提供到晶体管Tr9的源极端子，都能得到同样的效果。

如上所示，在本实施方式所涉及的移位寄存器的单位电路41中，具备与第一节点(节点n1)对应的控制晶体管(晶体管Tr9)。被提供到控制晶体管的控制端子的第一控制信号是在初始化时成为导通电平的初始化信号INIT，被提供到控制晶体管的第二导通端子的第二控制信号是在进行全导通输出时成为导通电平的全导通控制信号AON、在移位开始时成为导通电平的启动信号ST、以及初始化信号的否定信号中的任一个。因而，能够在初始化时将第一节点的电位设为截止电平。此外，能够防止从电源电路供给的电位上叠加的噪声所导致的从第一节点漏掉电荷，并防止移位寄存器的误动作。

(第五实施方式)

图13是示出本发明的第五实施方式所涉及的移位寄存器的结构的框图。图13所示的移位寄存器50是在第一实施方式所涉及的移位寄存器10中将初级的单位电路11置换为单位电路51的移位寄存器。移位寄存器50具有将单位电路51和(n-1)个单位电路11多级连接的结构。图14是示出移位寄存器50的其他构成的框图。图13中，信号、电源电位从初级的单位电路SR1侧被供给。与此相对，图14中，信号、电源电位从最终级的单位电路SRn侧被供给。

图15是初级的单位电路51的电路图。单位电路51是在单位电路11中将晶体管Tr5的源极端子的连接目标变更为初始化端子INIT的单位电路。将启动信号ST作为输入信号IN提供到晶体管Tr3、Tr5的栅极端子。

一般而言，电源配线的电阻越高，则从电源电路供给的电位上叠加的噪声就越大，而电源配线越长，则电源配线的电阻就越大。因此，与图13所示的结构相比，在图14所示的结构中从电源电路供给到初级的单位电路SR1的低电平电位VSS上叠加的噪声变得更大。

单位电路11中，从电源电路供给的低电平电位VSS被施加到晶体管Tr5的源极端子。在将电源电路和初级的单位电路SR1连接的电源配线的电阻低的情况下(例如，图13所示的情况)，从电源电路供给到初级的单位电路SR1的低电平电位VSS上叠加的噪声小。因此，在启动信号ST为低电平时，晶体管Tr5不导通。与此相对，在将电源电路和初级的单位电路SR1连接的电源配线的电阻高的情况下(例如，图14所示的情况)，从电源电路供给到初级的单位电路SR1的低电平电位VSS上叠加的噪声大。因此，在启动信号ST为低电平时，若低电平电位VSS由于噪声而暂时大幅下降，则晶体管Tr5的栅极-源极间电压超过阈值电压Vth，晶体管Tr5有时导通。若晶体管Tr5导通，则节点n2中累积的电荷被放电，节点n2的电位降低。因此，若不考虑噪声电平并进行适当的设计，则由于从电源电路供给到初级的单位电路SR1的低电平电位VSS上叠加的噪声，移位寄存器10有可能会进行误动作。

与此相对，在单位电路51中，初始化信号INIT被提供到晶体管Tr5的源极端子。因为初始化信号INIT从电源电路以外的电路被供给，所以噪声不叠加于初始化信号INIT。因此，在第二保持期间，即使在噪声叠加于从电源电路供给的低电平电位VSS的情况下，晶体管Tr5也稳定地保持截止状态。因而，根据移位寄存器50，能够防止第二保持期间中的从单位电路51内的节点n2漏掉电荷，从而防止误动作。

如上所示，在本实施方式所涉及的移位寄存器50的初级的单位电路51中，从外部供给的第二控制信号(初始化信号INIT)被提供到第三晶体管的第二导通端子(晶体管Tr5的源极端子)。因而，能够防止从电源电路供给的电位上叠加的噪声所导致的从初级的单位电路内的第二节点漏掉电荷，并防止移位寄存器的误动作。

关于本实施方式所涉及的移位寄存器50，能够构成以下的变形例。在变形例所涉及的移位寄存器的初级的单位电路中，也可将晶体管Tr5的源极端子与全导通控制端子AON连接。此外，变形例所涉及的移位寄存器的第2级以后的单位电路SR2～SRn也可为与初级相同的单位电路51，也可为其他实施方式所涉及的单位电路。即使这些变形例所涉及的移位寄存器，也能得到与移位寄存器50同样的效果。

(第六实施方式)

图16是示出本发明的第六实施方式所涉及的移位寄存器及初始化信号生成电路的结构的框图。图16所示的移位寄存器60具有将n个单位电路61多级连接的结构。单位电路61具有输入端子IN、时钟端子CKA、CKB、初始化端子INIT、全导通控制端子AON、AONB、启动端子ST及输出端子OUT。从外部将启动信号ST、两相的时钟信号CK1、CK2、初始化信号INIT、全导通控制信号AON及否定信号AONB供给到移位寄存器60。

初始化信号生成电路62基于启动信号ST和全导通控制信号AON，生成供给到移位寄存器的初始化信号INIT。在全导通控制信号AON变为高电平后，直到启动信号ST变为高电平为止的期间，初始化信号生成电路62输出高电平的初始化信号INIT，在那以外输出低电平的初始化信号INIT。初始化信号INIT被提供到n个单位电路61的初始化端子INIT。启动信号ST被提供到初级的单位电路61的输入端子IN。时钟信号CK1、CK2、全导通控制信号AON及否定信号AONB以与第一实施方式所涉及的移位寄存器10相同的方式被提供到n个单位电路61。

图17是单位电路61的电路图。图17所示的单位电路61包含13个N沟道型晶体管Tr1～Tr8、Tr11～Tr15、电容器C1及电阻器R1。单位电路61在以下地方与单位电路11不同。单位电路61中，晶体管Tr2的栅极端子与晶体管Tr5、Tr8、Tr11的漏极端子及晶体管Tr14的一个导通端子(图17中为右侧的端子)连接。晶体管Tr14的另一个导通端子与晶体管Tr4的栅极端子、晶体管Tr7的源极端子及电阻器R1的一端(图17中为下端)连接。晶体管Tr3的漏极端子与晶体管Tr5的源极端子连接。高电平电位VDD被施加到晶体管Tr15的漏极端子，晶体管Tr14、Tr15的栅极端子与全导通控制端子AONB连接。晶体管Tr11的源极端子与启动端子ST连接。下面，将连接晶体管Tr4的栅极端子的节点称为n4。

在单位电路61中，晶体管Tr3～Tr8、Tr11、Tr13～Tr15及电阻器R1作为控制节点n1、n2的电位的节点控制部而发挥作用。晶体管Tr1～Tr8、Tr12、Tr13的功能与单位电路11的情况相同。晶体管Tr11的功能与单位电路31的情况相同。然而，晶体管Tr7通过与初始化信号INIT对应地将节点n4的电位控制为导通电平(高电平)，从而将节点n2的电位控制为导通电平。晶体管Tr15与否定信号AONB对应地将导通电位供给到第一晶体管(晶体管Tr3)。晶体管Tr14具有与节点n2连接的导通端子、与节点n4(相当于第三节点)连接的导通端子、以及否定信号AONB被提供了的控制端子。

图18是移位寄存器60的时序图。在初始化信号INIT为高电平，且全导通控制信号AON为低电平时，移位寄存器60进行初始化，在初始化信号INIT和全导通控制信号AON为低电平时，移位寄存器60进行通常动作，在全导通控制信号AON为高电平时，移位寄存器60进行全导通输出。另外，没有初始化信号INIT为低电平，且全导通控制信号AON成为高电平的情况。

在通常动作时，初始化信号INIT和全导通控制信号AON成为低电平，否定信号AONB成为高电平。因此，晶体管Tr7、Tr11、Tr12截止，晶体管Tr14、Tr15导通。因而，高电平电位VDD被施加到晶体管Tr3的漏极端子，节点n2和节点n4电连接。单位电路61在通常动作时成为与单位电路11相同的电路，进行与单位电路11相同的动作。

图18所示的导通序列中，移位寄存器60进行全导通输出和初始化。在导通序列实行前，启动信号ST、初始化信号INIT及全导通控制信号AON是低电平，否定信号AONB是高电平。首先，全导通控制信号AON变为高电平，否定信号AONB变为低电平。与此相伴，初始化信号生成电路62使初始化信号INIT变为高电平。因此，晶体管Tr7、Tr11、Tr12导通，晶体管Tr14、Tr15截止，节点n2和节点n4电隔离。节点n4的电位由于晶体管Tr7的作用而成为高电平。节点n2的电位由于晶体管Tr11的作用而成为低电平，晶体管Tr2截止。

若节点n4的电位成为高电平，则晶体管Tr4导通，节点n1、n3的电位成为低电平。另外，这时晶体管Tr15处于截止状态，因此即使晶体管Tr3导通，也不会通过晶体管Tr3、Tr5对节点n3施加高电平电位。若节点n1的电位成为低电平，则晶体管Tr1截止。像这样晶体管Tr1、Tr2截止，晶体管Tr12导通，因此输出信号OUT成为高电平，晶体管Tr8导通。像这样在导通序列实行时将全导通控制信号AON设为高电平，由此能够使初始化信号INIT变为高电平，并将移位寄存器60的输出信号O1～On设为高电平。

接下来，在初始化信号INIT为高电平的期间，全导通控制信号AON变为低电平，否定信号AONB变为高电平。因此，晶体管Tr11、Tr12截止，晶体管Tr14、Tr15导通。晶体管Tr12截止后，输出端子OUT成为悬浮状态。这时输出端子OUT中累积的电荷被保持，因此输出信号OUT保持高电平，晶体管Tr8保持导通状态。

晶体管Tr14导通前，节点n4的电位是高电平，节点n2的电位是低电平。若晶体管Tr14导通，则通过晶体管Tr7、Tr14、Tr8，具有高电平电位的初始化端子INIT和具有低电平电位的晶体管Tr8的源极端子瞬间短路。

单位电路61被设计为，晶体管Tr7的驱动能力变得高于晶体管Tr8的驱动能力。例如，晶体管Tr7的沟道宽度被设计成大于晶体管Tr8的沟道宽度。因此，若晶体管Tr14导通，则节点n2电位上升并超过晶体管的导通电位，晶体管Tr2导通。与此相伴，输出端子OUT中累积的电荷被放电，输出信号OUT成为低电平。因而，晶体管Tr8截止，节点n2的电位最终成为(VDD-Vth)。

单位电路61的输入信号IN是前级的单位电路61的输出信号OUT。因此，若前级的单位电路61的输出信号OUT变为低电平，则晶体管Tr3截止。像这样在晶体管Tr15导通时，替换地截止晶体管Tr3，因此不会通过晶体管Tr3、Tr15对节点n3施加高电平电位VDD。此外，因为晶体管Tr4保持导通状态，所以节点n1、n3的电位保持低电平，晶体管Tr1保持截止状态。像这样将初始化信号INIT保持为高电平，并且使全导通控制信号AON变为低电平，由此能够对移位寄存器60进行初始化，并将输出信号OUT设为低电平。

接下来，启动信号ST变为高电平。与此相伴，初始化信号生成电路62使初始化信号INIT变为低电平。因此，晶体管Tr7截止。在此以后，移位寄存器60进行通常动作。

图18所示的截止序列中，移位寄存器60进行全导通输出。这时，全导通控制信号AON变为高电平，初始化信号生成电路62使初始化信号INIT变为高电平。通过将初始化信号INIT和全导通控制信号AON设为高电平，能够将移位寄存器60的输出信号O1～On设为高电平。

根据移位寄存器60，与第三实施方式所涉及的移位寄存器30同样地，能够防止第二保持期间中的从节点n2漏掉电荷，从而防止误动作。此外，也能够防止第三保持期间中的节点n2的电位上升所导致的误动作。另外，即使将全导通控制信号的否定信号AONB提供到晶体管Tr11的源极端子，也能得到同样的效果。

图19是初始化信号生成电路62的电路图。图19所示的初始化信号生成电路62包含9个晶体管Tr21～Tr29及电阻器R2。晶体管Tr21的源极端子与晶体管Tr22的漏极端子、电阻器的一端(图19中为上端)及输出端子INIT连接。晶体管Tr21的栅极端子与晶体管Tr29的一个导通端子(图19中为右侧的端子)连接。晶体管的Tr29的另一个导通端子与晶体管Tr23的源极端子、晶体管Tr24、Tr27的漏极端子及晶体管Tr28的栅极端子连接。晶体管Tr22的栅极端子与晶体管Tr25的源极端子、晶体管Tr26、Tr28的漏极端子及晶体管Tr27的栅极端子连接。晶体管Tr23、Tr26的栅极端子及晶体管Tr24的源极端子与全导通控制端子AON连接。晶体管Tr24、Tr25的栅极端子及晶体管Tr26的源极端子与启动端子ST连接。高电平电位VDD被施加到晶体管Tr21、Tr23的漏极端子及晶体管Tr29的栅极端子。低电平电位VSS被施加到晶体管Tr22、Tr27、Tr28的源极端子及电阻器R2的另一端。下面，将与晶体管Tr21的栅极端子连接的节点称为n21，将与晶体管Tr22的栅极端子连接的节点称为n22，将与晶体管Tr23的源极端子连接的节点称为n23。

图2是移位寄存器60的电源导通时的时序图。图20中，记载了初始化信号生成电路62内的节点n21、n22的电位变化。另外，为了附图记载的方便，图18和图20中初始化信号INIT的高电平期间的长度不同。

参照图20，对导通序列实行时的初始化信号生成电路62的动作进行说明。在导通序列实行前，节点n21～n23的电位是不定的。若全导通控制信号AON变为高电平，则晶体管Tr23、Tr26导通。这时低电平的启动信号ST被提供到晶体管Tr26的源极端子，因此若晶体管Tr26导通，则节点n22的电位成为低电平，晶体管Tr22、Tr27截止。另一方面，若晶体管Tr23导通，则节点n23的电位成为(VDD-Vth)，晶体管Tr28导通。因为高电平电位VDD被施加到晶体管Tr29的栅极端子，所以节点n21和节点n23电连接。因此，节点n21的电位也上升到(VDD-Vth)。若节点n21的电位上升到(VDD-Vth)，则晶体管Tr29截止，节点n21成为悬浮状态。若在中途节点n21的电位超过晶体管的导通电平，则晶体管Tr21导通。因此，输出端子INIT的电位成高电平。这时，由于节点n21和输出端子INIT之间的寄生电容，节点n21的电位被提升。因为节点n21的电位变得高于(VDD+Vth)，所以输出端子INIT的电位变得与高电平电位VDD(没有阈值下降的高电平电位)相等。

接下来，若全导通控制信号AON变为低电平，则晶体管Tr23、Tr26截止。在此以后，节点n21、n23以悬浮状态保持高电平电位，节点n22以悬浮状态保持低电平电位。

接下来，若启动信号ST变为高电平，则晶体管Tr24、Tr25导通。这时低电平的全导通控制信号AON被提供到晶体管Tr24的源极端子，因此若晶体管Tr24导通，则节点n21、n23的电位成为低电平，晶体管Tr21、Tr28截止。另一方面，若晶体管Tr25导通，则节点n22的电位成为(VDD-Vth)，晶体管Tr22、Tr27导通。因而，输出信号INIT成为低电平。

接下来，若启动信号ST变为低电平，则晶体管Tr24、Tr25截止。在此以后，节点n21、n23以悬浮状态保持低电平电位，节点n22以悬浮状态保持高电平电位。

这样一来，在全导通控制信号AON变为高电平后，直到启动信号ST变为高电平为止的期间，初始化信号生成电路62输出高电平的初始化信号INIT，在那以外输出低电平的初始化信号INIT。

在进行初始化前初始化信号INIT的电位接近高电平电位VDD的情况下，晶体管Tr21导通时的初始化信号INIT的电位的变化量较小。因此，节点n21的电位的提升量较小，初始化信号INIT的电位有时没有上升到高电平电位VDD。电阻器R2具有在进行初始化前将初始化信号INIT固定为低电平的功能。包含电阻器R2的初始化信号生成电路62中，晶体管Tr21导通时的初始化信号INIT的电位变化量较大。因此，节点n21的电位的提升量较大，初始化信号INIT的电位上升到高电平电位VDD。另外，即使删除电阻器R2，初始化信号生成电路62也与上述说明同样地进行动作。

为了防止如下的情况而设置晶体管Tr29，即在节点n21的电位被提升时，将节点n23的电位抑制到(VDD-Vth)以下，高电压被施加到晶体管Tr24、Tr27的情况。

图21是比较例所涉及的初始化信号生成电路的电路图。图21所示的初始化信号生成电路962中，低电平电位VSS被固定地施加到晶体管Tr24、Tr26的源极端子。如下所示，与初始化信号生成电路962相比，初始化信号生成电路62更抗噪声。

将移位寄存器作为扫描线驱动电路备置的显示装置中，噪声容易叠加于从电源电路供给的低电平电位VSS。在初始化信号生成电路962中，从电源电路供给的低电平电位VSS被施加到晶体管Tr24的源极端子。在节点n21、n23以悬浮状态保持高电平电位的期间，若噪声叠加于低电平电位VSS，低电平电位VSS暂时大幅下降，则晶体管Tr24的栅极-源极间电压超过阈值电压Vth，晶体管Tr24有时会导通。若晶体管Tr24导通，则节点n21、n23中累积的电荷被放电(从节点n21、n23漏掉电荷)，节点n21、n23的电位下降。若节点n21、n23的电位变得低于晶体管的导通电位，则晶体管Tr21截止，输出的初始化信号INIT的电位成为不定，因此移位寄存器进行误动作。

此外，在节点n22以悬浮状态保持高电平电位的期间，若噪声叠加于低电平电位VSS，低电平电位VSS暂时大幅下降，则晶体管Tr26的栅极-源极间电压超过阈值电压Vth，晶体管Tr26有时会导通。若晶体管Tr26导通，则节点n22中累积的电荷被放电(从节点n22漏掉电荷)，节点n22的电位下降。若节点n22的电位变得低于晶体管的导通电位，则晶体管Tr22截止，输出的初始化信号INIT的电位成为不定，因此移位寄存器进行误动作。

与此相对，在初始化信号生成电路62中，全导通控制信号AON被提供到晶体管Tr24的源极端子，启动信号ST被提供到晶体管Tr26的源极端子。因为启动信号ST和初始化信号INIT从电源电路以外的电路被供给，所以噪声不叠加于启动信号ST和初始化信号INIT。

因此，在节点n21、n23以悬浮状态保持高电平电位的期间，即使在噪声叠加于从电源电路供给的低电平电位VSS的情况下，晶体管Tr24也稳定地保持截止状态。此外，在节点n21、n23以悬浮状态保持低电平电位时，全导通控制信号AON是低电平。因此，由于晶体管Tr24中流动的截止漏电流，节点n21、n23的电位不上升。因而，根据初始化信号生成电路62，能够防止从节点n21、n23漏掉电荷所导致的误动作、和节点n21、n23的电位上升所导致的误动作。

此外，在节点n22以悬浮状态保持高电平电位的期间，即使在噪声叠加于从电源电路供给的低电平电位VSS的情况下，晶体管Tr26也稳定地保持截止状态。此外，在节点n22以悬浮状态保持低电平电位时，启动信号ST是低电平。因此，由于晶体管Tr26中流动的截止漏电流，节点n22的电位不上升。因而，根据初始化信号生成电路62，能够防止从节点n22漏掉电荷所导致的误动作、和节点n22的电位上升所导致的误动作。

如上所示，本实施方式所涉及的移位寄存器60的单位电路61具备与第二节点(节点n2)对应的控制晶体管(晶体管Tr11)。被提供到控制晶体管的控制端子的第一控制信号是在全导通输出时成为导通电平的全导通控制信号AON，被提供到控制晶体管的第二导通端子的第二控制是在移位开始时成为导通电平的启动信号ST、以及全导通控制信号的否定信号AONB中的任一个。因而，能够在全导通输出时将第二节点的电位控制为截止电平。此外，能够防止从电源电路供给的电位上叠加的噪声所导致的从第二节点漏掉电荷，并防止移位寄存器60的误动作。

此外，单位电路61的节点控制部包含：与全导通控制信号的否定信号AONB对应地将导通电位供给到第一晶体管的晶体管Tr15；具有与第二节点连接的导通端子、与第三节点(节点n4)连接的导通端子、全导通控制信号的否定信号AONB被提供的控制端子的晶体管Tr14；以及与全导通控制信号AON对应地将第二节点的电位控制为截止电平的晶体管Tr11。第二晶体管的控制端子(晶体管Tr4的栅极端子)、第四晶体管的第二导通端子(晶体管Tr6的源极端子)、以及第五晶体管的第二导通端子(晶体管Tr7的源极端子)与第三节点连接。因而，在通常动作时，第二节点和第三节点电连接，第一晶体管与输入信号对应地将第一节点的电位控制为导通电平。在全导通输出时，第三节点的电位成为导通电平，第一及第二节点的电位成为截止电平，输出晶体管截止，输出端子的电位成为导通电平。这样一来，移位寄存器60能够选择性地进行通常动作和全导通输出动作。

此外，如图16所示的电路包括：移位寄存器60、和生成供给到移位寄存器60的控制信号(初始化信号INIT)的控制信号生成电路(初始化信号生成电路62)。控制信号生成电路包含置位晶体管(晶体管Tr23、Tr25)、和复位晶体管(晶体管Tr24、Tr26)，置位晶体管将导通电位施加到节点(节点n21、n22)，复位晶体管具有：与节点连接的第一导通端子、第一控制信号(启动信号ST、全导通控制信号AON)从外部被提供的控制端子、以及第二控制信号(全导通控制信号AON、启动信号ST)从外部被提供的第二导通端子，第一控制信号是至少在通常动作时成为截止电平的控制信号，第二控制信号是在第一控制信号为导通电平时成为截止电平的控制信号。

因而，通过将从外部供给的控制信号提供到复位晶体管的控制端子和第二导通端子，能够防止从电源电路供给的电位上叠加的噪声所导致的从节点漏掉电荷。由此，能够防止控制信号生成电路的误动作，并防止移位寄存器的误动作。

关于本实施方式所涉及的移位寄存器60，能够构成以下的变形例。变形例所涉及的移位寄存器的初级的单位电路中，也可将晶体管Tr5的源极端子与初始化端子INIT或全导通控制端子AON连接。

(第七实施方式)

本发明的第七实施方式所涉及的移位寄存器具有图1所示的结构。然而，本实施方式所涉及的移位寄存器具备图22所示的单位电路71，来代替单位电路11。

图22所示的单位电路71包含9个N沟道型晶体管Tr1～Tr3、Tr9、Tr10、Tr12、Tr15～Tr17及电容器C1。晶体管Tr1的漏极端子与时钟端子CKA连接。晶体管Tr1的源极端子与晶体管Tr2、Tr16的漏极端子、晶体管Tr12的源极端子及输出端子OUT连接。晶体管Tr1的栅极端子与晶体管Tr3的源极端子及晶体管Tr9、Tr10、Tr17的漏极端子连接。晶体管Tr3的漏极端子与晶体管Tr15的源极端子连接。晶体管Tr2、Tr17的栅极端子与时钟端子CKB连接。晶体管Tr3的栅极端子、晶体管Tr15的漏极端子及晶体管Tr17的源极端子与输入端子IN连接。晶体管Tr9、Tr16的栅极端子与初始化端子INIT连接。晶体管Tr9的源极端子、晶体管Tr10、Tr12的栅极端子及晶体管Tr12的漏极端子与全导通控制端子AON连接。晶体管Tr10的源极端子及晶体管Tr15的栅极端子与全导通控制端子AONB连接。对晶体管Tr2、Tr16的源极端子固定地施加低电平电位VSS。电容器C1被设置于晶体管Tr1的栅极端子和源极端子之间，作为自举电容而发挥作用。

单位电路71中，晶体管Tr3、Tr9、Tr10、Tr15、Tr17作为控制节点n1的电位的节点控制部而发挥作用。晶体管Tr1具有与时钟端子CKA连接的漏极端子、与输出端子OUT连接的源极端子、与节点n1连接的栅极端子，作为输出晶体管而发挥作用。晶体管Tr2具有与输出端子OUT连接的漏极端子、截止电位(低电平电位VSS)被施加的源极端子、时钟信号CKB被提供的栅极端子，作为输出复位晶体管而发挥作用。

晶体管Tr3作为与输入信号IN对应地将节点n1的电位控制为导通电平的第一晶体管而发挥作用。晶体管Tr17作为与时钟信号CKB对应地将节点n1的电位控制为截止电平的第二晶体管而发挥作用。晶体管Tr12与全导通控制信号AON对应地将输出端子OUT的电位控制为导通电平。晶体管Tr16与初始化信号INIT对应地将输出端子OUT的电位控制为截止电平。晶体管Tr15与全导通控制信号的否定信号AONB对应地将输入信号IN提供到第一晶体管的漏极端子。晶体管Tr10与全导通控制信号AON对应地通过第一导通端子控制节点n1的电位。晶体管Tr9与初始化信号INIT对应地通过第一导通端子控制节点n1的电位。晶体管Tr9、Tr10作为控制晶体管而发挥作用。

本实施方式所涉及的移位寄存器在初始化信号INIT为高电平时进行初始化，在初始化信号INIT和全导通控制信号AON为低电平时进行通常动作，在全导通控制信号AON为高电平时进行全导通输出。此外，初始化信号INIT和全导通控制信号AON不会都成为高电平。

本实施方式所涉及的移位寄存器按照图3所示的时序图(但节点n2的电位变化除外)进行动作。在通常动作时，因为初始化信号INIT和全导通控制信号AON为低电平，所以晶体管Tr9、Tr10、Tr12、Tr16截止。因此，这些晶体管对移位寄存器10的通常动作不造成影响。此外，因为晶体管Tr15导通，所以输入信号IN被提供到晶体管Tr3的漏极端子。

下面，对初级的单位电路SR1的通常动作进行说明。在期间t0中，输入信号IN(启动信号ST)变为高电平。因此，晶体管Tr3导通，节点n1的电位成为高电平，晶体管Tr1导通。此外，因为时钟信号CKB和输入信号IN都是高电平，所以节点n1的电位由于晶体管Tr17的作用而成为高电平。这时时钟信号CKA是低电平，因此输出信号OUT仍然是低电平。因此，晶体管Tr3截止。在此以后，节点n1以悬浮状态保持高电平。

在期间t1中，时钟信号CKA变为高电平。这时晶体管Tr1是导通状态，因此输出信号OUT成为高电平。通过自举动作，输出端子OUT的电位变得与时钟信号CKA的高电平电位VDD相等。在期间t1的后半部，时钟信号CKA变为低电平。因此，输出信号OUT成为低电平，节点n1的电位恢复为与期间t0相同的电位(VDD-Vth)。

在期间t2中，时钟信号CKB变为高电平。因此，晶体管Tr2、Tr17导通，输出信号OUT成为低电平。这时输入信号IN是低电平，因此节点n1的电位成为低电平，晶体管Tr1截止。在期间t2的后半部，时钟信号CKB变为低电平。因此，晶体管Tr2、Tr17截止。

像这样，单位电路SR1的输出信号OUT在期间t1内的时钟信号CK1的高电平期间成为高电平(电位为VDD)。与第一实施方式所涉及的移位寄存器同样地，本实施方式所涉及的移位寄存器的输出信号O1～On各延迟时钟信号CK1的1/2周期，并且以与时钟信号CK1的高电平期间相同长度的时间按顺序成为高电平。

在初始化时，初始化信号INIT成为高电平。因此，晶体管Tr9、Tr16导通。这时全导通控制信号AON是低电平，因此节点n1的电位成为低电平，晶体管Tr1截止。这时晶体管Tr12也截止，因此输出信号OUT由于晶体管Tr16的作用而成为低电平。

在全导通控制时，全导通控制信号AON成为高电平，否定信号AONB成为低电平。因此，晶体管Tr10、Tr12导通，晶体管Tr15截止。这时否定信号AONB是低电平，因此节点n1的电位由于晶体管Tr10的作用而成为低电平，晶体管Tr1截止。这时晶体管Tr16也截止，因此输出信号OUT由于晶体管Tr12的左右而成为高电平。

在单位电路71中，否定信号AONB被提供到晶体管Tr10的源极端子，全导通控制信号AON被提供到晶体管Tr9的源极端子。全导通控制信号AONB和否定信号AONB从设置于外部的显示控制电路被供给。因此，噪声几乎不叠加于全导通控制信号AONB和否定信号AONB。因而，在第一保持期间(节点n1以悬浮状态保持高电平电位的期间)，即使在噪声叠加于从电源电路供给的低电平电位VSS的情况下，晶体管Tr9、Tr10也稳定地保持截止状态。因而，根据本实施方式所涉及的移位寄存器，能够防止第一保持期间中的从节点n1漏掉电荷，从而防止误动作。

另外，也可代替否定信号AONB将初始化信号INIT、启动信号ST提供到晶体管Tr10的源极端子。此外，既可代替全导通控制信号AON将启动信号ST提供到晶体管Tr9的源极端子，也可代替全导通控制信号AON将初始化信号的否定信号提供到晶体管Tr9的源极端子。即使这些变形例所涉及的移位寄存器，也能得到与本实施方式所涉及的移位寄存器同样的效果。

如上所示，本实施方式所涉及的移位寄存器的单位电路71包括：输出晶体管(晶体管Tr1)，其具有与用于输入时钟信号的时钟端子连接的第一导通端子、与用于输出时钟信号的输出端子连接的第二导通端子、与第一节点(节点n1)连接的控制端子；输出复位晶体管(晶体管Tr2)，其具有与输出端子连接的第一导通端子、施加了截止电位的第二导通端子、第二时钟信号被提供的控制端子；以及节点控制部(晶体管Tr3、Tr9、Tr10、Tr15、Tr17)，其控制第一节点的电位。节点控制部包含控制晶体管(晶体管Tr9、Tr10)，控制晶体管通过第一导通端子控制第一节点的电位。控制晶体管具有：第一控制信号(初始化信号INIT、全导通控制信号AON)被提供的控制端子，其中，第一控制信号是从外部供给的控制信号之中的、至少在通常动作时成为截止电平的控制信号；以及第二控制信号(全导通控制信号AON、否定信号AONB)被提供的第二导通端子，其中，第二控制信号是从外部供给的控制信号之中的、在第一控制信号为导通电平时成为截止电平的控制信号。

像这样，通过设置控制晶体管，能够在第一控制信号为导通电平时将第一节点的电位控制为截止电平。此外，通过将从外部供给的控制信号提供到控制晶体管的控制端子和第二导通端子，能够防止从电源电路供给的电位上叠加的噪声所导致的从第一节点漏掉电荷，并防止移位寄存器的误动作。

此外，第一控制信号是在全导通输出时成为导通电平的全导通控制信号，第二控制信号是在初始化时成为导通电平的初始化信号、全导通控制信号的否定信号、以及在移位开始时成为导通电平的启动信号中的任一个。因而，能够在全导通输出时将第一节点的电位控制为截止电平。

此外，第一控制信号是在初始化时成为导通电平的初始化信号，第二控制信号是在全导通输出时成为导通电平的全导通控制信号、在移位开始时成为导通电平的启动信号、以及初始化信号的否定信号中的任一个。因而，能够在初始化时将第一节点的电位控制为截止电平。

此外，节点控制部包含：第一晶体管(晶体管Tr3)，其与单位电路的输入信号对应地将第一节点的电位控制为导通电平；第二晶体管(晶体管Tr17)，其与第二时钟信号对应地将第一节点的电位控制为截止电平。因而，基于输入信号和第二时钟信号，能够将单位电路的状态切换为第一节点的电位为导通电平的状态、和第一节点的电位为截止电平的状态。

此外，单位电路包括：与全导通控制信号对应地将输出端子的电位控制为导通电平的晶体管Tr12；以及与在初始化时成为导通电平的初始化信号对应地将输出端子的电位控制为截止电平的晶体管Tr16。节点控制部包含：与全导通控制信号的否定信号对应地将输入信号提供到第一晶体管的第一导通端子(晶体管Tr3的漏极端子)的晶体管Tr15。因而，能够在初始化时将输出端子的电位控制为截止电平，在全导通输出时将输出端子的电位控制为导通电平，在通常动作时将输入信号提供到第一晶体管的第一导通端子。

关于本实施方式所涉及的移位寄存器，能够构成以下的变形例。变形例所涉及的移位寄存器的单位电路中，节点控制部也可包含具有如下端子的晶体管，即与晶体管Tr1的栅极端子连接的导通端子；与晶体管Tr3的源极端子及晶体管Tr9、Tr10、Tr17的漏极端子连接的导通端子；以及高电平电位VDD被固定地施加了的控制端子(栅极端子)。由此，能够防止高电压被施加到晶体管Tr3、Tr9、Tr10、Tr17的端子间。

(第八实施方式)

第八实施方式中，对从一个单位电路输出多个输出信号的移位寄存器进行说明。与第一实施方式所涉及的移位寄存器10同样地，本实施方式所涉及的移位寄存器在初始化信号INIT为高电平时进行初始化，在初始化信号INIT和全导通控制信号AON为低电平时进行通常动作，在全导通控制信号AON为高电平时进行全导通输出。

图23是示出本实施方式的第一例所涉及的移位寄存器的结构的框图。图23所示的移位寄存器80具有将(n/2)个单位电路81多级连接的结构。单位电路81具有输入端子IN、时钟端子CKA、CKB、CKC、初始化端子INIT、全导通控制端子AON、AONB及输出端子OUT1、OUT2。从外部将启动信号ST、三相的时钟信号CK1～CK3、初始化信号INIT、全导通控制信号AON及否定信号AONB供给到移位寄存器80。移位寄存器80基于三相的时钟信号进行动作，从一个单位电路输出两个输出信号。

启动信号ST被提供到初级的单位电路81的输入端子IN。初始化信号INIT、全导通控制信号AON及否定信号AONB以与第一实施方式所涉及的移位寄存器10相同的方式被提供到(n/2)个单位电路81。将1以上n/3以下的整数设为k时，时钟信号CK1被提供到第(3k-2)级的单位电路81的时钟端子CKA、第(3k-1)级的单位电路81的时钟端子CKB、以及第3k级的单位电路81的时钟端子CKC。时钟信号CK2被提供到第(3k-2)级的单位电路81的时钟端子CKB、第(3k-1)级的单位电路81的时钟端子CKC、以及第3k级的单位电路81的时钟端子CKA。时钟信号CK3被提供到第(3k-2)级的单位电路81的时钟端子CKC、第(3k-1)级的单位电路81的时钟端子CKA、以及第3k级的单位电路81的时钟端子CKB。单位电路81的输出信号OUT1、OUT2作为输出信号O1～On被输出到外部。输出信号OUT2被提供到次级的单位电路81的输入端子IN。

图24是单位电路81的电路图。图24所示的单位电路81是在单位电路13(图6)中将输出端子OUT改名为输出端子OUT1，追加晶体管Tr16、Tr1b、Tr2b、Tr8b、Tr12b、Tr13b、Tr16b和电容器C1b，并将晶体管Tr6的栅极端子的连接目标变更为时钟端子CKC的单位电路。晶体管Tr16的漏极端子与输出端子OUT1等连接，对晶体管Tr16的源极端子施加低电平电位VSS，晶体管Tr16的栅极端子与初始化端子INIT连接。晶体管Tr1b、Tr2b、Tr8b、Tr12b、Tr13b、Tr16b和电容器C1b以与晶体管Tr1、Tr2、Tr8、Tr12、Tr13、Tr16和电容器C1相同的方式连接。但是，晶体管Tr1b的漏极端子与时钟端子CKB连接。

图25是移位寄存器80的通常动作时的时序图。如图25所示，在通常动作时，时钟信号CK1以规定的周期成为高电平和低电平。时钟信号CK1的高电平期间比1/3周期短。时钟信号CK2是使时钟信号CK1延迟了1/3周期的信号，时钟信号CK3是使时钟信号CK1延迟了2/3周期的信号。启动信号ST在期间t0内的时钟信号CK3的高电平期间成为高电平。

在通常动作时，因为初始化信号INIT和全导通控制信号AON是低电平，所以晶体管Tr7、Tr10～Tr12、Tr16、Tr12b、Tr16b截止。因此，这些晶体管不对移位寄存器80的通常动作造成影响。对晶体管Tr3的漏极端子提供高电平的否定信号AONB。

下面，对初级的单位电路SR1的通常动作进行说明。在期间t0、t1中，单位电路SR1与第一实施方式所涉及的移位寄存器10的初级的单位电路11同样地进行动作。在期间t0中，单位电路SR1的输入信号IN(启动信号ST)变为高电平。因此，节点n1、n1b、n3的电位成为(VDD-Vth)。节点n2的电位成为接近低电平电位VSS的电位，晶体管Tr1、Tr1b导通。在期间t0中，因为单位电路SR1的时钟信号CKA、CKB(时钟信号CK1、CK2)是低电平，所以输出信号OUT1、OUT2仍然是低电平。在期间t0的后半部，输入信号IN变为低电平。在此以后，节点n1、n1b、n3以悬浮状态保持高电平电位。

在期间t1中，单位电路SR1的时钟信号CKA变为高电平。这时，节点n1的电位由于自举动作而高于(VDD-Vth)，输出端子OUT1的电位变得与时钟信号CKA的高电平电位VDD相等。在期间t1的后半部，时钟信号CKA变为低电平。因此，输出信号OUT1成为低电平，节点n1的电位恢复为(VDD-Vth)。

在期间t2中，单位电路SR1的时钟信号CKB变为高电平。这时，节点n1b的电位由于自举动作而高于(VDD-Vth)，输出端子OUT2的电位变得与时钟信号CKB的高电平电位VDD相等。在期间t2的后半部，时钟信号CKB变为低电平。因此，输出信号OUT2成为低电平，节点n1b的电位恢复为(VDD-Vth)。

在期间t3中，单位电路SR1的时钟信号CKC(时钟信号CK3)变为高电平。因此，节点n2的电位成为高电平，节点n1、n1b、n3的电位成为低电平，晶体管Tr1、Tr1b截止，晶体管Tr2、Tr2b导通。输出信号OUT1、OUT2被固定为低电平。在期间t3的后半部，时钟信号CKC变为低电平。在此以后，节点n2以悬浮状态保持高电平电位。

单位电路SR1的输出信号OUT1在期间t1内的时钟信号CK1的高电平期间成为高电平(电位为VDD)。单位电路SR1的输出信号OUT2在期间t2内的时钟信号CK2的高电平期间成为高电平(电位为VDD)。像这样，单位电路SR1延迟时钟信号CK1的1/3周期，将两个输出信号OUT1、OUT2按顺序设为高电平。第2级以后的单位电路SR2～SRn/2自前级的单位电路81延迟时钟信号CK1的2/3周期并同样地进行动作。因而，移位寄存器80的输出信号O1～On各延迟时钟信号CK1的1/3周期，并且以与时钟信号CK1的高电平期间相同长度的时间按顺序成为高电平。

移位寄存器80在初始化时及全导通输出时与第一实施方式所涉及的移位寄存器10同样地进行动作。另外，为了在初始化信号INIT变为高电平时立即将输出信号OUT1、OUT2设为低电平，设置了晶体管Tr16、Tr16b。

即使在不包含晶体管Tr16、Tr16b的单位电路中，若初始化信号INIT变为高电平，则虽然花费时间，但输出信号OUT1、OUT2最终成为低电平。在进行初始化前输出信号OUT1、OUT2为高电平的情况下，晶体管Tr8、Tr8b处于导通状态。因此，若初始化信号INIT变为高电平，则高电平电位通过晶体管Tr7被施加到节点n2，而低电平电位通过晶体管Tr8、Tr8b被施加到节点n2，因此节点n2的电位成为中间电位。因此，晶体管Tr2、Tr2b稍微接近导通状态，输出端子OUT1、OUT2的电位稍微接近低电平，晶体管Tr8、Tr8b稍微接近截止状态。通过重复以上的动作，最终晶体管Tr8、Tr8b截止，节点n2的电位成为高电平，输出信号OUT1、OUT2成为低电平。

图26是示出本实施方式的第二例所涉及的移位寄存器的结构的框图。图26所示的移位寄存器82具有将(n/3)个单位电路83多级连接的结构。单位电路83具有输入端子IN、时钟端子CKA、CKB、CKC、CKD、初始化端子INIT、全导通控制端子AON、AONB及输出端子OUT1～OUT3。从外部将启动信号ST、四相的时钟信号CK1～CK4、初始化信号INIT、全导通控制信号AON及否定信号AONB供给到移位寄存器82。移位寄存器82基于四相的时钟信号进行动作，从一个单位电路输出三个输出信号。

启动信号ST被提供到初级的单位电路83的输入端子IN。初始化信号INIT、全导通控制信号AON及否定信号AONB以与第一实施方式所涉及的移位寄存器10相同的方式被提供到(n/3)个单位电路83。将1以上n/4以下的整数设为k时，时钟信号CK1被提供到第(4k-3)级的单位电路83的时钟端子CKA、第(4k-2)级的单位电路83的时钟端子CKB、第(4k-1)级的单位电路83的时钟端子CKC、以及第4k级的单位电路83的时钟端子CKD。时钟信号CK2被提供到第(4k-3)级的单位电路83的时钟端子CKB、第(4k-2)级的单位电路83的时钟端子CKC、第(4k-1)级的单位电路83的时钟端子CKD、以及第4k级的单位电路83的时钟端子CKA。时钟信号CK3被提供到第(4k-3)级的单位电路83的时钟端子CKC、第(4k-2)级的单位电路83的时钟端子CKD、第(4k-1)级的单位电路83的时钟端子CKA、以及第4k级的单位电路83的时钟端子CKB。时钟信号CK4被提供到第(4k-3)级的单位电路83的时钟端子CKD、第(4k-2)级的单位电路83的时钟端子CKA、第(4k-1)级的单位电路83的时钟端子CKB、以及第4k级的单位电路83的时钟端子CKC。单位电路83的输出信号OUT1～OUT3作为输出信号O1～On被输出到外部。输出信号OUT3被提供到次级的单位电路83的输入端子IN。

图27是单位电路83的电路图。相对于单位电路81，图27所示的单位电路83是追加晶体管Tr1c、Tr2c、Tr8c、Tr12c、Tr13c、Tr16c和电容器C1c，并将晶体管Tr6的栅极端子的连接目标变更为时钟端子CKD的单位电路。晶体管Tr1c、Tr2c、Tr8c、Tr12c、Tr13c、Tr16c和电容器C1c以与晶体管Tr1、Tr2、Tr8、Tr12、Tr13、Tr16和电容器C1相同的方式连接。但是，晶体管Tr1c的漏极端子与时钟端子CKC连接。

图28是移位寄存器82的通常动作时的时序图。如图28所示，在通常动作时，时钟信号CK1以规定的周期成为高电平和低电平。时钟信号CK1的高电平期间比1/4周期短。时钟信号CK2是使时钟信号CK1延迟了1/4周期的信号，时钟信号CK3是使时钟信号CK1延迟了1/2周期的信号，时钟信号CK4是使时钟信号CK1延迟了3/4周期的信号。启动信号ST在期间t0内的时钟信号CK4的高电平期间成为高电平。

在通常动作时，因为初始化信号INIT和全导通控制信号AON是低电平，所以晶体管Tr7、Tr10～Tr12、Tr16、Tr12b、Tr16b、Tr12c、Tr16c截止。因此，这些晶体管不对移位寄存器82的通常动作造成影响。对晶体管Tr3的漏极端子提供高电平的否定信号AONB。

移位寄存器82在通常动作时与移位寄存器80同样地进行动作。单位电路SR1的输出信号OUT1在期间t1内的时钟信号CK1的高电平期间成为高电平(电位为VDD)。单位电路SR1的输出信号OUT2在期间t2内的时钟信号CK2的高电平期间成为高电平(电位为VDD)。单位电路SR1的输出信号OUT3在期间t3内的时钟信号CK3的高电平期间成为高电平(电位为VDD)。像这样，初级的单位电路SR1延迟时钟信号CK1的1/4周期，将三个输出信号OUT1～OUT3按顺序设为高电平。第2级以后的单位电路SR2～SRn/3自前级的单位电路83延迟时钟信号CK1的3/4周期并同样地进行动作。因而，移位寄存器82的输出信号O1～On各延迟时钟信号CK1的1/4周期，并且以与时钟信号CK1的高电平期间相同长度的时间按顺序成为高电平。移位寄存器82在初始化时及全导通输出时与第一实施方式所涉及的移位寄存器10同样地进行动作。

图29是示出本实施方式的第三例所涉及的移位寄存器的结构的框图。图29所示的移位寄存器84具有将(n/2)个单位电路81多级连接的结构。从外部将启动信号ST、四相的时钟信号CK1～CK4、初始化信号INIT、全导通控制信号AON及否定信号AONB供给到移位寄存器84。移位寄存器84基于四相的时钟信号进行动作，从一个单位电路输出两个输出信号。

启动信号ST被提供到初级的单位电路81的输入端子IN。初始化信号INIT、全导通控制信号AON及否定信号AONB以与第一实施方式所涉及的移位寄存器10相同的方式被提供到(n/2)个单位电路81。时钟信号CK1被提供到第奇数级的单位电路81的时钟端子CKA、和第偶数级的单位电路81的时钟端子CKC。时钟信号CK2被提供到第奇数级的单位电路81的时钟端子CKB。时钟信号CK3被提供到第奇数级的单位电路81的时钟端子CKC、和第偶数级的单位电路81的时钟端子CKA。时钟信号CK4被提供到第偶数级的单位电路81的时钟端子CKB。单位电路81的输出信号OUT1、OUT2作为输出信号O1～On被输出到外部。输出信号OUT2被提供到次级的单位电路81的输入端子IN。

图30是移位寄存器84的通常动作时的时序图。如图30所示，启动信号ST和时钟信号CK1～CK4与移位寄存器82的情况同样地进行变化。移位寄存器84在通常动作时与移位寄存器80、82同样地进行动作。单位电路SR1的输出信号OUT1在期间t1内的时钟信号CK1的高电平期间成为高电平(电位为VDD)。单位电路SR1的输出信号OUT2在期间t2内的时钟信号CK2的高电平期间成为高电平(电位为VDD)。像这样，初级的单位电路SR1延迟时钟信号CK1的1/4周期，将两个输出信号OUT1、OUT2按顺序设为高电平。第2级以后的单位电路SR2～SRn/2自前级的单位电路81延迟时钟信号CK1的1/2周期并同样地进行动作。因而，移位寄存器84的输出信号O1～On各延迟时钟信号CK1的1/4周期，并且以与时钟信号CK1的高电平期间相同长度的时间按顺序成为高电平。移位寄存器84在初始化时及全导通输出时与第一实施方式所涉及的移位寄存器10同样地进行动作。

图31是示出本实施方式的第四例所涉及的移位寄存器的结构的框图。图31所示的移位寄存器86具有将(n/2)个单位电路81多级连接的结构。从外部将启动信号ST、四相的时钟信号CK1～CK4、初始化信号INIT、全导通控制信号AON及否定信号AONB供给到移位寄存器86。移位寄存器86基于四相的时钟信号进行动作，从一个单位电路输出两个输出信号。

启动信号ST被提供到初级的单位电路81的输入端子IN。初始化信号INIT、全导通控制信号AON及否定信号AONB以与第一实施方式所涉及的移位寄存器10相同的方式被提供到(n/2)个单位电路81。时钟信号CK1被提供到第奇数级的单位电路81的时钟端子CKA。时钟信号CK2被提供到第奇数级的单位电路81的时钟端子CKB、和第偶数级的单位电路81的时钟端子CKC。时钟信号CK3被提供到第偶数级的单位电路81的时钟端子CKA。时钟信号CK4被提供到第奇数级的单位电路81的时钟端子CKC、和第偶数级的单位电路81的时钟端子CKB。单位电路81的输出信号OUT1、OUT2作为输出信号O1～On被输出到外部。输出信号OUT2被提供到次级的单位电路81的输入端子IN。

图32是移位寄存器86的通常动作时的时序图。如图32所示，启动信号ST和时钟信号CK1～CK4与移位寄存器82、84的情况同样地进行变化。移位寄存器86在通常动作时与移位寄存器80、82、84同样地进行动作。单位电路SR1的输出信号OUT1在期间t1内的时钟信号CK1的高电平期间成为高电平(电位为VDD)。单位电路SR1的输出信号OUT2在期间t2内的时钟信号CK2的高电平期间成为高电平(电位为VDD)。像这样，初级的单位电路SR1延迟时钟信号CK1的1/4周期，将两个输出信号OUT1、OUT2按顺序设为高电平。第2级以后的单位电路SR2～SRn/2自前级的单位电路81延迟时钟信号CK1的1/2周期并同样地进行动作。因而，移位寄存器86的输出信号O1～On各延迟时钟信号CK1的1/4周期，并且以与时钟信号CK1的高电平期间相同长度的时间按顺序成为高电平。另外，移位寄存器86中，节点n1、n1b的电位为高电平且节点n2的电位为低电平的期间与移位寄存器84相比长了时钟信号CK1的1/4周期。移位寄存器86在初始化时及全导通输出时与第一实施方式所涉及的移位寄存器10同样地进行动作。

在从一个单位电路输出多个输出信号的移位寄存器中，第一保持期间(节点n1、n3等以悬浮状态保持高电平电位的期间)变长。例如，图28中，期间t0～t3成为初级的单位电路83的第一保持期间。因此，不实行噪声对策的移位寄存器有时会由于从第一保持期间中的节点n1、n3漏掉电荷而进行误动作。

与此相对，本实施方式所涉及的移位寄存器80、82、84、86中，初始化信号INIT被提供到晶体管Tr10、Tr11的源极端子。因为初始化信号INIT从电源电路以外的电路被供给，所以噪声不叠加于初始化信号INIT。因此，在第一保持期间中，即使在噪声叠加于从电源电路供给的低电平电位VSS的情况下，晶体管Tr10也稳定地保持截止状态。因而，根据本实施方式所涉及的移位寄存器80、82、84、86，能够防止第一保持期间中的从节点n1、n3漏掉电荷，从而防止误动作。

如上所示，本实施方式所涉及的移位寄存器80、82、84、86中，单位电路81、83具备各多个输出晶体管、以及输出复位晶体管(晶体管Tr1、Tr2)。因而，通过从一个单位电路输出多个信号，能够削减移位寄存器的电路量。

关于本实施方式所涉及的移位寄存器80、82、84、86，能够构成以下的变形例。变形例所涉及的移位寄存器的单位电路中，也可将晶体管Tr10、Tr11的源极端子与全导通控制端子AONB或启动端子ST连接。此外，利用与上述说明同样的方法，也可构成基于五相以上的时钟信号进行动作，从一个单位电路输出多个输出信号的其他的移位寄存器。如移位寄存器80、86的单位电路81、移位寄存器82的单位电路83那样，在晶体管Tr5、Tr6一起导通的单位电路中，需要在晶体管Tr6和节点n2之间设置电阻器R1。与此相对，如移位寄存器84的单位电路81那样，在晶体管Tr5、Tr6不会一起导通的单位电路中，不需要设置电阻器R1。

(第九实施方式)

本发明的第九实施方式所涉及的移位寄存器具有图1所示的结构。然而，本实施方式所涉及的移位寄存器具备图33所示的单位电路91，来代替单位电路11。单位电路91是使用P沟道型晶体管来构成单位电路11的单位电路。单位电路91包含：12个P沟道型晶体管Trp1～Trp8、Trp10～Trp13、电容器C1及电阻器R1。

一般而言，为了使用P沟道型晶体管来构成使用N沟道型晶体管构成的电路，只要将N沟道型晶体管置换为P沟道型晶体管，调换电源的极性(使高电平电位VDD和低电平电位VSS反过来)，使输入信号的极性反转即可(使高电平和低电平反过来)。图34是本实施方式所涉及的移位寄存器的时序图。图34所示的时序图是对于图3所示的时序图使信号和节点的电位的极性反转而得到的。

根据本实施方式所涉及的移位寄存器，对于使用P沟道型晶体管构成的移位寄存器，能够防止从电源电路供给的高电平电位VDD上叠加的噪声所导致的误动作。此外，在这里，作为例子，对使用P沟道型晶体管构成第一实施方式所涉及的单位电路11的情况进行了说明，但是对于第二～第八实施方式所涉及的单位电路也能够应用同样的方法。

(第十实施方式)

第十实施方式中，对具备移位寄存器的显示装置的例子进行说明。图35是示出本实施方式所涉及的液晶显示装置的结构的框图。图35所示的液晶显示装置100包括：n根扫描线GL1～GLn、m根(m为2以上的整数)数据线SL1～SLm、(m×n)个像素电路101、显示控制电路102、移位寄存器103、以及数据线驱动电路104。移位寄存器103作为扫描线驱动电路而发挥作用。对于移位寄存器103，使用上述的移位寄存器中的任一个。图35中，使用第一实施方式所涉及的移位寄存器10。

扫描线GL1～GLn相互平行地配置，数据线SL1～SLm以与扫描线GL1～GLn正交的方式相互平行地配置。(m×n)个像素电路101与扫描线GL1～GLn和数据线SL1～SLm的交点对应地配置。像素电路101包含：N沟道型晶体管Tw(写入控制晶体管)、液晶电容Clc、以及辅助电容Ccs。晶体管Tw的栅极端子与一根扫描线连接，晶体管Tw的源极端子与一根数据线连接。晶体管Tw的漏极端子与液晶电容Clc和辅助电容Ccs的一端连接。辅助电容Ccs的另一端与辅助电容线CS连接。

下面，将像素电路101的配置区域称为显示区域。移位寄存器103沿显示区域的一边(在图35中为左边)配置。数据线驱动电路104沿显示区域的另一边(在图35中为上边)配置。显示控制电路102对移位寄存器103供给启动信号ST、两相的时钟信号CK1、CK2、初始化信号INIT、全导通控制信号AON、以及否定信号AONB，对数据线驱动电路104供给控制信号SC和数据信号DT。

移位寄存器103的输出端子O1～On分别与扫描线GL1～GLn的一端(在图35中为左端)连接。与初始化信号INIT、全导通控制信号AON、以及否定信号AONB对应地，移位寄存器103选择性地进行初始化、通常动作、以及全导通输出。移位寄存器103在通常动作时基于启动信号ST和两相的时钟信号CK1、CK2，驱动扫描线GL1～GLn。数据线驱动电路104基于控制信号SC和数据信号DT，驱动数据线SL1～SLm。

移位寄存器103的输出信号O1～On逐一按顺序成为高电平。电源电路对扫描线GL1～GLn之中的一根供给高电平电位VDD，对剩余(n-1)根供给低电平电位VSS。扫描线GL1～GLn和数据线SL1～SLm在显示区域内交叉，数据线SL1～SLm的电位与数据信号DT对应地(与显示图像对应地)发生变化。因此，噪声容易叠加于从电源电路供给的低电平电位VSS。根据移位寄存器103，能够对从电源电路供给的低电平电位VSS上叠加的噪声所导致的误动作进行防止。因而，利用移位寄存器103，能够使液晶显示装置100的可靠性变高。

图36是示出本实施方式所涉及的液晶显示装置的其他结构的框图。图36所示的液晶显示装置110包括：2n根扫描线GL1～GL2n、m根数据线SL1～SLm、(m×2n)个像素电路101、显示控制电路(未图示)、移位寄存器111、112、以及数据线驱动电路104。扫描线GL1～GL2n、数据线SL1～SLm、(m×2n)个像素电路101、以及数据线驱动电路104以与液晶显示装置100相同方式被配置。移位寄存器111、112作为扫描线驱动电路而发挥作用。对于移位寄存器111、112，使用第八实施方式的第三例所涉及的移位寄存器84。

移位寄存器111沿显示区域的一边(在图36中为左边)配置，移位寄存器112沿显示区域的相对的边(在图36中为右边)配置。移位寄存器111、112分别具有n个输出端子O1～On。移位寄存器的111的第i个(i为1以上n以下的整数)输出端Oi与第奇数个扫描线GL2i-1的一端(在图36中为左端)连接。移位寄存器111将第奇数个扫描线GL2i-1从一端侧驱动。移位寄存器的112的第i个输出端Oi与第偶数个扫描线GL2i的另一端(在图36中为右端)连接。移位寄存器112将第偶数个扫描线GL2i从另一端侧驱动。像这样，液晶显示装置110中，使用移位寄存器111将第奇数个扫描线GL2i-1从一端侧驱动，使用移位寄存器的112将第偶数个扫描线GL2i从另一端侧驱动。这种扫描线的驱动方法也被称为梳齿驱动。

液晶显示装置110包含从一个单位电路输出多个输出信号的移位寄存器111、112。如第八实施方式中说明的那样，在从一个单位电路输出多个输出信号的移位寄存器中，第一保持期间变长，因此在第一保持期间中容易发生从节点n1、n3漏掉电荷所导致的误动作。根据移位寄存器111、112，能够对从电源电路供给的低电平电位VSS上叠加的噪声所导致的误动作进行防止。因而，利用移位寄存器111、112，能够使液晶显示装置110的可靠性变高。

对移位寄存器111供给启动信号STL和四相的时钟信号CK1L～CK4L，对移位寄存器112供给启动信号STR和四相的时钟信号CK1R～CK4R。液晶显示装置110中，既可使供给到移位寄存器111的5个信号的相位和供给到移位寄存器112的5个信号的相位一致，也可错开时钟信号的1/2周期。后者的驱动方法也被称为两倍脉冲驱动。液晶显示装置进行两倍脉冲驱动的情况下的时序图为图37所示。

在液晶显示装置110进行梳齿驱动的情况下，在邻接的两根扫描线之间高电平期间重叠，因此使对像素电路101的写入的时间变长，从而能够进行高质量的显示。但是，在像素电路101内的晶体管Tw为导通状态时，通过晶体管Tw，像素电路101(或者，数据线SL1～SLm)和扫描线GL1～GL2n之间的寄生电容变大。若扫描线GL1～GL2n的高电平期间重叠，则导通状态的晶体管Tw的个数增加，在扫描线GL1～GL2n上产生较大的噪声。本实施方式所涉及的显示装置110中，即使在扫描线GL1～GL2n上产生较大的噪声，移位寄存器111、112也不进行误动作。因而，能够进行高质量的显示。

如上所示，本实施方式所涉及的显示装置包括：相互平行地配置的多个扫描线；以与扫描线正交的方式相互平行地配置的多个数据线；与扫描线及数据线的交点对应地配置的多个像素电路；以及作为驱动扫描线的扫描线驱动电路的上述的任何移位寄存器。因而，能够利用对从电源电路供给的电位上叠加的噪声所导致的误动作进行了防止的移位寄存器，来构成可靠性高的显示装置。

此外，关于以上说明的移位寄存器，能够将多个单位电路的特征在不违反其性质的范围内任意组合而结构各种变形例所涉及的移位寄存器。

[产业上的可利用性]

本发明的移位寄存器具有能够对从电源电路供给的截止电位上叠加的噪声所导致的误动作进行防止这一特征，因此能够利用于例如显示装置的驱动电路等。

符号说明

10、30、50、60、80、82、84、86、103、111、112···移位寄存器；

11、12、13、14、15、21、31、41、51、61、71、81、83、91···单位电路；

62···初始化信号生成电路；

100、110···显示装置；

101···像素电路；

102···显示控制电路；

104···数据线驱动电路；

Tr1、Tr1b、Tr1c···晶体管(输出晶体管)；

Tr2、Tr2b、Tr2c···晶体管(输出复位晶体管)；

Tr3···晶体管(第一晶体管)；

Tr4、Tr17···晶体管(第二晶体管)

Tr5···晶体管(第三晶体管)；

Tr6···晶体管(第四晶体管)；

Tr7···晶体管(第五晶体管)；

Tr9～Tr11···晶体管(控制晶体管)；

Tr23、Tr25···晶体管(置位晶体管)；

Tr24、Tr26···晶体管(复位晶体管)；

Tr8、Tr12～Tr16、Tr8b、Tr12b、Tr13b、Tr16b、Tr8c、Tr12c、Tr13c、Tr16c、Tr21、Tr22、Tr27～Tr29···晶体管。

Claims (20)

1.一种移位寄存器，其具有将多个单位电路多级连接的结构，并根据从外部供给的时钟信号及控制信号来进行动作，其特征在于，

所述单位电路包括：

输出晶体管，其具有与用于输入所述时钟信号的时钟端子连接的第一导通端子、与用于输出所述时钟信号的输出端子连接的第二导通端子、与第一节点连接的控制端子；

输出复位晶体管，其具有与所述输出端子连接的第一导通端子、施加了截止电位的第二导通端子、与第二节点连接的控制端子；以及

节点控制部，其控制所述第一及第二节点的电位，

所述节点控制部包含控制晶体管，所述控制晶体管与所述第一及第二节点的至少一方对应地设置，通过第一导通端子控制所对应的节点的电位，

所述控制晶体管具有：

第一控制信号被提供的控制端子，其中，所述第一控制信号是所述控制信号之中的、至少在通常动作时成为截止电平的控制信号；以及

第二控制信号被提供的第二导通端子，其中，所述第二控制信号是所述控制信号之中的、在所述第一控制信号为导通电平时成为截止电平的控制信号。

2.如权利要求1所述的移位寄存器，其特征在于，

所述第一控制信号是在全导通输出时成为导通电平的全导通控制信号，

所述第二控制信号是在初始化时成为导通电平的初始化信号、所述全导通控制信号的否定信号、以及在移位开始时成为导通电平的启动信号中的任一个。

3.如权利要求2所述的移位寄存器，其特征在于，

所述节点控制部包含如下晶体管作为所述控制晶体管：

第一控制晶体管，其与所述第一节点对应地设置，经由第一导通端子控制所述第一节点的电位；以及

第二控制晶体管，其与所述第二节点对应地设置，经由第一导通端子控制所述第二节点的电位。

4.如权利要求1所述的移位寄存器，其特征在于，

所述控制晶体管与所述第一节点对应地设置，

所述第一控制信号是在初始化时成为导通电平的初始化信号，

所述第二控制信号是在全导通输出时成为导通电平的全导通控制信号、在移位开始时成为导通电平的启动信号、以及所述初始化信号的否定信号中的任一个。

5.如权利要求1所述的移位寄存器，其特征在于，

所述控制晶体管与所述第二节点对应地设置，

所述第一控制信号是在全导通输出时成为导通电平的全导通控制信号，

所述第二控制信号是在移位开始时成为导通电平的启动信号、以及所述全导通控制信号的否定信号中的任一个。

6.如权利要求1所述的移位寄存器，其特征在于，

所述节点控制部还包含：

第一晶体管，其与所述单位电路的输入信号对应地将所述第一节点的电位控制为导通电平；

第二晶体管，其与所述第二节点的电位对应地将所述第一节点的电位控制为截止电平；

第三晶体管，其与所述输入信号对应地将所述第二节点的电位控制为截止电平；以及

第四晶体管，其与所述单位电路的第二时钟信号对应地将所述第二节点的电位控制为导通电平。

7.如权利要求6所述的移位寄存器，其特征在于，

所述节点控制部还包含：

第五晶体管，其与在初始化时成为导通电平的初始化信号对应地将所述第二节点的电位控制为导通电平；以及

具有与所述第二节点连接的第一导通端子、施加了截止电位的第二导通端子、与所述输出端子连接的控制端子的晶体管，

所述单位电路还包括：与在全导通输出时成为导通电平的全导通控制信号对应地将所述输出端子的电位控制为导通电平的晶体管。

8.如权利要求7所述的移位寄存器，其特征在于，

所述第一晶体管与所述输入信号对应地将所述全导通控制信号的否定信号提供到所述第一节点。

9.如权利要求7所述的移位寄存器，其特征在于，

所述节点控制部还包含：

与所述全导通控制信号的否定信号对应地将导通电位供给到所述第一晶体管的晶体管；

具有与所述第二节点连接的导通端子、与第三节点连接的导通端子、所述全导通控制信号的否定信号被提供了的控制端子的晶体管；以及

与所述全导通控制信号对应地将所述第二节点的电位控制为截止电平的晶体管，

所述第二晶体管的控制端子、所述第四晶体管的第二导通端子及所述第五晶体管的第二导通端子与所述第三节点连接。

10.如权利要求6所述的移位寄存器，其特征在于，

在初级的所述单位电路中，对所述第三晶体管的第二导通端子提供所述第二控制信号。

11.如权利要求6所述的移位寄存器，其特征在于，

所述节点控制部还包含具有如下端子的晶体管：与所述第一节点连接的导通端子、与所述第一及第二晶体管的一个导通端子连接的导通端子、以及导通电位被固定地施加了的控制端子。

12.如权利要求6所述的移位寄存器，其特征在于，

所述第一及第二晶体管的一个导通端子与所述第一节点连接。

13.如权利要求1所述的移位寄存器，其特征在于，

所述单位电路具备各多个所述输出晶体管、以及所述输出复位晶体管。

14.一种移位寄存器，其具有将多个单位电路多级连接的结构，并根据从外部供给的时钟信号及控制信号来进行动作，所述移位寄存器的特征在于，

所述单位电路包括：

输出晶体管，其具有与用于输入所述时钟信号的时钟端子连接的第一导通端子、与用于输出所述时钟信号的输出端子连接的第二导通端子、与第一节点连接的控制端子；

输出复位晶体管，其具有与所述输出端子连接的第一导通端子、施加了截止电位的第二导通端子、第二时钟信号被提供了的控制端子；以及

节点控制部，其控制所述第一节点的电位，

所述节点控制部包含控制晶体管，所述控制晶体管通过第一导通端子控制所述第一节点的电位，

所述控制晶体管具有：

第一控制信号被提供的控制端子，其中，所述第一控制信号是所述控制信号之中的、至少在通常动作时成为截止电平的控制信号；以及

第二控制信号被提供的第二导通端子，其中，所述第二控制信号是所述控制信号之中的、在所述第一控制信号为导通电平时成为截止电平的控制信号。

15.如权利要求14所述的移位寄存器，其特征在于，

所述第一控制信号是在全导通输出时成为导通电平的全导通控制信号，

所述第二控制信号是在初始化时成为导通电平的初始化信号、所述全导通控制信号的否定信号、以及在移位开始时成为导通电平的启动信号中的任一个。

16.如权利要求14所述的移位寄存器，其特征在于，

所述第一控制信号是在初始化时成为导通电平的初始化信号，

所述第二控制信号是在全导通输出时成为导通电平的全导通控制信号、在移位开始时成为导通电平的启动信号、以及所述初始化信号的否定信号中的任一个。

17.如权利要求14所述的移位寄存器，其特征在于，

所述节点控制部还包含：

第一晶体管，其与所述单位电路的输入信号对应地将所述第一节点的电位控制为导通电平；

第二晶体管，其与所述第二时钟信号对应地将所述第一节点的电位控制为截止电平。

18.如权利要求17所述的移位寄存器，其特征在于，

所述单位电路还包括：

与在全导通输出时成为导通电平的全导通控制信号对应地将所述输出端子的电位控制为导通电平的晶体管；以及

与在初始化时成为导通电平的初始化信号对应地将所述输出端子的电位控制为截止电平的晶体管，

所述节点控制部还包含：与所述全导通控制信号的否定信号对应地将所述输入信号提供到所述第一晶体管的第一导通端子的晶体管。

19.一种电路，其特征在于，包括：

如权利要求1～18中的任一项所述的移位寄存器；以及

控制信号生成电路，其生成供给到所述移位寄存器的控制信号，

所述控制信号生成电路包含：

置位晶体管，其将导通电位施加到节点；以及

复位晶体管，其具有：

与所述节点连接的第一导通端子；

第一控制信号从外部被提供的控制端子，其中，所述第一控制信号是至少在通常动作时成为截止电平的控制信号；以及

第二控制信号从外部被提供的第二导通端子，其中，所述第二控制信号是在所述第一控制信号为导通电平时成为截止电平的控制信号。

20.一种显示装置，其特征在于，包括：

相互平行地配置的多个扫描线；

以与所述扫描线正交的方式相互平行地配置的多个数据线；

与所述扫描线及所述数据线的交点对应地配置的多个像素电路；以及

作为驱动所述扫描线的扫描线驱动电路的如权利要求1～18中的任一项所述的移位寄存器。