CN101918995B - 显示装置以及移动终端 - Google Patents

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Abstract

本发明的目的在于提供一种显示装置及移动终端。该显示装置是将图像数据(DR、DG、DB)包含在串行数据(SI)内、通过串行传输提供给显示驱动器的有源矩阵型显示装置，所述串行数据(SI)中包含指示公共电极的电压(Vcom)的极性的第一标记(D1)，所述显示驱动器利用串行时钟(SCKL)的定时，从所述串行数据(SI)中取出第一标记(D1)，生成极性按照所取出的所述第一标记(D1)的所述公共电极的电压(Vcom)，并且进行基于所述图像数据(DR、DG、DB)的显示(公开文本与电子文本不一致)。由此，实现能以较小的电路规模生成公共反转用的定时信号的显示装置。

Description

显示装置以及移动终端
技术领域
本发明涉及显示装置的显示动作所用的定时信号。
背景技术
已知有这样一种显示装置，该显示装置在各像素中具有存储电路(以下称之为像素存储器)，使该像素存储器存储图像数据，从而不需要从外部持续地提供图像数据，而能以低功耗显示静止图像。削减的功耗包括以下两部分，其中一部分是由于一旦写入了图像数据后，不需要用图像数据对用于提供图像数据给像素的数据信号线进行充放电，因此削减了伴随该充放电产生的功耗，另一部分是由于一旦写入了图像数据后，不需要从面板外部向驱动器传输图像数据，因此削减了伴随该传输产生的功耗。
作为像素存储器，正在开发SRAM型的像素存储器、DRAM型的像素存储器。由于该显示装置中的像素电压是数字电压，因此不易引起串扰，显示质量也很好。
图14中，示出专利文献1所记载的具有上述像素存储器的显示装置的结构。
该显示装置包括X地址扫描线驱动器18、数字数据驱动器19、以及模拟数据驱动器20，能够分别使用数字数据图像显示模式和模拟数据图像显示模式。
若对数字数据图像显示模式进行说明，则选择写入图像数据的像素所连接的X地址信号线4-n(n为自然数)，从对应的第一显示控制线1-n将数字数据信号经由该像素的第一开关元件8，写入由NAND电路11及时钟反相器13构成的数字存储元件100。此时，经由显示模式控制线15，激活数字存储元件100。
数字存储元件100的输入与第二开关元件9连接，且其输出与第三开关元件10连接。因而，根据数字数据信号的高电平/低电平，第二开关元件9或第三开关元件10的某一方导通。向第二显示控制线2-n及第三显示控制线3的其中一方提供白显示基准电压，向另一方提供黑显示基准电压，向液晶单元6施加由第二开关元件9或第三开关元件10中导通一方的开关元件所决定的白电压或黑电压。在再次导通第一开关元件8从而写入新的数字数据信号之前，液晶单元6保持数字存储元件100存储的数字数据信号所决定的显示状态。
专利文献1：
日本国公开专利公报“特开2003-177717号公报(公开日：2003年6月27日)”
专利文献2：
日本国公开专利公报“特开昭和58-23091号公报(公开日：1983年2月10日)”
专利文献3：
日本国公开专利公报“特开2007-286237号公报(公开日：2007年11月1日)”
发明内容
近年来，液晶显示装置中显示数据的传输接口从信号线数量多的并行传输方式的数字RGB方式(RGB接口)向信号线数量少的高速串行传输方式转移。尤其是在移动电话等移动设备中，为了减少布线数量，以力图省略布线的设置空间及防止布线断线为目的，串行传输方式正成为重要的技术。另外，通过进行差动传输，能实现高速及低功耗的传输。在这种串行传输中，在同一总线上传输显示数据与控制命令。
例如，在对移动设备的应用处理器与周边装置的接口即所谓的CPU接口规定了通用规格的MIPI(Mobile Industry Processor Interface：移动行业处理器接口)标准等中，将应用处理器作为主机侧来控制周边装置的动作。使用控制信号的显示驱动装置中，通常基于命令控制来指定显示动作，当电源启动后从主机侧向显示驱动装置发送启动命令时，随之开始画面显示。图15中，示出这种在液晶显示器部具有CPU接口的移动电话中的电路连接结构的示意图。
移动电话101包括液晶显示部102、液晶驱动器103、天线104、RF电路105、基带处理器106、以及应用处理器107。
液晶显示部102的像素配置成矩阵形状。通过源极总线SL1至SLn向各像素写入数据信号。从液晶驱动器103向源极总线SL1至SLn提供数据信号。另外，虽然未图示，但为了向像素写入数据信号，从液晶驱动器103向栅极总线依次提供对多个像素构成的各行进行选择的扫描信号。
液晶驱动器103是由一块芯片或多块芯片构成的、驱动液晶显示部102的显示的电路，包括定时发生器、源极驱动器、栅极驱动器、电源电路、存储器之类的涉及显示动作的各电路部。另外，液晶驱动器103在这里将应用处理器107作为主机，经由串行总线I/F BUS进行控制，其内部也包含该接口。
天线104是移动电话101的收发用的天线。RF电路105对伴随收发产生的高频信号进行处理。基带处理器106对经RF电路105解调后的基带信号进行处理，控制未图示的通话信号处理电路和数据通信处理电路的动作。应用处理器107控制所述液晶驱动器103和未图示的对动态图像、音乐、游戏等进行处理的周边装置。
图16中，示出上述液晶驱动器103的结构例。
在液晶驱动器103内，从串行接口总线I/F BUS用串行接口131接收控制命令及显示数据，并将控制命令写入寄存器132。另外，定时发生器135基于该接收定时，利用其内部具有的振荡器生成定时信号。基于该定时信号，将显示数据从串行接口131依次发送到移位寄存器133、源极驱动电路134，并向源极总线SL提供数据信号。
然而，在具有上述CPU接口的液晶驱动器中，不是像RGB接口那样从外部提供垂直同步信号和水平同步信号，而是基于串行传输的控制命令及显示数据，由定时发生器利用自由振荡式的振荡器重新生成定时信号，来驱动驱动器各部和液晶显示部。具有所述像素存储器的像素在显示静止图像时，由于在将显示数据写入存储电路后，停止从应用处理器提供数据，从而降低功耗，因此，在液晶驱动器内部独立地生成定时信号十分重要。
然而，对于进行公共反转驱动，不能使用RGB接口情况下那样的垂直同步信号和水平同步信号，而只能基于定时发生器所生成的时钟信号来生成公共反转用的信号，由此存在以下问题：即，在现有的CPU接口方式中，即使只是显示静止图像，为了生成公共反转用的定时信号，仍需要振荡器、或用于从外部对生成定时信号进行控制的特别的控制端子，因而存在妨碍液晶驱动器的电路规模缩小的问题。
本发明是鉴于上述现有的问题点而完成的，其目的在于实现一种能够以较小的电路规模生成公共反转用的定时信号的显示装置及包括该显示装置的移动终端。
为了解决上述问题，本发明的显示装置是将图像数据包含在串行数据内、通过串行传输提供给显示驱动器的有源矩阵型显示装置，其特征在于，对上述串行数据附加指示公共电极的电压极性的第一标记，上述显示驱动器利用上述串行传输所用的、与上述串行数据通过不同布线传输的串行时钟的定时，从上述串行数据中取出上述第一标记，进行基于上述串行数据的显示，并且提供极性按照所取出的上述第一标记的上述公共电极的电压。
根据上述方发明，显示驱动器利用串行时钟的定时，从串行传输的串行数据中取出第一标记，按照第一标记决定公共电极的电压极性并进行显示。从而，由于显示驱动器能通过串行传输的直接控制，生成公共反转用的定时信号，因此，不需要振荡器、或用于从外部对公共反转用的定时信号生成进行控制的特别的控制端子。从而，能缩小显示驱动器的电路规模。
如上所述，起到以下效果：即，可以实现能以较小的电路规模生成公共反转用的定时信号的显示装置。
为了解决上述问题，本发明的显示装置的特征在于，上述像素具备存储上述显示驱动器所提供的上述图像数据的像素存储器，在使上述像素存储器存储上述图像数据时，使上述串行数据中，包含上述像素存储器所要存储的上述图像数据，并且对上述串行数据附加上述第一标记，在显示上述像素存储器所存储的上述图像数据时，上述串行数据中，包含未提供给上述像素的虚拟数据，而不是上述像素存储器所要存储的上述图像数据，并且对上述串行数据附加上述第一标记。
根据上述发明，在显示像素存储器所存储的图像数据时，对未提供给像素的虚拟数据附加第一标记，而不对像素存储器所要存储的图像数据附加第一标记，由此，起到以下效果：即，不用产生向像素提供图像数据的功耗，就能生成公共反转用的定时信号。
为了解决上述问题，本发明的显示装置的特征在于，对上述串行数据附加表示其是否包含上述像素存储器所要存储的上述图像数据的第二标记，上述显示驱动器利用上述串行时钟的定时，从上述串行数据中取出上述第二标记，当上述第二标记表示上述串行数据中包含上述像素存储器所要存储的上述图像数据时，从上述串行数据中取出上述图像数据，并将其存储到上述像素存储器。
根据上述发明，由于利用第二标记，能了解串行数据中包含像素存储器所要存储的图像数据，因此，起到以下效果：即，只有当其包含图像数据时，才允许产生向像素提供图像数据的功耗。
为了解决上述问题，本发明的显示装置的特征在于，对上述串行数据附加指示是否对所有上述像素的显示进行初始化的第三标记，上述显示驱动器利用上述串行时钟的定时，从上述串行数据中取出上述第三标记，当上述第三标记是指示对所有上述像素的显示进行初始化时，对所有上述像素的显示进行初始化。
根据上述发明，由于利用第三标记，能了解对所有上述像素的显示进行初始化，因此，起到以下效果：即，即使串行数据中未包含初始化的图像，也能够进行初始化。从而，起到以下效果：即，不需要向像素分开提供图像数据，能削减这一部分的功耗。
为了解决上述问题，本发明的显示装置的特征在于，对上述串行数据附加上述第一标记作为表示一帧开始的定时。
根据上述发明，起到以下效果：即，使公共电极的电压极性每隔一帧反转。
为了解决上述问题，本发明的显示装置的特征在于，在上述串行传输中，表示是否进行显示、即是否使显示驱动器工作的串行芯片选择信号与上述串行数据及上述串行时钟通过不同的布线进行传输。
根据上述发明，由于显示驱动器能根据串行芯片选择信号了解不工作的期间，从而不获取串行数据，因此，起到以下效果：即，能使串行传输停止，能削减这一部分的功耗。
为了解决上述问题，本发明的显示装置的特征在于，上述像素内的模拟开关由CMOS电路制成。
根据上述发明，像素内的模拟开关由CMOS电路制成，从而即使是TFT这样Vth(阈值)高的器件，也能用低电压驱动，并且能使控制信号与数据信号线为同一电压。因而，起到以下效果：即，能减小显示驱动电路所用的电源振幅，能削减功耗。
为了解决上述问题，本发明的显示装置的特征在于，上述显示驱动器在显示面板中制作成单片。
根据上述发明，由于在显示面板中利用CMOS电路将显示驱动器形成单片，因此起到以下效果：即，能力图实现显示装置的小型化及工艺的简化。
为了解决上述问题，本发明的显示装置的特征在于，上述像素的显示元件采用高分子分散型液晶。
根据上述发明，显示元件中采用高分子分散型液晶，因此，起到以下效果：即，将液晶显示装置作为省略了偏光板等的高亮度显示装置，并且能以低电压驱动。尤其是对于像素中具有像素存储器的低功耗显示装置，起到能大大削减功耗的效果。
为了解决上述问题，本发明的显示装置的特征在于，上述像素的显示元件采用高分子网络型液晶。
根据上述发明，显示元件采用高分子网络型液晶，因此，起到以下效果：即，将液晶显示装置作为省略了偏光板等的高亮度显示装置，并且能以低电压驱动。尤其是在像素中具有像素存储器的低功耗显示装置中，起到能大大削减功耗的效果。
为了解决上述问题，本发明的显示装置的的特征在于，上述显示驱动器所具备的生成显示定时信号的定时发生器包括串并转换部，该串并转换部从上述串行数据中提取出上述串行数据中包含的上述图像数据，上述串并转换部从上述串行数据中提取出上述第一标记。
为了解决上述问题，本发明的显示装置的特征在于，上述显示驱动器使用上述串行数据、上述串行时钟、及通过上述串行传输而传输来的表示是否进行显示的串行芯片选择信号，生成源极时钟，使用上述第一标记和上述源极时钟，生成提供给数据信号线驱动器的移位寄存器的源极起始脉冲。
为了解决上述问题，本发明的显示装置的特征在于，上述显示驱动器基于上述第一标记和上述源极时钟，生成第一水平显示期间的上述源极起始脉冲，并将其提供给上述移位寄存器，使用上述移位寄存器的最后级的输出，生成第二水平显示期间及其之后的水平显示期间的上述源极起始脉冲，并将其提供给上述移位寄存器。
为了解决上述问题，本发明的显示装置的特征在于，向上述串行数据附加表示其是否包含上述像素存储器所要存储的上述图像数据的第二标记，上述串并转换部使用上述串行时钟的定时，从上述串行数据中提取出上述第二标记，上述显示驱动器使用上述第一标记、上述第二标记、上述移位寄存器的最后级的输出、上述串行芯片选择信号，向扫描信号线驱动器提供栅极时钟、栅极起始脉冲、及指示是否将上述数据信号线驱动器输出到数据信号线的数据存储到上述像素存储器中的栅极使能信号。
为了解决上述问题，本发明的移动终端的特征在于，具备上述显示装置作为显示器。
根据上述发明，起到以下效果：即，对于移动终端，能容易地满足低功耗的要求。
本发明的其它目的、特征以及优点通过以下所示的叙述将可以充分了解。另外，本发明的优点通过参照附图的以下说明将变得明白。
附图说明
图1示出本发明的实施方式，是表示显示装置的主要部分的连接关系的电路框图。
图2是表示数据更新模式下串行传输的各种信号的波形的时序图。
图3是表示显示模式下串行传输的各种信号的波形的时序图。
图4是表示显示装置的整体结构的框图。
图5是表示像素及像素存储器的结构的电路图。
图6是表示Vcom驱动器的输出波形的时序图。
图7是表示串并转换部的结构的电路图。
图8是表示END-BIT保持部的结构的电路图。
图9是表示源极起始脉冲生成部的结构的电路图。
图10是表示栅极驱动器控制信号生成部的结构的电路图。
图11是表示Vcom驱动器的结构的电路图。
图12是表示串并转换部的信号波形的时序图。
图13是表示栅极驱动器控制信号生成部的信号波形的时序图。
图14示出现有技术，是表示显示装置的结构的电路框图。
图15示出现有技术，是表示移动电话的结构的框图。
图16示出现有技术，是表示显示驱动器的结构的框图。
标号说明
21   液晶显示装置(显示装置)
23   二进制驱动器
23a  移位寄存器(数据信号线驱动器的移位寄存器)
23b  数据锁存器
24   栅极驱动器
24a  移位寄存器(扫描信号线驱动器的移位寄存器)
25   定时发生器
26   Vcom驱动器
30   像素存储器
D0   标记(第二标记)
D1   标记(第一标记)
D2   标记(第三标记)
GCK1B、GCK2B  栅极时钟(输入到栅极信号线驱动器的移位寄存器的定时信号)
GEN  栅极使能信号(输入到栅极信号线驱动器的移位寄存器的定时信号、扫描信号)
SCK、SCKB  源极时钟(作为使数据信号线驱动器的移位寄存器工作的时钟信号的定时信号)
SSP  源极起始脉冲(水平期间的定时信号)
IF BUS  串行接口总线
SI  串行数据
SCLK  串行时钟
SCS  芯片选择信号
SL  源极线(数据信号线)
Vcom  公共输出(公共电极的电压)
具体实施方式
根据图1至图13说明本发明的一个实施方式，如下所述。
图4示出本实施方式所涉及的液晶显示装置(显示装置)21的结构。
液晶显示装置21是装在例如移动电话等移动终端上的显示器件，包括显示面板21a和柔性印刷基板(FPC)21b。显示面板21a的各种电路制作成单片，柔性印刷基板21b通过经由应用处理器等CPU所控制的三线串行接口I/FBUS的串行传输，接收串行数据SI、串行芯片选择信号SCS、以及串行时钟SCLK，并经由FPC端子21c将这些信号提供给显示面板21a。串行传输也可以由微控制器等其它控制单元进行控制。柔性印刷基板21b还将外部提供的5V的电源VDD及0V的电源VSS，经由FPC端子21c提供给显示面板21a。
显示面板21a包括有源区22、二进制驱动器(数据信号线驱动器)23、栅极驱动器(扫描信号线驱动器)24、定时发生器25、以及Vcom驱动器26。二进制驱动器23、栅极驱动器24、定时发生器25、以及Vcom驱动器26构成显示驱动器。
有源区22是RGB的像素配置成例如96×RGB×60的矩阵状的区域，各像素具备像素存储器。二进制驱动器23是将图像数据经由源极线提供给有源区22的电路，包括移位寄存器23a和数据锁存器23b。栅极驱动器24经由栅极线选择有源区22中要提供图像数据的像素。定时发生器25基于从柔性印刷基板21b提供的信号，生成提供给二进制驱动器23、栅极驱动器24、以及Vcom驱动器26的信号。
图5示出配置在有源区22中的各像素PIX的结构，同时详细地表示了像素存储器的电路。
像素PIX包括液晶电容CL、像素存储器30、模拟开关31、以及模拟开关33、34。而且，像素存储器30包括模拟开关32和反相器35、36。
液晶电容CL位于极性输出OUT和作为公共电极的电压的公共输出Vcom之间，这里采用高分子分散型液晶(PDLC：Polymer Dispersed LiquidCrystal)、高分子网络型液晶(PNLC：Polymer Network Liquid Crystal)等光分散型液晶构成。模拟开关31至34及反相器35、36由CMOS电路构成。
模拟开关31***在源极线输出SL和像素存储器30之间，该PMOS晶体管31a的栅极与栅极线反转输出GLB连接，并且NMOS晶体管31b的栅极与栅极线输出GL连接。像素存储器30中，模拟开关32***在反相器35的输入和反相器36的输出之间，该PMOS晶体管32a的栅极与栅极线输出GL连接，并且NMOS晶体管32b的栅极与栅极线反转输出GLB连接。反相器35的输入与模拟开关31的源极线输出SL侧相反一侧的连接端子连接。反相器35的输出与反相器36的输入连接。反相器35、36使用电源VDD作为高电平侧的电源，使用电源VSS作为低电平侧的电源。
模拟开关33***在黑极性用输出VA和极性输出OUT之间，该PMOS晶体管33a的栅极与反相器35的输出连接，并且NMOS晶体管33b的栅极与反相器35的输入连接。模拟开关34***在白极性用输出VB和极性输出OUT之间，该PMOS晶体管34a的栅极与反相器35的输入连接，并且NMOS晶体管34b的栅极与反相器35的输出连接。
图6中示出上述公共输出Vcom、黑极性用输出VA及白极性用输出VB的波形。这些信号由Vcom驱动器26生成。公共输出Vcom形成每隔一帧在正极性和负极性之间切换的5Vp-p的脉冲波形。极性的切换周期除此之外，也可以任意地设定为每隔预定水平期间等。黑极性用输出VA形成与公共输出Vcom反相的5Vp-p的脉冲波形。白极性用输出VB(常白的情况)形成与公共输出Vcom同相的5Vp-p的脉冲波形。图5中，当从二进制驱动器23输出高电平(5V)作为源极线输出SL时，由高电平(5V)的栅极线输出GL及低电平(0V)的栅极线反转输出GLB所选择的像素PIX的模拟开关31导通，从而模拟开关33导通，并且模拟开关34断开。因而，向极性输出OUT输出黑极性用输出VA。向液晶电容CL施加黑极性用输出VA与公共输出Vcom的电压差5V，使得像素PIX处于黑显示状态。
然后，当栅极线输出GL为低电平(0V)、栅极线反转输出GLB为高电平(5V)时，由于模拟开关31断开，且模拟开关32导通，因此，像素存储器30中存储高电平。该存储数据保持到下一次选择同一像素PIX从而使模拟开关31导通为止。
另一方面，图5中，当从二进制驱动器23输出低电平(0V)作为源极线输出SL时，由高电平(5V)的栅极线输出GL及低电平(0V)的栅极线反转输出GLB所选择的像素PIX的模拟开关31导通，从而模拟开关33断开，并且模拟开关34导通。因而，向极性输出OUT输出白极性用输出VB。向液晶电容CL施加白极性用输出VB与公共输出Vcom的电压差0V，使得像素PIX处于白显示状态。
然后，当栅极线输出GL为低电平(0V)、栅极线反转输出GLB为高电平(5V)时，由于模拟开关31断开，且模拟开关32导通，因此，像素存储器30中存储低电平。该存储数据保持到下一次选择同一像素PIX从而使模拟开关31导通为止。
接着，图1中示出定时发生器25与二进制驱动器23、栅极驱动器24、及Vcom驱动器26之间的连接关系。
定时发生器25包括串并转换部25a、源极起始脉冲生成部25b、END-BIT保持部25c、以及栅极驱动器控制信号生成部25d。定时发生器25根据从面板外部输入的串行数据SI、串行时钟SCLK及串行芯片选择信号SCS，生成模式信号MODE、帧信号FRAME、全清零信号ACL、源极时钟(作为使数据信号线驱动器的移位寄存器工作的时钟信号的定时信号)SCK和SCKB、源极起始脉冲(水平期间的定时信号)SSP、栅极时钟(输入到栅极信号线驱动器的移位寄存器的定时信号)GCK1B和GCK2B、栅极起始脉冲GSP、栅极使能信号(输入到栅极信号线驱动器的移位寄存器的定时信号、扫描信号)GEN、以及初始信号INI。从定时发生器25向二进制驱动器23提供源极起始脉冲SSP和起始信号INI，从定时发生器25向栅极驱动器24提供栅极时钟GCK1B和GCK2B、栅极起始脉冲GSP、栅极使能信号GEN、以及初始信号INI，从定时发生器25向Vcom驱动器26提供帧信号FRAME。此外，这里，源极时钟SCK和SCKB是在定时发生器25的内部使用，但如后述那样用于每隔一个水平期间生成源极起始脉冲SSP，是使二进制驱动器23的移位寄存器23a工作的时钟信号。
从柔性印刷基板21b向串并转换部25a输入串行数据SI、串行时钟SCLK、以及串行芯片选择信号SCS。如上所述，串行接口总线I/F BUS为三线式，因此，串行数据SI、串行时钟SCLK、以及串行芯片选择信号SCS彼此通过不同的布线传输。图2及图3中示出这些信号。
串行数据SI是由两个值组成的RGB数字图像数据串联排列而成、并在每隔一帧设置于最前端的模式选择期间中对其附加标记D0、D1、D2的信号。
图像数据在图2所示的对像素存储器30写入图像数据的数据更新模式下，是一个水平显示期间的RGB数据排列成时间序列的数据，并按照水平显示期间的顺序依次排列。另外，在相邻水平显示期间彼此之间的水平回扫期间中，配置虚拟数据dR1、dG1、dB1......，并且在相当于最前端的水平显示期间的标记D0、D1、D2的期间中，配置三个虚拟数据DMY、DMY、DMY。这些虚拟数据可以是高电平，也可以是低电平。
另外，图像数据在图3所示的保持像素存储器30所存储的图像数据的显示模式下，将图2的数据更新模式下的图像数据及虚拟数据全部替换成虚拟数据DMY。
标记(第二标记)D0是模式标记，在高电平的情况下，指示定时发生器25以进行向像素存储器30写入图像数据的数据更新模式，在低电平的情况下，指示定时发生器25以进行保持像素存储器30所存储的图像数据的显示模式。标记(第一标记)D1是帧反转标记，在高电平的情况下，指示定时发生器25将公共输出Vcom设定为高电平的情况，在低电平的情况下，指示定时发生器25将公共输出Vcom设定为低电平的情况。即，标记D1是指示每隔一帧反转的公共输出Vcom的极性的标记。标记(第三标记)D2是全清零标记，在高电平的情况下，指示定时发生器25在该帧中对所有像素PIX写入白显示数据的情况，在低电平的情况下，指示定时发生器25在该帧中对所有像素PIX写入所提供的图像数据的情况。由此，在标记D2为高电平时，指示对所有像素PIX的显示进行初始化。标记D2通常为低电平。
串行时钟SCLK是用于取出串行数据SI的包含标记的各数据的同步用时钟。下面，举出该串行时钟SCLK的上升沿定时及下降沿定时的一个例子。串行时钟SCLK的上升沿定时对于标记D0至D2是从各标记的传输开始定时经过了时间tsSCLK的时刻，对于图像数据R、G、B是从各图像数据的传输开始定时经过了时间twSCLKL的时刻。tsSCLK＝twSCLKL，等于串行时钟SCLK的低电平期间。另外，串行时钟SCLK的下降沿定时对于标记D0至D2是从串行时钟SCLK的上升沿定时经过了时间tsSCLK的时刻，是标记的传输结束定时(即向下一标记或数据切换的定时)，对于图像数据R、G、B是从串行时钟SCLK的上升沿定时经过了时间twSCLKH的时刻，是各图像数据的传输结束定时(即向下一标记或数据切换的定时)。tsSCLK＝twSCLKH，等于串行时钟SCLK的高电平期间。这里，串行时钟SCLK的占空比为50％。
串行芯片选择信号SCS是从CPU经由串行接口总线I/F BUS向定时发生器25传输串行数据SI及串行时钟SCLK时仅在期间twSCSH中为高电平的信号。对于传输串行数据SI及串行时钟SLCK的帧来说，比该帧的串行数据SI的传输开始定时要提前时间tsSCS变为高电平，比该帧的串行数据SI的传输结束定时要延迟时间thSCS变为低电平。另外，在上述高电平期间后仅在期间twSCSL中为低电平，期间twSCSH和期间twSCSL一起构成包含垂直回扫期间的一帧期间tV。
在图2的数据更新模式下写入像素存储器30的图像数据，在图3的显示模式下一直保持。不管是在数据更新模式下还是在显示模式下，都对串行数据SI附加标记D0、D1、D2，标记D1每隔一帧在高电平和低电平之间切换。因而，标记D1也是指示一帧开始的标记。
串并转换部25a从这样输入的串行数据SI、串行时钟SCLK及串行芯片选择信号SCS中，提取出各标记D0、D1、D2、R的数据DR、G的数据DG、以及B的数据DB。标记D0作为模式信号MODE，标记D1作为帧信号D1，标记D2作为全清零信号ACL，分别用于其它电路中的信号生成动作。另外，将数据DR、DG、DB提供给二进制驱动器23的数据锁存器23b。
串并转换部25a根据串行数据SI、串行时钟SCLK、以及串行芯片选择信号SCS，生成源极时钟SCK和SCKB、以及初始信号INI。将源极时钟SCK和SCKB提供给二进制驱动器23，初始信号INI用于其它电路中的信号生成动作。
然后，源极起始脉冲生成部25b根据从串并转换部25b输入的模式信号MODE及源极时钟SCK和SCKB，生成第一水平显示期间的源极起始脉冲SSP，并将其提供给二进制驱动器23的移位寄存器23a。该第一水平显示期间的源极起始脉冲SSP能用模式信号MODE向高电平的上升沿定时生成，第二水平显示期间及其之后的水平显示期间中，能用后述的END-BIT保持部25c生成的第二结束位END-BIT2生成。
END-BIT保持部25c根据二进制驱动器23的移位寄存器23a的最后级的输出，生成第一结束位END-BIT1和第二结束位END-BIT2，并将其提供给栅极驱动器控制信号生成部25d。第一结束位END-BIT1是利用虚拟的移位寄存器进一步将移位寄存器23a的最后级的输出移位了预定级的信号，第二结束位END-BIT2是利用上述虚拟的移位寄存器进一步将第一结束位END-BIT1移位了一级的信号。
栅极驱动器控制信号生成部25d根据第一结束位END-BIT1、第二结束位END-BIT2、模式信号MODE、全清零信号ACL，生成栅极时钟GCK1B和GCK2B、栅极起始脉冲GSP、以及栅极使能信号GEN，并将其提供给栅极驱动器24。
接着，在二进制驱动器23中，移位寄存器23a根据从定时发生器25的源极起始脉冲生成部25b输入的源极起始脉冲SSP、和从定时发生器25的串并转换部25a输入的初始信号INI，生成各级SR的输出。数据锁存器23b包括第一锁存电路23c和全清零电路23d。第一锁存电路23c在移位寄存器23a的各级SR的输出定时，对从定时发生器25的串并转换部25a输入的数据DR、DG、DB依次进行锁存，并将其输出到对应的源极线SL(对于RGB分别是SL1至SL96)。全清零电路23d在串行数据SI的标记D2为高电平的情况下，当从定时发生器25的串并转换部25a输入激活的全清零信号ACL时，向所有的源极线SL输出白显示数据。
接下来，栅极驱动器24包括移位寄存器24a、多个缓冲器24b及反转缓冲器24c。移位寄存器24a根据从定时发生器25的栅极驱动器控制信号生成部25d输出的栅极时钟GCK1B和GCK2B、栅极起始脉冲GSP、及栅极使能信号GEN、和从串并转换部25a输入的初始信号INI，生成各级SR的输出。缓冲器24b和反转缓冲器24c成对地在每个像素行各设置一对。一对缓冲器24b和反转缓冲器24c的各输入与移位寄存器24a的对应级SR的输出连接，缓冲器24b的输出与对应的栅极线GL(GL1至GL60)连接，反转缓冲器24c的输出与对应的栅极线GLB(GLB1至GLB60)连接。
接着，Vcom驱动器26根据从定时发生器25的串并转换部25a输入的帧信号FRAME、电源VDD和VSS，生成公共输出Vcom、黑极性用输出VA及白极性用输出VB，并将其提供给有源区22。
接下来，图7中示出串并转换部25a的详细结构例。
串行数据SI依次通过串联连接的D触发器41、42、43，当第三级D触发器43的输出S2通过D触发器44时，取出模式信号MODE，当第二级D触发器42的输出S1通过D触发器45时，取出帧信号FRAME，当第一级D触发器41的输出S0通过D触发器46时，取出全清零信号ACL。另外，若图像数据以RGB的顺序按照时间序列进行排列，则当输出S2通过D触发器47时，取出数据DR，当输出S1通过D触发器48时，取出数据DG，当输出S0通过D触发器49时，取出数据DB。
这里，向D触发器41、42、43的高电平激活的时钟端子CK输入串行时钟SCLK，向D触发器44、45、46的低电平激活的时钟端子CK输入具有双输入的NOR门55的输出DEN，向D触发器47、48、49的低电平激活的时钟端子CK输入D触发器51的输出A。
NOR门55的其中一个输入与D触发器53的输出连接，另一个输入与具有双输入的NAND门54的输出C连接。D触发器53的输入与电源VDD连接，低电平激活的时钟端子CK与D触发器52的输出B连接。NAND门54的其中一个输入与输出B连接，另一个输入与输出A连接。D触发器51的输入与输出C连接。D触发器52的输入与输出A连接。向D触发器51、52的低电平激活的时钟端子CK输入串行时钟SCLK。
另外，当D触发器56的输出通过反相器57时，得到源极时钟SCKB，当反相器57的输出通过反相器58时，得到源极时钟SCK。D触发器56的输入与反相器57的输出连接，高电平激活的时钟端子CK与输出B连接。
上述各D触发器中，利用高电平激活的时钟端子CK进行正沿触发，利用低电平激活的时钟端子CK进行负沿触发。
向D触发器44至53和56的复位端子R输入串行芯片选择信号SCS。初始信号INI就是串行芯片选择信号SCS。
图12的时序图中，示出串行时钟SCLK、输出A、B、C、源极时钟SCK、SCKB、以及输出DEN的波形。
接下来，图8中，示出END-BIT保持部25c的详细结构例。
首先，二进制驱动器23的移位寄存器23a采用置位复位触发器串联连接的结构。这里，图示了最后两个(第95级和第96级的)置位复位触发器B95和B96，向置位复位触发器B95的置位输入端子输入前一级置位复位触发器B94的输出Q(B94)。END-BIT保持部25c也与移位寄存器23a的最后级连接，并通过同样的串联连接的关系，将虚拟的置位复位触发器DMY1、DMY2、DMY3、DMY4依次连接而构成。向这些置位复位触发器输入下一级的输出作为复位信号，而向置位复位触发器DMY4输入用两个反相器将本级的输出延迟后的信号作为复位信号。
得到置位复位触发器DMY2的输出作为第一结束位END-BIT1，得到置位复位触发器DMY3的输出作为第二结束位END-BIT2。
接下来，图9中，示出源极起始脉冲生成部25b的详细结构例。
向具有双输入的NOR门61的其中一个低电平激活的输入端子输入模式信号MODE，向另一个高电平激活的输入端子输入第二结束位END-BIT2。向D锁存器62输入NOR门61的输出，向D锁存器63输入D锁存器62的输出。向D锁存器62的使能端子EN及D锁存器63的使能端子ENB输入串并转换部25a所生成的源极时钟SCKB，向D锁存器62的使能端子ENB及D锁存器63的使能端子EN输入串并转换部25a所生成的源极时钟SCK。向具有双输入的NOR门64输入D锁存器62的输出和D锁存器63的输出。向具有双输入的NAND门65输入NOR门64的输出和模式信号MODE，NAND门65的输出成为源极起始脉冲SSP。
接下来，图10中示出栅极驱动器控制信号生成部25d的详细结构例。
向D触发器71的高电平激活的时钟端子CK和低电平激活的时钟端子CKB输入第一结束位END-BIT1。向D触发器72输入D触发器71的输出。向D触发器72的低电平激活的时钟端子CK和高电平激活的时钟端子CKB输入第二结束位END-BIT2。D触发器72的输出成为D触发器71的输入。另外，D触发器71和72的各输出分别成为具有双输入的NAND门73及具有双输入的NOR门76的两个输入。向具有双输入的NAND门74输入NAND门73的输出和全清零信号ACL。向具有双输入的NAND门75输入NAND门74的输出和初始信号INI。NAND门75的输出成为栅极时钟GCK2B。
另外，向具有双输入的NAND门77输入NOR门76的输出和模式信号MODE。向具有双输入的NAND门78输入NAND门77的输出和全清零信号ACL。向具有双输入的NAND门79输入NAND门78的输出和初始信号INI。NAND门79的输出成为栅极时钟GCK1B。
另外，向D锁存器80输入模式信号MODE。向D锁存器80的使能端子EN和ENB输入第一结束位END-BIT1。D锁存器80的输出成为具有双输入的NOR门81的高电平激活的输入，模式信号MODE成为NOR门81的低电平激活的输入。向具有双输入的NOR门82输入NOR门81的输出和全清零信号ACL。向具有双输入的NOR门83输入NOR门82的输出和初始信号INI。NOR门83的输出成为栅极起始脉冲GSP。
另外，向具有双输入的NOR门84输入第一结束位END-BIT1和第二结束位END-BIT2。向D触发器85的低电平激活的时钟端子CK和高电平激活的时钟端子CKB输入NOR门84的输出。向反相器86输入D触发器85的输出，D触发器85的输入与反相器86的输出连接。向具有双输入的NOR门87输入反相器86的输出和全清零信号ACL。向NOR门88输入NOR门87的输出和初始信号INI。NOR门88的输出成为栅极使能信号GEN。
向D触发器71、72、85及D锁存器80的初始端子INI输入初始信号INI。D触发器71是正沿触发型，D触发器72和85是负沿触发型。
图13的时序图中，示出栅极时钟GCK1B、GCK2B、栅极使能信号GEN、以及栅极线输出GL(GL1和GL2)的波形。移位1表示与第一个栅极线输出GL1对应的数据DR、DG、DB输出到源极线SL的期间，移位2表示与第二个栅极线输出GL2对应的数据DR、DG、DB输出到源极线SL的期间。由于在水平显示期间的最后用栅极使能信号GEN向像素存储器30同时写入图像数据，因此，即使在向源极线SL依次输出数据DR、DG、DB的期间中发生源极线SL的电位紊乱，也不易影响向像素存储器30进行存储。
图11中示出Vcom驱动器的详细结构。
帧信号FRAME经由缓冲器，分别作为C触点相当的开关SW1、SW2、SW3的控制信号而输入。开关SW1、SW2、SW3是依次输出公共输出Vcom、黑极性用输出VA、白极性用输出VB的电压的开关。每当帧信号FRAME在高电平和低电平之间切换时，开关SW1、SW2、SW3以依次在电源VDD、VSS、VDD的组合与电源VSS、VDD、VSS的组合之间切换的方式选择电源。
如上所述，本实施方式的显示装置是将图像数据包含在串行数据内、通过串行传输提供给显示驱动器的有源矩阵型显示装置，对上述串行数据附加指示一帧期间开始的第一标记，上述显示驱动器利用上述串行传输所用的、与上述串行数据通过不同布线传输的串行时钟的定时，从上述串行数据中取出上述第一标记和上述图像数据，利用上述串行时钟的定时生成定时信号，作为用于使上述显示驱动器所具备的数据信号线驱动器的移位寄存器工作的时钟信号，根据上述第一标记及作为使上述移位寄存器工作的时钟信号的定时信号，生成一帧期间最开始的水平期间的定时信号，并将其输入到上述数据信号线驱动器的移位寄存器，当存在下一水平期间时，基于经上述数据信号线驱动器的移位寄存器移位了一个水平显示期间的信号，生成上述下一水平期间的定时信号，并将其输入到上述数据信号线驱动器的移位寄存器，基于经上述数据信号线驱动器的移位寄存器移位了一个水平显示期间的信号，生成输入到上述显示驱动器所具备的扫描信号线驱动器的移位寄存器的定时信号，利用上述各水平期间的定时信号、和从上述扫描信号线驱动器输出的扫描信号，将上述图像数据写入像素。
根据上述结构，显示驱动器利用串行时钟的定时，从串行传输的串行数据中取出第一标记和图像数据。然后，根据第一标记生成一帧期间最开始的水平期间的定时信号，并将其输入到数据信号线驱动器的移位寄存器，对于第二个及以后的水平期间，基于经数据信号线驱动器的移位寄存器移位了一个水平显示期间的信号，依次生成下一水平期间的定时信号。
从而，显示驱动器能通过串行传输的直接控制，生成用于将图像数据写入像素的定时信号，因此不必特意地用振荡器等来生成，是很容易的。
由此，起到以下效果：即，能在驱动器IC内容易地生成用于将图像数据写入像素的定时信号。
另外，如上所述，本实施方式的显示装置是将图像数据包含在串行数据内、通过串行传输提供给显示驱动器的有源矩阵型显示装置，对上述串行数据附加指示公共电极的电压极性的第一标记，上述显示驱动器利用上述串行传输所用的、与上述串行数据通过不同布线传输的串行时钟的定时，从上述串行数据中取出上述第一标记，进行基于上述串行数据的显示，并且提供极性按照所取出的上述第一标记的上述公共电极的电压。
根据上述结构，显示驱动器利用串行时钟的定时，从串行传输的串行数据中取出第一标记，按照第一标记决定公共电极的电压极性并进行显示。从而，显示驱动器能通过串行传输的直接控制来生成公共反转用的定时信号，因此，不需要振荡器、或用于从外部对公共反转用的定时信号生成进行控制的特别的控制端子。从而，能缩小显示驱动器的电路规模。
如上所述，起到以下效果：即，可以实现能以较小的电路规模生成公共反转用的定时信号的显示装置。
此外，在以上的例子中，将标记D0、D1、D2配置在一帧的最前端，但并不限于此，也可以将各标记配置在想要对定时发生器25进行指示的任意定时。例如，当想要每隔水平期间的整数倍期间切换标记D1的高电平和低电平时，可以将其配置在各水平期间的最前端等。
另外，在以上的例子中，使用串行芯片选择信号SCS来生成各种定时信号，但不一定需要这样，例如，只要使串并转换部25a始终处于对串行数据进行接收的使能状态即可。
另外，在以上的例子中，说明了有源区22具备像素存储器30的结构，但并不限于此，只要具有不利用标记D0区分数据更新模式和显示模式这样的结构，本发明也可以适用于有源区无像素存储器的显示装置。
另外，在以上的例子中，由于二进制驱动器23的移位寄存器23a采用只要向第一级的置位输入端子输入源极起始脉冲SSP就可以进行移位动作的结构，因此，通过将串并转换部25a所生成的源极时钟SCK和SCKB用于源极起始脉冲生成部25b生成源极起始脉冲SSP，起到作为使数据信号线驱动器的移位寄存器工作的时钟信号的功能。但是，并不限于此，数据信号线驱动器的移位寄存器也可以采用利用输入到各级的时钟信号来进行移位动作的结构，将生成的源极时钟SCK和SCKB用于生成源极起始脉冲SSP，并且将其输入到数据信号线驱动器的移位寄存器的各级从而与该移位寄存器的各级的动作相关，由此，起到作为使数据信号线驱动器的移位寄存器工作的时钟信号的功能。
本发明并不限定于上述实施方式，在权利要求所示的范围内可以进行各种变更。即，对于在权利要求所示的范围内适当变更的技术方法进行组合而得到的实施方式，也包含在本发明的技术范围内。例如，也可以适用于EL显示装置。
工业上的实用性
本发明能够特别适用于移动终端。

Claims (12)

1.一种显示装置，
是具有像素、并将图像数据包含在串行数据内、通过串行传输提供给显示驱动器的有源矩阵型显示装置，其特征在于，
对所述串行数据附加指示公共电极的电压极性的第一标记，
所述显示驱动器利用由所述串行传输所用的布线中、与传输所述串行数据的布线不同的布线所传输的串行时钟的定时，从所述串行数据中取出所述第一标记，进行基于所述串行数据的显示，并且提供极性按照所取出的所述第一标记的所述公共电极的电压。
2.如权利要求1所述的显示装置，其特征在于，
所述像素具备存储所述显示驱动器所提供的所述图像数据的像素存储器，
在所述像素存储器存储所述图像数据时，使所述串行数据包含所述像素存储器所要存储的所述图像数据在内，
在不更新而保持所述像素存储器所存储的所述图像数据时，用不提供给所述像素的虚拟数据来替换串行数据中的图像数据，并基于已存储于所述像素存储器中的所述图像数据来进行显示。
3.如权利要求2所述的显示装置，其特征在于，
对所述串行数据附加表示其是否包含所述像素存储器所要存储的所述图像数据的第二标记，
所述显示驱动器利用所述串行时钟的定时，从所述串行数据中取出所述第二标记，当所述第二标记表示所述串行数据中包含所述像素存储器所要存储的所述图像数据时，从所述串行数据中取出所述图像数据，并将其存储到所述像素存储器。
4.如权利要求2或3所述的显示装置，其特征在于，
对所述串行数据附加指示是否对所有所述像素的显示进行初始化的第三标记，
所述显示驱动器利用所述串行时钟的定时，从所述串行数据中取出所述第三标记，当所述第三标记指示对所有所述像素的显示进行初始化时，对所有所述像素的显示进行初始化。
5.如权利要求1至3的任一项所述的显示装置，其特征在于，
所述第一标记每隔一帧进行反转以作为表示一帧开始的定时。
6.如权利要求1至3的任一项所述的显示装置，其特征在于，
在所述串行传输中，表示是否进行显示的串行芯片选择信号与所述串行数据及所述串行时钟通过不同的布线传输。
7.如权利要求1至3的任一项所述的显示装置，其特征在于，
所述像素内的模拟开关由CMOS电路制成。
8.如权利要求7所述的显示装置，其特征在于，
所述显示驱动器在显示面板中制作成单片。
9.如权利要求1至3的任一项所述的显示装置，其特征在于，
所述像素的显示元件采用高分子分散型液晶。
10.如权利要求1至3的任一项所述的显示装置，其特征在于，
所述像素的显示元件采用高分子网络型液晶。
11.如权利要求1至3的任一项所述的显示装置，其特征在于，
所述显示驱动器所具备的生成显示定时信号的定时发生器包括串并转换部，该串并转换部从所述串行数据中提取出所述串行数据中包含的所述图像数据，所述串并转换部从所述串行数据中提取出所述第一标记。
12.一种移动终端，其特征在于，
具备权利要求1至11中的任一项所述的显示装置，作为显示器。
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