CN108932932A - 锁存单元、像素电路、像素驱动方法和显示装置 - Google Patents

锁存单元、像素电路、像素驱动方法和显示装置 Download PDF

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Abstract

本发明提供一种锁存单元、像素电路、像素驱动方法和显示装置。所述锁存单元，应用于像素电路，所述锁存单元包括输入端、反相节点、第一节点、正反馈端、第一控制模块、第二控制模块和第三控制模块，所述正反馈端与所述输入端连接；所述第一控制模块分别与所述输入端、所述第一节点、第一电平输入端和第二电平输入端连接；所述第二控制模块分别与所述输入端、所述第一节点、所述反相节点、第一电平输入端和第二电平输入端连接；所述第三控制模块分别与所述反相节点、所述正反馈端、第一电平输入端和第二电平输入端连接。本发明仅采用薄膜晶体管即可实现锁存，以锁存更新像素。

Description

锁存单元、像素电路、像素驱动方法和显示装置
技术领域
本发明涉及显示驱动技术领域，尤其涉及一种锁存单元、像素电路、像素驱动方法和显示装置。
背景技术
现有的反射式LCD(Liquid Crystal Display，液晶显示)面板上导入MIP(memory-in-pixel，像素内存)技术以降低面板功耗。尤其对于可穿戴设备而言，由于其尺寸小，一般具有低频低色域的特点，频率低导致像素每帧保持时间很长，而无论PMOS(P-Metal-Oxide-Semiconductor，P型金属-氧化物-半导体)管还是NMOS(N-Metal Oxide Semiconductor，N型金属-氧化物-半导体)管都存在漏电流，无法长时间保持像素电压稳定，因此需要采用MIP技术。即如图1所示，在现有技术中，在像素结构中搭配一个锁存单元10，通过所述锁存单元10将数据线Data上的数据电压锁存并持续刷新像素电压，可长时间维持电压稳定(在图1中，标号为Gate的为栅线，标号为11的为液晶显示驱动器，标号为PE的为像素电极)。
现有的MIP技术使用的锁存单元主要由两个CMOS(Complementary Metal-Oxide-Semiconductor，互补金属-氧化物-半导体)非门组成。对于目前液晶面板厂商已经成型的a_Si产线而言，导入PMOS工艺难度大成本高，严重限制了进军科穿戴设备市场的可能性。
发明内容
本发明的主要目的在于提供一种锁存单元、像素电路、像素驱动方法和显示装置，解决现有的锁存单元无法仅采用TFT(Thin Film Transistor，薄膜晶体管)即可实现锁存，以锁存更新像素的问题。
为了达到上述目的，本发明提供了一种锁存单元，应用于像素电路，所述锁存单元包括输入端、第一节点、反相节点、正反馈端、第一控制模块、第二控制模块和第三控制模块，其中，
所述正反馈端与所述输入端连接；
所述第一控制模块分别与所述输入端、所述第一节点、第一电平输入端和第二电平输入端连接，用于当所述输入端接入第一电平时控制所述第一节点的电位为第二电平，当所述输入端接入第二电平时控制所述第一节点的电位为第一电平；
所述第二控制模块分别与所述输入端、所述第一节点、所述反相节点、第一电平输入端和第二电平输入端连接，用于当所述输入端输入第一电平时控制所述反相节点的电位为第二电平，当所述第一节点的电位为第一电平时控制所述反相节点的电位为第一电平；
所述第三控制模块分别与所述反相节点、所述正反馈端、第一电平输入端和第二电平输入端连接，用于当所述反相节点的电位为第一电平时控制所述正反馈端的电位为第二电平，当所述反相节点的电位为第二电平时控制所述正反馈端的电位为第一电平。
实施时，所述第一控制模块包括第一晶体管和第二晶体管：
所述第一晶体管的栅极和所述第一晶体管的第一极都与第一电平输入端连接，所述第一晶体管的第二极与所述第一节点连接；
所述第二晶体管的栅极与所述输入端连接，所述第二晶体管的第一极与所述第一节点连接，所述第二晶体管的第二极与第二电平输入端连接。
实施时，所述第二控制模块包括第三晶体管和第四晶体管，其中，
所述第三晶体管的栅极与所述第一节点连接，所述第三晶体管的第一极与第一电平输入端连接，所述第三晶体管的第二极与所述反相节点连接；
所述第四晶体管的栅极与所述输入端连接，所述第四晶体管的第一极与所述反相节点连接，所述第四晶体管的第二极与第二电平输入端连接。
实施时，所述第三控制模块包括第五晶体管和第六晶体管，其中，
所述第五晶体管的栅极和所述第五晶体管的第一极都与第一电平输入端连接，所述第五晶体管的第二极与正反馈端连接；
所述第六晶体管的栅极与所述反相节点连接，所述第六晶体管的第一极与所述正反馈端连接，所述第六晶体管的第二极与第二电平输入端连接。
实施时，所述第一控制模块包括的晶体管、所述第二控制模块包括的晶体管和所述第三控制模块包括的晶体管都为n型晶体管，所述第一电平为高电平，所述第二电平为低电平。
本发明还提供了一种像素电路，包括像素电极、公共电极和电容单元，所述像素电极与所述电容单元的第一端连接，所述电容单元的第二端与所述公共电极连接，所述像素电路还包括上述的锁存单元；所述像素电路还包括：
数据写入单元，分别与相应行栅线、相应列数据线和输入端连接；
第一控制单元，分别与所述输入端、第一信号线和所述电容单元的第一端连接；以及，
第二控制单元，分别与反相节点、第二信号线和所述电容单元的第一端连接。
实施时，所述数据写入单元用于在相应行栅线输出的栅极驱动信号的控制下，控制所述相应列数据线与所述输入端连接；
所述第一控制单元用于在所述输入端的控制下控制所述第一信号线是否与所述电容单元的第一端连接；
所述第二控制单元用于在所述反相节点的控制下控制所述第二信号线是否与所述电容单元的第一端连接。
实施时，所述数据写入单元包括数据写入晶体管；
所述数据写入晶体管的栅极与所述相应行栅线连接，所述数据写入晶体管的第一极与所述相应列数据线连接，所述数据写入晶体管的第二极与所述输入端连接。
实施时，所述第一控制单元包括第一控制晶体管；
所述第一控制晶体管的栅极与所述输入端连接，所述第一控制晶体管的第一极与所述第一信号线连接，所述第一控制晶体管的第二极与所述电容单元的第一端连接；
所述第二控制单元包括第二控制晶体管；
所述第二控制晶体管的栅极与所述反相节点连接，所述第二控制晶体管的第一极与所述第二信号线连接，所述第二控制晶体管的第二极与所述电容单元的第一端连接。
实施时，所述第一控制晶体管和所述第二控制晶体管都为n型晶体管。
本发明还提供了一种像素驱动方法，应用于上述的像素电路，所述像素驱动方法包括：
当相应行栅线输出第一电平时，数据写入单元控制数据线上的数据电压输入至锁存单元；
所述锁存单元锁存所述数据电压，直至所述相应行栅线再一次输出第一电平；
当所述数据电压的电位为第一电平时，所述锁存单元的输入端的电位为第一电平，所述锁存单元的反相节点的电位为第二电平；当所述数据电压的电位为第二电平时，所述锁存单元的输入端的电位为第二电平，所述锁存单元的反相节点的电位为第一电平；
当所述锁存单元的输入端的电位为第一电平时，在所述输入端的控制下，所述第一控制单元控制第一信号线与电容单元的第一端连接；
当所述锁存单元的反相节点的电位为第一电平时，在所述反相节点的控制下，所述第二控制单元控制第二信号线与电容单元的第一端连接。
实施时，当所述数据电压写入单元包括的晶体管、所述第一控制单元包括的晶体管和所述第二控制单元包括的晶体管都为n型晶体管时，所述第一电平为高电平，所述第二电平为第二电平。
实施时，公共电极接收的公共电极电压信号与所述第一信号线中传输的第一电压信号为同频同相的时钟信号，所述第二信号线中传输的第二电压信号与所述第一电压信号为同频反相的时钟信号。
实施时，公共电极接收的公共电极电压信号与所述第二信号线中传输的第二电压信号为同频同相的时钟信号，所述第一信号线中传输的第一电压信号与所述第二电压信号为同频反相的时钟信号。
本发明还提供了一种显示装置、包括上述的像素电路。
与现有技术相比，本发明所述的锁存单元、像素电路、像素驱动方法和显示装置仅采用TFT即可实现锁存，只需要调整各锁存模块中的管子大小即可实现非门功能，从而达到锁存更新像素的目的。
附图说明
图1是现有的搭配有锁存单元的像素结构的示意图；
图2是本发明实施例所述的锁存单元的结构图；
图3是本发明所述的锁存单元的一具体实施例的电路图；
图4是本发明所述的像素电路的第一具体实施例的结构图；
图5是本发明所述的像素电路的第二具体实施例的电路图；
图6是本发明如图5所示的像素电路的第二具体实施例的工作时序图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为第一极，另一极称为第二极。在实际操作时，所述第一极可以为漏极，所述第二极可以为源极；或者，所述第一极可以为源极，所述第二极可以为漏极。
如图2所示，本发明实施例所述的锁存单元应用于像素电路；
本发明实施例所述的锁存单元包括输入端Q、第一节点P、反相节点正反馈端A、第一控制模块21、第二控制模块22和第三控制模块23，其中，
所述正反馈端A与所述输入端Q连接；
所述第一控制模块21分别与所述输入端Q、所述第一节点P、输入第一电平V1的第一电平输入端和输入第二电平V2的第二电平输入端连接，用于当所述输入端Q接入第一电平时控制所述第一节点P的电位为第二电平，当所述输入端Q接入第二电平时控制所述第一节点的电位为第一电平；
所述第二控制模块22分别与所述输入端Q、所述第一节点P、所述反相节点输入第一电平V1的第一电平输入端和输入第二电平V2的第二电平输入端连接，用于当所述输入端Q输入第一电平时控制所述反相节点的电位为第二电平，当所述第一节点P的电位为第一电平时控制所述反相节点的电位为第一电平；
所述第三控制模块23分别与所述反相节点所述正反馈端A、输入第一电平V1的第一电平输入端和输入第二电平V2的第二电平输入端连接，用于当所述反相节点的电位为第一电平时控制所述正反馈端A的电位为第二电平，当所述反相节点的电位为第二电平时控制所述正反馈端A的电位为第一电平。
本发明实施例所述的应用于像素电路中的锁存单元仅采用TFT(ThinFilmTransistor，薄膜晶体管)即可实现锁存，只需要调整各锁存模块中管子的尺寸大小即可实现非门功能，从而达到锁存更新像素的目的。
具体的，所述第一控制模块可以包括第一晶体管和第二晶体管：
所述第一晶体管的栅极和所述第一晶体管的第一极都与第一电平输入端连接，所述第一晶体管的第二极与所述第一节点连接；
所述第二晶体管的栅极与所述输入端连接，所述第二晶体管的第一极与所述第一节点连接，所述第二晶体管的第二极与第二电平输入端连接。
优选的，所述第一晶体管和所述第二晶体管可以都为n型晶体管。
具体的，所述第二控制模块可以包括第三晶体管和第四晶体管，其中，
所述第三晶体管的栅极与所述第一节点连接，所述第三晶体管的第一极与第一电平输入端连接，所述第三晶体管的第二极与所述反相节点连接；
所述第四晶体管的栅极与所述输入端连接，所述第四晶体管的第一极与所述反相节点连接，所述第四晶体管的第二极与第二电平输入端连接。
优选的，所述第三晶体管和所述第四晶体管可以都为n型晶体管。
具体的，所述第三控制模块可以包括第五晶体管和第六晶体管，其中，
所述第五晶体管的栅极和所述第五晶体管的第一极都与第一电平输入端连接，所述第五晶体管的第二极与正反馈端连接；
所述第六晶体管的栅极与所述反相节点连接，所述第六晶体管的第一极与所述正反馈端连接，所述第六晶体管的第二极与第二电平输入端连接。
优选的，所述第五晶体管和所述第六晶体管可以都为n型晶体管。
在优选的实施例中，所述第一控制模块包括的晶体管、所述第二控制模块包括的晶体管和所述第三控制模块包括的晶体管都为n型晶体管，所述第一电平为高电平，所述第二电平为低电平。
本发明优选的实施例所述的锁存单元不同于主流的COMS电路，仅采用TFT(薄膜晶体管)即可实现锁存，只需要调整各锁存模块中的管子大小即可实现非门功能，从而达到锁存更新像素的目的，并且就不需要导入PMOS工艺，不需要增加MASK(掩膜)成本，能大幅度降低工艺技术难度。对于广大液晶显示面板厂商，只有一种有源层的设计可以大幅度减少成本和技术难度。
下面通过一具体实施例来说明本发明所述的锁存单元。
如图3所示，本发明所述的锁存单元的一具体实施例包括输入端Q、反相节点第一节点P、正反馈端A、第一控制模块21、第二控制模块22和第三控制模块23；
所述正反馈端A与所述输入端Q连接；
所述第一控制模块21包括第一晶体管M1和第二晶体管M2：
所述第一晶体管M1的栅极和所述第一晶体管M1的漏极都与输入高电平VDD的高电平输入端连接，所述第一晶体管M1的源极与所述第一节点P连接；
所述第二晶体管M2的栅极与所述输入端Q连接，所述第二晶体管M2的漏极与所述第一节点P连接，所述第二晶体管M2的源极与输入低电平VSS的低电平输入端连接；
所述第二控制模块22包括第三晶体管M3和第四晶体管M4，其中，
所述第三晶体管M3的栅极与所述第一节点P连接，所述第三晶体管M3的漏极与输入高电平VDD的高电平输入端连接，所述第三晶体管M3的源极与所述反相节点连接；
所述第四晶体管M4的栅极与所述输入端Q连接，所述第四晶体管M4的漏极与所述反相节点连接，所述第四晶体管M4的源极与输入低电平VSS的低电平输入端连接；
所述第三控制模块23包括第五晶体管M5和第六晶体管M6，其中，
所述第五晶体管M5的栅极和所述第五晶体管M5的漏极都与输入高电平VDD的高电平输入端连接，所述第五晶体管M5的源极与正反馈端A连接；
所述第六晶体管M6的栅极与所述反相节点连接，所述第六晶体管M6的漏极与所述正反馈端A连接，所述第六晶体管M6的源极与输入低电平VSS的低电平输入端连接。
在如图3所示锁存单元的具体实施例中，M1、M2、M3、M4、M5和M6都为n型晶体管。
本发明如图3所示的锁存单元的具体实施例只由n型薄膜晶体管构成，能够实现与CMOS锁存电路同样的非门与正反馈功能。
本发明如图3所示的锁存单元的具体实施例在工作时，
当输入端Q的电位为高电平时，M1和M2都开启，通过设计M1的宽长比和M2的宽长比，可以使得第一节点P的电位为低电平，此时M3关闭，M4开启，反相节点的电位为低电平，M6关闭，M5开启，反馈端A的电位为高电平，形成正反馈，由于输入端Q与反馈端A连接，从而使输入端Q的电位为高电平，从而实现锁存；
当输入端Q的电位为低电平时，M2关闭，M1开启，第一节点P的电位为高电平，此时M3开启，M4关闭，从而反相节点的电位为高电平，M5和M6都开启，通过设计M5的宽长比和M6的宽长比，可以使得反馈端A的电位为低电平，形成正反馈，从而使得输入端Q的电位为低电平，反相节点的电位为高电平，从而实现锁存。
本发明实施例所述的像素电路，包括像素电极、公共电极和电容单元，所述像素电极与所述电容单元的第一端连接，所述电容单元的第二端与所述公共电极连接；所述像素电路还包括上述的锁存单元；所述像素电路还包括：
数据写入单元，分别与相应行栅线、相应列数据线和所述输入端连接；
第一控制单元，分别与所述输入端、第一信号线和电容单元的第一端连接；以及，
第二控制单元，分别与所述反相节点、所述第二信号线和所述电容单元的第一端连接。
在实际操作时，所述数据写入单元用于在相应行栅线输出的栅极驱动信号的控制下，控制所述相应列数据线与所述输入端连接；
所述第一控制单元用于在所述输入端的控制下控制所述第一信号线是否与所述电容单元的第一端连接；
所述第二控制单元用于在所述反相节点的控制下控制所述第二信号线是否与所述电容单元的第一端连接。
具体的，所述数据写入单元可以包括数据写入晶体管；
所述数据写入晶体管的栅极与所述相应行栅线连接，所述数据写入晶体管的第一极与所述相应列数据线连接，所述数据写入晶体管的第二极与所述输入端连接。
优选的，所述数据写入晶体管为n型晶体管。
具体的，所述第一控制单元可以包括第一控制晶体管；
所述第一控制晶体管的栅极与所述输入端连接，所述第一控制晶体管的第一极与所述第一信号线连接，所述第一控制晶体管的第二极与所述电容单元的第一端连接；
所述第二控制单元包括第二控制晶体管；
所述第二控制晶体管的栅极与所述反相节点连接，所述第二控制晶体管的第一极与所述第二信号线连接，所述第二控制晶体管的第二极与所述电容单元的第一端连接。
优选的，所述第一控制晶体管和所述第二控制晶体管都为n型晶体管。
下面通过两个具体实施例来说明本发明所述的像素电路。
如图4所示，本发明所述的像素电路的第一具体实施例包括像素电极(图4中未示出)、公共电极COM和电容单元40；
所述像素电极(图4中未示出)与所述电容单元40的第一端连接，所述电容单元40的第二端与所述公共电极COM连接；
本发明所述的像素电路的第一具体实施例还包括本发明如图2所示的锁存单元的实施例；
本发明所述的像素电路的第一具体实施例还包括：
数据写入单元41，分别与相应行栅线Gate、相应列数据线Data和所述输入端Q连接；
第一控制单元42，分别与所述输入端Q、第一信号线FRP和电容单元40的第一端连接；以及，
第二控制单元43，分别与所述反相节点所述第二信号线XFRP和所述电容单元40的第一端连接。
本发明如图4所示的第一具体实施例在工作时，
当Gate输入高电平时，数据写入单元41控制Data上的数据电压通过输入端Q写入锁存单元；
当输入端Q的电位为高电平时，第一控制模块21控制使得第一节点P的电位为低电平，第二控制模块22控制使得反相节点的电位为低电平，第三控制模块控制使得反馈端A的电位为高电平，形成正反馈，由于输入端Q与反馈端A连接，从而使输入端Q的电位为高电平，第一控制单元控制通过FRP对像素充电(也即对电容单元充电)；
当输入端Q的电位为低电平时，第一控制模块21控制使得第一节点P的电位为高电平，第二控制模块22控制使得反相节点的电位为高电平，第三控制模块控制使得反馈端A的电位为高电平，形成正反馈，从而使得输入端Q的电位为低电平，反相节点的电位为高电平，第二控制单元控制通过XFRP对像素充电(也即对电容单元充电)；
其中，输入端Q的电位为高电平还是低电平可以通过数据写入单元41控制写入锁存单元的数据电压Vdata的电压值确定。
本发明实施例所述的像素电路应用于可穿戴设备(例如可以为智能手表)包括的显示装置中。由于可穿戴设备一般具有低频低色域特点，频率低导致像素每帧保持时间长，并且可穿戴设备包含的显示装置中的像素电路一般仅需进行黑白显示即可，因此本发明实施例所述的应用于可穿戴设备的像素电路与常见的用于彩色显示视频或图像的显示装置中的像素电路不同，本发明实施例所述的像素电路在工作时，由相应行栅线Gate控制数据线Data上的数据电压写入锁存单元的输入端Q，之后输入端Q、反相节点分别控制第一控制单元42、第二控制单元43，以控制由FRP为电容单元40充电还是由XFRP为电容单元40充电。
如图5所示，本发明所述的像素电路的第二具体实施例包括像素电极(图5中未示出)、公共电极COM和电容单元40；
所述像素电极(图5中未示出)与所述电容单元40的第一端连接，所述电容单元40的第二端与所述公共电极COM连接；
本发明所述的像素电路该具体实施例还包括本发明如图3所示的锁存单元的具体实施例；
本发明所述的像素电路该具体实施例还包括：
数据写入单元41，分别与相应行栅线Gate、相应列数据线Data和所述输入端Q连接；
第一控制单元42，分别与所述输入端Q、第一信号线FRP和电容单元40的第一端连接；以及，
第二控制单元43，分别与所述反相节点所述第二信号线XFRP和所述电容单元40的第一端连接；
所述数据写入单元41包括数据写入晶体管M41；
所述数据写入晶体管M41的栅极与相应行栅线Gate连接，所述数据写入晶体管M41的漏极与相应列数据线Data连接，所述数据写入晶体管M41的源极与所述输入端Q连接；
所述第一控制单元42包括第一控制晶体管M42；
所述第一控制晶体管M42的栅极与所述输入端Q连接，所述第一控制晶体管M42的漏极与所述第一信号线FRP连接，所述第一控制晶体管M42的源极与所述电容单元40的第一端连接；
所述第二控制单元43包括第二控制晶体管M43；
所述第二控制晶体管M43的栅极与所述反相节点连接，所述第二控制晶体管M43的漏极与所述第二信号线XFRP连接，所述第二控制晶体管M43的源极与所述电容单元40的第一端连接；
所述电容单元40包括相互并联的存储电容Cst和液晶电容Clc。
在图5所示的具体实施例中，M41、M42和M43都为n型晶体管。在实际操作时，在图5所示的具体实施例中，所有的晶体管可以都为NMOS管。
如图6所示，本发明如图5所示的像素电路的具体实施例在工作时，
当Gate输入高电平时，M41开启，Data上的数据电压通过输入端Q写入锁存单元；
当输入端Q的电位为高电平时，M1和M2都开启，通过设计M1的宽长比和M2的宽长比，可以使得第一节点P的电位为低电平，此时M3关闭，M4开启，反相节点的电位为低电平，M6关闭，M5开启，反馈端A的电位为高电平，形成正反馈，由于输入端Q与反馈端A连接，从而使输入端Q的电位为高电平，M42打开以通过FRP对像素充电(也即对电容单元充电)，以使得电容单元40的第一端的电位为Vpixel1；
当输入端Q的电位为低电平时，M2关闭，M1开启，第一节点P的电位为高电平，此时M3开启，M4关闭，从而反相节点的电位为高电平，M5和M6都开启，通过设计M5的宽长比和M6的宽长比，可以使得反馈端A的电位为低电平，形成正反馈，从而使得输入端Q的电位为低电平，反相节点的电位为高电平，M43打开以通过XFRP对像素充电(也即对电容单元充电)，以使得电容单元40的第一端的电位为Vpixel2；
其中，输入端Q的电位为高电平还是低电平可以通过Gate打开M41输入的数据电压Vdata的电压值确定。
本发明如图5所示的像素电路的具体实施例在工作时，在M41开启时，由数据线Data上的数据电压Vdata控制M42开启或M43开启，从而确定由FRP对像素充电还是由XFRP对像素充电；当M41关闭后，锁存单元控制其输入端Q的电位和其反相节点的电位稳定。
在图6中，VCOM为公共电极COM接收的公共电极电压信号。
如图6所示，公共电极COM接收的公共电极电压信号VCOM与所述第一信号线FRP中传输的第一电压信号为同频同相的时钟信号，所述第二信号线XFRP中传输的第二电压信号与所述第一电压信号为同频反相的时钟信号。
在实际操作时，将公共电极电压信号VCOM、第一电压信号和第二电压信号都设置为时钟信号是为了节省功耗，在实际操作时也可以公共电极电压为低电平信号，第一电压信号、第二电压信号分别为高电平信号，低电平信号。
在其它的优选实施例中，也可以将公共电极COM接收的公共电极电压信号VCOM与所述第二信号线XFRP中传输的第二电压信号为同频同相的时钟信号，将所述第一信号线FRP中传输的第一电压信号与所述第二电压信号设置为同频反相的时钟信号，也可以达到节省功耗的效果。
本发明实施例所述的像素驱动方法，应用于上述的像素电路，所述像素驱动方法包括：
当相应行栅线输出第一电平时，数据写入单元控制数据线上的数据电压输入至锁存单元；
所述锁存单元锁存所述数据电压，直至所述相应行栅线再一次输出第一电平；
当所述数据电压的电位为第一电平时，所述锁存单元的输入端的电位为第一电平，所述锁存单元的反相节点的电位为第二电平；当所述数据电压的电位为第二电平时，所述锁存单元的输入端的电位为第二电平，所述锁存单元的反相节点的电位为第一电平；
当所述锁存单元的输入端的电位为第一电平时，在所述输入端的控制下，所述第一控制单元控制第一信号线与像素电极连接；
当所述锁存单元的反相节点的电位为第一电平时，在所述反相节点的控制下，所述第二控制单元控制第二信号线与像素电极连接。
优选的，当所述数据电压写入单元包括的晶体管、所述第一控制单元包括的晶体管和所述第二控制单元包括的晶体管都为n型晶体管时，所述第一电平为高电平，所述第二电平为低电平。
优选的，公共电极接收的公共电极电压信号与所述第一信号线中传输的第一电压信号为同频同相的时钟信号，所述第二信号线中传输的第二电压信号与所述第一电压信号为同频反相的时钟信号。在实际操作时，将公共电极电压信号、第一电压信号和第二电压信号都设置为时钟信号能够节省功耗。
优选的，公共电极接收的公共电极电压信号与所述第二信号线中传输的第二电压信号为同频同相的时钟信号，所述第一信号线中传输的第一电压信号与所述第二电压信号为同频反相的时钟信号。在实际操作时，将公共电极电压信号、第一电压信号和第二电压信号都设置为时钟信号能够节省功耗。
本发明实施例所述的显示装置、包括上述的像素电路。
在实际操作时，本发明实施例所述的显示装置可以为应用于可穿戴设备中的显示装置。所述可穿戴设备例如可以为智能手表、穿戴心率测量模块、穿戴卫星定位模块等。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (15)

1.一种锁存单元，应用于像素电路，其特征在于，所述锁存单元包括输入端、第一节点、反相节点、正反馈端、第一控制模块、第二控制模块和第三控制模块，其中，
所述正反馈端与所述输入端连接；
所述第一控制模块分别与所述输入端、所述第一节点、第一电平输入端和第二电平输入端连接，用于当所述输入端接入第一电平时控制所述第一节点的电位为第二电平，当所述输入端接入第二电平时控制所述第一节点的电位为第一电平；
所述第二控制模块分别与所述输入端、所述第一节点、所述反相节点、第一电平输入端和第二电平输入端连接，用于当所述输入端输入第一电平时控制所述反相节点的电位为第二电平，当所述第一节点的电位为第一电平时控制所述反相节点的电位为第一电平；
所述第三控制模块分别与所述反相节点、所述正反馈端、第一电平输入端和第二电平输入端连接，用于当所述反相节点的电位为第一电平时控制所述正反馈端的电位为第二电平，当所述反相节点的电位为第二电平时控制所述正反馈端的电位为第一电平。
2.如权利要求1所述的锁存单元，其特征在于，所述第一控制模块包括第一晶体管和第二晶体管：
所述第一晶体管的栅极和所述第一晶体管的第一极都与第一电平输入端连接，所述第一晶体管的第二极与所述第一节点连接；
所述第二晶体管的栅极与所述输入端连接，所述第二晶体管的第一极与所述第一节点连接，所述第二晶体管的第二极与第二电平输入端连接。
3.如权利要求1所述的锁存单元，其特征在于，所述第二控制模块包括第三晶体管和第四晶体管，其中，
所述第三晶体管的栅极与所述第一节点连接，所述第三晶体管的第一极与第一电平输入端连接，所述第三晶体管的第二极与所述反相节点连接；
所述第四晶体管的栅极与所述输入端连接，所述第四晶体管的第一极与所述反相节点连接，所述第四晶体管的第二极与第二电平输入端连接。
4.如权利要求3所述的锁存单元，其特征在于，所述第三控制模块包括第五晶体管和第六晶体管，其中，
所述第五晶体管的栅极和所述第五晶体管的第一极都与第一电平输入端连接，所述第五晶体管的第二极与正反馈端连接；
所述第六晶体管的栅极与所述反相节点连接，所述第六晶体管的第一极与所述正反馈端连接，所述第六晶体管的第二极与第二电平输入端连接。
5.如权利要求1至4中任一权利要求所述的锁存单元，其特征在于，所述第一控制模块包括的晶体管、所述第二控制模块包括的晶体管和所述第三控制模块包括的晶体管都为n型晶体管，所述第一电平为高电平，所述第二电平为低电平。
6.一种像素电路，包括像素电极、公共电极和电容单元，所述像素电极与所述电容单元的第一端连接，所述电容单元的第二端与所述公共电极连接，其特征在于，所述像素电路还包括如权利要求1至5中任一权利要求所述的锁存单元；所述像素电路还包括：
数据写入单元，分别与相应行栅线、相应列数据线和输入端连接；
第一控制单元，分别与所述输入端、第一信号线和所述电容单元的第一端连接；以及，
第二控制单元，分别与反相节点、第二信号线和所述电容单元的第一端连接。
7.如权利要求6所述的像素电路，其特征在于，所述数据写入单元用于在相应行栅线输出的栅极驱动信号的控制下，控制所述相应列数据线与所述输入端连接；
所述第一控制单元用于在所述输入端的控制下控制所述第一信号线是否与所述电容单元的第一端连接；
所述第二控制单元用于在所述反相节点的控制下控制所述第二信号线是否与所述电容单元的第一端连接。
8.如权利要求7所述的像素电路，其特征在于，所述数据写入单元包括数据写入晶体管；
所述数据写入晶体管的栅极与所述相应行栅线连接，所述数据写入晶体管的第一极与所述相应列数据线连接，所述数据写入晶体管的第二极与所述输入端连接。
9.如权利要求7所述的像素电路，其特征在于，所述第一控制单元包括第一控制晶体管；
所述第一控制晶体管的栅极与所述输入端连接，所述第一控制晶体管的第一极与所述第一信号线连接，所述第一控制晶体管的第二极与所述电容单元的第一端连接；
所述第二控制单元包括第二控制晶体管；
所述第二控制晶体管的栅极与所述反相节点连接，所述第二控制晶体管的第一极与所述第二信号线连接，所述第二控制晶体管的第二极与所述电容单元的第一端连接。
10.如权利要求9所述的像素电路，其特征在于，所述第一控制晶体管和所述第二控制晶体管都为n型晶体管。
11.一种像素驱动方法，应用于如权利要求6至10中任一权利要求所述的像素电路，其特征在于，所述像素驱动方法包括：
当相应行栅线输出第一电平时，数据写入单元控制数据线上的数据电压输入至锁存单元；
所述锁存单元锁存所述数据电压，直至所述相应行栅线再一次输出第一电平；
当所述数据电压的电位为第一电平时，所述锁存单元的输入端的电位为第一电平，所述锁存单元的反相节点的电位为第二电平；当所述数据电压的电位为第二电平时，所述锁存单元的输入端的电位为第二电平，所述锁存单元的反相节点的电位为第一电平；
当所述锁存单元的输入端的电位为第一电平时，在所述输入端的控制下，所述第一控制单元控制第一信号线与电容单元的第一端连接；
当所述锁存单元的反相节点的电位为第一电平时，在所述反相节点的控制下，所述第二控制单元控制第二信号线与电容单元的第一端连接。
12.如权利要求11所述的像素驱动方法，其特征在于，当所述数据电压写入单元包括的晶体管、所述第一控制单元包括的晶体管和所述第二控制单元包括的晶体管都为n型晶体管时，所述第一电平为高电平，所述第二电平为第二电平。
13.如权利要求11所述的像素驱动方法，其特征在于，公共电极接收的公共电极电压信号与所述第一信号线中传输的第一电压信号为同频同相的时钟信号，所述第二信号线中传输的第二电压信号与所述第一电压信号为同频反相的时钟信号。
14.如权利要求11所述的像素驱动方法，其特征在于，
公共电极接收的公共电极电压信号与所述第二信号线中传输的第二电压信号为同频同相的时钟信号，所述第一信号线中传输的第一电压信号与所述第二电压信号为同频反相的时钟信号。
15.一种显示装置、其特征在于，包括如权利要求6至10中任一权利要求所述的像素电路。
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