JP2017219586A - 信号供給回路及び表示装置 - Google Patents
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Abstract
【課題】実施形態は、各種の表示形態の表示パネルに対して、送られてきた映像データを適応的に変換する融通性の高い信号供給回路を提供する。【解決手段】一実施形態によれば、複数の副画素の各々がメモリを有する表示装置に用いられる信号供給回路であって、外部から前記副画素に対応するnビット単位の映像データを受け取り、前記第1映像データに基づいて、nビットよりも少ないm個の前記副画素用のデジタルデータを前記複数の副画素に供給する第1モードを備える。【選択図】図15
Description
この実施形態は信号供給回路及び表示装置に関する。
液晶表示装置は、制御装置と表示パネルを含む。表示パネルその表示エリアにおいて、基本的に、複数の画素が行方向(以下X方向と称する)と列方向(以下Y方向と称する)とに配列されている。X方向は、Y方向と交差する方向である。近年、種々のタイプの表示パネルが市場に出回っている。大きく分類すると、モノクロ表示を行う表示パネル(以下モノクロ表示パネルと称する)と、カラー表示を行う表示パネル(以下カラー表示パネルと称する)がある。モノクロ表示パネルは、階調表示が可能なものと、階調表示ができないものが含まれる。またカラー表示パネルのタイプとしては、カラーフィルタとして、R(赤)フィルタ、G(緑)フィルタ及びB(青)フィルタを備えるものと、R(赤)フィルタ、G(緑)フィルタ及びB(青)フィルタに加えてW(白)フィルタを備えるものもある。
表示パネルのドット表示単位は、画素により実現される。ここでモノクロ表示パネルのドット表示画素は、単純に画素(或いはモノクロ画素)と称される。一方、カラー表示パネルのドット表示画素は、副画素と称され、該カラー表示パネルは、各種の色合いを表示するために、赤(R)副画素、緑(G)副画素及び青(B)副画素を備えるものと、R副画素、G副画素、B副画素及び白(W)副画素を備えるものがある。
なお白(W)副画素は、R副画素、G副画素、B副画素と比べて光の利用効率が高く、その透過率はR副画素、G副画素、B副画素の透過率の約3倍である。このためにW副画素が利用されると、表示パネルの表示輝度を上げることができる。
なお白(W)副画素は、R副画素、G副画素、B副画素と比べて光の利用効率が高く、その透過率はR副画素、G副画素、B副画素の透過率の約3倍である。このためにW副画素が利用されると、表示パネルの表示輝度を上げることができる。
ところで液晶表示装置に映像データ(画像データと称してもよい)を供給する外部装置としては、R、G、Bの映像データを出力するものが多い。また今後は、映像データとして、モノクロ映像データを出力する外部装置、R、G、B及びダミー映像データを出力する外部装置など各種のタイプが出現することが考えられる。
上記したように今後は、各種タイプの外部装置が存在し、また各種タイプの表示パネルが存在する状況が考えられる。このために、外部装置から映像データを取り込み液晶表示装置で表示するシステムを設計する場合、いずれか一方のタイプ(外部装置又は表示パネルのタイプ)が決定された場合、他方のタイプ(表示パネル又は外部装置のタイプ)も決定される。
しかし上記したシステムの設計を行うと、出来上がったシステムは融通性に欠けるという問題がある。例えば、外部装置が交換された場合、新しい外部装置は、今まで使用していた液晶表示装置の表示パネルに適合しない場合がある。逆に液晶表示装置が交換された場合、新しい液晶表示装置は、今まで使用していた外部装置に適合しない場合ある。
そこで、本実施形態によれば、外部装置から入力する映像データのタイプと表示パネルのタイプに応じて適応的に変換処理を実現し、融通性の高い信号供給回路及び表示装置を提供することを目的とする。
一実施形態は、複数の副画素の各々がメモリを有する表示装置に用いられる信号供給回路であって、外部から前記副画素に対応するnビット単位の映像データを受け取り、前記第1映像データに基づいて、nビットよりも少ないmビットの前記副画素用のデジタルデータを前記複数の副画素に供給する第1モードを備える、ことを基本とする。
以下、実施の形態について図面を参照して説明する。実施形態の開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
また本明細書の以後の説明において、色フィルタR、G、B、W、副画素R、G、B、W、映像データR、G、B、色フィルタR、G、B、W、出力ラインR、G、B、W、信号R、G、B、Wを用いている。色フィルタR、G、B、Wは、赤、緑、青、及び白のフィルタを意味し、副画素R、G、B、Wは、色フィルタR、G、B、Wを有する副画素を意味する。また出力ラインR、G、B、Wは、副画素R、G、B、Wに振り分けられるべき映像データが出力されるラインを意味する。映像データR、G、Bは、副画素R、G、Bに振り分けられるべき映像データを意味する。
図1は、表示パネルPNLの構成一例を概略的に示す図である。表示装置は、アクティブマトリクスタイプの表示パネルPNLを備えている。表示パネルPNLは、第1基板SUB1と、第1基板SUB1に対向配置された第2基板SUB2と、第1基板SUB1と第2基板SUB2との間に保持された液晶層LQと、を備える。第2基板SUB2は、一点鎖線で示している。
表示エリアDAは、第1基板SUB1と第2基板SUB2との間に液晶層LQが保持された領域に相当し、例えば、四角形状であり、この領域にはマトリクス状に配置された複数の副画素PX(PX11,PX12,・・・・)が配置されている。
第1基板SUB1は、表示エリアDAにおいて、第1方向Xに沿って延出した複数のゲート線G(G1〜Gn)、第1方向Xのゲート線Gに交差し、第2方向Yに沿って延出した複数の信号線S(S1〜Sm)を備えている。
各ゲート線G(G1〜Gn)は、表示エリアDAの外側に引き出され、ゲート線駆動回路(第1駆動回路)GDに接続されている。各信号線S(S1〜Sm)は、表示エリアDAの外側に引き出され、ソース線駆動回路(第2駆動回路)SDに接続されている。第1駆動回路GD及び第2駆動回路SDは、例えばその少なくとも一部が第1基板SUB1上に形成され、制御装置(駆動ICチップ或いは液晶ドライバと称される場合もある)CPと接続されている。
第2駆動回路SDは、制御装置CPから受け取った画素信号を、この画素信号が対応する信号線を介して対応する副画素に供給するために、マルチプレクサMPXを備えている。つまりマルチプレクサMPXは、受け取った例えば1ライン分の複数の画素信号を適切な信号線に出力する。
制御装置CPは、第1駆動回路GD及び第2駆動回路SDを制御するために、クロック及びタイミングパルス生成回路(コントローラ或いはシーケンサと称してもよい)を内蔵し、表示パネルPNLを駆動するのに必要な信号を供給する信号供給源として機能する。制御装置CPは、信号供給回路110を含む。信号供給回路110は、第2駆動回路SDに映像データを与えるとき、映像データのタイプに応じて、動作モードを切り替える入力適応制御回路(後述する)を含む。映像データのタイプとは、後で詳しく説明するが、映像データが例えば、赤(R)、緑(G)、青(B)の映像データである場合、赤(R)、緑(G)、青(B)、ダミー(DUM)の映像データである場合、赤(R)、緑(G)、青(B)、白(W)の映像データである場合、或いは単なる1ビットの映像データである場合などがある。
図示した例では、制御装置CPは、表示パネルPNLの表示エリアDAの外側において、第1基板SUB1上に実装されている。
共通電極CEは、第2基板SUB2に透明材質で形成され、表示エリアDAの全域に対応しており、例えば、複数の副画素PXに対して共通に形成されている。共通電極CEは、表示エリアDAの外側に引き出され、制御装置CP内部の給電部に接続されている。給電部からは、一定の共通電圧を出力する。
複数の副画素PXには、色フィルタが所定の規則で配列されている。色フィルタは、液晶層LQを挟むように画素電極に対向し、第2基板SUB2に形成されている。
図2Aは、メモリを有する前記副画素PX(又は画素)の構成を示している。この副画素PXにおいて、信号線SにスイッチSW0の一端が接続され、このスイッチSW0の他端がメモリM0に接続されている。メモリM0は、例えばインバータIN1、IN2を有し、このインバータIN1、IN2は逆方向に並列接続されている。インバータIN1の入力端子(インバータIN2の出力端子)は、スイッチSW1の制御端子に接続されている。またインバータIN1の出力端子(インバータIN2の入力端子)は、スイッチSW2の制御端子に接続されている。スイッチSW1の入力端子は、第1の信号ラインPoaに接続され、出力端子は、液晶層に形成された表示素子の画素電極PEに接続されている。またスイッチSW2の入力端子は、第2の信号ラインPobに接続され、出力端子は、前記画素電極PEに接続されている。第1の信号ラインPoaには、第1の信号(表示用信号)xFRPが供給され、第2の信号ラインPobには、第2の信号(非表示用信号)FRPが入力している。これらの第1の信号xFRPと第2の信号FRPは、互いに逆位相の関係となる交流信号であり、図1で説明した制御装置CPで生成されている。前記画素電極PEに対向する共通電極CEには、制御装置CPから共通信号VCOMが供給されている。共通信号VCOMは、第2の信号FRPと同位相の交流信号である。
図2Bは、上記した副画素PXのメモリM0にデータ“1”が書き込まれる際の動作例を示している。ゲート線GにゲートパルスGATEDが供給されるとスイッチSW0がオンし、またこのとき信号線Sに信号SIG(データ“1”)が出力されると、メモリM0にデータ“1”(=ハイレベル)が書き込まれ保持される。この時、インバータIN1は、入力を反転するので、このインバータIN1の出力は“0”(=ローレベル)となる。インバータIN2の入力はローレベルであるからこのインバータIN2の出力はハイレベルとなる。ここで、スイッチSW0がオフされるとメモリM0は、データ“1”を保持する。
即ち、図3に示すように、スイッチSW0がオフし、メモリM0にデータ“1”が保持される。すると、メモリM0の出力によりスイッチSW1がオン、スイッチSW2がオフとなる。この結果、表示素子(液晶層)LQの画素電極PEには、第1の信号xFRPが印加され、共通電極CEには共通信号VCOMが印加される。
図4は上記した副画素PXにおいて、画素電極PEと共通電極CEと間に生じる電位差の変化を示している。図4の時間t0〜t1では、画素電極PEに第1の信号xFRPが印加され、共通電極CEに共通信号VCOMが印加されている様子を示している。第1の信号xFRPと共通信号VCOMとは、逆位相の関係にあるから、画素電極PEと共通電極CEの間には、高い電位差が生じている。この時、ノーマリーブラックの場合は表示素子は表示状態を形成する。
ここで、メモリM0にデータ“0”が保持されたとする。すると、スイッチSW1がオフし、スイッチSW2がオンする。このため、図4の時間t1〜t2に示すように、画素電極PEに第2の信号FRPが印加され、共通電極CEに共通信号VCOMが印加される。このときは第2の信号FRPと共通信号VCOMとは、同位相の関係にあるから、画素電極PEと共通電極CEの間は、低い電位差となる。この時、表示素子は非表示状態を形成する。
図5は、図2A、図2B、図3に示した副画素の回路構成をさらに詳しく示している。スイッチSW0は、例えば薄膜トランジスタQ0で構成されている。またメモリM0は、薄膜トランジスタQ1、Q2、Q3及びQ4で構成されている。スイッチSW1は、薄膜トランジスタQ5、Q6で構成され、スイッチSW2は、薄膜トランジスタQ7,Q8で構成れている。メモリM0にデータ“1”が書き込まれると、薄膜トランジスタQ1,Q4がオンし、薄膜トランジスタQ2,Q3がオフする。メモリM0の出力により、薄膜トランジスタQ5、Q6がオンし、薄膜トランジスタQ7、Q8がオフする。メモリM0にデータ“0”が書き込まれると、薄膜トランジスタQ2,Q3がオフし、薄膜トランジスタQ1,Q4がオフする。メモリM0の出力により、薄膜トランジスタQ5、Q6がオフし、薄膜トランジスタQ7、Q8がオンする。
図6は、一実施形態である信号供給回路及び表示装置において、特に制御装置CP内の構成要素を示している。また表示パネルPNLの表示エリアDAには、副画素PXに対応する色フィルタの配置例を示している。この配列は、X方向へ色フィルタR、G、B、R、G、B・・・が繰り返し配列されており、Y方向へ、同色の色フィルタが、連続して配列されている。即ち、この配置例は、例えば第1列が色フィルタR、第2列が色フィルタGである。そして第3列は色フィルタBである。なお色フィルタの配置例は、図に示す配置順序だけでなく種々の配置例があることは勿論である。
制御装置CPは、信号供給回路110の他に、電源回路124、クロック及びタイミングパルス生成回路123、映像データ処理回路125、表示電位制御回路126などを含む。電源回路124は、外部のバッテリーから受け取った電源電圧を用いて種々の電圧を生成する。クロック及びタイミングパルス生成回路123は、制御装置CP内部及びゲート線駆動回路GD、信号線駆動回路SDなどで用いる各種のクロック、種々のタイミング信号を生成する。
制御装置CPは、外部装置(ホストコンピュータと称してもよい)300からフレキシブル基板301に形成された接続ラインを介して映像信号、同期信号、制御データ等を受け取る。映像データ、同期信号は映像データ処理回路125に入力されて、表示パネルPNLに供給するための映像データに変換される。制御データは、クロック及びタイミングパルス生成回路123に取り込まれ、表示装置の動作を制御するために用いられる。
制御装置CP内の表示電位制御回路126は、基本的には図2A、図2B、図3で説明した第1の信号xFRP又は第2の信号FRPを生成している。また表示電位制御回路126は、白、黒反転点灯やネガ、ポジ反転点灯などの特殊表示状態を得る際に、図2A、図2B、図3で説明した第1の信号xFRP又は第2の信号FRPを変化させて画素電極に印加してもよい。
制御装置CP内の表示電位制御回路126は、基本的には図2A、図2B、図3で説明した第1の信号xFRP又は第2の信号FRPを生成している。また表示電位制御回路126は、白、黒反転点灯やネガ、ポジ反転点灯などの特殊表示状態を得る際に、図2A、図2B、図3で説明した第1の信号xFRP又は第2の信号FRPを変化させて画素電極に印加してもよい。
外部装置300又は制御装置CPに対して、映像データ提供装置410からシリアルデータが与えられる。映像データ提供装置410から外部装置300又は制御装置CPにシリアルデータを供給する方法としては、無線による送受信システムを利用する方法、或いは有線による送受信システムを利用する方法のいずれでもよい。または、映像データ提供装置410は、インターネットを介してデータを送信するものであってもよい。
本表示装置の信号供給回路110は、映像データ提供装置410からのシリアルデータを柔軟に処理することができる。このシリアルデータは、8ビット単位の映像データの他に各種のコマンド(制御データ)、アドレスデータなどを含むことができる。このシリアルデータは、直接信号供給回路110に入力してもよい。シリアルデータに含まれる映像データとしては、仕様規格或いは製造メーカに応じて各種のタイプがあるが、後述するように信号供給回路110は、映像データ提供装置410からのシリアルデータを柔軟に処理することができる。
図7は、図6に示した表示パネルPNLの色フィルタの配列とは異なる配列を備えた表示装置の例である。図6と同一部分には、図6と同一符号を付して説明は省略する。図7の色フィルタの配置例は、例えば第1列が色フィルタR、第2列が色フィルタGである。そして第3列は色フィルタBとWが交互に配置されている。さらに第4列がR、第5列がGである。そして第6の列は色フィルタWとBが交互に配置されている。このような色フィルタ配置例が、X方向へ繰り返し配置されている。ここで第3列、第6列、第9列を行方向(X方向)へ見ると、色フィルタW、B、W、B、・・・のように色フィルタWとBが繰り返し配列されている。なお4つの色フィルタ(副画素)W、B、W、B、・・・の配列パターンは各種のパターンがあるが、本実施形態に適用されるパターンはいずれのパターンであってもよい。
図8は、さらに別の表示パネルPNLの例を示す図である。この表示パネルPNLはモノクロ表示用の表示パネルであり、色フィルタを備えず、各画素の開口領域は透明である。なお、例えば光源から照射された光の位相差や波長を調整するための補正用色フィルタを備えても良い。
一般にデジタルデバイスで処理されるデータは、バイト単位(例えば8ビット単位、16ビット単位、32ビット単位等)で取り扱われることが多い。映像データ提供装置410も8ビット単位でシリアルデータを出力する装置である。
図9乃至図14は、映像データ提供装置410から提供されるシリアルデータの各種の伝送形態例を示している。伝送ラインにおいては、映像データ、制御データ、アドレスデータなどが一定のルールで伝送されるが映像データには各種のタイプが存在するので以下に説明する。
SCSは、あるまとまったシリアルデータが伝送される期間を指定する期間指定信号(同期信号或いはイネーブル期間信号と称してもよい)である。このSCSは、例えばシリアルデータSIに含まれる例えばフレーミング信号(一定のパルスパターンで送られてくる同期引き込み用の信号:図では省略)をシステムが検出したときに立ち上がる。
SIは、シリアルデータであり、先のフレーミング信号、モード制御データ(M0、M1・・・M5)、ゲートラインアドレス指定データ(AG9、AG8、AG7、・・・AG0)、映像データ、ダミーデータ、その他などが含まれる。さらにデータの境界を示す同期クロック、エラー訂正コードなどが含まれてもよい。
SIは、シリアルデータであり、先のフレーミング信号、モード制御データ(M0、M1・・・M5)、ゲートラインアドレス指定データ(AG9、AG8、AG7、・・・AG0)、映像データ、ダミーデータ、その他などが含まれる。さらにデータの境界を示す同期クロック、エラー訂正コードなどが含まれてもよい。
SCLKは、シリアルクロック(或いはシステムクロック)であり、シリアルデータに同期しており、シリアルデータをサンプリングすることができる。上記のシリアルデータを受け取るシリアルデータ処理部では、8ビット単位のシリアルデータを判断し、映像データ、制御データ、アドレス指定データなどを分離する。映像データは、後述するデータ変換部(データ制御部と称してもよい)に伝送される。制御データ、アドレス指定データなどは、制御装置CP内で出力タイミングなどが調整され、信号供給回路110、ゲート線駆動回路GDなどに送られる。
図9は、映像データ提供装置410から送られてくるシリアルデータに含まれる映像データが、映像データR、G、Bの例である。このタイプの映像データのモードは、3ビットデータモード(3bit−data mode)と称される。
シリアルデータの中の6クロック分のM0−M5は、モードテーブル(Mode table)を構成するデータである。この伝送形態の場合は、モードテーブルがM0=H(ハイレベル)、M1=L(ローレベル)/H(ハイレベル)、M2、M3、M4=L(ローレベル)、M5=−(不定)を示している。この情報は映像データが、映像データR、G、Bのタイプであることを意味する。
シリアルデータの中の6クロック分のM0−M5は、モードテーブル(Mode table)を構成するデータである。この伝送形態の場合は、モードテーブルがM0=H(ハイレベル)、M1=L(ローレベル)/H(ハイレベル)、M2、M3、M4=L(ローレベル)、M5=−(不定)を示している。この情報は映像データが、映像データR、G、Bのタイプであることを意味する。
またこの伝送形態では、SCSが指定する1つの指定期間に、単一ライン(1ラインと称してもよい)分の映像データが伝送されてくる。この伝送形態は、シングルライン更新モード(Single lines update mode)と称される。即ち、この伝送形態は、SCSが指定する1つの指定期間に、1ライン分(X方向の1ライン分)の映像データR、G、Bが伝送される。この伝送形態は、例えば信号供給回路及び又は制御装置により認識される。信号供給回路及び又は制御装置は、データ伝送期間(Data transfer period)のダミーデータの連続期間(例えば7クロック期間をオーバーしたとき)を判定することで、認識される。即ちSCSが指定する1つの指定期間に1ライン分が更新されることが認識される。
図9に示すように、SCSが立ち上がる(論理1になる)と、システムクロックに同期してM0−M5の配列が到来する。このM0−M5のデータ配置期間は、モード選択期間(Mode select period)と称される。次に、ゲートラインアドレス指定データ(AG9、AG8、AG7、・・・AG0)が続く、このデータ配置期間は、ゲートラインアドレス選択期間(Gate line address select period)と称される。このゲートラインアドレス指定データにより、次に到来する映像データの書き込みラインが決定される。次に映像データR、G、Bが繰り返し配置されて到来する、図では、データD1R、D1G、D1B、D2R、D2G、D2B、D3R、D3G、D3B・・・・DnR、DnG、DnBとして示している。この期間は、データ書き込み期間(Data write period)と称される。次の期間は、データ伝送期間(Data transfer period)と称され、上記のデータが、データ処理部で抽出され、映像データが表示パネルに書き込むまでの猶予を与える期間である。
図10は、映像データ提供装置410から送られてくるシリアルデータに含まれる映像データが、映像データR、G、Bの例である。このタイプの映像データのモードは、3ビットデータモード(3bit−data mode)と称される。この場合は映像に関するモードテーブルがM0=H、M1=L/H、M2、M3、M4=L、M5=−(不定)である。
この伝送形態の場合は、SCSが指定する1つの指定期間に、複数ライン分(Y方向の複数ライン分)の映像データR、G、Bが伝送されてくる。即ち、SCSが指定する1つの指定期間に複数ライン分が更新される。この伝送形態は、マルチプルライン更新モード(Multiple lines update mode)と称される。したがって、この伝送形態の場合は、ゲートラインアドレス選択期間(Gate line address select period)とデータ書き込み期間(Data write period)とのペアが複数回繰り替えしている。図10では、1回目のゲートラインアドレス選択期間のデータにより、指定されるゲートラインをGate 1st lineとして示し、2回目のゲートラインアドレス選択期間のデータにより、指定されるゲートラインをGate 2nd lineとして示し、m回目のゲートラインアドレス選択期間のデータにより、指定されるゲートラインをGate mth lineとして示している。他方式は、図9に示した例と同じである。
図11は、映像データ提供装置410から送られてくるシリアルデータに含まれる映像データが、モノクロの例である。このタイプの映像データのモードは、1ビットデータモード(1bit−data mode)と称される。この場合、映像に関するモードテーブルは、M0=H、M1=L/H、M2、M3=L、M4=H、M5=−(不定)である。
ここでの映像データは、SCSが指定する1つの指定期間に、単一ライン(1ラインと称してもよい)分が伝送されてくる。この伝送形態は、シングルライン更新モード(Single lines update mode)と称される。他の項目に関する方式は、図9、図10等に示した例と同じである。
図12は、映像データ提供装置410から送られてくるシリアルデータに含まれる映像データが、モノクロの例である。このタイプの映像データのモードは、1ビットデータモード(1bit−data mode)と称される。映像に関するモードテーブルは、M0=H、M1=L/H、M2、M3=L、M4=H、M5=−(不定)である。
一方、ここでの映像データは、SCSが指定する1つの指定期間に、複数ライン(マルチラインと称してもよい)分が伝送されてくる。この伝送形態は、マルチライン更新モード(Multiple lines update mode)と称される。他の項目に関する方式は、図9、図10、図11等に示した例と同じである。
図13は、映像データ提供装置410から送られてくるシリアルデータに含まれる映像データが、映像データR、G、B及びダミー(DUM)の例である。このタイプの映像データのモードは、4ビットデータモード(4bit−data mode)と称される。映像に関するモードテーブルは、M0=H、M1=L/H、M2、M3=H、M4=−(不定)、M5=−(不定)である。この伝送形態では、SCSが指定する1つの指定期間に、単一ライン(1ラインと称してもよい)分の映像データが伝送されてくる。この伝送形態は、シングルライン更新モード(Single lines update mode)と称される。他の項目に関する方式は、図9、図10等に示した例と同じである。
図14は、映像データ提供装置410から送られてくるシリアルデータに含まれる映像データが、映像データR、G、B及びダミー(DUM)の例である。このタイプの映像データのモードは、4ビットデータモード(4bit−data mode)と称される。映像に関するモードテーブルは、M0=H、M1=L/H、M2、M3=H、M4=−(不定)、M5=−(不定)である。この伝送形態では、SCSが指定する1つの指定期間に、複数ライン(マルチラインと称してもよい)分の映像データが伝送されてくる。この伝送形態は、マルチライン更新モード(Multi lines update mode)と称される。他の項目に関する方式は、図9、図10、図11、図12、図13等に示した例と同じである。
図15は、上記したシリアルデータを受信して処理する信号供給回路110の一実施形態を示している。入力端子2103には、シリアルデータが入力される。入力端子2103は、データ解析・分離制御回路2201と、シリアルデータ処理回路2200に接続されている。データ解析・分離制御回路2201は、図10乃至図14で説明したデータモードのうちどのデータモードのシリアルデータが入力しているかを判断することができる。データ解析・分離制御回路2201は、SCS及びSCLKに同期して動作し、仕様書により予め取り決められているルールに従い区分信号を生成する。そしてこの区分信号により、モード制御データ(M0、M1・・・M5)、ゲートラインアドレス指定データ(AG9、AG8、AG7、・・・AG0)、映像データ、ダミーデータ、その他を分離することができる。
データ解析・分離制御回路2201は、入力したシリアルデータの中からモードテーブルを判定し、図9乃至図14に示したシリアルデータのうちどのタイプの映像データ(4ビット或いは3ビット或いは1ビットデータモードと称した)であり、どの更新モードであるかを判定することができる。また、映像データの書き込み先であるゲートラインのアドレスを指定するゲートラインアドレスデータを分離することができる。このアドレスデータは、ゲート線駆動回路GDなどを制御するクロック及びタイミングパルス生成回路123に与えられる。クロック及びタイミングパルス生成回路123は、ゲートラインアドレスデータに基づいて、ゲート線駆動回路GDを制御する。
なお入力端子2103に入力するシリアルデータに含まれるシリアル映像データのタイプや更新モードであるかが予め特定されているときは、データ解析・分離制御回路2201は、動作モード設定端子MT1からタイプや更新モードを示すモードを識別した情報を与えることができる。このモード識別情報は、ユーザが入力してもよいし、製造者がこの表示装置の工場出荷時に入力してもよい。なおこのモード識別情報が設定されていない場合は、入力シリアルデータを用いて、シリアル映像データのタイプや更新モードが自動的に識別される。
モード制御回路1103には、データ解析・分離制御回路2201から映像データのタイプ及び更新モード情報が与えられる。モード制御回路1103は、表示パネルの仕様書情報(表示パネルPNLのタイプなどを識別した情報)を動作モード設定端子MT2から受け取ることができる。タイプ識別情報は、ユーザが入力してもよいし、製造者がこの表示装置の工場出荷時に入力してもよい。なおこのタイプ識別情報が設定されていない場合は、入力シリアルデータを用いて、シリアル映像データのタイプや更新モードが自動的に識別されてもよい。表示パネルPNLは、例えば図6、図7、図8に示したようなタイプがある。モード制御回路1103は、映像データのタイプ及び更新モード情報に基づいて、シリアルデータから映像データを切り出すタイミング信号を生成することができる。
シリアルデータ処理回路2200においては、図9−図14で示したようなシリアル入力される映像データが、パラレルデータD1〜D8に変換されて出力される。パラレルデータD1〜D8は、データ変換部2300に入力され一旦ラッチされる。データ変換部2300は、振り分け回路2301を含む。振り分け回路2301は、データ変換部2300内部にラッチされた各データを、適切なカラーの副画素に振り分けて、後段の水平ライン分を保持するラッチ回路に出力する。
なおモード制御回路1103とデータ解析・分離制御回路2201とは、一体化されて構成されてもよい。そして前記一体化ブロックが入力適応制御回路2205と称されてもよい。
図16は、図15に示したシリアルデータ処理回路2200の内部のシリアルパラレル変換回路の一例を示している。シリアルデータ処理回路2200は、8ビット単位の入力データを処理するために、直列接続された例えば8つのレジスタReg21−Reg28を含み、8個のラッチパルス(サンプリングパルスと称してもよい)を連続的に出力するとともに、8個のラッチパルスをサイクリックに発生することができる。そのために最終段のレジスタReg28の出力が初段のレジスタReg21へ帰還する帰還ループ2211を備える。さらにこの帰還ループの211途中には、入力する映像データのデータモード(図9−図14に示す)に応じて、動作モード(ラッチタイミング、データサンプルタイミング、サンプリング速度と称してもよい)を切り替えられるように、スイッチSW11、SW12を備える。
スイッチSW12は、レジスタReg26の出力又はレジスタReg28の出力を帰還させることができる。スイッチSW11は、レジスタReg22の出力又は、レジスタReg26の出力又は、レジスタReg28の出力を帰還させることができる。
また、シリアルデータ処理回路2200は、8連続するシリアルデータ(映像データ)を順次ラッチできるように8つのラッチ回路Lat21−Lat28を含む。8つのラッチ回路Lat21−Lat28は、8つのレジスタReg21−Reg28からのラッチパルスに基づいて、入力端子2103からの映像データを次々とラッチすることができる。ラッチ回路Lat21−Lat28がラッチした、データD1〜D8は、データ変換部2300に入力する。
入力端子2103は、ラッチ回路Lat21−Lat28のデータ入力端子に対して、スイッチSW31を介して接続されている。このスイッチSW01は、図9乃至図14で示した映像データ(D1R、D1G,D1B・・・・DnB)が入力端子2103に入力したときにオンとなる。またスイッチSW02は、レジスタReg21に初期値“1”を入力するためと、後段のレジスタからの帰還データ“1”を巡回させるために利用される。レジスタReg21−Reg28は、シリアルクロックSCLKと同相のクロックで駆動されるが、図16では省略している。
今、図16の状態では、スイッチSW12がレジスタReg26の出力データを帰還するように制御されている。この接続状態においては、ラッチ回路Lat21−Lat26でラッチ動作が行われる。ラッチ回路Lat27、Lat28は、使用されない。したがって、ラッチデータとしては、3の倍数である6個のデータD1−D6が巡回して出力されることになる。この動作は、入力映像データが3ビットデータモードである場合に有効である。
もし、スイッチSW12がレジスタReg28の出力データを帰還するように制御された場合は、ラッチ回路Lat21−Lat28でラッチ動作が行われる。したがって、ラッチデータとしては、4の倍数である8個のデータD1−D8が巡回して出力されることになる。この動作は、入力映像データが4ビットデータモードである場合に有効である。
もし、スイッチSW11がレジスタReg22の出力データを帰還するように制御された場合は、ラッチ回路Lat21、Lat22でラッチ動作が行われる。したがって、ラッチデータとしては、1の倍数である2個のデータD1、D2が巡回して出力されることになる。この動作は、入力映像データが1ビットデータモードである場合に有効である。
もし、スイッチSW11がレジスタReg22の出力データを帰還するように制御された場合は、ラッチ回路Lat21、Lat22でラッチ動作が行われる。したがって、ラッチデータとしては、1の倍数である2個のデータD1、D2が巡回して出力されることになる。この動作は、入力映像データが1ビットデータモードである場合に有効である。
上記のようにラッチされ、パラレルデータとなったラッチデータは、データ変換部2300に入力され、適切な信号線S(S1−Sm)に振り分けられる。この動作は、入力映像データが1ビットデータモードである場合に有効である。
Cyc1は、入力映像データが1ビットデータモードである場合の、データD1、D2出力の巡回を示している。Cyc6は、入力映像データが3ビットデータモードである場合の、データD1―D6出力の巡回を示している。Cyc6は、入力映像データが4ビットデータモードである場合の、データD1―D8出力の巡回を示している。
Cyc1は、入力映像データが1ビットデータモードである場合の、データD1、D2出力の巡回を示している。Cyc6は、入力映像データが3ビットデータモードである場合の、データD1―D6出力の巡回を示している。Cyc6は、入力映像データが4ビットデータモードである場合の、データD1―D8出力の巡回を示している。
図17は、データ変換部2300の内部構成の一例を示している。ラッチパルス生成回路2305、データラッチ回路2306を含む。このデータ変換部2300のデータラッチ回路2306には、シリアルデータ処理部2200からシリアルパラレル変換されたデータD1−D8が入力する。
これらのデータD1−D8は、ラッチ回路Lat41−Lat48でラッチされることが可能である。ラッチ回路Lat41−Lat48に対するラッチパルスLap41−Lap48としては、複数のレジスタReg41−Reg44により生成される巡回サンプリングパルス(ラッチパルスと称してもよい)が用いられる。
これらのデータD1−D8は、ラッチ回路Lat41−Lat48でラッチされることが可能である。ラッチ回路Lat41−Lat48に対するラッチパルスLap41−Lap48としては、複数のレジスタReg41−Reg44により生成される巡回サンプリングパルス(ラッチパルスと称してもよい)が用いられる。
ラッチパルスLap41−Lap48を生成する回路は、直列接続されたレジスタReg41−Reg48、スイッチSW21、SW22、SW23などを含む。スイッチSW21は、ラッチパルスを生成するスタート時に初段のレジスタReg21にデータ1をセットするためのスイッチである。スイッチSW23は、データモードに応じて最終段のレジスタReg48の出力又は第6段目のレジスタReg46の出力を帰還させるためのスイッチである。スイッチSW22は、第2段目のレジスタReg42又はスイッチSW23からの出力を初段のレジスタReg41に帰還させるためのスイッチである。
4ビットデータモードの入力映像データが入力するときは、スイッチSW22、SW23は最終段のレジスタReg48の出力を初段のレジスタReg41に帰還するように制御される。これにより、ラッチ回路Lat41−Lat48は入力データD1−D8を巡回的にラッチする。
3ビットデータモードの入力映像データが入力するときは、スイッチSW22、SW23は6段目のレジスタReg46の出力を初段のレジスタReg41に帰還するように制御される。これにより、ラッチ回路Lat41−Lat46は入力データD1−D6を巡回的にラッチする。データD7、D8は、使用されない。
3ビットデータモードの入力映像データが入力するときは、スイッチSW22、SW23は6段目のレジスタReg46の出力を初段のレジスタReg41に帰還するように制御される。これにより、ラッチ回路Lat41−Lat46は入力データD1−D6を巡回的にラッチする。データD7、D8は、使用されない。
1ビットデータモードの入力映像データが入力するときは、スイッチSW22、SW23は2段目のレジスタReg42の出力を初段のレジスタReg41に帰還するように制御される。これにより、ラッチ回路Lat41−Lat42は入力データD1−D2を巡回的にラッチする。データD3―D8は、使用されない。
ラッチ回路Lat31−Lat48から出力されるラッチデータは、振り分け回路2301に入力される。振り分け回路2301は、表示パネルのタイプに応じて、ラッチデータ(データR、G、B、又はデータR、G、B、W、又はデータ1)などを適切な信号線S(S1−Sm)に振り分け処理することができる。振り分け回路2301は、モード制御回路1103で判定された映像データのビットデータモードと、システムにて使用されている表示パネルの形式或いはタイプに応じて、映像データR、G、B、Wなどの振り分け処理を実行する。また振り分け回路2301は、同時化パルスSt_Pにより、ラッチ回路群からのデータを同時に取り込むことができる。同時化パルスSt_Pもモード制御回路1103或いはデータ解析・分離回路2201で生成されている。
振り分け回路2301の出力(出力パラレル映像データと称することができる)は、後段の水平ライン分を保持するラッチ回路に出力される。即ち、振り分けられた各データ(出力パラレル映像データ)は、1水平ライン分の副画素データを保持するラッチ回路群に出力され、供給すべきゲートラインが特定されたとき、一斉に対応する信号線に出力される。
図18は、信号供給回路110に入力する映像データのデータモードの種類を示している。映像データのデータモードとしては、図9−図14で示したように4ビットデータモード、3ビットデータモード、1ビットデータモードが存在する。
一方、信号供給回路110から出力される映像データを表示する表示パネルのタイプとしては、RGBWのカラーフィルタ備えた表示パネルPNL、RGBのカラーフィルタを備えた表示パネルPNL、モノクロの表示パネルPNLのうち、ユーザの選択によりいずれかが作用される。モノクロの表示パネルPNLの場合、階調表示が可能なパネル、或いは、階調表示しないパネルがある。
図19は、表示パネルPNLとしてRGBWのカラーフィルタ備えた表示パネルPNLが採用されている表示装置の例を示している。この場合、信号供給回路110としては、次のように入力映像データを変換処理することができる。
(A_4)4ビットデータモードの映像データ(図13、図14で示した映像データ)が入力した場合は、信号供給回路110は、ダミーデータをカット(破棄)して、RGBデータをそのまま対応する画素へ供給する。このときは、信号供給回路110のシリアルデータ処理回路2200では、すべての8ビットシリアルデータD1−D8がシリアルパラレル変換される(図16参照)。またデータ変換部2300のデータラッチ回路2306は、すべての8ビットシリアルデータD1−D8がサイクル的にラッチされる(図17参照)。さらにデータ変換部2300は、フィルタWの画素に供給すべき映像データを近隣のRGBデータから作成する。例えば、Rデータ、Gデータ及びBデータが全て”1”、又は、2つ以上が”1”で供給されたときに、”1”のWデータを作成してもよい。
(B_4)3ビットデータモードの映像データ(図9、図10で示した映像データ)が入力した場合は、信号供給回路110は、RGBデータをそのまま対応する画素へ供給する。このときは、信号供給回路110のシリアルデータ処理回路2200では、6ビットシリアルデータD1−D6がシリアルパラレル変換される。(図16参照)。またデータ変換部2300のデータラッチ回路2306は、6ビットシリアルデータD1−D6がサイクル的にラッチされる(図17参照)。さらにこの場合は、RGBの映像データが用いられて、輝度データ(W)データが生成される。これにより、表示パネルPNLのRGBWのカラーフィルタに他出力する映像データを準備することができる。
(C_4)1ビットデータモードの映像データ(図11、図12で示した映像データ)が入力した場合は、信号供給回路110は、映像データを例えば、フィルタWの画素へ供給する。或いは、映像データを例えば、フィルタR又はG又はBの画素へ供給する(この時は単色R又はB又はGの単色表示となる)。或いは、映像データの”1”又は”0”にすべて応じて、隣り合うRGBWに”1”、又は隣り合うRGBWにすべて”0”を供給する。
図20は、表示パネルPNLとしてRGBのカラーフィルタ備えた表示パネルPNLが採用されている表示装置の例を示している。この場合、信号供給回路110としては、次のように入力映像データを変換処理することができる。
(A_3)4ビットデータモードの映像データ(図13、図14で示した映像データ)が入力した場合は、信号供給回路110は、ダミーデータをカットして、RGBデータをそのまま対応する画素へ供給する。このときは、信号供給回路110のシリアルデータ処理回路2200では、8ビットシリアルデータD1−D8がシリアルパラレル変換される。(図16参照)。またデータ変換部2300のデータラッチ回路2306は、8ビットシリアルデータD1−D8がサイクル的にラッチされる(図17参照)。ただし、振り分け回路2301においては、ダミーデータがカットされる。
(B_3)3ビットデータモードの映像データ(図9、図10で示した映像データ)が入力した場合は、信号供給回路110は、RGBデータをそのまま対応する画素へ供給する。このときは、信号供給回路110のシリアルデータ処理回路2200では、6ビットシリアルデータD1−D6がシリアルパラレル変換される。(図16参照)。またデータ変換部2300のデータラッチ回路2306は、6ビットシリアルデータD1−D6がサイクル的にラッチされる(図17参照)。
(C_3)1ビットデータモードの映像データ(図11、図12で示した映像データ)が入力した場合は、信号供給回路110は、映像データを例えば、フィルタR又はG又はBの画素へ供給する(この時は単色R又はB又はGの単色表示となる)。或いは、映像データの”1”又は”0”に応じて、隣り合うRGBにすべて”1”、又は隣り合うRGBにすべて”0”を供給する。
図21は、表示パネルPNLとしてモノクロの表示パネルPNLが採用されている表示装置の例を示している。この場合、信号供給回路110としては、次のように入力映像データを変換処理することができる。
(A_3)4ビットデータモードの映像データ(図13、図14で示した映像データ)が入力した場合は、信号供給回路110は、ダミーデータをカットして、RGBデータをそのままモノクロの画素へ供給する。このときは、信号供給回路110のシリアルデータ処理回路2200では、8ビットシリアルデータD1−D8がシリアルパラレル変換される。(図16参照)。またデータ変換部2300のデータラッチ回路2306は、8ビットシリアルデータD1−D8がサイクル的にラッチされる(図17参照)。ただし、振り分け回路2301においては、ダミーデータがカット(破棄)される。なお、このモードにおいては、ダミーデータがカットされているため、階調は3階調となる。一方で、1画素あたりに4つの副画素(例えばRGBW)があれば、RGBWデータを転送した場合は、4階調のモノクロ画像を表現出来る。
(B_3)3ビットデータモードの映像データ(図9、図10で示した映像データ)が入力した場合は、信号供給回路110は、RGBデータをそのままモノクロの画素へ供給する。このときは、信号供給回路110のシリアルデータ処理回路2200では、6ビットシリアルデータD1−D6がシリアルパラレル変換される。(図16参照)。またデータ変換部2300のデータラッチ回路2306は、6ビットシリアルデータD1−D6がサイクル的にラッチされる(図17参照)。
(C_3)1ビットデータモードの映像データ(図11、図12で示した映像データ)が入力した場合は、信号供給回路110は、映像データをそのまま各画素に供給する。
上記した信号供給回路110における処理は、ハードウエアにより実現してもよいし、メモリ、メモリの読出し書き出し回路をソフトウエアにより制御して実現してもよい。
上記した信号供給回路110における処理は、ハードウエアにより実現してもよいし、メモリ、メモリの読出し書き出し回路をソフトウエアにより制御して実現してもよい。
図22は、RGBのカラーフィルタを備える表示パネルPNLが採用され、そして映像データ提供装置410から4ビットデータモードの映像データが供給された場合、並列化されたデータD1−D8が振り分け回路2301に同時化されて取り込まれるときの動作を示すタイミング図である。4ビットデータモードにおいては、映像データR、G、B、DU(ダミー)がサイクリックに信号供給回路110に入力する。よって、シリアルデータ処理回路2200からデータD1−D8が順次出力される。この場合は、図16に示したシフトレジスタのデータ転送系路は、8つのレジスタReg21−Reg28のすべてが用いられる、つまりスイッチSW21は、レジスタReg28の出力を選択し、スイッチSW11は、スイッチSW21の出力を選択するように制御される。また図17に示したシフトレジスタのデータ転送系路も、8つのレジスタReg41−Reg48が用いられる、つまりスイッチSW23は、レジスタReg28の出力を選択し、スイッチSW21は、スイッチSW23の出力を選択するように制御される。
そして図17に示したように、データD1−D8は、データ変換部3300のラッチ回路Lat41−Lat48に順次ラッチされる。そして、これらのデータは、振り分け回路2301の入力段で同時化パルスSt_Pにより同時化される。
同時化パルスのタイミングは、図22に示すように4つのデータがラッチされた後の時点で発生する。これにより、4つの映像データR、G、B、DUが1つの単位として振り分け回路2301に入力する。図22の例は、4つの映像データ(R1、G1、B1、DU1)、4つの映像データ(R2、G2、B2、DU2)、4つの映像データ(R3、G3、B3、DU3)・・・・が順次振り分け回路2301にサンプルされる例を示している。
なお振り分け回路2301において、ダミーデータ(DU)は、破棄される。
同時化パルスのタイミングは、図22に示すように4つのデータがラッチされた後の時点で発生する。これにより、4つの映像データR、G、B、DUが1つの単位として振り分け回路2301に入力する。図22の例は、4つの映像データ(R1、G1、B1、DU1)、4つの映像データ(R2、G2、B2、DU2)、4つの映像データ(R3、G3、B3、DU3)・・・・が順次振り分け回路2301にサンプルされる例を示している。
なお振り分け回路2301において、ダミーデータ(DU)は、破棄される。
図23は、RGBのカラーフィルタを備える表示パネルPNLが採用され、そして映像データ提供装置410から3ビットデータモードの映像データが供給された場合、並列化されたデータD1−D6が振り分け回路2301に同時化されて取り込まれるときの動作を示すタイミング図である。3ビットデータモードにおいては、映像データR、G、Bがサイクリックに信号供給回路110に入力する。よって、シリアルデータ処理回路2200からデータD1−D6が順次出力される。この場合は、図16に示したシフトレジスタのデータ転送系路は、6つのレジスタReg21−Reg26が用いられる、つまりスイッチSW21は、レジスタReg26の出力を選択し、スイッチSW11は、スイッチSW21の出力を選択するように制御される。また図17に示したシフトレジスタのデータ転送系路も、6つのレジスタReg41−Reg46が用いられる、つまりスイッチSW23は、レジスタReg26の出力を選択し、スイッチSW21は、スイッチSW23の出力を選択するように制御される。
そして図17に示したように、データD1−D6は、データ変換部3300のラッチ回路Lat41−Lat46に順次ラッチされる。そして、これらのデータは、振り分け回路2301の入力段で同時化パルスSt_Pにより同時化される。
同時化パルスのタイミングは、図23に示すように、例えば到来する映像データRと次の映像データGの間と、到来する映像データBと次の映像データRとの間である。これにより、映像データ(D1=R1、D2=G1、D3=B1)、映像データ(D4=R2、D5=G2、D6=B2)、映像データ(D1=R3、D2=G3、D3=B3)、映像データ(D4=R4、D5=G4、D6=B4)・・・・が順次振り分け回路2301にて処理される。
同時化パルスのタイミングは、図23に示すように、例えば到来する映像データRと次の映像データGの間と、到来する映像データBと次の映像データRとの間である。これにより、映像データ(D1=R1、D2=G1、D3=B1)、映像データ(D4=R2、D5=G2、D6=B2)、映像データ(D1=R3、D2=G3、D3=B3)、映像データ(D4=R4、D5=G4、D6=B4)・・・・が順次振り分け回路2301にて処理される。
図24は、RGBのカラーフィルタを備える表示パネルPNLが採用され、そして映像データ提供装置410から1ビットデータモードの映像データが供給された場合、並列化されたデータD1−D2が振り分け回路2301に同時化されて取り込まれるときの動作を示すタイミング図である。1ビットデータモードにおいては、シリアル映像データ(1又は0)が8ビットを単位としてサイクリックに信号供給回路110に入力する。この場合は、シリアルデータ処理回路2200からデータD1−D2が順次出力される。つまりこの場合は、図16に示したシフトレジスタのデータ転送系路は、2つのレジスタReg21−Reg22が用いられるもので、スイッチSW11は、レジスタReg22の出力を選択するように制御される。スイッチSW12は、任意である。また図17に示したシフトレジスタのデータ転送系路も、2つのレジスタReg41−Reg42が用いられる、つまりスイッチSW22は、レジスタReg22の出力を選択するように制御される。スイッチSW23は、任意である。
そして図17に示したように、データD1−D2は、データ変換部3300のラッチ回路Lat41−Lat42に順次ラッチされる。そして、これらのデータは、振り分け回路2301の入力段で同時化パルスSt_Pにより同時化される。
同時化パルスは、図24に示すように、例えば到来する2つの映像データ毎に振り分け回路2301に供給される。
振り分け回路2301は、データD1=*1を副画素R、G、Bに振り分け、次のデータデータD2=*2を次の副画素R、G、Bに振り分け、次のデータデータD1=*3を次の副画素R、G、Bに振り分け、次のデータデータD2=*4を次の副画素R、G、Bに振り分け処理する。このように1水平ライン分のデータを順次取得する。
振り分け回路2301は、データD1=*1を副画素R、G、Bに振り分け、次のデータデータD2=*2を次の副画素R、G、Bに振り分け、次のデータデータD1=*3を次の副画素R、G、Bに振り分け、次のデータデータD2=*4を次の副画素R、G、Bに振り分け処理する。このように1水平ライン分のデータを順次取得する。
図25A、図25B、図25Cは、それぞれ図22、図23、図24に示したデータ変換処理が実行される際に形成されるラッチパルス生成回路2305内のシフトレジスタReg41−Reg48のシフトデータ帰還系路の一例を示している。図25A、図25B、図25Cにおいては、それぞれシフトデータ帰還系路のスイッチSW22、SW23の状態が異なる。しかしスイッチSW22、SW23の説明は、それぞれ図22、図23、図24を説明したときにすでに説明したのでここでは省略する。
なお、シフトレジスタReg41−Reg48の配列は、一列に限定されるものではない。第1列をシフトレジスタReg41−Reg44、第2列をシフトレジスタReg44−Reg48として配置領域が狭くなるように工夫してもよい。
なお、シフトレジスタReg41−Reg48の配列は、一列に限定されるものではない。第1列をシフトレジスタReg41−Reg44、第2列をシフトレジスタReg44−Reg48として配置領域が狭くなるように工夫してもよい。
図26は、データ変換部2300内にさらにWデータ生成回路2307が設けられた他の実施形態を示している。データラッチ回路2306から出力される映像データR、G、Bを用いることで輝度に相当するWデータを生成することができる。例えば、映像データR、G、Bのそれぞれに係数a、b、cを乗算した後、以下の式のように加算すれば、映像データWを得ることができる。
W=a×R+b×G+c×B
この映像データWが振り分け回路2301により、適切な副画素Wに振り分けられる。振り分けられた映像データは、水平ラインデータラッチ回路2400に一旦保持される。そして、適切なタイミングで一斉に、指定された水平ラインに向けて、信号線を介して出力される。
W=a×R+b×G+c×B
この映像データWが振り分け回路2301により、適切な副画素Wに振り分けられる。振り分けられた映像データは、水平ラインデータラッチ回路2400に一旦保持される。そして、適切なタイミングで一斉に、指定された水平ラインに向けて、信号線を介して出力される。
上記のWデータ生成回路2307を備えることにより、副画素R、G、B、Wを備える表示パネルPNLが採用されたときに有効である。映像データ提供装置410が、映像データR、G、B、Wを提供するときは、Wデータ生成回路2307の動作は停止される。
本発明は、上記実施形態に限定されるものではない。表示パネルがシアン、マゼンタ、青を備えるものであれば、データラッチ回路2306から出力されたRGBの映像データを、シアン、マゼンタ、青の成分データに変換する回路が設けられてもよい。
上記したように本実施形態においては、以下のように多数の面で特徴的な構成が含まれる。
(1)本実施形態における信号供給回路は、複数の副画素の各々がメモリを有する表示パネルに用いられる、信号供給回路であって、外部から前記複数の副画素に対応するnビット単位の映像データを受け取り、前記第1映像データに基づいて、nビットよりも少ないmビットの単位で前記副画素用のデジタルデータを前記複数の副画素に供給する第1モードを備える。
(2)また上記(1)記載の信号供給回路では、前記映像データはシリアルデータであり、前記シリアルデータを前記複数の副画素に対応するデジタルデータにパラレル変換するパラレル変換部を備え、前記パラレル変換部は、前記nビットの前記映像データを前記mビットのデータに変換する。
(3)さらにまた、上記(1)又は(2)記載の信号供給回路では、ラッチ回路が3又は6個の場合があり、前記第1映像データはシリアルデータであり、前記シリアルデータを前記複数の副画素に対応するデジタルデータにパラレル変換するパラレル変換部を有し、前記パラレル変換部は、複数のラッチ回路を備え、前記パラレル変換に使用する前記複数のラッチ回路の個数は前記m個の整数倍(但し0倍を除く)である。
(4)また、上記(1)乃至(3)記載の何れかの信号供給回路では、使用するラッチ回路が6で副画素が3の場合があり、画素を構成する前記副画素の個数は、前記m個よりも少ないl個である。
(5)また、上記(1)乃至(4)記載の何れかの信号供給回路では、前記第1モードの前記第1映像データにダミーの映像データが含まれている。
(1)本実施形態における信号供給回路は、複数の副画素の各々がメモリを有する表示パネルに用いられる、信号供給回路であって、外部から前記複数の副画素に対応するnビット単位の映像データを受け取り、前記第1映像データに基づいて、nビットよりも少ないmビットの単位で前記副画素用のデジタルデータを前記複数の副画素に供給する第1モードを備える。
(2)また上記(1)記載の信号供給回路では、前記映像データはシリアルデータであり、前記シリアルデータを前記複数の副画素に対応するデジタルデータにパラレル変換するパラレル変換部を備え、前記パラレル変換部は、前記nビットの前記映像データを前記mビットのデータに変換する。
(3)さらにまた、上記(1)又は(2)記載の信号供給回路では、ラッチ回路が3又は6個の場合があり、前記第1映像データはシリアルデータであり、前記シリアルデータを前記複数の副画素に対応するデジタルデータにパラレル変換するパラレル変換部を有し、前記パラレル変換部は、複数のラッチ回路を備え、前記パラレル変換に使用する前記複数のラッチ回路の個数は前記m個の整数倍(但し0倍を除く)である。
(4)また、上記(1)乃至(3)記載の何れかの信号供給回路では、使用するラッチ回路が6で副画素が3の場合があり、画素を構成する前記副画素の個数は、前記m個よりも少ないl個である。
(5)また、上記(1)乃至(4)記載の何れかの信号供給回路では、前記第1モードの前記第1映像データにダミーの映像データが含まれている。
(6)さらにまた、上記(1)記載の信号供給回路は、モノクロモードである第2モードを備え、前記第2モードは、外部から前記nビットの前記副画素に対応する第2映像データを受け取り、前記第2映像データに基づいて前記nビットよりも大きいk個の前記副画素用のデジタルデータを前記複数の副画素に供給するモードである。
(7)さらにまた、上記(6)記載の信号供給回路では、前記第2モードは、前記パラレル変換部は前記mビットの前記第1映像データを、1個の映像データ単位にパラレル変換する。
(8)さらにまた、上記(6)記載の信号供給回路では、前記nは前記lの整数倍ではない。好ましくは、前記nは8であり、前記mは3又は6であり、前記lは3である。
(9) さらに、上記(1)記載の信号供給回路では、外部シリアルデータから少なくともコマンド及びデータ区分信号を得るデータ入力適応制御回路2205と、前記入力適応制御回路2205からの前記データ区分信号に応じて、前記外部からの前記映像データを分離するシリアルデータ処理回路2202と、を有する。
(10)さらに上記(9)記載の信号供給回路は、前記コマンドに応じて動作モードを切り替えるモード制御回路1103を含む。
(7)さらにまた、上記(6)記載の信号供給回路では、前記第2モードは、前記パラレル変換部は前記mビットの前記第1映像データを、1個の映像データ単位にパラレル変換する。
(8)さらにまた、上記(6)記載の信号供給回路では、前記nは前記lの整数倍ではない。好ましくは、前記nは8であり、前記mは3又は6であり、前記lは3である。
(9) さらに、上記(1)記載の信号供給回路では、外部シリアルデータから少なくともコマンド及びデータ区分信号を得るデータ入力適応制御回路2205と、前記入力適応制御回路2205からの前記データ区分信号に応じて、前記外部からの前記映像データを分離するシリアルデータ処理回路2202と、を有する。
(10)さらに上記(9)記載の信号供給回路は、前記コマンドに応じて動作モードを切り替えるモード制御回路1103を含む。
(11)上記実施形態の表示装置は、シリアルデータが入力され、該シリアルデータに含まれるシリアル映像データをパラレル変換し、パラレル映像データを出力するシリアルデータ処理回路2200と、前記パラレル映像データをラッチして表示パネルに配列されている対応する各副画素に振り分け処理した、出力パラレル映像データを得るデータ変換部2300と、前記表示パネルの副画素配列のタイプ情報と、前記シリアルデータに含まれる前記シリアル映像データのモードに応じて、前記シリアルデータ処理回路2200のパラレル変換動作及び前記データ変換部2300の前記ラッチ及び振り分け処理を制御する入力適応制御回路2205を備える。
(12)また上記(11)記載の表示装置では、前記シリアルデータに含まれるシリアル映像データの1つの単位が8ビットであり、前記データ変換部2300は、前記振り分け処理した前記出力パラレル映像データとして、前記8ビットよりも少ないビット数の単位として出力する。
(13)また上記(11)記載の表示装置では、前記シリアル映像データが赤(R)、緑(G)、青(B)、ダミー(DUM)の4ビットモードデータ、又は、前記シリアル映像データが赤(R)、緑(G)、青(B)を含む3ビットモードデータ、又は、前記シリアル映像データが“1”と“0”を含む1ビットモードデータである。
(14)また上記(13)記載の表示装置では、前記シリアルデータは、前記シリアル映像データが4ビットデータモード又は3ビットデータモード又は1ビットデータモードであるかを示すモードテーブルを含む。
(15)また上記(13)記載の表示装置では、前記シリアルデータは、前記パラレル映像データの書き込み先を示すアドレスデータを含む。
(12)また上記(11)記載の表示装置では、前記シリアルデータに含まれるシリアル映像データの1つの単位が8ビットであり、前記データ変換部2300は、前記振り分け処理した前記出力パラレル映像データとして、前記8ビットよりも少ないビット数の単位として出力する。
(13)また上記(11)記載の表示装置では、前記シリアル映像データが赤(R)、緑(G)、青(B)、ダミー(DUM)の4ビットモードデータ、又は、前記シリアル映像データが赤(R)、緑(G)、青(B)を含む3ビットモードデータ、又は、前記シリアル映像データが“1”と“0”を含む1ビットモードデータである。
(14)また上記(13)記載の表示装置では、前記シリアルデータは、前記シリアル映像データが4ビットデータモード又は3ビットデータモード又は1ビットデータモードであるかを示すモードテーブルを含む。
(15)また上記(13)記載の表示装置では、前記シリアルデータは、前記パラレル映像データの書き込み先を示すアドレスデータを含む。
(16)また上記(13)記載の表示装置では、前記表示パネルが赤(R)、緑(G)、青(B)の副画素配列を有し、前記シリアル映像データが赤(R)、緑(G)、青(B)、ダミー(DUM)の4ビットデータモードである場合、前記データ変換部(2300)は、前記振り分け処理で、前記ダミー(DUM)を破棄し、前記赤(R)、緑(G)、青(B)の映像データを前記出力パラレル映像データとして出力する。
(17)また上記(13)記載の表示装置では、前記表示パネルが赤(R)、緑(G)、青(B)の副画素配列を有し、前記シリアル映像データが赤(R)、緑(G)、青(B)の3ビットデータモードである場合、前記データ変換部2300は、前記振り分け処理で、前記赤(R)、緑(G)、青(B)の映像データを前記出力パラレル映像データとして出力する。
(18)また上記(13)記載の表示装置では、前記表示パネルが赤(R)、緑(G)、青(B)の副画素配列を有し、前記映像データが“1”と“0”を含む1ビットデータモードである場合、前記データ変換部2300は、前記振り分け処理で、1ビットの前記映像データを前記出力パラレル映像データとして出力する。
(19)また上記(13)記載の表示装置では、前記表示パネルがモノクロ画素配列を有し、前記シリアル映像データが赤(R)、緑(G)、青(B)、ダミー(DUM)の4ビットデータモードである場合、前記データ変換部2300は、前記振り分け処理で、前記ダミー(DUM)を破棄し、前記赤(R)、緑(G)、青(B)の映像データを前記モノクロ画素配列の各画素に対して出力する。
(20)また上記(13)記載の表示装置では、前記表示パネルがモノクロ画素配列を有し、前記シリアル映像データが赤(R)、緑(G)、青(B)の3ビットデータモードである場合、前記データ変換部2300は、前記振り分け処理で、前記赤(R)、緑(G)、青(B)の映像データを前記モノクロ画素配列の各画素に対して出力する。
(17)また上記(13)記載の表示装置では、前記表示パネルが赤(R)、緑(G)、青(B)の副画素配列を有し、前記シリアル映像データが赤(R)、緑(G)、青(B)の3ビットデータモードである場合、前記データ変換部2300は、前記振り分け処理で、前記赤(R)、緑(G)、青(B)の映像データを前記出力パラレル映像データとして出力する。
(18)また上記(13)記載の表示装置では、前記表示パネルが赤(R)、緑(G)、青(B)の副画素配列を有し、前記映像データが“1”と“0”を含む1ビットデータモードである場合、前記データ変換部2300は、前記振り分け処理で、1ビットの前記映像データを前記出力パラレル映像データとして出力する。
(19)また上記(13)記載の表示装置では、前記表示パネルがモノクロ画素配列を有し、前記シリアル映像データが赤(R)、緑(G)、青(B)、ダミー(DUM)の4ビットデータモードである場合、前記データ変換部2300は、前記振り分け処理で、前記ダミー(DUM)を破棄し、前記赤(R)、緑(G)、青(B)の映像データを前記モノクロ画素配列の各画素に対して出力する。
(20)また上記(13)記載の表示装置では、前記表示パネルがモノクロ画素配列を有し、前記シリアル映像データが赤(R)、緑(G)、青(B)の3ビットデータモードである場合、前記データ変換部2300は、前記振り分け処理で、前記赤(R)、緑(G)、青(B)の映像データを前記モノクロ画素配列の各画素に対して出力する。
(21)また上記(13)記載の表示装置では、前記表示パネルがモノクロ画素配列を有し、前記シリアル映像データが“1”と“0”を含む1ビットデータモードである場合、前記データ変換部2300は、前記振り分け処理で、1ビットの前記映像データの映像データを前記モノクロ画素配列の各画素に対して出力する。
(22)また上記(13)記載の表示装置では、前記表示パネルが赤(R)、緑(G)、青(B)、ホワイト(W)の副画素配列を有し、前記シリアル映像データが赤(R)、緑(G)、青(B)、ダミー(DUM)の4ビットデータモードである場合、前記データ変換部2300は、前記振り分け処理で、前記ダミー(DUM)を破棄し、
前記赤(R)、緑(G)、青(B)の映像データと、前記赤(R)、緑(G)、青(B)の映像データを用いて生成した前記ホワイト(W)用の映像データとを、前記出力パラレル映像データとして出力する。
(23)また上記(13)記載の表示装置では、前記表示パネルが赤(R)、緑(G)、青(B)、ホワイト(W)の副画素配列を有し、前記シリアル映像データが赤(R)、緑(B)、青(B)の3ビットデータモードである場合、前記データ変換部2300は、前記振り分け処理で、前記赤(R)、緑(G)、青(B)の映像データと、前記赤(R)、緑(G)、青(B)の映像データを用いて生成した前記ホワイト(W)用の映像データとを、前記出力パラレル映像データとして出力する。
(24)また上記(13)記載の表示装置では、前記表示パネルがモノクロ画素配列を有し、前記映像データが“1”と“0”を含む1ビットデータモードである場合、前記データ変換部2300は、前記振り分け処理で、1ビットの映像データを前記モノクロ画素配列用として出力する。
(25)上記(11)記載の表示装置では、前記入力適応制御回路2205は、前記表示パネルのタイプを入力するための入力端子、及び前記シリアル映像データのビットデータモード(4ビットデータモード又は3ビットデータモード又は1ビットデータモード)の識別情報を入力するための入力端子を備える。
(22)また上記(13)記載の表示装置では、前記表示パネルが赤(R)、緑(G)、青(B)、ホワイト(W)の副画素配列を有し、前記シリアル映像データが赤(R)、緑(G)、青(B)、ダミー(DUM)の4ビットデータモードである場合、前記データ変換部2300は、前記振り分け処理で、前記ダミー(DUM)を破棄し、
前記赤(R)、緑(G)、青(B)の映像データと、前記赤(R)、緑(G)、青(B)の映像データを用いて生成した前記ホワイト(W)用の映像データとを、前記出力パラレル映像データとして出力する。
(23)また上記(13)記載の表示装置では、前記表示パネルが赤(R)、緑(G)、青(B)、ホワイト(W)の副画素配列を有し、前記シリアル映像データが赤(R)、緑(B)、青(B)の3ビットデータモードである場合、前記データ変換部2300は、前記振り分け処理で、前記赤(R)、緑(G)、青(B)の映像データと、前記赤(R)、緑(G)、青(B)の映像データを用いて生成した前記ホワイト(W)用の映像データとを、前記出力パラレル映像データとして出力する。
(24)また上記(13)記載の表示装置では、前記表示パネルがモノクロ画素配列を有し、前記映像データが“1”と“0”を含む1ビットデータモードである場合、前記データ変換部2300は、前記振り分け処理で、1ビットの映像データを前記モノクロ画素配列用として出力する。
(25)上記(11)記載の表示装置では、前記入力適応制御回路2205は、前記表示パネルのタイプを入力するための入力端子、及び前記シリアル映像データのビットデータモード(4ビットデータモード又は3ビットデータモード又は1ビットデータモード)の識別情報を入力するための入力端子を備える。
(26)シリアルデータに含まれるシリアル映像データをサンプリングするシリアルデータ処理回路と、前記シリアルデータ処理回路からのパラレル映像データを表示パネル用に変換するデータ変換部と、前記シリアルデータ処理回路及び前記データ変換部を制御する入力適応制御回路を備える信号供給回路のデータ処理方法であって、
前記入力適応制御回路は、前記シリアルデータに含まれる前記シリアル映像データのビットデータモードに応じて、前記シリアルデータ処理回路2200のパラレル変換用サンプリングモードを制御し、前記表示パネルの副画素配列のタイプ情報に応じて、前記シリアルデータ処理回路からのパラレル映像データを、前記表示パネルに配列されている対応する各副画素に振り分け処理した、出力パラレル映像データを得るデータ処理方法を提供する。
(27)上記(26)記載のデータ処理方法では、前記シリアルデータに含まれるシリアル映像データの1つの単位が8ビットであり、前記入力適応御回路は、前記データ変換部2300が前記8ビットよりも少ないビット数を単位とする前記出力パラレル映像データを出力するように制御する。
(28)また上記(26)記載のデータ処理方法では、前記入力適応制御回路は、前記シリアル映像データが赤(R)、緑(G)、青(B)、ダミー(DUM)の4ビットモードデータ、又は、前記シリアル映像データが赤(R)、緑(G)、青(B)を含む3ビットモードデータ、又は、前記シリアル映像データが“1”と“0”を含む1ビットモードデータであるか否かを識別する。
(29)また上記(28)記載のデータ処理方法では、前記入力適応制御回路は、前記シリアルデータに含まれるモードテーブルを用いて、前記シリアル映像データが4ビットデータモード又は3ビットデータモード又は1ビットデータモードであるかを識別する。
(30)また上記(26)記載のデータ処理方法では、前記入力適応制御回路は、前記シリアルデータに含まれ、前記パラレル映像データの書き込み先を示すアドレスデータ判定する。
前記入力適応制御回路は、前記シリアルデータに含まれる前記シリアル映像データのビットデータモードに応じて、前記シリアルデータ処理回路2200のパラレル変換用サンプリングモードを制御し、前記表示パネルの副画素配列のタイプ情報に応じて、前記シリアルデータ処理回路からのパラレル映像データを、前記表示パネルに配列されている対応する各副画素に振り分け処理した、出力パラレル映像データを得るデータ処理方法を提供する。
(27)上記(26)記載のデータ処理方法では、前記シリアルデータに含まれるシリアル映像データの1つの単位が8ビットであり、前記入力適応御回路は、前記データ変換部2300が前記8ビットよりも少ないビット数を単位とする前記出力パラレル映像データを出力するように制御する。
(28)また上記(26)記載のデータ処理方法では、前記入力適応制御回路は、前記シリアル映像データが赤(R)、緑(G)、青(B)、ダミー(DUM)の4ビットモードデータ、又は、前記シリアル映像データが赤(R)、緑(G)、青(B)を含む3ビットモードデータ、又は、前記シリアル映像データが“1”と“0”を含む1ビットモードデータであるか否かを識別する。
(29)また上記(28)記載のデータ処理方法では、前記入力適応制御回路は、前記シリアルデータに含まれるモードテーブルを用いて、前記シリアル映像データが4ビットデータモード又は3ビットデータモード又は1ビットデータモードであるかを識別する。
(30)また上記(26)記載のデータ処理方法では、前記入力適応制御回路は、前記シリアルデータに含まれ、前記パラレル映像データの書き込み先を示すアドレスデータ判定する。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。さらにまた、請求項の各構成要素において、構成要素を分割して表現した場合、或いは複数を合わせて表現した場合、或いはこれらを組み合わせて表現した場合であっても本発明の範疇である。
PNL・・・表示パネル、
DA・・・表示領域、
GD・・・ゲート線駆動回路、
SD・・・信号線駆動回路、
CP・・・制御装置、
110・・・信号線供給回路、
410・・・映像データ提供装置、
2200・・・シリアルデータ処理回路、
2205・・・入力適応制御回路、
2300・・・データ変換部、
2301・・・振り分け回路。
DA・・・表示領域、
GD・・・ゲート線駆動回路、
SD・・・信号線駆動回路、
CP・・・制御装置、
110・・・信号線供給回路、
410・・・映像データ提供装置、
2200・・・シリアルデータ処理回路、
2205・・・入力適応制御回路、
2300・・・データ変換部、
2301・・・振り分け回路。
Claims (18)
- 複数の副画素の各々がメモリを有する表示パネルに用いられる、信号供給回路であって、
外部から前記複数の副画素に対応するnビット単位の第1映像データを受け取り、
前記第1映像データに基づいて、nビットよりも少ないmビットの単位で前記副画素用のデジタルデータを前記複数の副画素に供給する第1モードを備える、信号供給回路。 - 前記映像データはシリアルデータであり、前記シリアルデータを前記複数の副画素に対応するデジタルデータにパラレル変換するパラレル変換部を備え、
前記パラレル変換部は、前記nビット単位の前記映像データを前記mビットのデータに変換する、
を備える、請求項1に記載の信号供給回路。 - 前記第1映像データはシリアルデータであり、前記シリアルデータを前記複数の副画素に対応するデジタルデータにパラレル変換するパラレル変換部を有し、
前記パラレル変換部は、複数のラッチ回路を備え、
前記パラレル変換に使用する前記複数のラッチ回路の個数は前記m個の整数倍(但し0倍を除く)である、
請求項1から2のいずれかに記載の信号供給回路。 - 画素を構成する前記副画素の個数は、前記m個よりも少ないl個である、
請求項1から3のいずれかに記載の信号供給回路。 - 前記nは前記lの整数倍ではない、請求項4に記載の信号供給回路。
- 前記第1モードの前記第1映像データにダミーの映像データが含まれている、
請求項1から5のいずれかに記載の信号供給回路。 - 第2モードを備え、
前記第2モードは、外部から前記nビット単位の前記複数の副画素に対応する第2映像データを受け取り、前記第2映像データに基づいて前記nビットよりも大きいkビットの単位で前記副画素用のデジタルデータを前記複数の副画素に供給するモードである、
請求項1から6のいずれかに記載の信号供給回路。 - 前記第2モードは、前記パラレル変換部は前記mビット単位の前記第1映像データを、1個の映像データ単位にパラレル変換する、請求項7項に記載の信号供給回路。
- さらに、外部シリアルデータから少なくともコマンド及びデータ区分信号を得るデータ入力適応制御回路と、
前記入力適応制御回路からの前記データ区分信号に応じて、前記外部からの前記映像データを分離するシリアルデータ処理回路と、を有する、
請求項1から8のいずれかに記載の信号供給回路。 - さらに前記コマンドに応じて動作モードを切り替えるモード制御回路(1103)を含むことを特徴とする、
請求項9に記載の信号供給回路。 - シリアルデータが入力され、該シリアルデータに含まれるシリアル映像データをパラレル変換し、パラレル映像データを出力するシリアルデータ処理回路と、
前記パラレル映像データをラッチして表示パネルに配列されている対応する各副画素に振り分け処理した、出力パラレル映像データを得るデータ変換部と、
前記表示パネルの副画素配列のタイプ情報と、前記シリアルデータに含まれる前記シリアル映像データのモードに応じて、前記シリアルデータ処理回路のパラレル変換動作及び前記データ変換部の前記ラッチタイミング及び振り分け処理の形態を制御する入力適応制御回路とを備える、
表示装置。 - 前記シリアルデータに含まれるシリアル映像データの1つの単位が8ビットであり、前記データ変換部は、前記振り分け処理した前記出力パラレル映像データとして、前記8ビットよりも少ないビット数の単位として出力する、
請求項11に記載の表示装置。 - 前記シリアルデータは、前記シリアル映像データが赤(R)、緑(G)、青(B)、ダミー(DUM)の4ビットモードデータ、又は、前記シリアル映像データが赤(R)、緑(G)、青(B)を含む3ビットモードデータ、又は、前記シリアル映像データが“1”と“0”を含む1ビットモードデータである、
請求項11又は12に記載の表示装置。 - 前記シリアルデータは、前記シリアル映像データが4ビットデータモード又は3ビットデータモード又は1ビットデータモードであるかを示すモードテーブルを含む、
請求項11から13のいずれかに記載の表示装置。 - 前記シリアルデータは、前記パラレル映像データの書き込み先を示すアドレスデータを含む、
請求項13に記載の表示装置。 - 前記表示パネルが赤(R)、緑(G)、青(B)の副画素配列を有し、前記映像データが赤(R)、緑(G)、青(B)、ダミー(DUM)の4ビットデータモードである場合、前記データ変換部は、前記振り分け処理で、前記ダミー(DUM)を破棄し、前記赤(R)、緑(G)、青(B)の映像データを前記出力パラレル映像データとして出力する、
請求項13に記載の表示装置。 - 前記表示パネルが赤(R)、緑(G)、青(B)の副画素配列を有し、前記映像データが赤(R)、緑(G)、青(B)の3ビットデータモードである場合、前記データ変換部(2300)は、前記振り分け処理で、前記赤(R)、緑(G)、青(B)の映像データを前記出力パラレル映像データとして出力する、
請求項13に記載の表示装置。 - 前記表示パネルが赤(R)、緑(G)、青(B)の副画素配列を有し、前記映像データが“1”と“0”を含む1ビットデータモードである場合、前記データ変換部(2300)は、前記振り分け処理で、1ビットの前記映像データを前記出力パラレル映像データとして出力する、
請求項13に記載の表示装置。
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